KR101712040B1

KR101712040B1 - 유전체 막들의 부동태화를 위한 공정들

Info

Publication number: KR101712040B1
Application number: KR1020127012996A
Authority: KR
Inventors: 톰 이. 블롬베르그; 에바 이. 토이스; 로버트 후가레; 얀 빌럼 마에스; 블라디미르 마츠카오우찬; 디에터 피에르레욱
Original assignee: 에이에스엠 인터내셔널 엔.브이.
Priority date: 2009-10-20
Filing date: 2010-10-14
Publication date: 2017-03-03
Also published as: TW201132790A; JP2013508552A; JP5739574B2; TWI518202B; WO2011049816A3; US10513772B2; JP2015061947A; WO2011049816A2; US20120269962A1; US20200181769A1; KR20120104552A; JP5809152B2; US11549177B2

Abstract

염소, 브롬, 및 요오드에 민감한 유전 물질 위에 불소를 포함하는 부동태화 층을 퇴적시키기 위한 방법들이 여기에 개시된다. 상기 부동태화 층은 상기 민감한 유전층을 보호할 수 있고, 그에 의하여 염소, 브롬, 및 요오드를 포함하는 전구체를 이용하여 상기 부동태화 층 위에 퇴적시키는 것을 가능하게 한다.

Description

유전체 막들의 부동태화를 위한 공정들{Processes for passivating dielectric films}

본 출원은 울트라-하이 케이(ultra-high k) 막의 부동태화(passivation)에 관한 것이다. 보다 상세하게는, 본 발명은 울트라-하이 케이 막의 상부 상에 전극들을 퇴적하는 신규 공정들에 관한 것이다.

<관련 출원의 상호 참조>

본 출원은 2009년 10월 20일 출원된 미합중국 예비 출원 번호 61/253,444호에 대한 35 U.S.C §119(e) 하의 우선권을 주장하며, 이것은 그 전체로서 본 명세서에 원용된다.

원자층 퇴적(ALD)은 일반적으로 자기 제한적 공정이며, 그로 인해 반응 전구체들의 교번적 펄스가 기판 표면을 포화시키고, 펄스당 하나보다 많지 않은 단일 물질층을 남긴다. 퇴적 조건들과 전구체들이 일반적으로 자기 포화(self-saturating) 반응을 제공하도록 선택되며, 하나의 펄스에서 흡착된 층은 동일 펄스의 가스상 반응물과 반응하지 않는 표면으로 종결된다. 후속되는 다른 반응물들의 펄스는 연속된 퇴적을 가능하게 하도록 이전의 종결된 표면과 반응한다. 따라서, 교번적 펄스의 각 사이클은 전형적으로 원하는 물질의 대략 하나의 분자층보다 많지 않은 층을 남긴다. ALD형 공정의 원리들은 예를 들어, Handbook of Crystal Growth 3, Thin Films and Epitaxy, Part B: Growth Mechanisms and Dynamics, Chapter 14, Atomic Layer Epitaxy, pp. 601-663, Elsevier Science B.V. 1994에서 T. Suntola에 의해 제공되었다. 상기 문헌의 개시 내용은 여기에 인용되어 통합된다.

일 태양에 따라, 기판 위의 하이-케이(high-k) 층을 부동태화(passivation)하기 위한 공정들이 제공된다. 일부 실시예들에 있어서, 상기 공정들은 염소, 브롬, 또는 요오드를 포함하는 화합물과의 반응에 반응적인(sensitive) 물질을 포함하는 하이-케이 층을 갖는 기판을 반응 챔버 내에 제공하는 단계; 및 상기 반응 챔버 내에 불소 함유 화학 물질을 기상으로 제공함으로써 상기 불소 함유 화학 물질이 상기 하이-케이 층과 반응하여 부동태화 층을 형성하도록 하는 단계를 포함한다.

또 다른 태양에 따라, 반응 챔버 내에서 기판 위의 하이-케이 층을 위한 부동태화 층의 막을 형성하기 위한 공정들이 제공된다. 일부 실시예들에 있어서, 상기 공정들은 Sr 또는 Ba을 포함하는 하이-케이 물질을 갖는 기판을 제공하는 단계 및 상기 하이-케이 물질을 불소 함유 화학 물질의 기상 펄스와 접촉시키는 단계를 포함한다.

또 다른 태양에 따라, 반응 챔버 내에서 기판 위에 티타늄 질화물 함유 박막을 형성하기 위한, 티타늄 질화물 퇴적 사이클들을 복수회 포함하는 공정들이 제공된다. 일부 실시예들에 있어서, 상기 퇴적 사이클들은 상기 기판 위에 티타늄 불화물의 대략 하나 이하의 단일 분자층을 형성하기 위하여 상기 반응 챔버 내에 상기 티타늄 불화물의 펄스를 기상으로 제공하는 단계; 상기 반응 챔버로부터 과량의 티타늄 불화물을 제거하는 단계; 질소 함유 기상 반응물이 상기 기판 위에서 상기 티타늄 불화물과 반응하여 티타늄 질화물 함유 박막을 형성하도록 상기 반응 챔버 내에 상기 질소 함유 기상 반응물의 펄스를 제공하는 단계; 및 상기 반응 챔버로부터 과량의 질소 함유 기상 반응물 및, 만일 있다면, 반응 부산물을 제거하는 단계를 포함한다.

또 다른 태양에 따라, 반응 챔버 내에서 기판 위에 티타늄 질화물 함유 박막을 형성하기 위한 화학 기상 증착(chemical vapor deposition, CVD) 공정들이 제공된다. 일부 실시예들에 있어서, 증착 사이클들은 반응 챔버 내에, 염소를 포함하는 화합물과의 반응에 반응적인(sensitive) 물질을 함유하는 하이-케이 층을 갖는 기판을 제공하는 단계; 상기 반응 챔버에 기상의 티타늄 불화물을 제공하는 단계; 및 질소 함유 기상 반응물이 상기 티타늄 불화물과 반응하여 티타늄 질화물을 포함하는 박막을 형성하도록 상기 반응 챔버에 상기 질소 함유 기상 반응물을 제공하는 단계를 포함한다.

또 다른 태양에 따라, 커패시터 구조물이 제공된다. 일부 실시예들에 있어서, 상기 커패시터 구조물은 전기적으로 전도성인 하부 전극층; Sr 또는 Ba을 포함하는 하이-케이 유전층; 불소를 포함하고, 상기 하이-케이 유전층의 직접 위에 배치된 부동태화 층; 및 전기적으로 전도성인 상부 전극층을 포함한다.

부동태화 층은 상기 민감한 유전층을 보호할 수 있고, 그에 의하여 염소, 브롬, 및 요오드를 포함하는 전구체를 이용하여 상기 부동태화 층 위에 퇴적시키는 것을 가능하게 한다.

도 1a 내지 도 1c는 TiN/SrTiO₃ 계면에서 TiF₄+NH₃ 화학 작용의 사이클들이 상이한 횟수로 사용되고 TiCl₄+NH₃가 벌크 TiN 전극의 퇴적에 사용되었을 때의 TiN/SrTiO₃/Si MIS 구조물들의 사진들이다. 웨이퍼들의 상이한 색깔들은 하부의 SrTiO₃ 층의 상이한 두께들((b) 30 nm 및 (c) 50 nm)에 기인한다.
도 2는 2상(相) 공정으로 ALD TiN을 퇴적시킨 후 Si/ALD-SrTiO₃/30 nm/ALD-TiN 웨이퍼들의 면저항(sheet resistance)을 측정한 것이다.
도 3a 및 도 3b는 TiN을 퇴적시키기 전에 웨이퍼 표면을 WF₆로 불화시킨 후의 웨이퍼의 외관을 나타낸다. WF₆펄스로 면저항은 ∼350 Ω/□ (Ω/square).
도 4는 SrTiO₃ 위에 TiF₄+NH₃로부터 TiN의 500 사이클들을 퇴적시킨 후의 웨이퍼의 사진이다. 평균 면저항은 483.00 Ω/□이었다.
도 5는 일 구현예에 따라 커패시터 스택을 퇴적시키기 위한 공정 흐름도이다.
도 6은 일 구현예에 따라 하이-케이 층과 상부 전극층 사이에 불화물 계면층을 갖는 커패시터 스택의 개념도이다.
도 7은 일 구현예에 따라 하부 전극과 하이-케이 층 사이에 불화물 계면층을 갖는 커패시터 스택의 개념도이다.
도 8은 일 구현예에 따라 하부 전극과 하이-케이 층 사이, 그리고 상부 전극과 하이-케이 층 사이에 불화물 계면층들을 갖는 커패시터 스택의 개념도이다.
도 9는 일 구현예에 따라 상부 전극과 하이-케이 층 사이에 불화물 계면층 및 전도성 질화물 부동태화 층을 갖는 커패시터 스택의 개념도이다.
도 10은 일 구현예에 따라 상부 전극과 하이-케이 층 사이에 불화물 계면층 및 금속 산화물 층을 갖는 커패시터 스택의 개념도이다.
도 11은 일 구현예에 따라 커패시터 스택을 퇴적시키기 위한 공정의 흐름도이다.

여기서는 예를 들면, 할로겐화물-기반 화학 작용, 특히 TiCl₄-기반 화학 작용으로부터 전극의 퇴적을 가능하도록 하기 위하여 하이-케이 막 표면을 부동태화하기 위한 공정들이 설명된다. TiF₄를 소스 화학 물질로 이용하여 ALD, CVD 또는 펄스화된 CVD로 TiN을 퇴적시키기 위한 방법들이 여기에서 더 설명된다.

일부 구현예들에서는 ALD형 공정들이 이용된다. ALD형 공정들은 전구체 화학 물질들의 제어되고, 자기-제한적인 표면 반응들에 기초하고 있다. 일반적으로 반응 챔버 내부로 전구체들을 교번적으로, 그리고 순차적으로 공급함으로써 가스상에서의 반응이 회피된다. 예를 들면 반응물 펄스들 사이에서 과량의 반응물들 및/또는 반응물 부산물들을 반응 챔버로부터 제거함으로써, 상기 반응 챔버 내에서 기상 반응물들은 상호간에 분리된다.

간단히, 반응 챔버 내부로 기판이 로딩된 후, 일반적으로는 감압되어 적절한 퇴적 온도로 가열된다. 퇴적 온도는 반응물들의 열분해 온도보다 낮은 온도로, 그러나 반응물들의 응축을 방지하고 원하는 표면 반응들을 위한 활성화 에너지를 제공하기에 충분히 높은 수준으로 유지된다. 임의의 주어진 ALD 반응에 대한 적절한 온도 윈도우는 당연히 표면 종결 및 관계된 반응물 종에 의존할 것이다.

상기 챔버 내로 제 1 반응물이 기상 펄스의 형태로 안내 또는 펄스화되어 기판 표면과 접촉된다. 상기 기판 표면 위에 자기-제한적인 방식으로 제 1 반응물의 약 하나 이하의 단일층이 흡착되도록 바람직하게 조건들이 선택된다. 적절한 펄스화 시간들은 특정한 환경들에 근거하여 통상의 기술자에 의하여 용이하게 결정될 수 있다. 과잉의 제 1 반응물 및, 만일 있다면, 반응 부산물들은, 예를 들면, 불활성 가스를 퍼지함으로써 상기 반응 챔버로부터 제거된다.

상기 반응 챔버를 퍼지한다는 것은 진공 펌프로 상기 챔버를 비워냄으로써 및/또는 반응기 내부의 가스를 아르곤 또는 질소와 같은 불활성 가스로 치환하는 것에 의하는 것과 같이 하여 기상의 전구체들 및/또는 기상의 부산물들이 상기 반응 챔버로부터 제거되는 것을 의미한다. 통상의 퍼지 시간들은 약 0.05 내지 20초이고, 더욱 바람직하게는 약 1 내지 10 초 사이이고, 더더욱 바람직하게는 약 1 초 내지 2초 사이이다. 그러나, 극도로 높은 종횡비의 구조물들 또는 복잡한 표면 형태를 갖는 다른 구조물들에 대하여 고도로 콘포말한 스텝 커버리지가 요구될 때 필요한 경우 다른 퍼지 시간들도 사용될 수 있다.

상기 챔버 내부로 제 2 가스 반응물이 펄스화되며 여기서 상기 제 2 반응물은 표면에 결합된 상기 제 1 반응물과 반응한다. 불활성 가스를 이용하여 퍼지함으로써 및/또는 비워냄으로써 바람직하게 과량의 제 2 반응물 및, 만일 있다면, 표면 반응의 기상 부산물들이 상기 반응 챔버로부터 제거된다. 펄스화하는 단계들과 퍼지하는 단계들은 원하는 두께의 박막이 기판 위에 형성될 때까지 반복된다. 이 때 각 사이클은 분자의 단일층만을 남긴다. 3원 물질들과 같은 더 복잡한 물질들을 형성하기 위하여, 반응물을 제공하는 단계와 반응 공간의 퍼지를 포함하는 추가적인 단계들이 포함될 수 있다.

위에서 언급된 바와 같이, 각 펄스 또는 각 사이클의 단계는 자기-제한적인 것이 바람직하다. 받아들일 수 있는 구조물 표면들을 포화시키기 위하여 과량의 반응 전구체들이 각 단계에서 공급된다. 표면 포화는 (예를 들면 물리적인 크게 또는 "입체 장애성"(steric hindrance) 제한을 받는) 모든 동원 가능한 활성 사이트들을 반응물들이 점유하는 것을 보장하고, 따라서 우수한 스텝 커버리지를 보장한다. 통사적으로, 각 사이클에서 하나 이하의 물질의 분자층이 퇴적되지만, 일부 구현예들에 있어서는 각 사이클 동안 하나보다 많은 분자층이 퇴적된다.

과량의 반응물들을 제거하는 단계는 상기 반응 공간 내의 내용물들의 일부를 비워내는 단계 및/또는 상기 반응 공간을 헬륨, 질소, 또는 다른 불활성 가스로 퍼지하는 단계를 포함한다. 일부 구현예들에 있어서, 퍼지하는 단계는 상기 반응 공간 내부로 불활성 캐리어 가스가 유입되는 것을 계속하면서 반응 가스의 흐름을 차단하는 단계를 포함할 수 있다.

상기 ALD형 공정에서 채용되는 전구체들은, 상기 전구체들이 상기 반응 챔버 내부로 안내되어 상기 기판 표면과 접촉하기 전에 기상이기만 한다면, 표준 조건(실온 및 대기압) 하에서 고체, 액체 또는 기체인 물질일 수 있다. 기화된 전구체를 기판 위로 "펄스화(pulsing)"한다는 것은 상기 전구체의 증기가 제한된 길이의 시간 동안 상기 챔버 내부로 안내된다는 것을 의미한다. 통상, 펄스화 시간은 약 0.05 내지 10 초이다. 그러나, 기판의 타입과 그의 표면적에 따라 상기 펄스화 시간은 10 초보다 더 길어질 수도 있다. 어떤 경우에 있어서, 상기 펄스화 시간은 수 분의 단위를 가질 수도 있다. 최적의 펄스화 시간은 특정한 환경들에 근거하여 통상의 기술자에 의하여 결정될 수 있다.

상기 전구체들의 물질 유속도 통상의 기술자에 의하여 결정될 수 있다. 일부 구현예들에 있어서, 금속 전구체들의 유속은 비제한적으로 약 1 sccm과 1000 sccm 사이인 것이 바람직하고, 약 100 sccm과 500 sccm 사이인 것이 더욱 바람직하다.

상기 반응 챔버 내의 압력은 통상 약 0.01 mbar 내지 약 20 mbar, 더 바람직하게는 약 1 mbar 내지 약 10 mbar이다. 그러나, 특정한 환경이 주어진 통상의 기술자에 의하여 결정될 수 있는 바에 따라, 일부 경우들에 있어서 상기 압력은 이러한 범위보다 높거나 낮을 것이다.

막의 퇴적을 시작하기 전에, 상기 기판은 통상 적절한 성장 온도로 가열된다. 상기 성장 온도는 형성되는 박막의 타입, 전구체의 물리적 성질들 등에 따라 달라진다. 상기 성장 온도들은 형성되는 박막의 각 타입을 참조하여 아래에서 더욱 상세하게 논의된다. 상기 성장 온도는 비결정질의 박막이 형성되도록 퇴적되는 물질들의 결정화 온도보다 낮을 수 있다. 또는 상기 성장 온도는 결정질의 박막이 형성되도록 결정화 온도보다 높을 수 있다. 바람직한 퇴적 온도는 퇴적될 물질의 성질을 포함하여 반응물 전구체들, 압력, 유속, 반응기의 배열, 퇴적되는 박막의 결정화 온도, 및 기판의 조성과 같은 비제한적인 수많은 인자들에 의존하여 변화할 수 있다. 구체적인 성장 온도는 통상의 기술자에 의하여 선택될 수 있다.

사용될 수 있는 적합한 반응기의 예들은 애리조나주 피닉스의 ASM America, Inc 및 네덜란드 알미어(Almere)의 ASM Europe B.V.로부터 입수 가능한 F-120^?? 반응기, Pulsar^?? 반응기 및 Advance^?? 400 시리즈 반응기와 같은 상용으로 입수 가능한 ALD 장비를 포함한다. 이들 ALD 반응기들에 더하여, 적절한 장비들과 전구체들을 펄스화하기 위한 수단들을 갖는 CVD 반응기들을 포함하여 박막의 ALD 성장이 가능한 많은 다른 종류의 반응기들도 채용될 수 있다. 바람직하게, 전구체들에 대하여 공유된 라인들이 최소화되도록, 반응물들은 상기 반응 챔버에 도달할 때까지 분리가 유지된다. 그러나, 2001년 4월 16일에 출원된 미합중국 출원번호 제09/836,674호 및 2004년 8월 30일에 출원된 미합중국 출원번호 제10/929,348호에 설명된 바와 같이 예비-반응 챔버(pre-reaction chamber)를 사용하는 것과 같은 다른 방식들도 가능하다. 상기 출원들의 개시는 여기에 인용되어 통합된다.

상기 성장 공정들은 반응기 내에서 또는 클러스터 툴(cluster tool)에 연결된 반응 공간 내에서 선택적으로 수행될 수 있다. 클러스터 툴 내에서는, 각 반응 공간이 한 종류의 공정 전용으로 사용되기 때문에 각 모듈 내의 반응 공간 온도는 일정하게 유지될 수 있고, 이는 각 운전(run) 전에 기판이 공정 온도까지 가열되는 반응기에 비하여 스루풋이 개선된다.

여기에서 설명되는 부동태화 공정은 이전의 및/또는 후속의 퇴적 공정들에서와 동일한 반응기 내에서 수행될 수 있다. 일부 경우들에 있어서 상기 부동태화 공정은 동일한 클러스터 툴 내의 상이한 반응기 내에서 수행되거나 또는 상이한 클러스터 툴에 배치된 반응기 내에서 수행될 수도 있다.

산화물 막 표면의 부동태화

일부 구현예들에 있어서, 산화물 막의 표면이 부동태화된다. 상기 산화물 막은 본 기술 분야에 알려진 임의의 방법에 의하여 형성될 수 있다. 일부 구현예들에 있어서 상기 산화물 막은 CVD에 의하여 형성된다. 일부 구현예들에 있어서, 상기 산화물 막은 ALD에 의하여 형성된다. 일부 구현예들에 있어서, 상기 산화물 표면은 산화에 의하여 형성된다.

박막을 퇴적시키기 위한 통상의 ALD 공정에서, 하나의 퇴적 사이클은 기판을 제 1 전구체에 노출시키는 단계, 미반응 제 1 반응물 및 반응 부산물들을 반응 챔버로부터 제거하는 단계, 상기 기판을 제 2 전구체에 노출시키는 단계, 여기에 후속되는 제 2 제거 단계를 포함한다. 통상, TiCl₄와 같은 할로겐화 전구체들이 비싸지 않고 비교적 안정하면서도 동시에 상이한 유형의 표면 기들(groups)에 대하여 반응성을 갖기 때문에 이들이 ALD 증착에서 전구체로서 사용된다. 산화물 및 질화물의 퇴적을 위하여는 각각 H₂O 및 NH₃가 제 2 전구체로서 널리 사용된다. 또한 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같은 울트라 하이 케이 막들에 사용되는 Sr 및 Ba와 같은 많은 금속들에 대해서는 적절한 할로겐화물 전구체가 존재하지 않기 때문에 울트라 하이 케이 막의 퇴적을 위해서는 통상 금속유기(metalorganic) 또는 유기금속(organometallic) 전구체들이 사용된다. 금속유기 및 유기금속 제 1 전구체들과 함께 사용되는 통상적인 제 2 전구체들은 O₃, 산소 원자들, 산소계 플라스마, 산소계 라디칼들, 및 물이다. 울트라 하이 케이 막들의 ALD에 관한 설명은, 예를 들면, 미합중국 특허 제7,108,747호 및 미합중국 특허공개 제20060219157호에서 찾을 수 있고, 이들 두 문헌은 모두 여기에 인용되어 통합된다.

반도체 산업에서 사용되는 통상의 커패시터 구조물들은 금속-절연체-반도체(metal-insulator-semiconductor, MIS) 및 금속-절연체-금속(metal-insulator-metal, MIM)이다. 커패시터들의 추가적인 유형들은 금속-절연체-금속-절연체-금속(metal-insulator-metal-insulator-metal, MIMIM) 및 금속-절연체-금속-절연체-반도체(metal-insulator-metal-insulator-semiconductor, MIMIS)를 포함한다. 메모리 커패시터들과 디커플링(decoupling) 커패시터들은 반도체 산업에서 커패시터의 응용의 일부일 뿐이다.

티타늄 질화물은 반도체 산업에서 커패시터용의 전극 물질로 널리 사용된다. 티타늄 질화물은 ALD, 펄스화 CVD, 또는 CVD와 같은 수많은 상이한 퇴적 공정들에 의하여 퇴적될 수 있다. TiN의 퇴적을 위한 전형적이고도 가장 유용한 전구체는 TiCl₄인데, 주로 이는 비교적 높은 증기압을 갖는 액체이기 때문이다. 티타늄 질화물의 퇴적에 관한 설명은, 예를 들면 미합중국 특허공개 제20060060137호에서 찾을 수 있으며, 상기 출원은 여기에 인용되어 통합된다.

그러나, 절연체-금속 구조물 내에 SrTiO₃ 및 티타늄 염화물에 기반한 금속 전극 공정들(CVD 또는 ALD)을 통합해 내는 것은 물질의 근본적인 성질들로 인하여 도전적인 것으로 드러났다. 상부 전극의 퇴적에 있어서, 염화물계 화학 물질이 하부에 놓인 SrTiO₃와 심각하게 반응함으로써 절연체-금속 계면 및 구조물을 완전히 파괴하기 때문에 TiCl₄ 계열의 화학 물질은 적절하지 않음이 밝혀졌다.

티타늄 질화물 전극들은 SrTiO₃와 같은 울트라-하이 케이 막들과 함께 성공적으로 사용되어 왔다. 그러나 이러한 경우들에 있어서 상기 티타늄 질화물 상부 전극이 물리 기상 증착(physical vapor deposition, PVD)으로 퇴적되거나 또는 하부 전극만이 ALD 또는 CVD에 의하여 퇴적되어 왔다. TiN 하부 전극들을 이용하고, SrTiO₃ 유전체 위에 PVD 백금 상부전극들을 이용함으로써 양호한 결과를 얻은 것에 관하여는, 예를 들면, Menou, N., et al., 0.5 nm EOT Low Leakage ALD SrTiO ₃ on TiN MIM Capacitors for DRAM Applications IEDM 2008, San Francisco, USA에 설명되어 있다. 그러나, 손상이 더 적고 두께 및 균일성을 더 정확하게 제어할 수 있으며 더욱 우수한 스텝 커버리지를 가져올 수 있기 때문에 미래의 소자들의 상부 전극 퇴적에 있어서는 ALD 또는 CVD 퇴적 방법들이 더 선호된다.

일부 실시예들에 있어서, 여기에 개시된 공정들은 MIM 커패시터 스택과 같은 울트라-하이 케이 막 스택 내의 전극들의 퇴적을 위하여 TiCl₄ 기반 화학 물질과 같은 염화물계 전구체들의 사용을 가능하게 한다.

예를 들면, SrTiO₃ 막 위에 TiCl₄ 기반 화학 물질(또는 다른 Cl, I, 또는 Br계 화학 물질)로부터 티타늄 질화물 막들을 퇴적시킬 때의 문제점은 TiCl₄가 유전체를 부식시키고 커패시터의 전기적 성질들을 망친다는 것이다. 부식은 아마도 TiCl₄로부터 전극을 퇴적시키는 동안 고체상의 SrCl₂가 형성될 것이기 때문에 일어날 것이다. 이것은 도 1a 및 도 2에서 볼 수 있다.

SrTiO₃와 같이 Sr 및 Ba를 포함하는 적어도 일부의 울트라-하이-케이 물질들은 염화물, 브롬화물 또는 요오드화물의 공격에 취약하다. TiCl₄의 화학 작용은 스택, 즉 SrTiO₃ 유전체 성질을 망친다. 어떤 이론에 구속되는 것은 아니지만, 이는 실온에서 SrO보다 더 안정한 고체 SrCl₂가 형성되는 데 기인하는 것 같다고 생각된다. 상부 전극의 퇴적을 위하여 상이한 할로겐화물의 화학 작용들이 사용되었다 (TiI₄, TiCl₄, 및 TiF₄). TiI₄와 TiCl₄는 모두 유전체 물질의 성질에 부정적인 영향을 미쳤다. 놀랍게도 TiF₄는 유전체 물질의 성질에 부정적인 영향을 미치지 않았다. 이것은, SrI₂가 SrO보다 덜 안정할 것으로 예상되었기 때문에 다소 놀라운 것이었다(하기 표 1 참조).

물질	생성열 (H⁰ 298K) kJ/mol
SrO	-592.0

SrF₂	-1217.1
SrCl₂	-828.9
SrBr₂	-718.0
SrI₂	-561.5

SrF₄가 SrO₂보다 훨씬 더 안정하다는 점에도 불구하고 놀랍게도 TiF₄가 효과가 있었다. 이론적으로는 모든 Sr 할로겐화물 중에서 SrF₂가 가장 잘 생성될 것이었다. Cl, Br, I에 기반한 화학 작용이 SrTiO₃를 망치기 때문에, 통상의 기술자는 생성 에너지(energy of formation)에 근거하여 F에 기반한 화학 작용도 문제가 있을 것이라고 예상할 것이다. 그러나, 놀랍게도 TiF₄는 하이-케이 유전막을 부식하지 않았다. 특정한 이론에 구속되는 것은 아니지만, TiF₄가 표면을 부동태화하는 SrF₂의 초박층을 형성하는 것으로 생각된다.

여기에 설명된 염화물, 브롬화물, 또는 요오드화물 기반 화학 물질은 전구체들이 전구체 분자 내에 적어도 하나의 염소, 브롬, 또는 요오드 원자를 포함하는 것을 의미한다. 일부 경우들에 있어서, 금속 염화물, 브롬화물, 또는 요오드화물 전구체들의 경우에 있어서 모든 리간드들은 각각 염소 원자들, 브롬 원자들, 또는 요오드 원자들이다. 예를 들면, X가 금속 염화물, 브롬화물 또는 요오드화물인 티타늄 할로겐화물 TiX₄의 경우에 있어서 네 개의 X들 모두는 염화물, 브롬화물, 또는 요오드화물이고, 바람직하게는 염화물이다. 여기에 설명된 화학 물질들은 유기 리간드들을 갖는, 그러나 염소, 브롬 또는 요오드 원자를 전구체 분자 내에 적어도 하나 갖는 전구체들을 사용할 수도 있다.

일부 구현예들에 있어서, 상기 기판의 표면은 염화물, 브롬화물, 또는 요오드화물의 공격에 민감하다. 바람직하게, 상기 표면은 TiCl4의 공격과 같은 염화물의 공격에 쉽게 영향을 받거나 민감하다. 염화물, 브롬화물, 또는 요오드화물의 공격에 쉽게 영향을 받는 상기 기판 표면은 유전체 물질을 포함하는 표면, 더욱 바람직하게는 이산화실리콘보다 더 높은 유전 상수를 갖는 물질을 포함하는 표면, 그리고 가장 바람직하게는 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같이 Sr 또는 Ba 원자들을 갖는 물질인 것이 바람직하다. 여기서 사용될 때, 염화물, 브롬화물, 또는 요오드화물의 공격은 상기 염화물, 브롬화물, 또는 요오드화물이 하부의 기판의 원하는 성질들을 바꾸거나, 열화시키거나, 또는 파괴하여 상기 성질들이 더 이상 바람직하지 않고, 일부 경우들에 있어서는 그들의 의도된 용도에 더 이상 적합하지 않게 되는 것을 의미한다. 한편, 불화물(fluoride)도 기판의 표면과 반응하지만, 하부의 기판 또는 막의 원하는 성질들을 열화시키는 대신, 후속 처리에서의 염화물, 브롬화물 또는 요오드화물의 추가적인 공격으로부터 상기 하부의 기판 또는 막을 보호하는 부동태화 층을 형성한다.

SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z 표면들과 같은 하이-케이 막들은 불화물 함유 화학 물질을 이용함으로써 부동태화되어 보호될 수 있다. 하이-케이 막 표면들은 적절한 반응기 내에서, 예를 들면 위에서 열거된 ALD 반응기들 중의 하나 내에서 불화물 함유 전구체로 처리된다. 상기 공정은 기상 공정인 것이 바람직하다. 바람직하게, 상기 부동태화는 TiF₄, TaF₅, NbF₅, WF_x, MoF_x, VF_x와 같은 하나 이상의 전이 금속 불화물을 이용하여 수행된다. 가장 바람직하게, 상기 부동태화는 TiF₄를 이용하여 수행된다. 그러나, NF₃, NH₄F, F₂, HF, CF₄, SF₆, F-함유 화학 물질들, 플라스마 여기된 불소 화합물, 또는 언급된 화학 물질들 또는 원자 불소 또는 불화물 원자들의 플라스마들 및 라디칼들과 같은 다른 불화물을 함유하는 화학 물질들도 사용될 수 있다. 다른 구현예들에 있어서, RuF_x 및 IrF_x와 같은 휘발성의 귀금속 불화물들도 사용될 수 있다.

일부 구현예들에 있어서, 부동태화 층은 하이-케이 물질로부터 불화물 함유 전구체와 기판 표면의 반응을 통해 형성된다. 바람직하게, 상기 부동태화 층은 하이-케이 막으로부터 형성되고, 더욱 바람직하게는 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 또는 SrBi_xTa_yO_z 층들로부터 형성된다. 일부 구현예들에 있어서, 상기 부동태화 층은 기판 물질의 상부 위에 퇴적되지 않고 오히려 불화물 함유 전구체와 하이-케이 물질 자신의 교환 반응을 통하여 형성됨으로써 초박형의 불화물 부동태화 층을 형성하는 것이 바람직하다. 그러나, 후술하는 바와 같이 다른 구현예들에 있어서 전도성 금속 질화물 부동태화 층이 불소 전구체를 이용하여 퇴적될 수 있다. SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같은, 부동태화 층을 형성하게 되는 하이-케이 물질 중 다수는, 비정질 상에서 상대적으로 로우-케이 값을 갖지만 결정화되면 하이 케이 값을 가질 수 있는 페로브스카이트(perovskite) 타입의 구조를 갖는다. 일부 구현예들에 있어서, 상기 하이-케이 물질은 바람직하게 약 50 내지 약 1000, 더욱 바람직하게는 약 60 내지 약 500, 그리고 가장 바람직하게는 약 70 내지 약 350의 범위의 케이(k) 값을 갖는다. 그러나, 커패시터 스택 내의 하이-케이 유전체에 대한 계산된 k-값은 물질 그 자체와 하이-케이 물질의 두께에 다소간 의존할 수 있다.

일부 구현예들에 있어서, 상기 부동태화 층은 바람직하게는 약 1 Å 내지 약 50 Å 사이의 두께, 더욱 바람직하게는 20 Å 미만의 두께, 그리고 가장 바람직하게는 약 15 Å 미만의 두께를 갖는다.

상기 부동태화 처리는 사용되는 불화물 화학 물질에 따라 약 20 ℃ 내지 약 500 ℃의 기판 온도에서 수행될 수 있다. 상기 부동태화 처리 동안의 상기 반응 챔버 내의 압력은 통상 약 0.01 mbar 내지 약 20 mbar, 더욱 바람직하게는 약 1 mbar 내지 약 10 mbar이다. 그러나, 일부 경우들에 있어서 상기 온도 및/또는 상기 압력은 이러한 범위보다 더 높거나 더 낮을 수 있으며, 주어진 특정한 환경에 따라 통상의 기술자에 의하여 결정될 수 있다. 바람직하게는 약 0.05 초 내지 약 120 초, 더욱 바람직하게는 약 1 초 내지 약 60 초, 그리고 더더욱 바람직하게는 약 1 초 내지 30 초의 불소계 화학 물질의 하나의 펄스는 통상 표면을 부동태화하기에 충분하지만, 그러나 배치 반응기들의 경우 또는 극도로 높은 종횡비의 구조물들 또는 복잡한 표면 형태를 갖는 다른 구조물들에 대하여 고도로 콘포말한 스텝 커버리지가 요구될 때 필요한 경우에서와 같이 일부 경우들에 있어서 다른 펄스 시간들이 필요하다면 사용될 수 있다.

일부 구현예들에 있어서, 상기 불화물 처리 또는 부동태화는 퇴적후 어닐링과 동시에 또는 그 직후에 상기 퇴적후 어닐링이 수행되는 툴과 동일한 툴에서 즉 인-시투로 수행될 수 있다.

일 구현예에서 불화물 부동태화 층이 유전체 퇴적 후의 식각 단계 동안 형성된다. 상부 전극의 퇴적 단계 이전에, 상기 유전체 층이 패터닝 및 식각되거나 또는 패터닝 없이 식각될 수 있다. 상기 식각 단계에서의 불소 함유 화학 물질의 사용이 상기 부동태화 층을 형성할 수 있다.

일 구현예에서 불화물 부동태화 층이 상부 전극 퇴적 후의 식각 단계 동안 형성된다. 상기 상부 전극이 패터닝 및 식각되거나 또는 패터닝 없이 식각될 수 있다. 상기 식각 단계에서의 불소 함유 화학 물질의 사용이 상기 하이-케이 층 내에 상기 부동태화 층을 형성할 수 있다.

일 구현예에서 상기 부동태화 처리 이후에 불화물의 표면이 질소 함유 화학 물질로 처리된다. 바람직하게, 상기 질소 함유 화학 물질은 NH₃, N₂H₂, 질소 함유 플라스마, 라디칼들, 또는 원자들로 구성되는 군으로부터 선택된다. 가장 바람직하게, 상기 질소 함유 화학 물질은 NH₃이다. 또한 상기 질소 함유 화학 물질은 아미노 함유 실란류, 아미노 함유 실라잔류, 아미노 함유 저메인류 또는 아미노 함유 보레인류(boranes)와 같은 질소 함유 화학 물질들로부터 선택될 수 있다. 부동태화 화학 물질로서 TiF₄를 사용하고 질소 함유 화학 물질로서 NH₃를 사용함으로써 하이-케이 유전체 층의 상부 위에 전도성 TiN 층이 형성된다. TiF₄와 같은 불화물 전구체들을 사용하여 TiN과 같은 전도성 질화물 층을 퇴적시키는 것은 여기에 개시된 불화물 전구체들을 이용함으로써 ALD 또는 CVD 질화물들의 예들을 따름으로써 계속될 수 있다. 따라서 불화물 부동태화 층의 상부 위에 전도성 질화물 부동태화 층이 형성될 수 있다. 바람직하게, 불화물계 화학 물질을 이용하여 제조된 상기 전도성 질화물 부동태화 층의 두께는 약 100 Å 미만이고, 더욱 바람직하게는 30 Å 미만이고, 그리고 가장 바람직하게는 15 Å 미만이다. 상기 층을 원하는 두께로 퇴적시키기 위하여 여러 ALD 사이클들(예를 들면, TiF₄ 펄스들 / NH₃ 펄스들)이 사용될 수 있다. 예를 들면, 일부 구현예들에 있어서, 약 2 내지 약 10 ALD 퇴적 사이클들이 수행된다. 예를 들면, 일부 구현예들에 있어서, 약 10회 미만의 ALD 퇴적 사이클들이 수행된다. 퇴적되는 박막의 원하는 두께에 근거하여 사이클의 횟수가 선택될 수 있음을 통상의 기술자는 이해할 것이다.

일부 구현예들에 있어서, 집적 회로의 제조에 통상 사용되는 임의의 타입의 층이 상기 부동태화된 표면의 상부 위에 퇴적될 수 있다.

일부 구현예들에 있어서, TiCl₄와 NH₃를 사용하는 TiF₄ 기반 화학 물질을 사용하여 제조된 전도성 TiN 층 위에 또는 부동태화된 유전체 표면 위에 TiN 전극이 퇴적될 수 있다. 일부 구현예들에 있어서, 상기 상부 전극은 후술하는 바와 같이 불소를 포함하는 전구체를 이용하여 ALD(또는 CVD)에 의하여 퇴적될 수 있다.

일부 구현예들에 있어서, 상기 부동태화된 층의 상부 위에 하이-케이 유전체 층과 같은 금속 산화물 층이 퇴적된다. 이 금속 산화물 층은 염화물, 브롬화물, 또는 요오드화물 기반 화학 물질, 바람직하게는 염화물 기반 화학 물질을 이용함으로써와 같이 할로겐화물 전구체를 이용하여 ALD 또는 CVD, 및 이들의 변형과 같은 임의의 화학적 퇴적 방법들을 사용함으로써 퇴적된다. 예를 들면, HfCl₄ 및 H₂O를 전구체로서 사용함으로써 HfO₂가 ALD에 의하여 상기 부동태화된 산화물 층의 상부 위에 퇴적될 수 있다. 유사하게 ZrCl₄ 및 H₂O를 전구체로서 사용함으로써 ZrO₂가 ALD에 의하여 상기 부동태화된 산화물 층의 상부 위에 퇴적될 수 있다. 금속 염화물, 브롬화물 또는 요오드화물을 전구체로 사용하는 금속 산화물의 ALD 및 CVD 퇴적 공정들이 많이 있다. 그리고 본 기술 분야에서 통상의 지식을 가진 자는 특정한 응용 및 그 필요에 따라, 적절한 금속 산화물 공정 및 상기 부동태화된 산화물층의 상부 위에 증착되는 적절한 금속 산화물 물질을 선택할 수 있다.

일부 구현예들에 있어서, 염화물 기반 화학 물질을 사용함으로써 그리고 ALD 또는 CVD와 같은 임의의 화학적 퇴적 방법들을 사용함으로써 상기 부동태화된 산화물 층 위에 반도체 층이 퇴적된다.

ALD 또는 CVD에 의한 부동태화된 표면의 상부 위로의 퇴적

일부 구현예들에 있어서, 불소 함유 화합물을 이용하여 제조된 전도성 TiN 층의 상부 위에 또는 부동태화된 유전체 표면 위에 하나 이상의 막들이 퇴적된다.

바람직하게, 상기 부동태화된 표면의 상부 위에 퇴적된 막은 염소, 브롬, 또는 요오드를 포함하는 전구체를 이용하여 퇴적된다. 도 5는 기판 위에 반도체 구조물을 형성하기 위한 방법의 하나를 나타낸 개념적인 흐름도이다. 일부 구현예들에 있어서, TiCl₄ 및 NH₃ 전구체들을 사용하고 ALD 또는 CVD에 의하여 TiN 막이 퇴적된다.

불화물 전구체의 사용에 의한 ALD 질화물들의 퇴적

일부 구현예들에 있어서, 불소를 포함하는 화합물을 이용하여 상부 전극이 하이-케이 유전체 위에 형성될 수 있다. 일부 구현예들에 있어서, 불소를 포함하는 화합물이 상부 전극을 퇴적시키기 위하여 사용될 수 있기 때문에 부동태화 층은 상부 전극과 별도로 형성되지 않는다.

여기에 개시된 다양한 ALD 질화물 또는 탄소 함유 질화물 공정들에서 임의의 다음 전구체들이 사용될 수 있다. 다른 전구체들은 통상의 기술자에게 명백할 것이다. 특히, 전이 금속 불화물을 포함하는 전구체들이 사용된다.

일부 구현예들에 있어서, 상기 기판 표면은 염화물, 브롬화물 또는 요오드화물의 공격에 쉽게 영향을 받는다. 바람직하게, 상기 표면은 TiCl₄의 공격과 같은 염화물의 공격에 쉽게 영향을 받거나 민감하다. 염화물, 브롬화물, 또는 요오드화물의 공격에 쉽게 영향을 받는 상기 기판 표면은 유전체 물질을 포함하는 표면, 더욱 바람직하게는 이산화실리콘보다 더 높은 유전 상수를 갖는 물질을 포함하는 표면, 그리고 가장 바람직하게는 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같이 Sr 또는 Ba 원자들을 갖는 물질인 것이 바람직하다. 여기서 사용될 때, 염화물, 브롬화물, 또는 요오드화물의 공격은 상기 염화물, 브롬화물, 또는 요오드화물이 하부의 기판의 원하는 성질들을 바꾸거나, 열화시키거나, 또는 파괴하여 상기 성질들이 더 이상 바람직하지 않고, 일부 경우들에 있어서는 그들의 의도된 용도에 더 이상 적합하지 않게 되는 것을 의미한다. 한편, 불화물(fluoride)도 기판의 표면과 반응하지만, 하부의 기판 또는 막의 원하는 성질들을 열화시키는 대신, 후속 처리에서의 염화물, 브롬화물 또는 요오드화물의 추가적인 공격으로부터 상기 하부의 기판 또는 막을 보호하는 부동태화 층을 형성한다.

일부 구현예들에 있어서, 불화물 전구체 및 질소 전구체를 이용하여 금속 질화물들이 퇴적될 수 있다. 이들 구현예들에 있어서 불소를 포함하는 전구체가 금속 질화물을 퇴적시키기 위하여 사용되기 때문에 부동태화는 이루어지지 않을 수 있다.

일부 구현예들에 있어서, 상기 불화물 전구체들은 TiF₄, TaF₅, NbF₅, WF_x, MoF_x, VF_x와 같은 휘발성 전이 금속 불화물을 포함한다.

질화물 막의 ALD 퇴적을 위한 제 2 전구체는, 예를 들면, NH₃, N₂H₂, N₂/H₂ 플라스마, 라디칼, 또는 원자들의 혼합물과 같은 질소 함유 플라스마, 라디칼들, 또는 원자들을 포함할 수 있다. 바람직하게, 상기 질소 함유 화학 물질은 NH₃이다. 상기 질소 함유 화학 물질은 아미노 함유 실란류, 아미노 함유 실라잔류, 아미노 함유 저메인류 또는 아미노 함유 보레인류(boranes)와 같은 질소 함유 화학 물질들로부터 선택될 수 있다.

불화물 전구체들을 이용한 질화물의 ALD는 사용되는 불화물 화학 물질에 따라 약 20 ℃ 내지 약 700 ℃의 온도에서 이루어질 수 있다. 바람직하게, 상기 퇴적 온도는 약 250 ℃ 내지 약 500 ℃이다. 더욱 바람직하게, 질소를 포함하는 플라스마, N-라디칼 또는 N-원자들을 포함하지 않는, 열적으로 활성화된 질소 반응물들을 제 2 전구체로서 사용할 때, 상기 퇴적 온도는 약 300 ℃ 내지 약 450 ℃이다. 질화물 퇴적 동안의 반응 챔버 내의 압력은 통상 약 0.01 mbar 내지 약 20 mbar, 더 바람직하게는 약 1 mbar 내지 약 10 mbar이다. 그러나, 특정한 환경이 주어진 통상의 기술자에 의하여 결정될 수 있는 바에 따라, 일부 경우들에 있어서 상기 압력은 이러한 범위보다 높거나 낮을 것이다. 바람직하게는 약 0.05 초 내지 약 20 초, 더욱 바람직하게는 약 1 초 내지 약 10 초, 그리고 더더욱 바람직하게는 약 1 초 내지 2 초의 화학 물질의 하나의 펄스는 통상 표면을 부동태화하기에 충분하지만, 그러나 배치 반응기들의 경우 또는 극도로 높은 종횡비의 구조물들 또는 복잡한 표면 형태를 갖는 다른 구조물들에 대하여 고도로 콘포말한 스텝 커버리지가 요구되는 때와 같은 일부 경우들에 있어서 다른 퍼지 시간들이 필요하다면 사용될 수 있다.

일부 경우들에 있어서, 질화물 층을 원하는 두께로 퇴적시키기 위하여 여러 ALD 사이클들이 사용될 수 있다. 예를 들면, 일부 구현예들에 있어서, 약 2 내지 약 1000 ALD 퇴적 사이클들이 수행된다. 퇴적되는 박막의 원하는 두께에 근거하여 사이클의 횟수가 선택될 수 있음을 통상의 기술자는 이해할 것이다.

바람직한 구현예들에 있어서 TiF₄를 불화물 전구체로 사용하고 NH₃를 질소 전구체로 사용함으로써 ALD에 의하여 TiN이 퇴적된다. 이러한 구현예의 한 예가 실시예 1에 설명된다. TiF₄는 실온 및 상압에서 고체이다. TiF₄에 대한 바람직한 소스 온도의 범위는 약 100 ℃ 내지 약 300 ℃이고, 더욱 바람직하게는 약 150 ℃ 내지 약 200 ℃이다. 퇴적을 위한 바람직한 반응 온도 범위는 약 250 ℃ 내지 약 700 ℃이고, 더욱 바람직하게는 약 300 ℃ 내지 약 450 ℃이다. 높은 일함수가 요구될 때에는 상기 퇴적은 약 250 ℃ 내지 약 350 ℃의 반응 온도 범위로 수행될 수 있다.

다른 바람직한 구현예들에 있어서 TiF₄를 불화물 전구체로 사용하고 N₂/H₂ 플라스마, 라디칼, 또는 원자들의 혼합물을 질소 전구체로 사용함으로써 ALD에 의하여 TiN이 퇴적된다. TiF₄에 대한 바람직한 소스 온도의 범위는 약 100 ℃ 내지 약 300 ℃이고, 더욱 바람직하게는 약 150 ℃ 내지 약 200 ℃이다. 반응성이 더 강한 질소 전구체 때문에 바람직한 반응 온도 범위의 하한을 다소 더 낮게 하여 바람직한 반응 온도 범위는 더 낮을 수 있다. N₂/H₂ 플라스마, 라디칼, 또는 원자들의 혼합물을 질소 전구체로서 사용하는 퇴적에 대하여 바람직한 반응 온도는 약 100 ℃ 내지 약 700 ℃이고, 더욱 바람직하게는 약 200 ℃ 내지 약 450 ℃이다.

일부 구현예들에 있어서, TiF₄를 사용하여 퇴적되는 TiN 막은 약 20 nm 미만의 두께, 바람직하게는 약 10 nm 미만의 두께, 그리고 더욱 바람직하게는 약 5 nm 미만의 두께를 갖고, 약 1000 μΩcm 미만의 저항률, 바람직하게는 약 750 μΩcm 미만의 저항률, 더욱 바람직하게는 약 500 μΩcm 미만의 저항률, 그리고 가장 바람직하게는 약 400 μΩcm 미만의 저항률을 갖는다. 10 nm 두께 이하의 매우 얇은 막에서는 두께가 막의 저항률을 증가시킬 수 있음이 주목될 수 있다.

일부 구현예들에 있어서 불소가 일함수를 증가시킬 수 있기 때문에 TiF₄를 사용하여 퇴적된 TiN 막은 불소를 원하는 불순물로서 포함할 수 있다. 상기 TiF₄를 이용하여 퇴적된 TiN 막은 바람직하게는 0.5 at% 이상의 불소 함량, 더욱 바람직하게는 2 at% 이상의 불소 함량을 가질 수 있고, 만일 원한다면 5 at%보다 큰 불소 함량이 TiN 막 내에 포함될 수도 있다.

또 다른 구현예에 있어서, 불화물 전구체로서 TaF₅ 또는 NbF₅를 이용하고, 질소 전구체로서 헥사메틸디실라잔(hexamethyldisilazane, HMDS), 테트라메틸디실라잔(tetramethyldisilazane, TMDS), 및 비스디에틸아미노실란(bisdiethylaminosilane, BDEAS)을 이용함으로써 ALD로 TaCN 또는 NbCN이 퇴적될 수 있다. 이러한 공정의 상세한 내용은 미합중국 특허출원 제20080317955호에서 찾을 수 있고, 본 출원은 여기에 인용되어 통합된다. 이러한 구현예의 한 예가 실시예 2에 설명된다.

그러나 금속 전극 퇴적 단계에서 불소 함유 화학 물질을 사용하는 다른 장점은 형성된 금속막 내에 남겨진 불소 불순물이다. 불소는 알려진 한에서 전기음성도가 가장 크고, 형성된 금속층의 일함수를 예를 들면, 참고문헌 Appl. Phys. Lett. 96, 053506 (2010)에서 증명되는 바와 같이 증가시킬 것이다. 상기 금속 층의 일함수가 MIM 커패시터의 누설 전류 밀도를 결정하는 가장 중요한 파라미터들 중의 하나이고 따라서 상기 금속 층의 높은 일함수가 매우 바람직하다. 금속 게이트의 일함수도 트랜지스터 응용에서 문턱 전압을 대체적으로 결정하고, PMOS에 대해서는 높은 일함수의 물질이 선호된다. PMOS에 있어서 적절한 일함수 범위는 5.0 내지 5.2 eV 범위이다. 금속 게이트 응용과 일함수의 조정은 미합중국 특허등록 제7,045,406호 및 미합중국 특허등록 제6,858,524호에도 개시되어 있고 이들은 모두 여기에 인용되어 통합된다.

불화물 전구체를 이용한 CVD 또는 펄스화 CVD에 의한 질화물의 퇴적

임의의 다음 전구체들은 여기에 개시된 다양한 CVD 질화물 또는 탄소 함유 질화물 공정들에서 사용될 수 있다. 특히, 전이 금속 불화물을 포함하는 전구체들이 개시된다. 티타늄 질화물 퇴적의 펄스화 CVD에 관한 설명은, 예를 들면, 미합중국 특허출원 제20060060137호에서 찾을 수 있고, 미합중국 특허출원 제20060060137호의 금속 전구체를 여기에 설명된 불화물 전구체로 대체함으로써 임의의 금속 질화물의 펄스화 CVD가 유사한 방식으로 수행될 수 있다.

일부 구현예들에 있어서, 상기 기판 표면은 염화물, 브롬화물, 또는 요오드화물의 공격에 민감하다. 바람직하게, 상기 표면은 TiCl₄의 공격과 같은 염화물의 공격에 쉽게 영향을 받거나 민감하다. 염화물, 브롬화물, 또는 요오드화물의 공격에 쉽게 영향을 받는 상기 기판 표면은 유전체 물질을 포함하는 표면, 더욱 바람직하게는 이산화실리콘보다 더 높은 유전 상수를 갖는 물질을 포함하는 표면, 그리고 가장 바람직하게는 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같이 Sr 또는 Ba 원자들을 갖는 물질인 것이 바람직하다. 여기서 사용될 때, 염화물, 브롬화물, 또는 요오드화물의 공격은 상기 염화물, 브롬화물, 또는 요오드화물이 하부의 기판의 원하는 성질들을 바꾸거나, 열화시키거나, 또는 파괴하여 상기 성질들이 더 이상 바람직하지 않고, 일부 경우들에 있어서는 그들의 의도된 용도에 더 이상 적합하지 않게 되는 것을 의미한다. 한편, 불화물(fluoride)도 기판의 표면과 반응하지만, 하부의 기판 또는 막의 원하는 성질들을 열화시키는 대신, 후속 처리에서의 염화물, 브롬화물 또는 요오드화물의 추가적인 공격으로부터 상기 하부의 기판 또는 막을 보호하는 부동태화 층을 형성한다.

질화물 막의 CVD 퇴적을 위한 제 2 전구체는, 예를 들면, NH₃, N₂H₂, N₂/H₂ 플라스마, 라디칼, 또는 원자들의 혼합물과 같은 질소 함유 플라스마, 라디칼들, 또는 원자들을 포함한다. 바람직하게, 상기 질소 함유 화학 물질은 NH₃이다. 상기 질소 함유 화학 물질은 아미노 함유 실란류, 아미노 함유 실라잔류, 아미노 함유 저메인류 또는 아미노 함유 보레인류(boranes)와 같은 질소 함유 화학 물질들로부터 선택될 수 있다.

불화물 전구체들을 이용한 질화물의 CVD는 사용되는 불화물 화학 물질에 따라 약 20 ℃ 내지 약 700 ℃의 온도에서 이루어질 수 있다. 바람직하게, 상기 퇴적 온도는 약 250 ℃ 내지 약 500 ℃이다. 더욱 바람직하게, 질소를 포함하는 플라스마, N-라디칼 또는 N-원자들을 포함하지 않는, 열적으로 활성화된 질소 반응물들을 제 2 전구체로서 사용할 때, 상기 퇴적 온도는 약 300 ℃ 내지 약 450 ℃이다. 질소를 포함하는 플라스마, N-라디칼 또는 N-원자들을 포함하는 구현예들에 있어서, 반응성이 더 강한 질소 전구체 때문에 바람직한 반응 온도 범위의 하한을 다소 더 낮게 하여 바람직한 반응 온도의 범위는 더 낮다. 질소를 포함하는 플라스마, N-라디칼 또는 N-원자들의 혼합물을 질소 전구체로서 이용하는 퇴적에 있어서, 바람직한 반응 온도는 약 20 ℃ 내지 약 700 ℃, 더욱 바람직하게는 약 100 ℃ 내지 약 450 ℃이다.

질화물 퇴적 동안의 반응 챔버 내의 압력은 통상 약 0.01 mbar 내지 약 20 mbar, 더 바람직하게는 약 1 mbar 내지 약 10 mbar이다. 그러나, 특정한 환경이 주어진 통상의 기술자에 의하여 결정될 수 있는 바에 따라, 일부 경우들에 있어서 상기 압력은 이러한 범위보다 높거나 낮을 것이다. 펄스화된 CVD의 경우에 있어서, 제 2 전구체, 즉 질소를 포함하는 전구체는 상기 반응 챔버 내부로 연속적인 방식으로 유입될 수 있는 반면 불화물 화학 물질은 상기 반응 챔버 내부로 펄스로 도입된다. 펄스화 CVD의 일부 경우들에 있어서, 두 전구체들 모두 상기 반응 챔버 내부로 동시에 펄스화되어 유입될 수 있다. 펄스들은 서로 부분적으로 또는 완전히 오버랩될 수 있다. CVD의 경우에 있어서는 두 전구체들이 상기 반응 챔버 내부로 동시에 연속적인 방식으로 유입될 수 있다.

바람직한 구현예들에 있어서 TiF₄를 불화물 전구체로 사용하고 NH₃를 질소 전구체로 사용함으로써 CVD에 의하여 또는 펄스화 CVD에 의하여 TiN이 퇴적된다. 이러한 구현예의 한 예가 실시예 3에 설명된다. TiF₄에 대한 바람직한 소스 온도의 범위는 약 100 ℃ 내지 약 300 ℃이고, 더욱 바람직하게는 약 150 ℃ 내지 약 200 ℃이다. 퇴적을 위한 바람직한 반응 온도 범위는 약 250 ℃ 내지 약 700 ℃이고, 더욱 바람직하게는 약 300 ℃ 내지 약 450 ℃이다.

다른 바람직한 구현예들에 있어서 TiF₄를 티타늄 전구체로 사용하고 NH₃를 질소 전구체로 사용함으로써 펄스화 CVD에 의하여 TiN이 퇴적된다. 바람직한 구현예에서 상기 NH₃ 펄스는 상기 TiF₄ 펄스보다 더 길다. 다른 구현예에 있어서 반응기로의 NH₃ 유입은 일정하게 유지되고 TiF₄ 펄스들이 반응기로 도입된다. 다른 구현예들에 있어서 상기 NH₃의 흐름은 일정하게 유지되다가, TiF₄ 펄스 동안 감소되며, 바람직하게는 약 50% 이상 감소되고, 더욱 바람직하게는 약 75% 이상 감소된다.

다른 바람직한 구현예들에 있어서 TiF₄를 불화물 전구체로 사용하고 N₂/H₂ 플라스마, 라디칼, 또는 원자들의 혼합물을 질소 전구체로 사용함으로써 CVD에 의하여 또는 펄스화 CVD에 의하여 TiN이 퇴적된다. TiF₄에 대한 바람직한 소스 온도의 범위는 약 100 ℃ 내지 약 300 ℃이고, 더욱 바람직하게는 약 150 ℃ 내지 약 200 ℃이다. 반응성이 더 강한 질소 전구체 때문에 바람직한 반응 온도 범위의 하한을 다소 더 낮게 하여 바람직한 반응 온도 범위는 더 낮을 수 있다. N₂/H₂ 플라스마, 라디칼, 또는 원자들의 혼합물을 질소 전구체로서 사용하는 퇴적에 대하여 바람직한 반응 온도는 약 100 ℃ 내지 약 700 ℃이고, 더욱 바람직하게는 약 200 ℃ 내지 약 450 ℃이다.

일부 구현예들에 있어서, TiF₄를 사용하여 퇴적되는 TiN 막은 약 20 nm 미만의 두께, 바람직하게는 약 10 nm 미만의 두께, 그리고 더욱 바람직하게는 약 5 nm 미만의 두께를 갖고, 약 1000 μΩcm 미만의 저항률, 바람직하게는 약 500 μΩcm 미만의 저항률, 더욱 바람직하게는 약 300 μΩcm 미만의 저항률, 그리고 가장 바람직하게는 약 200 μΩcm 미만의 저항률을 갖는다. 10 nm 두께 이하의 매우 얇은 막에서는 두께가 막의 저항률을 증가시킬 수 있음이 주목될 수 있다.

또 다른 구현예에 있어서, 불화물 전구체로서 TaF₅ 또는 NbF₅를 이용하고, 질소 전구체로서 헥사메틸디실라잔(hexamethyldisilazane, HMDS), 테트라메틸디실라잔(tetramethyldisilazane, TMDS), 및 비스디에틸아미노실란(bisdiethylaminosilane, BDEAS) 또는 미합중국 특허출원 제2008031795호에 설명된 다른 전구체들을 이용함으로써 CVD 또는 펄스화 CVD로 TaCN 또는 NbCN이 퇴적된다.

그러나 금속 전극 퇴적 단계에서 불소 함유 화학 물질을 사용하는 다른 장점은 형성된 금속막 내에 남겨진 불소 불순물이다. 불소는 알려진 한에서 전기음성도가 가장 크고, 형성된 금속층의 일함수를 예를 들면, 참고문헌 Appl. Phys. Lett. 96, 053506 (2010)에서 증명되는 바와 같이 증가시킬 것이다. 상기 금속 층의 일함수가 MIM 커패시터의 누설 전류 밀도를 결정하는 가장 중요한 파라미터들 중의 하나이고 따라서 상기 금속 층의 높은 일함수가 매우 바람직하다. 금속 게이트의 일함수도 트랜지스터 응용에서 문턱 전압을 대체적으로 결정하고, PMOS에 대해서는 높은 일함수의 물질이 선호된다. PMOS에 있어서 가장 바람직한 유효 일함수 범위는 5.0 내지 5.2 eV 범위이다.

불소 함유 화학 물질을 이용하여 퇴적된 물질들의 일함수

불소 함유 화학 물질을 이용하여 퇴적된 물질의 바람직한 일함수는 4.8 eV 이상의, 더욱 바람직하게는 4.9 eV 이상의, 그리고 가장 바람직하게는 5.0 eV 이상의 게이트 또는 커패시터 스택의 유효 일함수를 가져오고, 트랜지스터에서의 금속 게이트 응용에서의 최적 범위는 약 5.0 eV 내지 약 5.2 eV이다. 커패시터 응용에 있어서는 더 높은 일함수를 갖는 것이 바람직할 수 있으며 일함수가 5.2 eV 이상, 일부 경우들에 있어서는 5.3 eV 이상인 것이 바람직할 수 있다.

커패시터 응용에서 전극으로서 높은 일함수의 물질을 사용하는 것은 에너지 장벽 또는 캐리어/전자 주입을 위한 전도대 오프셋을 증가시키기 때문에 누설 전류를 감소시킨다. 또한 커패시터 응용에서 유전체가, 예를 들면 SrTi_xO_y, BaTi_xO_y, BaSr_xTi_yO_z, 또는 SrBi_xTa_yO_z와 같은 Ba 또는 Sr 함유 유전체들 이외의 물질인 경우에도 높은 일함수가 바람직하다. 커패시터 응용에서 상기 유전체는, 예를 들면 ZrSiO_x, HfSiO_x, ZAZ (ZrO₂-Al₂O₃-ZrO₂ 스택), ZrO₂, HfO₂와 같은 Zr계 또는 Hf계 물질일 수 있다.

금속 게이트 응용, 즉 트랜지스터 구조물에서, 상기 구조물은 금속-절연체-반도체(metal-insulator-semiconductor, MIS)인데 하이-케이 유전체가 염화물, 브롬화물 또는 요오드화물의 공격에 쉽게 영향을 받지 않는 경우에는 하이-케이 층과 불화물 화학 물질을 이용하여 퇴적되는 TiN 층 사이에 불화물이 아닌 전구체를 이용하여 제조되는 얇은 TiN 층을 갖는 것이 바람직할 수 있다. 이것은, 예를 들면 TiCl₄, TiBr₄, TiI₄ 또는 금속유기 티타늄 화합물들을 이용함으로써 이루어질 수 있다. 트랜지스터 응용에서의 상기 하이-케이 유전체는, 예를 들면 ZrSiO_x, HfSiO_x, ZAZ (ZrO₂-Al₂O₃-ZrO₂ 스택), ZrO₂, HfO₂ 또는 다른 유전체 물질과 같은 Zr계 또는 Hf계 물질일 수 있다. 이와 같이 하여, 게이트 스택의 성질들은 불화물 함유 전구체가 아닌 전구체를 이용하여 제조된 상기 얇은 TiN 층의 두께를 제어함으로써 최적값들로 조절될 수 있다. 불화물 함유 전구체가 아닌 전구체를 이용하여 제조된 상기 얇은 TiN 층 두께(즉, 하부 TiN 층 두께)의 제어는 전체 게이트 스택의 일함수에 대한 염소의 영향을 제어한다. 불화물이 아닌 전구체를 이용하여 제조된 상기 얇은 TiN 층은 바람직하게는 약 2 Å 내지 약 50 Å의 두께, 더욱 바람직하게는 약 5 Å 내지 약 30 Å의 두께, 그리고 가장 바람직하게는 약 10 Å 내지 약 20 Å의 두께를 갖는다.

하이-케이 커패시터 스택의 퇴적을 위한 공정 흐름

임의의 다음 공정 흐름들 또는 상기 공정 흐름들 또는 공정들의 일부들은 다양한 ALD, CVD 질화물 또는 탄소 함유 질화물 공정들 및 여기서 앞서 개시한 불화물 처리와 조합되어 사용될 수 있다.

일구현예에서는 커패시터 구조물 또는 커패시터 구조물의 일부를 제조하기 위하여, 약 50 mm 내지 약 675 mm의 대략적인 지름을 갖는, 바람직하게는 약 100 mm 내지 약 450 mm의 대략적인 지름을 갖는, 그리고 가장 바람직하게는 약 200 mm 내지 약 450 mm의 대략적인 지름을 갖는 실리콘 웨이퍼를 이용함으로써 바람직하게 본 명세서에서 앞서 설명한 공정들이 사용된다.

ALD, CVD 질화물 또는 탄소 함유 질화물 공정들 및 사용될 수 있는 불화물 처리에 대한 공정 조건들과 파라미터들은 앞서 개시된 것들과 동일한 것이 바람직하다.

일부 구현예들에 있어서, 상기 하이-케이 물질은 염화물, 브롬화물, 또는 요오드화물의 공격에 민감하다. 바람직하게, 상기 표면은 염화물의 공격, 더욱 바람직하게는 TiCl₄의 공격에 쉽게 영향을 받거나 민감하다. 염화물, 브롬화물, 또는 요오드화물의 공격에 쉽게 영향을 받는 상기 기판 표면은 유전체 물질을 포함하는 표면, 더욱 바람직하게는 이산화실리콘보다 더 높은 유전 상수를 갖는 물질을 포함하는 표면, 그리고 가장 바람직하게는 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같이 Sr 또는 Ba 원자들을 갖는 물질인 것이 바람직하다. 여기서 사용될 때, 염화물, 브롬화물, 또는 요오드화물의 공격 또는 공격은 상기 염화물, 브롬화물, 또는 요오드화물이 기판의 표면을 공격하여 하부의 기판의 원하는 성질들을 바꾸거나, 열화시키거나, 또는 파괴하여 상기 성질들이 더 이상 바람직하지 않고, 일부 경우들에 있어서는 그들의 의도된 용도에 더 이상 적합하지 않게 되는 것을 의미한다. 불화물(fluoride)도 기판의 표면과 반응할 수 있지만, 하부의 기판 또는 막의 원하는 성질들을 열화시키는 대신, 후속 처리에서의 염화물, 브롬화물 또는 요오드화물의 추가적인 공격으로부터 상기 하부의 기판 또는 막을 보호하는 부동태화 층을 형성한다.

SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같은 하이-케이 물질 중 다수는, 비정질 상에서 상대적으로 로우-케이 값을 갖지만, 결정화되면 바람직하게 약 50 내지 약 1000, 더욱 바람직하게는 약 60 내지 약 500, 그리고 가장 바람직하게는 약 70 내지 약 350의 범위의 하이 케이 값을 가질 수 있는 페로브스카이트(perovskite) 타입의 구조를 갖는다. 그러나, 커패시터 스택 내의 하이-케이 유전체에 대한 계산된 k-값은 물질 그 자체와 하이-케이 물질의 두께에 다소간 의존할 수 있다. 이들 막의 결정화를 위하여 퇴적후 어닐링이 대개 수행된다. 그러나, 일부 경우들에 있어서 상기 하이-케이 막은 퇴적 후, 그리고 퇴적후 어닐링 단계 이전에 완전히 또는 부분적으로 결정화되어 있을 수 있다. 이 경우 퇴적후 어닐링이 반드시 요구되는 것이 아닐 수 있으며, 그러나 막의 전기적인 성질을 더 우수하게 하기 위하여 수행될 수도 있다.

퇴적후 어닐링(post deposition anneal), 즉 하이-케이 층의 퇴적 이후의 어느 단계에서, 바람직하게는 하이-케이 퇴적 후의 다음 단계에서 또는 상부 전극 퇴적 후의 다음 단계에서, 가장 바람직하게는 하이-케이 퇴적 후의 다음 단계로서 불화물 부동태화 전에 수행되는 어닐링이 바람직하게 약 300 ℃ 내지 약 800 ℃의 온도, 더욱 바람직하게 약 400 ℃ 내지 약 700 ℃의 온도, 그리고 가장 바람직하게 약 500 ℃ 내지 약 650 ℃의 온도에서 수행된다. 퇴적후 어닐링의 분위기는 예를 들면, N₂, N₂/H₂ (포밍 가스), O₂, Ar, He을 포함할 수 있다. 일부 경우들에 있어서 상기 불화물 처리는 퇴적후 어닐링과 동시에 또는 그 직후에 상기 퇴적후 어닐링이 수행되는 툴과 동일한 툴에서 즉 인-시투로 수행될 수 있다.

일 구현예에서 여기에 설명된 공정 흐름 또는 제조 공정 흐름의 일부는 다음과 같다.

일 구현예에서, 하부 전극 물질이 PVD, CVD, 또는 ALD와 같은 임의의 퇴적 방법으로 퇴적된다. 바람직하게, 상기 하부 전극은 CVD 또는 ALD에 의하여 퇴적된다. 일부 구현예들에 있어서, 상기 물질은, 예를 들면 TiN, TaCN, NbCN, Pt, SrRuO₃, RuTiN 또는 Ru일 수 있다. 또한 일부 구현예들에 있어서, 상기 하부 전극은 여기에 설명된 공정들을 이용하여도 퇴적될 수 있다.

그런 다음 일부 구현예들에 있어서 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z와 같이 Sr 또는 Ba를 포함하는 유전체와 같이 염화물, 브롬화물, 또는 요오드화물의 공격에 쉽게 영향을 받거나 또는 부동태화 층을 필요로 하는 하이-케이 유전체가 여기에 설명된 임의의 방법에 의하여 퇴적된다. 상기 하이-케이 유전체는 ALD 또는 CVD를 이용하여 퇴적되는 것이 바람직하다. 상기 하이-케이 유전체는, 예를 들면 미합중국 특허등록 제7108747호 및 미합중국 특허공개 제20060219157호에 설명된 바와 같은 Ba 또는 Sr의 Cp-화합물을 이용하여 퇴적될 수 있다. 또한 상기 하이-케이 층의 퇴적을 위한 방법들은 미합중국 특허등록 제7108747호 및 미합중국 특허공개 제20060219157호에 기재되어 있다. 일부 구현예들에 있어서 상기 하이-케이 유전체는 불소를 포함하는 화합물을 이용하여 퇴적될 수 있다.

일부 구현예들에 있어서, 하이-케이 퇴적 후에 상기 하이-케이를 결정화하기 위하여 퇴적후 어닐링(post deposition anneal, PDA)이 수행될 수 있다. 만일 하이-케이 퇴적 직후에 PDA가 수행되지 않는다면 상부 전극의 퇴적 이후에 수행될 수도 있다. PDA는 바람직하게 약 300 ℃ 내지 약 800 ℃의 온도, 더욱 바람직하게 약 400 ℃ 내지 약 700 ℃의 온도, 그리고 가장 바람직하게 약 500 ℃ 내지 약 650 ℃의 온도에서 수행된다. 퇴적후 어닐링의 분위기는 예를 들면, N₂, N₂/H₂ (포밍 가스), O₂, Ar, He을 포함할 수 있다. 일부 경우들에 있어서 상기 불화물 처리는 퇴적후 어닐링과 동시에 또는 그 직후에 상기 퇴적후 어닐링이 수행되는 툴과 동일한 툴에서 즉 인-시투로 수행될 수 있다.

일부 구현예들에 있어서 상기 하이-케이 층은 불화물의 처리에 의하여 부동태화(passivate)된다. 바람직하게 이것은 부동태화 층을 형성하는 불화물 화학 물질을 이용하여, 바람직하게는 TiF₄, TaF₅, NbF₅, WF_x, MoF_x, VF_x와 같은 전이 금속 불화물을 이용하여, 그리고 가장 바람직하게는 TiF₄를 이용하여 수행된다. 일부 구현예들에 있어서, NF₃, NH₄F, F₂, HF, CF₄, SF₆, F-함유 화학 물질, 플라스마 여기된 불소 화합물, 또는 언급된 화학 물질들 또는 원자 불소 또는 불화물 원자들의 플라스마들 및 라디칼들과 같은 다른 불화물 함유 화학 물질이 사용될 수도 있다. 상기 불화물 전구체는 RuF_x 및 IrF_x와 같은 휘발성의 귀금속 불화물들로부터 선택될 수도 있다. 일부 구현예들에 있어서, HfF₄ 및 ZrF₄도 사용될 수 있다.

일부 구현예들에 있어서 펄스 하나의 불화물 화학 물질은 부동태화 층을 형성하기에 충분하다. 다른 구현예들에 있어서, 부동태화 층의 막이, 예를 들면 TiF₄와 같은 대응되는 불화물 화학 물질과 NH₃와 같은 질소 화학 물질을 사용하여, 그리고 본 명세서에서 앞서 설명한 바와 같이 다수회 퇴적시킴으로써 퇴적될 수 있다. 그러나, 일 구현예에 있어서, 상기 부동태화 층은 불소 함유 화학 물질을 이용하는 플라스마 식각 단계와 같은 하이-케이 층에 대하여 수행되는 식각 단계 동안 형성될 수 있다. 상기 부동태화 층 막의 두께는 바람직하게 약 100 Å 미만이고, 더욱 바람직하게는 약 30 Å 미만이고, 가장 바람직하게는 15 Å 미만이다.

다음으로, 부동태화 층이 없었으면 상기 하이-케이 층을 공격하였을 TiCl₄ 화학 물질 또는 다른 화학 물질을 이용하여 상부 전극이 퇴적될 수 있다. 바람직하게, 상기 상부 전극은 CVD 또는 ALD를 이용하여 TiCl₄ 기반 화학 작용을 이용함으로써 제조된다. 더욱 바람직하게 상기 공정은, 예를들면 미합중국 특허공개 제2006006013호에서 설명된 바와 같은 펄스화 CVD 또는 ALD이다. 일부 구현예들에 있어서, 상기 상부 전극은 여기에 개시된 불소를 포함하는 임의의 화합물들을 이용하여 퇴적될 수 있다.

만일 하부에 놓인 하이-케이 층을 부식하지 않는 방법으로 상기 상부 전극이 퇴적된다면 상기 불화물 부동태화는 상기 상부 전극을 퇴적시키는 단계 후에 선택적으로 수행될 수 있다. 상기 상부 전극의 퇴적 단계 후에, MIM 스택을 패터닝하기 위하여 불소 함유 화학 물질을 이용한 식각 단계가 이용된다. 하이-케이 층의 불화물 부동태화가 상기 식각 단계 동안 형성된다. 상기 상부 전극을 형성한 후의 부동태화는 하이-케이 층을 후속 처리 물질들과의 바람직하지 않은 반응들, 예를 들면 하이-케이 물질의 측벽과의 바람직하지 않은 반응들로부터 보호할 수 있다.

공정 흐름의 일부분이 실시예 4 내지 7에 설명된다. 일 구현예에서의 일반화된 공정 흐름은 도 5에 설명된다.

커패시터 구조물의 퇴적에 대하여 설명된 공정 흐름은 설명된 그대로 사용될 수도 있고 또는 그의 일부분만이 사용될 수도 있다. 통상의 기술자는 관심있는 커패시터 구조물의 특정 유형에 대하여 적절한 공정 흐름 또는 공정 흐름의 일부를 적절히 선택을 할 수 있다. 일부 경우들에 있어서, 예를 들면, 여기에 설명된 공정들을 이용하여 하부 전극과 하이-케이 물질 사이에 부동태화 층의 막을 전이 금속 불화물과 질소 함유 화학 물질로부터, 바람직하게는 TiCl₄ 및 NH₃로부터 퇴적시키는 것이 가능하다.

또한 여기에 설명된 상기 부동태화 공정은 MIM 스택의 제조나 여기에 설명된 다른 구조물들의 제조에 대해서뿐만 아니라 다른 표면들 또는 공정 흐름들에 대해서도 사용될 수 있다.

하이-케이 커패시터 스택의 구조

여기에 설명된 공정들은 도 6에 나타낸 바와 같이 하이-케이 층(30)과 전극 층 사이에, 바람직하게는 하이-케이 층(30)과 상부 전극층(21) 사이에 불소를 포함하는 층 또는 불소 계면층(40)을 갖는 커패시터 스택을 퇴적시키기 위하여 사용될 수 있다. 일부 구현예들에 있어서, 불소를 포함하는 층은 상기 하이-케이로부터 유래한 물질 또는 상부에 놓인 상부 전극으로부터 유래한 금속을 포함할 수 있다. 불소를 포함하는 층(40)은 도 7에 나타낸 바와 같이 하부 전극(20)과 하이-케이 층(30) 사이에 있을 수도 있고 또는 도 8에 나타낸 바와 같이 하부 전극(20)과 하이-케이 층(30) 사이 및 상부 전극(21)과 하이-케이 층(30) 사이 모두에 있을 수도 있다. 도 9에 나타낸 바와 같이 전도성 질화물 부동태화 층(41)이 불소를 포함하는 층(40)의 상부에 있을 수도 있다. 바람직하게 전도성 질화물 부동태화 층(41)의 두께는 약 100 Å 미만, 더욱 바람직하게는 30 Å 미만, 그리고 가장 바람직하게는 15 Å 미만이다. 또한 도 10에 나타낸 바와 같이 금속 산화물 층(31)이 불화물 부동태화 층의 상부 위에 있을 수 있다. 바람직하게 상기 커패시터 스택은 실리콘 웨이퍼(10) 위에 퇴적되는 것이 바람직하다.

불소를 포함하는 층(40)의 두께는 바람직하게는 약 1 Å 내지 약 50 Å이고, 더욱 바람직하게는 약 2 Å 내지 약 20 Å이고, 그리고 가장 바람직하게는 약 3 Å 내지 약 15 Å이다. 통상의 기술자는 1 내지 3 Å 두께의 초박형 막이 연속적이지 않을 수 있고, 따라서 막으로 이해되지 않을 수 있음을 알 수 있을 것이다. 그러나, 여기서는 간결함을 위하여 '막'이라는 용어가 사용된다.

하이-케이 유전체 막(49)은 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 및 SrBi_xTa_yO_z 또는 이들의 혼합물을 포함하는 것이 바람직하지만 여기에 한정되는 것은 아니고, 페로브스카이트 타입의 결정질 구조를 갖는다.

하부 전극층(20)은 Si, SiGe, TiN, TaCN, NbCN, Pt, SrRuO₃, RuTiN 또는 Ru을 포함하는 것이 바람직하다. 하부 전극층의 두께는 약 1 nm 내지 약 50 nm인 것이 바람직하고, 더욱 바람직하게는 약 3 nm 내지 약 30 nm이고, 가장 바람직하게는 약 5 nm 내지 약 20 nm이다.

상부 전극층(21)은 TiN, TaCN, NbCN, Pt, SrRuO₃, RuTiN 또는 Ru을 포함하는 것이 바람직하다. 상부 전극층의 두께는 약 1 nm 내지 약 50 nm인 것이 바람직하고, 더욱 바람직하게는 약 3 nm 내지 약 30 nm이고, 가장 바람직하게는 약 5 nm 내지 약 20 nm이다.

커패시터 스택은 트렌치들, 포어(pore)들, 그리고 스택된 막들을 포함하는 3차원 구조물들과 같은 비-평판 구조물을 포함할 수 있다.

여기에 설명된 스택들의 구조물들은 커패시터 스택들의 맥락에서 개시되었지만, 통상의 기술자는 여기에 설명된 구현예들을 NMOS나 PMOS와 같은 다른 타입의 구조물들과 같은 트랜지스터 구조물에 이용할 수 있을 것이다.

실시예 1

TiF₄와 NH₃를 반응물로 이용하여 395℃의 반응 온도에서 이산화실리콘과 SrTiO₃ 기판 모두 위에 ALD TiN 막이 퇴적되었다. TiF₄에 대한 소스 온도는 170 ℃이었다. TiF₄에 대한 펄스 시간은 6초였고, 퍼지 시간은 5초였다. NH₃ 펄스 시간은 2초였고 퍼지 시간은 10초였다.

예를 들면, SrTiO₃ 기판 위에 TiF₄와 NH₃를 반응물로 이용하여 ALD TiN 막이 퇴적될 때 손상이나 부식은 관찰되지 않았다. SrTiO₃의 손상이나 부식 없이도 TiF₄ 기반 화학 작용을 이용하여 TiN의 퇴적이 계속될 수 있다.

비교예 1

TiI₄와 NH₃를 반응물로 이용하여 SrTiO₃ 기판 위에 ALD TiN 막이 퇴적되었다. 또한 TiCl₄와 NH₃를 반응물로 이용하여 SrTiO₃ 기판 위에 TiN 막이 퇴적되었다. TiI₄와 TiCl₄를 사용한 ALD 공정들은 모두 SrTiO₃ 표면에 손상 및 부식을 가져왔다. 도 1a 및 도 2 참조.

실시예 2

배치식 ALD 반응기 내에서 200 mm 및 300 mm 실리콘 웨이퍼 상의 SrTiO₃ 막 위에 TaF₅ 및 테트라메틸디실라잔(TMDS)를 이용하여 400℃에서 TaCN이 퇴적되었다. 미합중국 특허출원 제20080317955호에 개시된 공정. SrTiO₃ 막에 손상이 관찰되지 않았다.

동일하게 TaF₅ 대신 NbF₅를 사용함으로써 NbCN이 퇴적되었고, SrTiO₃ 막에 손상이 관찰되지 않았다.

만일 원한다면 TiCl₄ 기반 화학 제품을 이용하여 SrTiO₃의 손상이나 부식 없이 TiN의 퇴적은 계속될 수 있다.

실시예 3

TiF₄와 NH₃를 반응물로 이용하여 400-600℃의 반응 온도에서 CVD TiN 막이 퇴적될 수 있다. TiF₄에 대한 소스 온도는 약 170 ℃ 내지 약 200 ℃일 수 있다. 약 50 sccm 내지 약 5000 sccm 범위의 NH₃의 연속적인 흐름이 반응챔버 내부로 도입된다. NH₃는 반응챔버 내부로 연속적으로 유입되는 한편 TiF₄는 연속적인 방식으로 또는 바람직하게는 펄스화되어 반응 챔버 내부로 도입된다.

TiF₄와 NH₃를 반응물로서 이용하여 예를 들면, SrTiO₃ 표면에 CVD TiN 막이 퇴적될 때 하이-케이 물질에 손상이나 부식이 발생하지 않을 것으로 예상된다. TiN의 퇴적은 TiCl₄ 기반 화학 물질을 이용함으로써 SrTiO₃의 손상 또는 부식 없이도 계속될 수 있다.

실시예 4

ASM Pulsar^??2000 반응기 내에서 250 ℃에서 ALD SrTiO₃가 퇴적되었다. Sr 전구체로서 (1,2,4-터셔리부틸-Cp)₂Sr이 사용되었고, 170 ℃의 온도로 가열되었다. Ti 전구체로서 Ti(OMe)₄가 사용되었고, 145 ℃의 온도로 가열되었다. 산화제로는 실온 21℃의 H₂O가 사용되었다. 상기 ALD 퇴적은 다음과 같은 방법으로 반응기 내에 전구체들을 순차적으로 펄스화함으로써 이루어졌다: x·[(1,2,4-터셔리부틸-Cp)₂Sr 펄스, (1,2,4-터셔리부틸-Cp)₂Sr 퍼지, H₂O 펄스, H₂O 퍼지], y·[Ti(OMe)₄ 펄스, Ti(OMe)₄ 퍼지, H₂O 펄스, H₂O 퍼지]. x=2 그리고 y=1이 사용되어 약간 Sr이 풍부한 막이 얻어졌다. 펄스 및 퍼지 시간은 다음과 같다: (1,2,4-터셔리부틸-Cp)₂Sr 펄스 5 초, (1,2,4-터셔리부틸-Cp)₂Sr 퍼지 10 초, H₂O 펄스 0.5 초, H₂O 퍼지 5 초, Ti(OMe)₄ 펄스 4 초, Ti(OMe)₄ 퍼지 10 초, H₂O 펄스 0.5 초, H₂O 퍼지 5 초.

상기 펄스화 시퀀스는 175회 반복되었으며 약 30 nm의 평균 두께의 SrTiO₃ 막이 얻어졌다.

그런 다음 위의 단락에서 설명된 방법으로 퇴적된 상기 SrTiO₃ 막을 또 다른 ASM Pulsar^??2000 반응기에 이송하고 395 ℃에서 그 위에 ALD TiN 상부 전극이 퇴적되었다. 상기 상부 전극은 다음과 같은 방법으로 퇴적되었다: 6 초 TiF₄ (170 ℃로 유지) 펄스가 반응기 내부로 도입되고, 그 다음 5 초 퍼지, 그 다음 2 초 NH₃ 펄스, 그리고 그 다음 10 초 퍼지하였다. 그 후, 395 ℃에서 TiCl₄+NH₃를 500회 사이클링함으로써 ALD TiN이 퇴적되었다. TiCl₄ 및 NH₃는 실온, 21 ℃에 있었다. 상기 펄스 및 퍼지 시간은 다음과 같다: TiCl₄ 펄스 0.1 초, TiCl₄ 퍼지 3 초, NH₃ 펄스 2 초, NH₃ 퍼지 4 초. 도 1b는 웨이퍼의 사진을 나타내고, 도 2는 TiN 상부 전극의 면저항을 나타낸다.

실시예 5

그런 다음 위의 단락에서 설명된 방법으로 퇴적된 상기 SrTiO₃ 막을 또 다른 ASM Pulsar^??2000 반응기에 이송하고 395 ℃에서 그 위에 ALD TiN 상부 전극이 퇴적되었다. 상기 상부 전극은 다음과 같은 방법으로 퇴적되었다: 1 초 WF₆ (실온, 21 ℃로 유지) 펄스가 반응기 내부로 도입되고, 그 다음 3 초 퍼지하였다. 그 후, 395 ℃에서 TiCl₄+NH₃를 500회 사이클링함으로써 ALD TiN이 퇴적되었다. TiCl₄ 및 NH₃는 실온, 21 ℃에 있었다. 상기 펄스 및 퍼지 시간은 다음과 같다: TiCl₄ 펄스 0.1 초, TiCl₄ 퍼지 3 초, NH₃ 펄스 2 초, NH₃ 퍼지 4 초. 도 3a는 웨이퍼의 사진을 나타낸다.

실시예 6

ASM Pulsar^??2000 반응기 내에서 250 ℃에서 ALD SrTiO₃가 퇴적되었다. Sr 전구체로서 (1,2,4-터셔리부틸-Cp)₂Sr이 사용되었고, 170 ℃의 온도로 가열되었다. Ti 전구체로서 Ti(OMe)₄가 사용되었고, 145 ℃의 온도로 가열되었다. 산화제로는 실온 21℃의 H₂O가 사용되었다. 상기 ALD 퇴적은 다음과 같은 방법으로 반응기 내에 전구체들을 순차적으로 펄스화함으로써 이루어졌다: x·[(1,2,4-터셔리부틸-Cp)₂Sr 펄스, (1,2,4-터셔리부틸-Cp)₂Sr 퍼지, H₂O 펄스, H₂O 퍼지], y·[Ti(OMe)₄ 펄스, Ti(OMe)₄ 퍼지, H₂O 펄스, H₂O 퍼지]. 펄스 및 퍼지 시간은 다음과 같다: (1,2,4-터셔리부틸-Cp)₂Sr 펄스 5 초, (1,2,4-터셔리부틸-Cp)₂Sr 퍼지 10 초, H₂O 펄스 0.5 초, H₂O 퍼지 5 초, Ti(OMe)₄ 펄스 4 초, Ti(OMe)₄ 퍼지 10 초, H₂O 펄스 0.5 초, H₂O 퍼지 5 초.

그런 다음 위의 단락에서 설명된 방법으로 퇴적된 상기 SrTiO₃ 막을 또 다른 ASM Pulsar^??2000 반응기에 이송하고 395 ℃에서 그 위에 ALD TiN 상부 전극이 퇴적되었다. 상기 상부 전극은 다음과 같은 방법으로 퇴적되었다: 1 초 WF₆ (실온, 21 ℃로 유지) 펄스가 반응기 내부로 도입되고, 그 다음 3 초 퍼지, 그 다음 2 초 NH₃ 펄스, 그리고 그 다음 10 초 퍼지하였다. 그 후, 395 ℃에서 TiCl₄+NH₃를 500회 사이클링함으로써 ALD TiN이 퇴적되었다. TiCl₄ 및 NH₃는 실온, 21 ℃에 있었다. 상기 펄스 및 퍼지 시간은 다음과 같다: TiCl₄ 펄스 0.1 초, TiCl₄ 퍼지 3 초, NH₃ 펄스 2 초, NH₃ 퍼지 4 초. 도 4b는 웨이퍼의 사진을 나타낸다.

실시예 7

그런 다음 위의 단락에서 설명된 방법으로 퇴적된 상기 SrTiO₃ 막을 또 다른 ASM Pulsar^??2000 반응기에 이송하고 395 ℃에서 그 위에 ALD TiN 상부 전극이 퇴적되었다. 395 ℃에서 TiF₄+NH₃를 500회 사이클링함으로써 ALD TiN이 퇴적되었다. TiF₄는 170 ℃로 유지되었고 NH₃는 실온, 21 ℃이었다. 상기 펄스 및 퍼지 시간은 다음과 같다: TiF₄ 펄스 6 초, TiF₄ 퍼지 5 초, NH₃ 펄스 2 초, NH₃ 퍼지 10 초. 도 4는 웨이퍼의 사진을 나타낸다.

실시예 8

기판 위에 임의의 방법에 의하여, 바람직하게는 ALD 또는 CVD에 의하여 SrTiO₃ 막이 퇴적된다. SrTiO₃는 퇴적될 때 비결정질상이거나 또는 페로브스카이트상이거나, 또는 선택적으로 퇴적후 어닐링 처리(post deposition anneal treatment, PDA)에 의하여 결정화된다. 그런 다음 상기 SrTiO₃ 막은 예를 들면 TiF₄, TaF₅, NbF₅, WF_x, MoF_x, 또는 VF_x와 같은 불소 함유 전구체에 노출된다. 상기 부동태화는 TiF₄를 이용하여 수행되는 것이 가장 바람직하다. 그러나, NF₃, NH₄F, F₂, HF, CF₄, SF₆, F-함유 화학 물질들, 플라스마 여기된 불소 화합물, 또는 언급된 화학 물질들 또는 원자 불소 또는 불화물 원자들의 플라스마들 및 라디칼들과 같은 불소를 함유하는 다른 화학 물질들도 사용될 수 있다. 다른 구현예들에 있어서, 상기 불화물 전구체는 RuF_x 및 IrF_x와 같은 휘발성의 귀금속 불화물을 포함한다. 그런 다음 상부 전극이 상기 부동태화된 SrTiO₃의 위에 염화물, 브롬화물 또는 요오드화물을 포함하는 전구체를 이용하여, 바람직하게는 TiCl₄를 이용하여 ALD 기술에 의하여 퇴적된다.

실시예 9

기판 위에 임의의 방법에 의하여, 바람직하게는 ALD 또는 CVD에 의하여 SrTiO₃ 막이 퇴적된다. SrTiO₃는 퇴적될 때 비결정질상이거나 또는 페로브스카이트상이거나, 또는 선택적으로 퇴적후 어닐링 처리(post deposition anneal treatment, PDA)에 의하여 결정화된다. 그런 다음 상기 SrTiO₃ 막은 예를 들면 TiF₄, TaF₅, NbF₅, WF_x, MoF_x, 또는 VF_x와 같은 불소 함유 전구체에 노출된다. 상기 부동태화는 TiF₄를 이용하여 수행되는 것이 가장 바람직하다. 그러나, NF₃, NH₄F, F₂, CF₄, SF₆, F-함유 화학 물질들, 또는 언급된 화학 물질들 또는 불화물 원자들의 플라스마들 및 라디칼들과 같은 불소를 함유하는 다른 화학 물질들도 사용될 수 있다. 다른 구현예들에 있어서, 상기 불화물 전구체는 RuF_x 및 IrF_x와 같은 휘발성의 귀금속 불화물을 포함한다. 그런 다음 상부 전극이 상기 부동태화된 SrTiO₃의 위에 염화물, 브롬화물 또는 요오드화물을 포함하는 전구체를 이용하여, 바람직하게는 TiCl₄를 이용하여 CVD 또는 펄스화 CVD 기술에 의하여 퇴적된다.

실시예 10

기판 위에 임의의 방법에 의하여, 바람직하게는 ALD 또는 CVD에 의하여 SrTiO₃ 막이 퇴적된다. SrTiO₃는 퇴적될 때 비결정질상이거나 또는 페로브스카이트상이거나, 또는 선택적으로 퇴적후 어닐링 처리(post deposition anneal treatment, PDA)에 의하여 결정화된다. 그런 다음 상기 SrTiO₃ 막은, 예를 들면 NF₃, NH₄F, F₂, CF₄, SF₆, F-함유 화학 물질들, 또는 언급된 화학 물질들 또는 불화물 원자들의 플라스마들 및 라디칼들과 같은 불소를 함유하는 전구체를 이용하는 식각 단계에 노출된다. 그런 다음 상부 전극이 상기 부동태화된 SrTiO₃의 위에 염화물, 브롬화물 또는 요오드화물을 포함하는 전구체를 이용하여, 바람직하게는 TiCl₄를 이용하여 ALD 기술에 의하여 퇴적된다.

실시예 11

기판 위에 임의의 방법에 의하여, 바람직하게는 ALD 또는 CVD에 의하여 SrTiO₃ 막이 퇴적된다. SrTiO₃는 퇴적될 때 비결정질상이거나 또는 페로브스카이트상이거나, 또는 선택적으로 퇴적후 어닐링 처리(post deposition anneal treatment, PDA)에 의하여 결정화된다. 그런 다음 하부에 놓인 SrTiO₃ 층을 파괴하지 않는 방법에 의하여, 예를 들면, PVD에 의하여, 또는 금속유기 전구체들을 이용하는 ALD나 CVD에 의하여 SrTiO₃ 층의 위에 상부 전극이 퇴적된다. 그런 다음 상기 상부 전극은 불소 함유 화학 물질로 패터닝 및 식각되어 상기 SrTiO₃ 막 내에 불화물 부동태화층을 형성한다.

실시예 12

300 ℃, 350 ℃ 및 425 ℃의 다양한 온도들에서 TiF₄+NH₃ 화학 작용을 이용하여 Si/HfO₂ 기판 위에 TiN이 퇴적되었다. 퇴적된 후에, 형성된 상기 TiN 층의 유효 일함수가 측정되었으며 5.25 eV(300℃), 5.25 eV(350℃), 4.97 eV(4250℃)로 측정되었다.

본 발명의 범위에서 벗어나지 않으면서 다양한 변형과 변화가 가해질 수 있음이 통상의 기술자에 의하여 이해될 것이다. 첨부된 청구항에 의하여 정의되는 바와 같이 유사한 다른 변형과 변화가 본 발명의 범위 내에 속하는 것이 의도된다.

Claims

금속을 포함하는 하이-케이(high-k) 층을 갖는 기판을 반응 챔버 내에 제공하는 단계; 및
불소 함유 화학 물질이 상기 하이-케이 층과 반응하여 상기 하이-케이 물질층으로부터 유래한 상기 금속 및 불소를 포함하는 부동태화(passivation) 층을 상기 하이-케이 층 위에 형성하도록, 상기 불소 함유 화학 물질을 기상으로 상기 반응 챔버 내에 제공하는 단계;
를 포함하고, 상기 하이-케이 층은 Sr 또는 Ba을 포함하는, 반응 챔버 내에서의 기판 위의 하이-케이 층의 부동태화 방법.
제 1 항에 있어서,
상기 불소 함유 화학 물질이 금속을 포함하는 것을 특징으로 하는 부동태화 방법.
제 2 항에 있어서,
상기 금속이 Ti, Ta, Nb, W, Mo, V, Ru, 또는 Ir을 포함하는 것을 특징으로 하는 부동태화 방법.
제 1 항에 있어서,
상기 불소 함유 화학 물질을 반응 챔버 내에 제공하는 단계에 후속하여 상기 부동태화 층 위에 전극을 퇴적시키는 단계를 더 포함하는 것을 특징으로 하는 부동태화 방법.
제 4 항에 있어서,
상기 전극이 ALD 또는 CVD를 이용하여 형성되는 것을 특징으로 하는 부동태화 방법.
제 4 항에 있어서,
상기 전극이 Cl, I, 또는 Br을 포함하는 전구체를 이용하여 형성되는 것을 특징으로 하는 부동태화 방법.
제 6 항에 있어서,
상기 전극이 TiCl₄를 이용하여 퇴적되는 것을 특징으로 하는 부동태화 방법.
제 4 항에 있어서,
상기 전극이 TiN을 포함하고 불소를 포함하는 화합물을 이용하여 퇴적되는 것을 특징으로 하는 부동태화 방법.
제 8 항에 있어서,
상기 TiN 전극이 2 원자%보다 많은 불소를 포함하는 것을 특징으로 하는 부동태화 방법.
삭제
제 1 항에 있어서,
상기 불소 함유 화학 물질이 NF₃, F₂, HF, CF₄, SF₆, 플라스마 여기된 불소 화합물, 또는 원자 불소를 포함하는 것을 특징으로 하는 부동태화 방법.
제 1 항에 있어서,
상기 부동태화 층 위에 금속 산화물을 포함하는 층을 퇴적시키는 단계를 더 포함하는 것을 특징으로 하는 부동태화 방법.
반응 챔버 내에서 기판 위 하이-케이 층에 부동태화 층을 형성하는 방법으로서,
하이-케이(high-k) 층을 갖는 기판을 제공하는 단계;
부동태화 층을 형성하기 위하여 불소 포함 화학 물질의 기상 펄스를 상기 하이-케이 층과 접촉시키는 단계; 및
질소를 포함하는 기상 반응물이 상기 기판 위의 불소 포함 화학 물질과 반응하여 질소를 포함하는 층을 형성하도록 상기 기판을 질소를 포함하는 상기 기상 반응물의 펄스와 접촉시키는 단계;
를 포함하고, 상기 하이-케이 층이 Sr 또는 Ba를 포함하는, 부동태화 층의 형성 방법.
제 13 항에 있어서,
상기 접촉시키는 단계들이 2회 내지 10회 반복되는 것을 특징으로 하는 부동태화 층의 형성 방법.
제 13 항에 있어서,
상기 질소를 포함하는 기상 반응물이 NH₃를 포함하는 것을 특징으로 하는 부동태화 층의 형성 방법.
제 13 항에 있어서,
상기 불소 포함 화학 물질이 금속을 포함하는 것을 특징으로 하는 부동태화 층의 형성 방법.
제 13 항에 있어서,
상기 하이-케이 층이 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 또는 SrBi_xTa_yO_z을 포함하는 것을 특징으로 하는 부동태화 층의 형성 방법.
제 13 항에 있어서,
상기 부동태화 층 위에 염소, 브롬, 또는 요오드를 포함하는 화합물을 이용하여 물질을 퇴적시키는 단계를 더 포함하는 것을 특징으로 하는 부동태화 층의 형성 방법.
반응 챔버 내의 기판 위에 티타늄 질화물 함유 박막을 형성하기 위한 원자층 증착(atomic layer deposition, ALD) 방법으로서,
상기 원자층 증착 방법은 티타늄 질화물 퇴적 사이클을 2회 이상 포함하고, 상기 각 사이클은:
상기 기판 위에 티타늄 불화물의 단일 분자층을 하나 이내로 형성하기 위하여 상기 반응 챔버 내에 티타늄 불화물의 펄스를 기상으로 제공하는 단계;
과량의 티타늄 불화물을 상기 반응 챔버로부터 제거하는 단계;
질소 함유 기상 반응물이 상기 기판 위의 상기 티타늄 불화물과 반응하여 티타늄 질화물 함유 박막을 형성하도록, 상기 질소 함유 기상 반응물의 펄스를 상기 반응 챔버에 제공하는 단계; 및
과량의 질소 함유 기상 반응물을, 또는 과량의 질소 함유 기상 반응물 및 반응 부산물들을 상기 반응 챔버로부터 제거하는 단계;
를 포함하고, 상기 사이클에 후속하여 염소, 브롬, 또는 요오드를 포함하는 티타늄 전구체를 이용하여 티타늄 질화물 층을 형성된 상기 티타늄 질화물 함유 박막 위에 퇴적시키는 단계를 더 포함하는 원자층 증착 방법.
제 19 항에 있어서,
상기 티타늄 질화물 막이 Sr 또는 Ba를 포함하는 유전체 막의 상부 위에 형성되는 것을 특징으로 하는 원자층 증착 방법.
제 19 항에 있어서,
상기 티타늄 질화물 박막이 15 Å 미만의 두께로 퇴적되는 것을 특징으로 하는 원자층 증착 방법.
반응 챔버 내의 기판 상에 티타늄 질화물 함유 박막을 형성하기 위한 화학 기상 증착(chemical vapor deposition, CVD) 방법으로서,
하이-케이 층을 갖는 기판을 반응 챔버 내에 제공하는 단계;
상기 반응 챔버 내에 기상의 티타늄 불화물을 제공하는 단계; 및
질소를 포함하는 기상 반응물이 상기 티타늄 불화물과 반응하여 티타늄 질화물을 포함하는 박막을 형성하도록 상기 반응 챔버 내에 상기 질소를 포함하는 기상 반응물을 제공하는 단계;
를 포함하고, 형성된 상기 티타늄 질화물 함유 박막 위에, 염소, 브롬, 또는 요오드를 포함하는 티타늄 전구체를 이용하여 티타늄 질화물 층을 퇴적시키는 단계를 후속적으로 더 포함하는 화학 기상 증착 방법.
삭제
반응 챔버 내에서 하이-케이 표면을 포함하는 기판 위에 티타늄 질화물 함유 박막을 형성하기 위한 방법으로서,
상기 반응 챔버 내부로 티타늄 불화물을 기상으로 제공하는 단계; 및
질소 함유 기상 반응물이 상기 티타늄 불화물과 반응하여 티타늄 질화물 함유 박막을 형성하도록 상기 반응 챔버 내에 상기 질소 함유 기상 반응물을 제공하는 단계;
를 포함하는 적어도 하나의 퇴적 사이클에 의하여 제 1 티타늄 질화물 박막을 퇴적시키는 단계를 포함하고,
상기 질소 함유 기상 반응물이 NH₃ 또는 질소 함유 플라스마를 포함하고, 형성된 상기 제 1 티타늄 질화물 박막이 0.5 원자%보다 큰 불소(F)를 포함하고,
형성된 상기 티타늄 질화물 함유 박막 위에, 염소, 브롬, 또는 요오드를 포함하는 티타늄 전구체를 이용하여 티타늄 질화물 층을 퇴적시키는 단계를 후속적으로 더 포함하는 티타늄 질화물 함유 박막의 형성 방법.
삭제
제 24 항에 있어서,
상기 티타늄 질화물 함유 박막의 형성 방법이 ALD 공정인 것을 특징으로 하는 티타늄 질화물 함유 박막의 형성 방법.
제 24 항에 있어서,
상기 티타늄 질화물 함유 박막의 형성 방법이 CVD 공정인 것을 특징으로 하는 티타늄 질화물 함유 박막의 형성 방법.
제 27 항에 있어서,
상기 CVD 공정은 펄스화 CVD 공정인 것을 특징으로 하는 티타늄 질화물 함유 박막의 형성 방법.
제 24 항에 있어서,
형성된 상기 티타늄 질화물 함유 박막이 5.0 eV보다 큰 일함수를 갖는 것을 특징으로 하는 티타늄 질화물 함유 박막의 형성 방법.
제 24 항에 있어서,
상기 하이-케이 표면이 하프늄 또는 지르코늄을 포함하는 것을 특징으로 하는 티타늄 질화물 함유 박막의 형성 방법.
전기적으로 전도성인 하부 전극층;
Sr 또는 Ba를 포함하는 하이-케이 유전체 층;
상기 하이-케이 유전체 층의 직접 위의, 불소를 포함하는 부동태화 층; 및
전기적으로 전도성인 상부 전극층;
을 포함하는 커패시터 구조물.
제 31 항에 있어서,
상기 유전체 층이 SrTi_xO_y, BaTi_xO_y, Sr_xBa_(1-x)Ti_yO_z 또는 SrBi_xTa_yO_z을 포함하는 것을 특징으로 하는 커패시터 구조물.
제 31 항에 있어서,
상기 부동태화 층이 TiF₄를 이용하여 퇴적된 것을 특징으로 하는 커패시터 구조물.
제 31 항에 있어서,
상기 전기적으로 전도성인 상부 전극이 TiN을 포함하는 것을 특징으로 하는 커패시터 구조물.
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