KR101680849B1 - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

Info

Publication number
KR101680849B1
KR101680849B1 KR1020100001707A KR20100001707A KR101680849B1 KR 101680849 B1 KR101680849 B1 KR 101680849B1 KR 1020100001707 A KR1020100001707 A KR 1020100001707A KR 20100001707 A KR20100001707 A KR 20100001707A KR 101680849 B1 KR101680849 B1 KR 101680849B1
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
layer
semiconductor layer
thin film
electrode
Prior art date
Application number
KR1020100001707A
Other languages
English (en)
Other versions
KR20100086938A (ko
Inventor
준이치로 사카타
타카시 시마즈
히로키 오하라
토시나리 사사키
순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20100086938A publication Critical patent/KR20100086938A/ko
Application granted granted Critical
Publication of KR101680849B1 publication Critical patent/KR101680849B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Shift Register Type Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 산화물 반도체층을 사용하고 전기 특성이 뛰어난 박막 트랜지스터를 구비한 반도체 장치가 제공되는 것을 과제의 하나로 한다.
채널 형성 영역에 SiO2를 함유한 산화물 반도체층을 사용하고, 전기 저항값이 낮은 금속 재료로 이루어진 소스 전극층 및 드레인 전극층과의 콘택트 저항을 저감시키기 위하여, 소스 전극층 및 드레인 전극층과 상기 SiOx를 함유한 산화물 반도체층 사이에 소스 영역 또는 드레인 영역이 형성된다. 소스 영역 또는 드레인 영역에는 SiOx를 함유하지 않은 산화물 반도체층 또는 산질화물막이 사용된다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터(이하, TFT라 함)로 구성된 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
금속 산화물은 다양하게 존재하고, 다양한 용도에 사용된다. 산화인듐은 흔히 알려져 있는 재료이며, 액정 디스플레이 등에 필요한 투명 전극 재료로서 사용된다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물은 화합물 반도체의 일종이다. 화합물 반도체란, 2종 이상의 원자가 결합하여 이루어진 반도체이다. 일반적으로, 금속 산화물은 절연체가 된다. 그러나, 금속 산화물을 구성하는 원소의 조합에 따라서는 반도체가 되는 것이 알려져 있다.
예를 들어, 금속 산화물 중에서 산화텅스텐, 산화주석, 산화인듐, 산화아연 등은 반도체 특성을 나타내는 것이 알려져 있다. 이러한 금속 산화물로 구성되는 투명 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터가 개시되어 있다(특허 문헌 1 내지 특허 문헌 4, 비특허 문헌 1 참조).
또한, 금속 산화물은 1원계 산화물뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들어, 동족계열(homologous series)을 갖는 InGaO3(ZnO)m(m: 자연수)는 공지의 재료이다(비특허 문헌 2 내지 비특허 문헌 4 참조).
그리고 상술한 바와 같은 In-Ga-Zn계 산화물을 박막 트랜지스터의 채널층으로서 적용할 수 있는 것이 확인되었다(특허 문헌 5, 비특허 문헌 5, 및 비특허 문헌 6 참조).
또한, 산화물 반도체를 사용하여 박막 트랜지스터를 제작하여 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하여 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허 문헌 6 및 특허 문헌 7에 개시되어 있다.
[특허 문헌 1] 일본특개소60-198861호 공보
[특허 문헌 2] 일본특개평8-264794호 공보
[특허 문헌 3] 일본특표평11-505377호 공보
[특허 문헌 4] 일본특개2000-150900호 공보
[특허 문헌 5] 일본특개2004-103957호 공보
[특허 문헌 6] 일본특개2007-123861호 공보
[특허 문헌 7] 일본특개2007-096055호 공보
[비특허 문헌 1]M.W.Prins, K.O.Grosse-Holz, G.Muller, J.F.M.Cillessen, J.B.Giesbers, R.P.Weening, and R.M.Wolf, "A ferroelectric transparent thin-film transistor", Appl.Phys.Lett., 17 June 1996, Vol.68, p.3650-3652
[비특허 문헌 2]M.Nakamura, N.Kimizuka, and T.Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J.Solid State Chem., 1991, Vol.93, p.298-315
[비특허 문헌 3]N.Kimizuka, M.Isobe, and M.Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9 and 16) in the In2O3-ZnGa2O4-ZnO System", J, Solid State Chem., 1995, Vol.116, p.170-178
[비특허 문헌 4]M.Nakamura, N.Kimizuka, T.Mohori, M.Isobe, "동족계열, InFeO3(ZnO)m(m: 자연수)와 그 동형 화합물의 합성 및 결정 구조", 고체 물리, 1993, Vol.28, No.5, p.317-327
[비특허 문헌 5]K.Nomura, H.Ohta, K.Ueda, T.Kamiya, M.Hirano, and H.Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol.300, p.1269-1272
[비특허 문헌 6]K.Nomura, H.Ohta, A.Takagi, T.Kamiya, M.Hirano, and H.Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol.432, p.488-492
본 발명의 일 형태는 산화물 반도체층을 사용하고, 전기 특성이 뛰어난 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
비정질 산화물 반도체층을 실현하기 위하여 산화실리콘 또는 산질화실리콘을 함유한 산화물 반도체층을 사용한 박막 트랜지스터로 한다. 대표적으로는 SiO2를 0.1wt% 이상 20wt% 이하, 바람직하게는 1wt% 이상 6wt% 이하 함유한 산화물 반도체 타깃을 사용하여 성막하여, 산화물 반도체층에 결정화를 저해하는 SiOx(X>0)를 함유시킴으로써, 박막 트랜지스터의 게이트 전압이 가능한 한 0V에 가까운 양의 임계 값 전압으로 채널이 형성되는 박막 트랜지스터를 실현한다.
SiOx를 함유한 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Ga-Zn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체를 사용한다.
또한, 전기 저항값이 낮은 금속 재료로 이루어진 소스 전극층 및 드레인 전극층과의 콘택트 저항을 저감하기 위하여, 소스 전극층 및 드레인 전극층과 상기 SiOx를 함유한 산화물 반도체층 사이에 소스 영역 또는 드레인 영역을 형성한다.
소스 영역 또는 드레인 영역은 SiOx를 함유하지 않은 산화물 반도체층, 예를 들어, In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Ga-Zn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체를 사용한다. 또한, 소스 영역 또는 드레인 영역은 질소를 함유시킨 In-Ga-Zn-O계 비단결정막, 즉, In-Ga-Zn-O-N계 비단결정막(IGZON막이라 부름)을 사용하여도 좋다. 이 In-Ga-Zn-O-N계 비단결정막은 질소 가스를 함유한 분위기 중에서 인듐, 갈륨, 및 아연을 함유한 산화물을 성분으로 하는 타깃을 사용하여 성막함으로써 얻어진 인듐, 갈륨, 및 아연을 함유한 산질화물막을 가열 처리하여 얻을 수 있다. 또한, 소스 영역 또는 드레인 영역은 질소를 함유시킨 Ga-Zn-O계 비단결정막, 즉, Ga-Zn-O-N계 비단결정막(GZON막이라 부름)이나, 질소를 함유시킨 Zn-O계 비단결정막, 즉, Zn-O-N계 비단결정막이나, 질소를 함유시킨 Sn-Zn-O계 비단결정막, 즉, Sn-Zn-O-N계 비단결정막을 사용하여도 좋다.
소스 전극층 또는 드레인 전극층은 Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 한 합금이나, 상술한 원소를 조합한 합금막 등을 사용한다.
본 명세서에서 개시하는 본 발명의 일 형태는 절연 표면 위에 게이트 전극과, SiOx를 함유한 산화물 반도체층과, 게이트 전극과 산화물 반도체층 사이의 절연층과, SiOx를 함유한 산화물 반도체층과 소스 전극층 또는 드레인 전극층 사이의 소스 영역 또는 드레인 영역을 갖고, 소스 영역 또는 드레인 영역은 산화물 반도체 재료 또는 산질화물 재료인 반도체 장치이다.
또한, SiOx를 함유한 산화물 반도체층은 SiO2를 0.1wt% 이상 20wt% 이하 함유한 산화물 반도체 타깃을 사용한 스퍼터링법으로 형성된다.
또한, 상기 구조를 실현하기 위한 본 발명의 일 형태는 절연 표면 위에 게이트 전극을 형성하고, 게이트 전극 위에 절연층을 형성하고, 절연층 위에 SiO2를 0.1wt% 이상 20wt% 이하 함유한 제 1 산화물 반도체 타깃을 사용한 스퍼터링법으로 SiOx를 함유한 산화물 반도체층을 형성하고, 질소를 함유한 분위기하에서 SiOx를 함유한 산화물 반도체층 위에 제 2 산화물 반도체 타깃을 사용한 스퍼터링법으로 산질화물층을 형성하는 반도체 장치의 제작 방법이다.
또한, 상기 제작 방법에 있어서, 산질화물층을 형성한 후, 게이트 전극과 중첩되는 산질화물층의 일부분을 제거하여 SiOx를 함유한 산화물 반도체층의 일부분을 노출시켜 채널 에치형 박막 트랜지스터를 제작한다.
또한, 채널 에치형 박막 트랜지스터에 한정되지 않고, 보텀 게이트형 박막 트랜지스터, 보텀 콘택트형 박막 트랜지스터, 또는 톱 게이트형 박막 트랜지스터를 제작할 수 있다.
본 발명의 일 형태는 톱 게이트형 박막 트랜지스터의 제작 방법이고, 절연 표면 위에 SiO2를 0.1wt% 이상 20wt% 이하 함유한 제 1 산화물 반도체 타깃을 사용하여 스퍼터링법으로 성막한 후, 질소를 함유한 분위기하에서 SiOx를 함유한 산화물 반도체층 위에 제 2 산화물 반도체 타깃을 사용한 스퍼터링법으로 산질화물층을 형성하고, 산질화물층을 덮는 절연층을 형성하고, 절연층 위에 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 각 제작 방법에 있어서, 산질화물층은 전기 저항값이 낮은 금속 재료로 이루어진 소스 전극층 및 드레인 전극층과의 콘택트 저항을 저감하기 위하여, 소스 전극층 및 드레인 전극층과 상기 SiOx를 함유한 산화물 반도체층 사이에 형성되는 소스 영역 또는 드레인 영역이다.
SiOx를 함유한 산화물 반도체층을 사용하고 전기 특성이 뛰어난 박막 트랜지스터를 구비한 반도체 장치를 실현한다.
도 1(A) 및 도 1(B)는 본 발명의 일 형태를 도시한 단면도 및 상면도.
도 2(A) 및 도 2(B)는 본 발명의 일 형태를 도시한 단면도 및 상면도.
도 3은 본 발명의 일 형태를 도시한 단면도.
도 4는 본 발명의 일 형태를 도시한 상면도.
도 5(A1), 도 5(A2), 도 5(B1), 도 5(B2)는 본 발명의 일 형태를 도시한 단면도 및 상면도.
도 6은 본 발명의 일 형태를 도시한 상면도.
도 7은 InGaZnO4의 단결정 구조를 도시한 모델도.
도 8은 Si치환 모델을 도시한 도면.
도 9는 단결정 모델의 최종 구조를 도시한 도면.
도 10은 Si치환 모델의 최종 구조를 도시한 도면.
도 11은 각 모델의 동경 분포 함수g(r)를 도시한 그래프.
도 12(A) 내지 도 12(E)는 본 발명의 일 형태를 도시한 공정 단면도.
도 13(A) 및 도 13(B)는 본 발명의 일 형태를 도시한 단면도 및 상면도.
도 14(A) 및 도 14(B)는 본 발명의 일 형태를 도시한 단면도 및 상면도.
도 15(A) 및 도 15(B)는 본 발명의 일 형태를 도시한 단면도 및 상면도.
도 16(A) 및 도 16(B)는 본 발명의 일 형태를 도시한 단면도 및 상면도.
도 17(A) 및 도 17(B)는 본 발명의 일 형태를 도시한 반도체 장치의 블록도.
도 18은 본 발명의 일 형태를 도시한 신호선 구동 회로의 구성을 설명하는 도면.
도 19는 본 발명의 일 형태를 도시한 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 20은 본 발명의 일 형태를 도시한 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 21은 본 발명의 일 형태를 도시한 시프트 레지스터의 구성의 일례를 설명하는 도면.
도 22는 도 21에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 23은 본 발명의 일 형태를 도시한 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 24(A) 내지 도 24(C)는 본 발명의 일 형태를 도시한 반도체 장치를 설명하는 단면도.
도 25(A) 및 도 25(B)는 본 발명의 일 형태를 도시한 반도체 장치를 설명하는 상면도 및 단면도.
도 26(A1), 도 26(A2), 도 26(B)는 본 발명의 일 형태를 도시한 반도체 장치를 설명하는 상면도 및 단면도.
도 27은 본 발명의 일 형태를 도시한 반도체 장치를 설명하는 단면도.
도 28(A) 및 도 28(B)는 본 발명의 일 형태를 도시한 반도체 장치를 설명하는 단면도 및 전자기기의 외관도.
도 29(A) 및 도 29(B)는 본 발명의 일 형태를 도시한 전자기기를 도시하는 도면.
도 30(A) 및 도 30(B)는 본 발명의 일 형태를 도시한 전자기기를 도시하는 도면.
이하, 본 발명의 실시형태에 대하여 도면을 이용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용은 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는 SiOx를 함유한 산화물 반도체층을 사용한 박막 트랜지스터의 일례에 대하여 도 1(A) 및 도 1(B)를 이용하여 설명한다.
도 1(A)에 도시한 박막 트랜지스터(160)는 보텀 게이트형의 일종이며, 채널 에치형이라 불리는 구조의 단면도의 일례이다. 또한, 도 1(B)는 박막 트랜지스터의 상면도의 일례이고, 도면 중의 B1-B2의 쇄선으로 절단한 단면도가 도 1(A)에 상당한다.
도 1(A)에 도시한 박막 트랜지스터(160)에는 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 게이트 전극층(101)과 중첩되는 SiOx를 함유한 산화물 반도체층(103)이 형성된다. 또한, SiOx를 함유한 산화물 반도체층(103)의 일부분과 중첩되는 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, SiOx를 함유한 산화물 반도체층(103)의 일부분과 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에 소스 영역 또는 드레인 영역(104a, 104b)을 갖는다. 또한, SiOx를 함유한 산화물 반도체층(103) 및 소스 전극층 또는 드레인 전극층(105a, 105b)을 접촉하여 덮는 보호 절연층(106)을 갖는다.
게이트 전극층(101)은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료, 또는 이들 금속 재료를 성분으로 하는 질화물을 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식(腐食)하기 쉽다는 문제점이 있으므로, 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들어, 게이트 전극층(101)의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 또는 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조로 하는 것이 바람직하다.
게이트 절연층(102)은 플라즈마 CVD법 또는 스퍼터링법을 사용하여 형성한다. 게이트 절연층(102)은 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 또는 질화산화실리콘층을 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(102)으로서, 유기 실란 가스를 사용한 CVD법으로 산화실리콘층을 형성할 수도 있다.
SiOx를 함유한 산화물 반도체층(103)은 In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, Ga-Sn-Zn-O계, In-Zn-O계, Sn-Zn-O계, In-Sn-O계, Ga-Zn-O계, 또는 Zn-O계 산화물 반도체를 사용한다.
본 실시형태에서는 SiOx를 함유한 산화물 반도체층(103)으로서 SiO2를 5wt% 함유한 산화물 반도체 타깃(SnO2: ZnO=1:1)을 사용하는 스퍼터링법을 사용하여 성막한다. 이 경우, SiOx를 함유한 산화물 반도체층(103)은 Sn를 0.01wt% 이상 60wt% 이하, 바람직하게는 3wt% 이상 50wt% 이하 함유한 막이다.
또한, 소스 영역 또는 드레인 영역(104a, 104b)은 SiOx를 함유하지 않은 산화물 반도체층, 예를 들어, In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Ga-Zn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체를 사용한다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)은 질소를 함유하지 않은 In-Ga-Zn-O계 비단결정막, 즉, In-Ga-Zn-O-N계 비단결정막(IGZON막이라고도 부름)을 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)은 질소를 함유시킨 Ga-Zn-O계 비단결정막, 즉, Ga-Zn-O-N계 비단결정막(GZON막이라고도 부름)이나, 질소를 함유시킨 Zn-O-N계 비단결정막이나, 질소를 함유시킨 Sn-Zn-O-N계 비단결정막을 사용하여도 좋다.
본 실시형태에서는 소스 영역 또는 드레인 영역(104a, 104b)으로서 질소 가스를 함유한 분위기 중에서 스퍼터링법을 사용하여 In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1:1:1)을 사용하여 얻어진 인듐, 갈륨, 및 아연을 함유한 산질화물막을 형성한 후에 가열 처리함으로써 얻을 수 있는 산질화물 재료를 사용한다.
소스 영역 또는 드레인 영역(104a, 104b)은 Si를 함유하지 않는 점에서 SiOx를 함유한 산화물 반도체층(103)과 크게 상이하다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)은 성막 후에 가열 처리를 행한 경우 또는 성막 직후에 결정립을 포함할 수 있다. 한편, SiOx를 함유한 산화물 반도체층(103)은 SiOx를 함유시킴으로써 막의 결정화 온도가 높아지므로, 예를 들어, 소스 영역 또는 드레인 영역(104a, 104b)의 일부분이 결정화하는 온도로 가열 처리한 경우라도 SiOx를 함유한 산화물 반도체층(103)은 비정질 상태를 유지할 수 있다.
소스 전극층 또는 드레인 전극층(105a, 105b)의 재료로서는 Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 한 합금, 상술한 원소를 조합한 합금막 등을 사용한다.
소스 영역 또는 드레인 영역(104a, 104b)을 형성함으로써, 전기 저항값이 낮은 금속 재료로 이루어진 소스 전극층 또는 드레인 전극층(105a, 105b)과의 콘택트 저항을 저감한다. 따라서, 소스 영역 또는 드레인 영역(104a, 104b)을 형성함으로써 전기 특성이 뛰어난 박막 트랜지스터(160)를 실현한다.
또한, 보호 절연층(106)은 스퍼터링법 등을 사용하여 얻을 수 있는 질화실리콘막, 산화실리콘막, 또는 산화질화실리콘막 등의 단층 또는 이들 적층을 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 게이트 전극의 폭이 실시형태 1과 상이한 박막 트랜지스터의 일례에 대하여 도 2(A) 및 도 2(B)에 설명한다.
도 2(A)에 도시한 박막 트랜지스터(170)는 보텀 게이트형의 일종이고, 채널 에치형이라 불리는 구조의 단면도의 일례이다. 또한, 도 2(B)는 박막 트랜지스터의 상면도의 일례이고, 도면 중의 C1-C2의 쇄선으로 절단한 단면도가 도 2(A)에 상당한다.
도 2(A)에 도시한 박막 트랜지스터(170)에는 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 산화물 반도체층이 형성되고, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성된다. 또한, 산화물 반도체층의 적층 및 소스 전극층 및 드레인 전극층(105a, 105b)을 덮는 보호 절연층(106)을 갖는다.
본 실시형태에서는 게이트 절연층(102) 위에 SiOx를 함유한 산화물 반도체층(103; 제 1 산화물 반도체층이라고도 부름)과, 그 위에 제 2 산화물 반도체층(또는 산질화물층)이 적층된다. 다만, SiOx를 함유한 산화물 반도체층(103)에 있어서 채널로서 기능하는 영역 위에는 에칭에 의하여 제거되기 때문에 제 2 산화물 반도체층은 형성되지 않는다. 또한, 제 2 산화물 반도체층(또는 산질화물층)은 버퍼층, n+층, 소스 영역 또는 드레인 영역으로서 기능한다. 도 2(A)에서는 소스 영역 또는 드레인 영역(104a, 104b)으로서 도시한다.
또한, 본 실시형태에 있어서, SiOx를 함유한 산화물 반도체층(103)은 SiO2를 0.1wt% 이상 20wt% 이하, 바람직하게는 1wt% 이상 6wt% 이하의 비율로 함유시킨 In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 산화물 반도체 타깃을 사용하여 성막한다. 산화물 반도체에 SiOx를 함유시킴으로써, 성막되는 산화물 반도체를 비정질화하기 용이해진다. 또한, 산화물 반도체막을 열 처리한 경우에 결정화해 버리는 것을 억제할 수 있다.
In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 산화물 반도체, 소위 IGZO에 SiO2를 함유시키면 어떤 구조 변화가 일어나는지, 고전 분자 동력학 시뮬레이션에 의하여 조사하였다. 고전 분자 동력학법에서는 원자간 상호 작용을 특징하는 경험적 포텐셜을 정의함으로써 각 원자에 작용하는 힘을 평가하여 뉴턴(newton)의 운동 방정식을 수치적으로 품으로써, 각 원자의 운동(시간 발전)을 결정론적으로 추적할 수 있다.
이하에 계산 모델과 계산 조건을 기술한다. 또한, 본 계산에서는 Born-Mayer-Huggins 포텐셜을 사용하였다.
1680원자의 InGaZnO4의 단결정 구조(도 7 참조)와, 1680원자의 InGaZnO4의 In, Ga, Zn 각각 20원자씩을 Si원자로 치환한 구조(도 8 참조)를 제작하였다. Si치환 모델에 있어서, Si는 3.57atom%(2.34wt%)이다. 또한, 단결정 모델의 밀도는 6.36g/cm3, Si치환 모델의 밀도는 6.08g/㎤이다.
InGaZnO4의 단결정의 융점(고전 분자 동력학 시뮬레이션에 의한 계산에 따르면 약 2000℃) 이하인 1727℃에 있어서, 일정의 압력(1atm)으로 150psec간(시간 간격은 0.2fsec×75만 스탭)의 고전 분자 동력학 시뮬레이션에 의하여 구조 완화를 행하였다. 이들 2개의 구조에 대하여 동경 분포 함수(radial distribution function) g(r)를 계산하였다. 또한, 동경 분포 함수 g(r)란 어느 원자에서 거리 r만큼 떨어진 위치에서 다른 원자가 존재하는 확률 밀도를 나타내는 함수이다. 원자들의 상관이 없어 갈수록 g(r)은 1에 더 접근한다.
상기 2개의 계산 모델에 150psec간의 고전 분자 동력학 시뮬레이션을 행하여 얻어진 최종 구조를 각각 도 9 및 도 10에 도시한다. 또한, 각각의 구조에 있어서의 동경 분포 함수 g(r)를 도 11에 도시한다.
도 9에 도시한 단결정 모델은 안정적이고, 최종 구조에 있어서도 결정 구조를 유지하지만, 도 10에 도시한 Si치환 모델은 불안정적이고, 시간 경과에 따라 결정 구조가 무너져가 비정질 구조로 변화되는 것을 확인할 수 있다. 도 11에서 각 구조 모델의 동경 분포 함수 g(r)를 비교하면, 단결정 모델은 장거리라도 피크가 있어, 장거리 질서를 갖는 것을 알 수 있다. 한편, Si치환 모델은 0.6㎚ 부근에서 피크가 없어져, 장거리 질서를 갖지 않는 것을 알 수 있다.
이들 계산 결과에 의하여, SiO2를 함유시킨 경우 IGZO는 결정 구조보다 비정질 구조가 안정적이고, IGZO에 SiO2를 함유시킴으로써 IGZO의 비정질화가 일어나기 쉬운 것이 시사되었다. 실제로 스퍼터링법을 사용하여 얻어지는 SiO2를 함유시킨 IGZO 박막은 형성 직후에 비정질 반도체막이기 때문에, 이들 계산 결과에 의거하면 SiO2를 함유시킴으로써 고온 가열을 행한 경우도 결정화를 저해하고 비정질(아모퍼스) 구조를 유지할 수 있다고 할 수 있다.
또한, SiOx를 함유한 산화물 반도체층(103)은 In-Ga-Zn-O계 비단결정막 외에도, In-Sn-Zn-O계, Ga-Sn-Zn-O계, In-Zn-O계, Sn-Zn-O계, In-Sn-O계, Ga-Zn-O계, 또는 Zn-O계의 산화물 반도체를 사용할 수 있다.
또한, 소스 영역 또는 드레인 영역(104a, 104b)은 SiOx를 함유하지 않은 산화물 반도체층, 예를 들어, In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Ga-Zn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체를 사용한다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)으로서는 In-Ga-Zn-O-N계 비단결정막, Ga-Zn-O-N계 비단결정막, Zn-O-N계 비단결정막, Sn-Zn-O-N계 비단결정막을 사용하여도 좋다.
본 실시형태에서는, 소스 영역 또는 드레인 영역(104a, 104b)으로서, 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여 Sn(주석), 및 Zn(아연)을 함유한 산화물 반도체 타깃(SnO2: ZnO=1:1)을 사용하여 얻은 Sn-Zn-O-N계 비단결정막을 형성한 후에 가열 처리함으로써 얻을 수 있는 산질화물 재료를 사용한다.
또한, 상술한 박막 트랜지스터(170)를 화소부의 스위칭 소자로서 사용하여 표시 장치를 제작하는 예를 이하에 설명한다.
우선, 절연 표면을 갖는 기판(100) 위에 게이트 전극층(101)을 형성한다. 절연 표면을 갖는 기판(100)은 유리 기판을 사용한다. 게이트 전극층(101)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 또한, 게이트 전극층(101)을 형성할 때, 화소부의 용량 배선(108) 및 단자부의 제 1 단자(121)도 형성한다.
예를 들어, 게이트 전극층(101)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 또는 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 또한, Ca를 함유한 구리층 위에 배리어층이 되는 Ca를 함유한 산화구리층을 적층한 구조나, Mg를 함유한 구리층 위에 배리어층이 되는 Mg를 함유한 산화구리층을 적층한 구조도 있다. 또한, 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조로 하는 것이 바람직하다.
다음에, 게이트 전극층(101) 위를 덮는 게이트 절연층(102)을 형성한다. 게이트 절연층(102)은 스퍼터링법, PCVD법 등을 상용하여 막 두께를 50㎚ 내지 400㎚로 한다.
예를 들어, 게이트 절연층(102)은 스퍼터링법으로 산화실리콘막을 사용하여 100㎚의 두께로 형성한다. 물론, 게이트 절연층(102)은 상술한 바와 같은 산화실리콘막에 한정되지 않고, 산화질화실리콘막, 질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여 이들 재료로 이루어진 단층 또는 적층 구조로서 형성하여도 좋다. 적층하는 경우, 예를 들어, PCVD법을 사용하여 질화실리콘막을 형성하고, 그 위에 스퍼터링법으로 산화실리콘막을 형성하면 좋다. 또한, 게이트 절연층(102)으로서 산화질화실리콘막, 또는 질화실리콘막 등을 사용하는 경우, 유기 기판으로부터 불순물, 예를 들어, 나트륨 등이 확산되어 이후 게이트 절연층(102)의 상방에 형성하는 산화물 반도체에 침입되는 것을 막을 수 있다.
다음에, 게이트 절연층(102) 위에 SiO2를 함유한 반도체막을 형성한다. SiO2를 2wt%의 비율로 함유하고, In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 산화물 반도체 타깃을 사용하여 성막한다. 산화물 반도체에 SiOx를 함유시킴으로써 성막되는 산화물 반도체를 비정질화하기 용이해진다. 또한, SiOx를 함유시킴으로써, 산화물 반도체막을 형성한 후의 프로세스에 있어서 열 처리한 경우에, 산화물 반도체막의 결정화를 방지할 수 있다.
다음에, SiOx를 함유한 산화물 반도체막 위에 SiOx를 함유하지 않은 산질화물막을 스퍼터링법으로 형성한다. 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여 Sn(주석), 및 Zn(아연)을 함유한 산화물 반도체 타깃(SnO2: ZnO=1:1)을 사용하여 얻은 Sn-Zn-O-N계 비단결정막을 형성한다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다.
또한, 상이한 재료로 이루어진 복수의 타깃을 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 상이한 재료막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 이들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, Sn-Zn-O-N계 비단결정막을 선택적으로 에칭하고, 또한, 동일 마스크를 사용하여 SiOx를 함유한 In-Ga-Zn-O계 비단결정막을 선택적으로 에칭한다. 에칭한 후에 레지스트 마스크는 제거한다.
다음에, 포토리소그래피 공정을 행하여 새로 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분(게이트 절연층의 일부분)을 제거함으로써, 게이트 전극층과 같은 재료로 이루어진 배선이나 전극층에 도달되는 콘택트 홀을 형성한다. 이 콘택트 홀은 이후 형성하는 도전막과 직접 접속하기 위하여 형성한다. 예를 들어, 구동 회로부에 있어서, 게이트 전극층과 소스 전극층 또는 드레인 전극층과 직접 접촉되는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속되는 단자를 형성하는 경우에 콘택트 홀을 형성한다. 또한, 여기서는 포토리소그래피 공정을 행하여 이후 형성하는 도전막과 직접 접속하기 위한 콘택트 홀을 형성하는 예를 제시하였지만, 이에 특히 한정되지 않고, 이후 화소 전극과 접속하기 위한 콘택트 홀을 형성하는 공정에서 게이트 전극층에 도달되는 콘택트 홀을 형성하여 화소 전극과 같은 재료로 전기적으로 접속하여도 좋다. 화소 전극과 같은 재료로 전기적으로 접속하는 경우에는 마스크 수를 1개 삭감할 수 있다.
다음에, Sn-Zn-O-N계 비단결정막 위에 금속 재료로 이루어진 도전막을 스퍼터링법이나 진공 증착법으로 형성한다.
도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 이후의 공정에서 200℃ 내지 600℃의 열 처리를 행하는 경우에는 이 열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다. Al 자체는 내열성이 낮고, 또한 부식되기 쉬운 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. Al과 조합하는 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd) 스칸듐(Sc) 중에서 선택된 원소, 또는 상기 원소를 성분으로 하는 합금이나, 상기 원소를 조합한 합금막, 또는 상기 원소를 성분으로 하는 질화물로 형성한다.
본 실시형태에서는 도전막은 티타늄막의 단층 구조로 한다. 또한, 도전막은 2층 구조로 하여도 좋고, 알루미늄막 위에 티타늄막을 적층한 것이라도 좋다. 또한, 도전막은 Ti막과, 그 Ti막 위에 겹쳐 Nd를 함유한 알루미늄(Al-Nd)막을 적층하고, 또한 그 위에 Ti막을 형성하는 3층 구조로 하여도 좋다. 도전막은 실리콘을 함유한 알루미늄막의 단층 구조로 하여도 좋다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소부에 소스 전극층 또는 드레인 전극층(105a, 105b), 소스 영역 또는 드레인 영역(104a, 104b)을 형성함으로써, 구동 회로부에 소스 전극층 또는 드레인 전극층, 소스 영역 또는 드레인 영역을 각각 형성한다. 이때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들어, 도전막으로서 알루미늄막, 또는 알루미늄 합금막을 사용하는 경우는 인산과 초산과 질산을 섞은 용액을 사용한 웨트 에칭을 행할 수 있다. 여기서는, 웨트 에칭에 의하여 Ti막인 도전막을 에칭하여 소스 전극층 또는 드레인 전극층을 형성하고, Sn-Zn-O-N계 비단결정막을 에칭하여 소스 영역 또는 드레인 영역(104a, 104b)을 형성한다. 이 에칭 공정에 있어서, SiOx를 함유한 산화물 반도체막의 노출 영역도 일부분 에칭되어 SiOx를 함유한 산화물 반도체층(103)이 된다.
또한, 이 포토리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속된다.
상술한 공정에 의하여, 화소부에는 SiOx를 함유한 산화물 반도체층(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제작할 수 있다.
또한, 단자부에 있어서, 접속 전극(120)은 게이트 절연막에 형성된 콘택트 홀을 통하여 단자부의 제 1 단자(121)와 직접 접속된다. 또한, 본 실시형태에서는 도시하지 않았지만, 상술한 공정과 같은 공정을 거쳐 구동 회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리(광을 사용한 어닐링도 포함함)을 행한다. 여기서는, 노에 넣고, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여, SiOx를 함유한 In-Ga-Zn-O계 비단결정막의 원자 레벨에서의 재배열이 행해진다. 또한, SiOx를 함유한 산화물 반도체층(103)은 SiOx를 함유하기 때문에, 여기서의 열 처리로 인한 결정화를 방지할 수 있어 비정질 구조를 유지할 수 있다. 또한, 열 처리를 행하는 타이밍은 Sn-Zn-O-N계 비단결정막을 형성한 후라면 특히 한정되지 않고, 예를 들어, 화소 전극을 형성한 후에 행하여도 좋다.
다음에, 레지스트 마스크를 제거하고, 박막 트랜지스터(170)를 덮는 보호 절연층(106)을 형성한다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 보호 절연층(106)을 에칭함으로써 소스 전극층 또는 드레인 전극층(105a, 105b)에 도달되는 콘택트 홀을 형성한다. 또한, 여기서의 에칭에 의하여 제 2 단자(122)에 도달되는 콘택트 홀, 접속 전극(120)에 도달되는 콘택트 홀도 형성한다.
다음에, 레지스트 마스트를 제거한 후, 투명 도전막을 형성한다. 투명 도전막의 재료로서는 산화인듐(In2O3)이나 인듐주석산화물(In2O3-SnO2, ITO라 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액을 사용하여 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉬우므로 에칭 가공성을 개선하기 위하여 산화인듐-산화아연합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다. 또한, 이 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연층(106)을 유전체로 하여 용량 배선(108)과 화소 전극층(110)으로 유지 용량이 형성된다. 또한, 이 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자를 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와 접속하는 데 사용되는 전극 또는 배선이 된다. 제 1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다.
또한, 본 실시형태에서는 게이트 절연층(102) 및 보호 절연층(106)을 유전체로 하여 용량 배선(108)과 화소 전극층(110)으로 유지 용량을 형성하는 예를 제시하지만, 특히 한정되지 않고, 소스 전극 또는 드레인 전극과 같은 재료로 구성되는 전극을 용량 배선 상방에 형성함으로써, 그 전극과, 용량 배석과, 이들 사이에 게이트 절연층(102)을 유전체로서 구성하는 유지 용량을 형성하고, 그 전극과 화소 전극층을 전기적으로 접속하는 구성으로 하여도 좋다.
다음에, 레지스트 마스크를 제거하고, 이 단계의 단면도를 도 3에 도시한다. 또한, 이 단계의 화소부에 있어서의 박막 트랜지스터(170)의 상면도가 도 4에 상당한다.
또한, 도 4 중의 A1-A2선을 따른 단면도 및 도 4 중의 B1-B2선을 따른 단면도가 도 3에 상당한다. 도 3은 화소부에 있어서의 제 2 박막 트랜지스터(170)의 단면 구조와, 화소부에 있어서의 용량부의 단면 구조와, 단자부의 단면 구조를 도시한 것이다.
또한, 도 5(A) 및 도 5(B)는 소스 배선 단자부의 상면도 및 단면도를 각각 도시한 것이다. 또한, 도 5(A)는 도 5(B) 중의 D1-D2선을 따른 단면도에 상당한다. 도 5(A)에 있어서, 보호 절연층(106) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용 단자 전극이다. 또한, 도 5(A)에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150) 하방에 게이트 절연층(152)을 사이에 두고 중첩된다. 전극(156)은 제 2 단자(150)와 전기적으로 접속되지 않고, 전극(156)을 제 2 단자(150)와 상이한 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연층(106)을 통하여 투명 도전막(155)과 전기적으로 접속된다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수 형성되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 전위가 같은 제 1 단자, 소스 배선과 전위가 같은 제 2 단자, 용량 배선과 전위가 같은 제 3 단자 등이 복수 나란히 배치된다. 각각의 단자 수는 각각 임의의 수로 설정하면 좋고, 실시자가 적절히 결정하면 좋다.
상술한 바와 같이 하여, SiOx를 함유한 산화물 반도체층을 갖는 박막 트랜지스터(170)와 유지 용량을 갖는 화소부, 및 단자부를 완성시킬 수 있다. 또한, 동일 기판 위에 구동 회로도 형성할 수도 있다.
액티브 매트릭스형 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판 사이에 액정층을 형성하여 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속되는 단자를 단자부에 형성한다. 이 단자는 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 본 실시형태는 도 4의 화소 구성에 한정되지 않고, 도 4와 상이한 상면도의 예를 도 6에 도시한다. 도 6에서는 용량 배선을 형성하지 않고, 보호 절연막 및 게이트 절연층을 사이에 두고 화소 전극을 이웃하는 화소의 게이트 배선과 중첩함으로써 유지 용량을 형성하는 예이고, 이 경우, 용량 배선 및 용량 배선과 접속되는 제 3 단자는 생략할 수 있다. 또한, 도 6에 있어서, 도 4와 같은 부분에는 같은 부호를 사용하여 설명한다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동시킴으로써 화면상에 표시 패턴이 형성된다. 자세히 설명하면, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리므로, 잔상이 생기거나 또는 동영상의 번짐 형상이 일어나는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 전체 면 흑 표시를 1프레임 간격으로 행하는, 소위, 흑 삽입이라 불리는 구동 기술이 있다.
또한, 수직 동기 주파수를 통상의 1.5배 바람직하게는 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위, 배속(倍速) 구동이라 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하는 각 광원을 독립적으로 1프레임 기간 내에서 간결 점등 구동하는 구동 기술도 있다. 면 광원으로서 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있으므로, 액정층의 광학 변조를 전환하는 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은 LED를 부분적으로 비발광 상태로 할 수 있으므로, 특히 1화면을 차지하는 흑은 표시 영역의 비율이 많은 영상 표시의 경우에는 소비 전력의 저감 효과가 도모된다.
이들 구동 기술을 조합함으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
또한, 본 실시형태에 의하여, 전기 특성이 높고, 신뢰성이 좋은 표시 장치를 저비용으로 제공할 수 있다.
또한, 본 실시형태는 실시형태 1과 자유로이 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 마스크 수를 저감하기 위하여 다계조 마스크를 사용한 노광을 행하는 예를 제시한다.
또한, 산화물 반도체층의 조성으로서 생산량이 한정되어 있는 희소 금속의 인듐을 사용하지 않는 예를 제시한다. 아울러, 희소 금속의 일종인 갈륨도 산화물 반도체층의 조성 원소로서 사용하지 않는 예를 제시한다.
또한, 다계조 마스크란, 노광 부분, 중간 노광 부분, 및 미노광 부분에 3개의 노광 레벨을 행하는 것이 가능한 마스크이며, 투과한 광이 복수의 강도를 갖는 노광 마스크이다. 한 번의 노광 및 현상 공정에 의하여, 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용하는 것으로, 노광 마스크 수를 삭감할 수 있다.
다계조 마스크의 대표적인 예로서는 그레이 톤 마스크나 하프 톤 마스크가 있다.
그레이 톤 마스크는 투광성 기판 및 그 위에 형성되는 차광부 및 회절 격자로 구성된다. 차광부에 있어서는 광 투과율이 0%이다. 한편, 회절 격자는 슬릿, 도트, 메시 등의 광 투과부의 간격을, 노광에 사용하는 광의 해상도 한계 이하의 간격으로 함으로써, 광 투과율을 제어할 수 있다. 또한, 회절 격자는 주기적인 슬릿, 도트, 메시, 또는 비주기적인 슬릿, 도트, 메시의 어느 쪽이나 사용할 수 있다.
하프 톤 마스크는 투광성 기판 및 그 위에 형성되는 반 투과부 및 차광부로 구성된다. 반 투과부는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부는 크롬이나 산화크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다. 하프 톤 마스크에 노광광을 조사한 경우, 차광부에 있어서는 광 투과율이 0%이며, 차광부 및 반 투과부가 형성되지 않는 영역에서는 광 투과율이 100%이다. 또한, 반 투과부에 있어서는 10% 내지 70%의 범위에서 조정할 수 있다. 반 투과부에 있어서의 광 투과율은 반 투과부의 재료로 조정할 수 있다.
도 12(A) 내지 도 12(E)는 박막 트랜지스터(360)의 제작 공정을 도시한 단면도에 상당한다.
도 12(A)에 있어서, 절연막(357)이 형성된 기판(350) 위에 게이트 전극층(351)을 형성한다. 본 실시형태에서는 절연막(357)으로서 산화실리콘막(막 두께 100㎚)을 사용한다. 게이트 전극층(351) 위에 게이트 절연층(352), SiOx를 함유한 산화물 반도체막(380), 산질화물막(381) 및 도전막(383)을 순차로 적층한다. 본 실시형태에서는 SiOx를 함유한 산화물 반도체막(380)으로서 인듐, 및 갈륨을 함유하지 않은 산화물 반도체, 대표적으로는, Sn-Zn-O계, Zn-O계 산화물 반도체를 사용한다. 본 실시형태에서는 SiOx를 함유한 산화물 반도체막(380)으로서 스퍼터링법을 사용한 Sn-Zn-O계 산화물 반도체를 사용한다. 또한, 산질화물막(381)으로서 SiOx를 함유하지 않은 Sn-Zn-O-N계 산질화물 재료를 사용한다.
게이트 절연층(352), SiOx를 함유한 산화물 반도체막(380), 산질화물막(381), 도전막(383) 위에 마스크(384)를 형성한다.
본 실시형태에서는 마스크(384)를 형성하기 위하여 다계조(고계조) 마스크를 사용한 노광을 행하는 예를 제시한다.
투과한 광이 복수의 강도를 갖는 다계조 마스크를 사용하여 노광한 후, 현상함으로써, 도 12(B)에 도시한 바와 같이, 막 두께가 상이한 영역을 갖는 마스크(384)를 형성할 수 있다. 다계조 마스크를 사용함으로써 노광 마스크 수를 삭감할 수 있다.
다음에, 마스크(384)를 사용하여 제 1 에칭 공정을 사용하여 SiOx를 함유한 산화물 반도체막(380), 산질화물막(381), 도전막(383)을 에칭하여 섬 형상으로 가공한다. 결과적으로, 패터닝된 SiOx를 함유한 산화물 반도체층(390), 산질화물층(381), 도전층(387)을 형성할 수 있다(도 12(B) 참조).
다음에, 마스크(384)를 애싱한다. 결과적으로, 마스크 면적이 축소되고, 두께가 얇아진다. 이때, 막 두께가 얇은 영역의 마스크의 레지스트(게이트 전극층(351)의 일부분과 중첩되는 영역)는 제거되고, 분리된 마스크(388)를 형성할 수 있다(도 12(C) 참조).
마스크(388)를 사용하여 산질화물층(385), 도전층(387)을 제 2 에칭 공정에 의하여 에칭하여, SiOx를 함유한 반도체층(353), 소스 영역 또는 드레인 영역(354a, 354b), 소스 전극층 또는 드레인 전극층(355a, 355b)을 형성한다(도 12(D) 참조). 또한, SiOx를 함유한 반도체층(353)은 일부분만이 에칭되어 홈부(오목부)를 갖는 반도체층이 되고, 또 단부도 일부분 에칭되어 노출된 형상이 된다.
산질화물막(381), 도전막(383)을 제 1 에칭 공정에서 드라이 에칭하면, 산질화물막(381), 및 도전막(383)은 이방적으로 에칭되기 때문에, 마스크(384)의 단부와, 산질화물층(385), 도전층(387)의 단부는 일치하고, 연속적인 형상이 된다.
마찬가지로, 산질화물층(385), 도전층(387)을 제 2 에칭 공정에서 드라이 에칭하면, 산질화물층(385) 및 도전층(387)은 이방적으로 에칭되기 때문에, 마스크(388)의 단부와, SiOx를 함유한 반도체층(353)의 오목부 및 단부, 소스 영역 또는 드레인 영역(354a, 354b)의 단부, 소스 전극층 또는 드레인 전극층(355a, 355b)의 단부는 일치하고, 연속적인 형상이 된다.
또한, 본 실시형태에서는 SiOx를 함유한 반도체층(353), 소스 전극층 또는 드레인 전극층(355a, 355b)의 단부는 같은 테이퍼각을 갖고 연속적으로 적층된 형상을 제시하였지만, 에칭 조건이나 산화물 반도체층 및 도전층의 재료에 따라, 에칭 레이트가 상이하므로, 각각 상이한 테이퍼각이나 불연속적인 단부 형상을 갖는 경우도 있다.
그 후, 마스크(388)를 제거한다.
다음에, 산소를 함유한 분위기에서 200℃ 내지 600℃로 가열한다(도 12(E) 참조). SiOx를 함유한 반도체층(353)은 결정화를 저해하는 SiOx를 포함하고, 200℃ 내지 600℃의 가열을 행하여도 비정질 상태를 유지할 수 있다.
상술한 공정에 의하여, SiOx를 함유한 반도체층(353)을 갖는 채널 에치형 박막 트랜지스터(360)를 제작할 수 있다.
본 실시형태에 제시한 바와 같이, 다계조 마스크를 사용하여 형성한 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용하면, 레지스트 마스크 수를 절감할 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다.
또한, 본 실시형태에 제시한 바와 같이, SiOx를 함유한 산화물 반도체층 또는 산질화물층에 인듐 및 갈륨을 사용하지 않음으로써 산화물 반도체 타깃의 가격을 저감할 수 있으므로 저비용화를 도모할 수 있다.
따라서, 반도체 장치를 저비용으로 생산성 좋게 제작할 수 있다.
(실시형태 4)
본 실시형태에서는 채널 스톱형 박막 트랜지스터(430)의 일례에 대하여 도 13(A) 및 도 13(B)를 이용하여 설명한다. 또한, 도 13(B)는 박막 트랜지스터의 상면도의 일례이고, 도면 중 Z1-Z2의 쇄선으로 절단한 단면도가 도 13(A)에 상당한다. 또한, 박막 트랜지스터(430)의 산화물 반도체층에 인듐을 함유하지 않은 산화물 반도체 재료를 사용하는 예를 제시한다.
도 13(A)에 있어서, 기판(400) 위에 게이트 전극(401)을 형성한다. 다음에, 게이트 전극(401)을 덮는 게이트 절연층(402) 위에는 SiOx를 함유한 산화물 반도체층(403)을 형성한다.
본 실시형태에서는 SiOx를 함유한 산화물 반도체층(403)으로서 스퍼터링법을 사용한 Ga-Zn-O계의 산화물 반도체를 사용한다. 본 실시형태에서는 SiOx를 함유한 산화물 반도체층(403)으로서 인듐을 함유하지 않은 산화물 반도체, 대표적으로는Ga-Sn-Zn-O계, Ga-Zn-O계, Sn-Zn-O계, Ga-Zn-O계, Ga-Sn-O계, Zn-O계의 산화물 반도체를 사용한다.
다음에, SiOx를 함유한 산화물 반도체층(403) 위에 접촉하여 채널 보호층(418)을 형성한다. 채널 보호층(418)을 형성함으로써, SiOx를 함유한 산화물 반도체층(403)의 채널 형성 영역에 대한 공정시의 대미지(에칭시의 플라즈마나 에칭제로 인한 막 감소나, 산화 등)를 방지할 수 있다. 따라서, 박막 트랜지스터(430)의 신뢰성을 향상시킬 수 있다.
채널 보호층(418)으로서는, 무기 재료(산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등)를 사용할 수 있다. 제작법으로서는, 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 사용할 수 있다. 채널 보호층(418)은 형성 후에 에칭에 의하여 형상을 가공하여 형성한다. 여기서는, 스퍼터링법에 의하여 산화실리콘막을 형성하고, 포토리소그래피에 의한 마스크를 사용하여 에칭 가공함으로써 채널 보호층(418)을 형성한다.
다음에, 채널 보호층(418) 및 SiOx를 함유한 산화물 반도체층(403) 위에 소스 영역 또는 드레인 영역(406a, 406b)을 형성한다. 본 실시형태에서는 소스 영역 또는 드레인 영역(406a, 406b)은 Ga-Zn-O-N계 비단결정막을 사용한다. 또한, 소스 영역 또는 드레인 영역(406a, 406b)은 질소를 함유시킨 Zn-O계 비단결정막, 즉 Zn-O-N계 비단결정막을 사용하여도 좋다.
다음에, 소스 영역 또는 드레인 영역(406a) 위에 제 1 배선(409), 소스 영역 또는 드레인 영역(406b) 위에 제 2 배선(410)을 각각 형성한다. 제 1 배선(409) 및 제 2 배선(410)은 Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 사용한다.
소스 영역 또는 드레인 영역(406a, 406b)을 형성함으로써, 금속층인 제 1 배선(409), 제 2 배선(410)과, SiOx를 함유한 산화물 반도체층(403) 사이를 양호한 접합으로 하고, 쇼토키 접합보다 열적으로도 안정 동작시킨다. 또한, 채널의 캐리어를 공급하고(소스 측), 또는 채널의 캐리어를 안정하여 흡수하고(드레인 측), 또는 저항 성분을 배선과의 계면에 형성하지 않기 위해서도 적극적으로 소스 영역 또는 드레인 영역(406a, 406b)을 형성하면 효과적이다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 또한, 이 열 처리에 의하여 SiOx를 함유한 산화물 반도체층(403)의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광을 사용한 어닐링도 포함함)는 중요하다. 또한, 여기서의 열 처리로 SiOx를 함유한 산화물 반도체층(403)의 결정화는 SiOx를 함유한 산화물 반도체층(403)에 함유된 SiOx에 의하여 저해되어 대부분이 비정질 상태를 유지할 수 있다. 또한, 열 처리를 행하는 타이밍은 SiOx를 함유한 산화물 반도체층(403)의 형성 후라면 특히 한정되지 않고, 예를 들어, 화소 전극 형성 후에 행하여도 좋다.
또한, 본 실시형태에 제시한 바와 같이, 산화물 반도체층에 인듐을 사용하지 않음으로써 재료로서 고갈할 우려가 있는 인듐을 사용하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 2개의 n채널형 박막 트랜지스터(760, 761)를 사용하여 인버터 회로를 구성하는 예를 설명한다. 또한, 박막 트랜지스터(760, 761)의 산화물 반도체층에 갈륨을 함유하지 않은 산화물 반도체 재료를 사용하는 예를 제시한다.
화소부를 구동하기 위한 구동 회로는 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인핸스먼트(enhancement)형 트랜지스터와 디플리션(depletion)형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라 함), 2개의 인핸스먼트형 TFT로 형성하는 경우(이하, EEMOS 회로라 함)가 있다. 또한, n채널형 TFT의 임계 값 전압이 양인 경우에는 인핸스먼트형 트랜지스터로 정의하고, n채널형 TFT의 임계 값 전압이 음인 경우는, 디플리션형 트랜지스터로 정의하고, 본 명세서를 통하여 이 정의에 따르는 것으로 한다.
화소부와 구동 회로는 동일 기판 위에 형성하고, 화소부에 있어서는 매트릭스 형상으로 배치한 인핸스먼트형 트랜지스터를 사용하여 화소 전극에 대한 전압 인가의 온/오프를 전환한다.
구동 회로의 인버터 회로의 단면 구조를 도 14(A)에 도시한다. 도 14(A)에 있어서, 기판(740) 위에 제 1 게이트 전극(741) 및 제 2 게이트 전극(742)을 형성한다. 제 1 게이트 전극(741) 및 제 2 게이트 전극(742)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다.
또한, 제 1 게이트 전극(741) 및 제 2 게이트 전극(742)을 덮는 게이트 절연층(743) 위에 제 1 배선(749), 제 2 배선(750), 및 제 3 배선(751)을 형성하고, 제 2 배선(750)은 게이트 절연층(743)에 형성된 콘택트 홀(744)을 통하여 제 2 게이트 전극(742)과 직접 접속된다.
또한, 제 1 배선(749), 제 2 배선(750), 및 제 3 배선(751) 위에는 소스 영역 또는 드레인 영역(755a, 755b, 756a, 756b)을 형성한다. 본 실시형태에서는 소스 영역 또는 드레인 영역(755a, 755b, 756a, 756b)은 SiOx를 함유하지 않은 Zn-O-N계 비단결정막이다. 또한, 소스 영역 또는 드레인 영역(755a, 755b, 756a, 756b)은 질소를 함유시킨, 즉 In-Zn-O-N계 비단결정막을 사용하여도 좋다.
또한, 제 1 게이트 전극(741)과 중첩되는 위치이며 제 1 배선(749), 제 2 배선(750) 위에 소스 영역 또는 드레인 영역(755a, 755b)을 사이에 두고 SiOx를 함유한 제 1 산화물 반도체층(745)을 형성하고, 제 2 게이트 전극(742)과 중첩되는 위치이며 제 2 배선(750), 제 3 배선(751) 위에 소스 영역 또는 드레인 영역(756a, 756b)을 사이에 두고 SiOx를 함유한 제 2 산화물 반도체층(747)을 형성한다.
본 실시형태에서는 SiOx를 함유한 제 1 산화물 반도체층(745), 및 SiOx를 함유한 제 2 산화물 반도체층(747)으로서 스퍼터링법을 사용한 In-Zn-O계 산화물 반도체를 사용한다. SiOx를 함유한 제 1 산화물 반도체층(745), 및 SiOx를 함유한 제 2 산화물 반도체층(747)으로서 갈륨을 함유하지 않은 산화물 반도체, 대표적으로는 In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Sn-Zn-O계, Zn-O계의 산화물 반도체를 사용한다.
제 1 박막 트랜지스터(760)는 제 1 게이트 전극(741)과, 게이트 절연층(743)을 사이에 두고 제 1 게이트 전극(741)과 중첩되는 SiOx를 함유한 제 1 산화물 반도체층(745)을 갖고, 제 1 배선(749)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 음의 전압 VDL이 인가되는 전원선(음 전원선)으로 하여도 좋다.
또한, 제 2 박막 트랜지스터(761)는 제 2 게이트 전극(742)과, 게이트 절연층(743)을 사이에 두고 제 2 게이트 전극(742)과 중첩되며 SiOx를 함유한 제 2 산화물 반도체층(747)을 갖고, 제 3 배선(751)은 양의 전압 VDD가 인가되는 전원선(양 전원선)이다.
도 14(A)에 도시한 바와 같이, SiOx를 함유한 제 1 산화물 반도체층(745)과SiOx를 함유한 제 2 산화물 반도체층(747)의 양쪽 모두에 전기적으로 접속되는 제 2 배선(750)은 게이트 절연층(743)에 형성된 콘택트 홀(744)을 통하여 제 2 박막 트랜지스터(761)의 제 2 게이트 전극(742)과 직접 접속된다. 제 2 배선(750)과 제 2 게이트 전극(742)을 직접 접속시킴으로써 양호한 콘택트를 얻을 수 있어 접촉 저항을 저감할 수 있다. 제 2 게이트 전극(742)과 제 2 배선(750)을 다른 도전막, 예를 들어, 투명 도전막을 통하여 접속하는 경우와 비교하여 콘택트 홀의 개수의 저감, 콘택트 홀의 개수의 저감에 의한 점유 면적의 축소를 도모할 수 있다.
또한, 구동 회로의 인버터 회로의 상면도를 도 14(B)에 도시한다. 도 14(B)에 있어서, 쇄선 Y1-Y2에서 절단한 단면이 도 14(A)에 상당한다.
본 실시형태에 제시한 바와 같이, 산화물 반도체층에 갈륨을 사용하지 않음으로써, 재료로서 제조 비용이 드는 갈륨을 함유한 타깃을 사용하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 톱 게이트형 박막 트랜지스터(330)의 일례에 대하여 도 15(A) 및 도 15(B)를 사용하여 설명한다. 또한, 도 15(B)는 박막 트랜지스터의 상면도의 일례이고, 도면 중의 P1-P2의 쇄선으로 절단한 단면도가 도 15(A)에 상당한다.
도 15(A)에 있어서, 기판(300) 위에 도전막과 산질화막을 적층하고, 에칭함으로써, 제 1 배선(309), 제 2 배선(310)을 형성하고, 그 위에 산질화물층(304a, 304b)을 형성한다. 또한, 제 1 배선(309), 제 2 배선(310)은 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 소스 영역 또는 드레인 영역으로서 기능하는 산질화물층(304a, 304b)으로서 In-Ga-Zn-O-N계 비단결정막을 사용한다.
다음에, 기판(300)이 노출된 영역 및 산질화물층(304a, 304b)을 덮어 SiOx를 함유한 산화물 반도체층(305)을 형성한다. 본 실시형태에서는 SiOx를 함유한 산화물 반도체층(305)으로서 SiOx를 함유한 Sn-Zn-O계 산화물 반도체를 사용한다.
다음에, 산화물 반도체층(305), 제 1 배선(309), 제 2 배선(310)을 덮는 게이트 절연층(303)을 형성한다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 SiOx를 함유한 산화물 반도체층(305)의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광을 사용한 어닐링도 포함함)는 중요하다.
다음에, 게이트 절연층(303) 위이며 SiOx를 함유한 산화물 반도체층(305)이 기판(300)과 접촉하는 영역과 중첩되는 위치에 게이트 전극(301)을 형성한다.
상술한 공정에 의하여, 톱 게이트 구조의 박막 트랜지스터(330)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 톱 게이트형 박막 트랜지스터(630)의 일례에 대하여 도 16(A) 및 도 16(B)를 사용하여 설명한다. 또한, 도 16(B)는 박막 트랜지스터의 상면도의 일례이고, 도면 중의 R1-R2의 쇄선으로 절단한 단면도가 도 16(A)에 상당한다.
도 16(A)에 있어서, 기판(600) 위에 SiOx를 함유한 산화물 반도체층(605)을 형성한다. 본 실시형태에서는 산화물 반도체층(605)으로서 SiOx를 함유한 Sn-Zn-O계 산화물 반도체를 사용한다.
다음에, 산화물 반도체층(605) 위에 소스 영역 또는 드레인 영역(606a, 606b)을 형성한다. 본 실시형태에서는 소스 영역 또는 드레인 영역(606a, 606b)은 Ga-Zn-O계 비단결정막이다. 또한, 소스 영역 또는 드레인 영역(606a, 606b)은 질소를 함유시킨 Ga-Zn-O계 비단결정막, 즉, Ga-Zn-O-N계 비단결정막(GZON막이라고도 부름)을 사용하여도 좋다.
다음에, 소스 영역 또는 드레인 영역(606a, 606b) 위에 제 1 배선(609)과 제 2 배선(610)을 형성한다. 또한, 제 1 배선(609)과 제 2 배선(610)은 소스 전극 또는 드레인 전극으로서 기능한다.
다음에, 제 1 배선(609)과 제 2 배선(610) 위에 게이트 절연층(603)을 형성한다.
다음에, 산화물 반도체층(605)이 게이트 절연층(603)과 접촉하는 영역과 중첩되는 위치에 게이트 전극(601)을 게이트 절연층(603) 위에 형성한다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 산화물 반도체층(605)의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광을 사용한 어닐링도 포함함)는 중요하다.
상술한 공정에 의하여, 톱 게이트 구조의 박막 트랜지스터(630)를 제작할 수 있다.
(실시형태 8)
반도체 장치의 일례인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부분과, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시형태 2에 따라 형성하고, SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용한다. 또한, 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블록도의 일례를 도 17(A)에 도시한다. 도 17(A)에 도시한 표시 장치는 기판(5300) 위에 표시 소자를 구비한 복수의 화소를 갖는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 갖는다.
또한, 실시형태 2에 제시한 박막 트랜지스터는 n채널형 TFT이고, n채널형 TFT로 구성하는 신호선 구동 회로에 대하여 도 18을 사용하여 설명한다.
도 18에 도시한 신호선 구동 회로는 드라이버 IC(5601), 스위치 군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 갖는다. 스위치 군(5602_1 내지 5602_M)의 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 갖는다.
화소부(5301)는 신호선 구동 회로(5303)로부터 열 방향으로 연장하여 배치된 복수의 신호선 S1 내지 신호선 Sm(도시하지 않음)에 의하여 신호선 구동 회로(5303)와 접속되고, 주사선 구동 회로(5302)로부터 행 방향으로 연장하여 배치된 복수의 주사선 G1 내지 주사선 Gn(도시하지 않음)에 의하여 주사선 구동 회로(5302)와 접속되고, 신호선 S1 내지 신호선 Sm 및 주사선 G1 내지 주사선 Gn에 대응하여 매트릭스 형상으로 배치된 복수의 화소(도시하지 않음)를 갖는다. 그리고 각 화소는 신호선 Sj(신호선 S1 내지 신호선 Sm 중 어느 하나), 주사선 Gi(주사선 G1 내지 주사선 Gn 중 어느 하나)와 접속된다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613), 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고 스위치 군(5602_1 내지 5602_M)의 각각은 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치 군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M) 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통하여 3개의 신호선에 접속된다. 예를 들어, J열째의 배선(5621_J; 배선(5621_1 내지 5621_M 중 어느 하나)은 스위치 군(5602_J)이 갖는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속된다.
또한, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는 각각 신호가 입력된다.
또한, 드라이버 IC(5601)는 단결정 기판 위에 형성되는 것이 바람직하다. 또한, 스위치 군(5602_1 내지 5602_M)은 화소부와 동일 기판 위에 형성되는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치 군(5602_1 내지 5602_M)은 FPC 등을 통하여 접속하면 좋다.
다음에, 도 18에 도시한 신호선 구동 회로의 동작에 대하여 도 19의 타이밍 차트를 참조하여 설명한다. 또한, 도 19의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 경우의 타이밍 차트를 도시한 것이다. 또한, i행째의 주사선 Gi의 선택 기간은 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 및 제 3 서브 선택 기간 T3으로 분할된다. 또한, 도 18의 신호선 구동 회로는 다른 행의 주사선이 선택되는 경우에도 도 19와 같은 동작을 한다.
또한, 도 19의 타이밍 차트는 J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속되는 경우에 대하여 도시한 것이다.
또한, 도 19의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5703c), 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 도시한 것이다.
또한, 배선(5621_1) 내지 배선(5621_M)에는 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 및 제 3 서브 선택 기간 T3에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간 T1에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj-1에 입력되고, 제 2 서브 선택 기간 T2에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj에 입력되고, 제 3 서브 선택 기간 T3에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj+1에 입력된다. 또한, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 및 제 3 서브 선택 기간 T3에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j+1로 한다.
도 19에 도시하는 바와 같이, 제 1 서브 선택 기간 T1에 있어서, 제 1 박막 트랜지스터(5603a)가 온 상태가 되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 1 박막 트랜지스터(5603a)를 통하여 신호선 Sj-1에 입력된다. 제 2 서브 선택 기간 T2에 있어서, 제 2 박막 트랜지스터(5603b)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 2 박막 트랜지스터(5603b)를 통하여 신호선 Sj에 입력된다. 제 3 서브 선택 기간 T3에 있어서, 제 3 박막 트랜지스터(5603c)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj+1)에 입력된다.
상술한 바와 같이, 도 18의 신호선 구동 회로는 하나의 게이트 선택 기간을 3개로 분할함으로써, 하나의 게이트 선택 기간 중에 하나의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 18의 신호선 구동 회로는 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되는 기판과의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 18의 신호선 구동 회로는 신뢰성, 수율 등을 향상시킬 수 있다.
또한, 도 18에서 도시한 바와 같이, 하나의 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하여, 복수의 서브 선택 기간 각각에 있어서, 어느 하나의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서 하나의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 다만, 하나의 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 하나의 서브 선택 기간이 짧아진다. 따라서, 하나의 게이트 선택 기간은 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 20의 타이밍 차트에 도시한 바와 같이, 하나의 선택 기간을 프리 차지 기간 Tp, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 제 3 서브 선택 기간 T3으로 분할하여도 좋다. 또한, 도 20의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5803c), 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 도시한다. 도 20에 도시한 바와 같이, 프리 차지 기간 Tp에 있어서, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)가 온 상태가 된다. 이때, 배선(5621_J)에 입력되는 프리 차지 전압 Vp가 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여 각각 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 입력된다. 제 1 서브 선택 기간 T1에 있어서 제 1 박막 트랜지스터(5603a)가 온 상태가 되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-1)에 입력된다. 제 2 서브 선택 기간 T2에 있어서 제 2 박막 트랜지스터(5603b)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제 3 서브 선택 기간 T3에 있어서 제 3 박막 트랜지스터(5603c)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj+1)에 입력된다.
상술한 바와 같이, 도 20의 타이밍 차트를 적용한 도 18의 신호선 구동 회로는, 서브 선택 기간 전에 프리 차지 선택 기간을 설정함으로써, 신호선을 프리 차지할 수 있기 때문에, 화소로의 비디오 신호의 기록을 고속으로 행할 수 있다. 또한, 도 20에 있어서, 도 19와 같은 것에 관해서는 공통의 부호를 붙이고, 동일 부분 또는 같은 기능을 갖는 부분의 자세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는 시프트 레지스터, 버퍼를 갖는다. 또한, 경우에 따라서는 레벨 시프터를 가져도 좋다.
주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 온으로 하여야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해서 도 21 및 도 22를 사용하여 설명한다.
도 21에 시프트 레지스터의 회로 구성을 도시한다. 도 21에 도시하는 시프트 레지스터는 복수의 플립플롭(플립플롭(5701_1) 내지 플립플롭(5701_n))으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 21의 시프트 레지스터의 접속 관계에 대해서 설명한다. 도 21의 시프트 레지스터는 i단째의 플립플롭(5701_i)(플립플롭(5701_1) 내지 플립플롭(5701_n) 중 어느 하나)은 도 22에 도시한 제 1 배선(5501)이 제 7 배선(5717_i-1)에 접속되고, 도 22에 도시한 제 2 배선(5502)이 제 7 배선(5717_i+1)에 접속되고, 도 22에 도시한 제 3 배선(5503)이 제 7 배선(5717_i)에 접속되고, 도 22에 도시한 제 6 배선(5506)이 제 5 배선(5715)에 접속된다.
또한, 도 22에 도시한 제 4 배선(5504)이 홀수 단째의 플립플롭에서는 제 2 배선(5712)에 접속되고, 짝수 단째 플립플롭에서는 제 3 배선(5713)에 접속되고, 도 22에 도시한 제 5 배선(5505)이 제 4 배선(5714)에 접속된다.
다만, 1단째의 플립플롭(5701_1)의 도 22에 도시한 제 1 배선(5501)은 제 1 배선(5711)에 접속되고, n단째의 플립플롭(5701_n)의 도 22에 도시한 제 2 배선(5502)은 제 6 배선(5716)에 접속된다.
또한, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을 각각 제 1 전원선, 제 2 전원선이라 불러도 좋다.
다음에, 도 21에 도시한 플립플롭의 자세한 내용에 대하여, 도 22에 도시한다. 도 22에 도시하는 플립플롭은 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577), 및 제 8 박막 트랜지스터(5578)를 갖는다. 또한, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577), 및 제 8 박막 트랜지스터(5578)는 n채널형 박막 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계 값 전압(Vth)을 초과하였을 때 도통 상태가 되는 것으로 한다.
도 22에 있어서, 제 3 박막 트랜지스터(5573)의 게이트 전극은 전원선과 전기적으로 접속된다. 또한, 제 3 박막 트랜지스터(5573)와 제 4 박막 트랜지스터(5574)를 접속시킨 회로(도 22 중 쇄선으로 둘러싼 회로)는 도 14(A)에 도시한 구성에 상당한다고 할 수 있다. 여기서는 모든 박막 트랜지스터는 인핸스먼트형 n채널형 트랜지스터로 하는 예를 제시하지만, 특히 한정되지 않고, 예를 들어, 제 3 박막 트랜지스터(5573)는 디플리션형 n채널형 트랜지스터를 사용하여도 구동 회로를 구동시킬 수도 있다.
다음에, 도 21에 도시한 플립플롭의 접속 구성에 대하여 이하에 제시한다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또한, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극, 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)로 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극, 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또한, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503), 및 제 4 배선(5504)을 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라 불러도 좋다.
또한, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하거나, 복수의 주사선 구동 회로를 배치하는 등 함으로써, 더 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수 행의 주사선을 구동하기 위한 주사선 구동 회로를 한쪽에 배치하고, 홀수 행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대 쪽에 배치함으로써, 프레임 주파수를 높이는 것을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의하여 같은 주사선에 신호를 출력하면, 표시 장치의 대형화에 유리하다.
또한, 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 복수의 주사선 구동 회로를 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도 17(B)에 도시한다.
도 17(B)에 도시한 발광 표시 장치는 기판(5400) 위에 표시 소자를 구비한 복수의 화소를 갖는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 갖는다.
도 17(B)에 도시한 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온/오프의 변환에 따라, 발광 상태 또는 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조의 표시를 행할 수 있다. 면적 계조법은 하나의 화소를 복수의 부(副)화소로 분할하여 각 부화소를 독립적으로 비디오 신호에 따라 구동시킴으로써, 계조 표시를 행하는 구동 방법이다. 또한, 시간 계조법은 화소가 발광하는 기간을 제어함으로써 계조 표시를 행하는 구동 방법이다.
발광 소자는 액정 소자 등과 비교하여 응답 속도가 높기 때문에, 액정 소자보다 시간 계조법에 적합하다. 구체적으로 시간 계조법에 의하여 표시를 행하는 경우, 하나의 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고, 비디오 신호에 따라, 각 서브 프레임 기간에서 화소의 발광 소자를 발광 상태 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 하나의 프레임 기간 중에 화소가 실제로 발광하는 기간의 합계 길이를 비디오 신호에 따라 제어할 수 있기 때문에, 계조를 표시할 수 있다.
또한, 도 17(B)에 도시한 발광 장치에서는, 하나의 화소에 2개의 스위치용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)에서 생성하고, 다른 쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하는 예를 도시하지만, 제 1 주사선에 입력되는 신호와 제 2 주사선에 입력되는 신호의 양쪽 모두를 하나의 주사선 구동 회로에서 생성하도록 하여도 좋다. 또한, 예를 들어, 하나의 화소가 갖는 스위칭용 TFT의 수에 따라, 스위칭 소자의 동작을 제어하기 위하여 사용되는 주사선이 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를 모두 하나의 주사선 구동 회로에서 생성하여도 좋고, 복수의 각 주사선 구동 회로에서 생성하여도 좋다.
또한, 발광 표시 장치에 있어서도, 구동 회로 중 n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다.
또한, 상술한 구동 회로는 액정 표시 장치나 발광 표시 장치에 한정되지 않고, 스위칭 소자와 전기적으로 접속되는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽고, 다른 표시 장치와 비교하여 소비 전력이 낮고, 얇고 가벼운 형상으로 할 수 있는 이점을 갖는다.
전기 영동 디스플레이에는 다양한 형태를 채용할 수 있지만, 양 전하를 갖는 제 1 입자와, 음 전하를 갖는 제 2 입자를 포함하는 복수의 마이크로 캡슐이 용매 또는 용질에 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 모인 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하여, 전계가 없는 경우는 이동하지 않는다. 또한, 제 1 입자의 색깔과 제 2 입자의 색깔은 다른 것(무색을 포함함)으로 한다.
상술한 바와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 고(高)전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는, 액정 표시 장치에는 필요한 편광판이나 대향 기판도 불필요하고, 두께나 무게가 반감된다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히 2개의 전극 사이에 끼워지도록 상기 복수의 마이크로 캡슐을 배치하면 액티브 매트릭스형 표시 장치가 완성되며, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들어, 실시형태 2의 박막 트랜지스터(SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용함)를 사용하여 얻을 수 있는 액티브 매트릭스 기판을 사용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료 중에서 선택된 일종의 재료, 또는, 이들의 복합 재료를 사용하면 좋다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는 반도체 장치로서 발광 표시 장치의 일례를 제시한다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 제시한다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 전자는 유기 EL 소자, 후자는 무기 EL 소자라 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 함유한 층에 주입되어 전류가 흐른다. 그리고 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에, 상술한 바와 같은 발광 소자는 전류 여기형 발광 소자라 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 23은 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시한 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기서는, SiOx를 함유한 산화물 반도체층(대표적으로는, In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 In-Ga-Zn-O계 산화물 반도체층을 사용하는 n채널형 트랜지스터를 하나의 화소에 2개 사용하는 예를 제시한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로 하면 좋다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는, 예를 들어, GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가함으로써 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위하여, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순 방향의 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용함으로써 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온 상태가 되거나 오프 상태가 되는 2개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)를 선형 영역에서 동작시키기 위하여 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 23과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순 방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순 방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순 방향의 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위하여, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 23에 도시한 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 23에 도시한 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대하여 도 24(A) 내지 도 24(C)를 사용하여 설명한다. 여기서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 24(A) 내지 도 24(C)의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 2에서 제시하는 박막 트랜지스터(170)와 같은 방법으로 제작할 수 있고, SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용한 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위하여 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 화소 구성은 어느 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 24(A)를 사용하여 설명한다.
도 24(A)에 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 사출되는 경우의 화소의 단면도를 도시한다. TFT(7001)는 반도체층으로서 산화실리콘을 첨가한 In-Sn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 In-Zn-O계 산화물 반도체를 사용한다. 도 24(A)에서는 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층된다. 음극(7003)은 일 함수가 작고 또 광을 반사하는 도전막이면 각종 재료를 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 24(A)에 도시하는 화소의 경우, 발광 소자(7002)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 24(B)를 사용하여 설명한다. 구동용 TFT(7011)가 n형이며, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측으로 사출되는 경우의 화소의 단면도를 도시한다. TFT(7011)는 반도체층으로서 산화실리콘을 첨가한 In-Zn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 In-Zn-O계 산화물 반도체를 사용한다. 도 24(B)에서는 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순차로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 형성되어도 좋다. 음극(7013)은 도 24(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도(바람직하게는, 5㎚ 내지 30㎚ 정도)로 한다. 예를 들어, 20㎚의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은 도 24(A)와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 24(A)와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어, 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어, 흑색의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 24(B)에 도시하는 화소의 경우, 발광 소자(7012)로부터 방출되는 광은 화살표로 도시하는 바와 같이 음극(7013) 측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대하여 도 24(C)를 사용하여 설명한다. 도 24(C)에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층된다. TFT(7021)는 반도체층으로서 산화실리콘을 첨가한 In-Zn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 Zn-O계 산화물 반도체를 사용한다. 음극(7023)은 도 24(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도로 한다. 예를 들어, 20㎚의 막 두께를 갖는 Al을 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은 도 24(A)와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은 도 24(A)와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과 발광층(7024)과 양극(7025)이 중첩된 부분이 발광 소자(7022)에 상당한다. 도 24(C)에 도시하는 화소의 경우, 발광 소자(7022)로부터 방출되는 광은 화살표로 도시한 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 기술하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 제시하였지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이어도 좋다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여 도 25(A) 및 도 25(B)를 사용하여 설명한다. 도 25(A)는 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제 2 기판과의 사이에 씰재로 밀봉한 패널의 상면도이고, 도 25(B)는 도 25(A)의 선 H-I의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉된다. 상술한 바와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 복수의 박막 트랜지스터를 갖고, 도 25(B)에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는 산화실리콘을 첨가한 In-Zn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 In-Zn-O계 산화물 반도체를 사용한다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 제시한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기폴리실록산을 사용하여 형성한다. 특히, 감광성을 갖는 재료를 사용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 송신되는 각종 신호 및 인가되는 각종 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4515)이 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판(4506)은 투광성을 가져야 한다. 이 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름, 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재(4507)로서 질소를 사용한다.
또한, 필요에 따라 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(l/4 파장판, l/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산하여 반사를 절감할 수 있는 안티-글레어(anti-glare) 처리를 행할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 그 일부분, 또는 주사선 구동 회로만, 또는 그 일부분만을 별도 형성하여 실장하여도 좋고, 본 실시형태는 도 25(A) 및 도 25(B)의 구성에 한정되지 않는다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재하는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용한 박막 트랜지스터를 제작하여, 상기 박막 트랜지스터를 구동 회로 및 화소부에 사용하여 표시 기능을 갖는 액정 표시 장치를 제작할 수 있다. 또한, 박막 트랜지스터를 사용한 구동 회로의 일부분 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
액정 표시 장치는 표시 소자로서 액정 소자(액정 표시 소자라고도 함)를 포함한다.
또한, 액정 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함한 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 형성한 후이며 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중의 액정 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 액정 표시 장치에 포함하는 것으로 한다.
액정 표시 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여 도 26(A1), 도 26(A2), 도 26(B)를 사용하여 설명한다. 도 26(A1) 및 도 26(A2)는 액정 소자(4013)를 제 1 기판(4001)과 제 2 기판(4006) 사이에 씰재(4005)로 밀봉한 패널의 상면도이고, 도 26(B)는 도 26(A1) 및 도 26(A2)의 선 M-N의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 형성된다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여 액정층(4008)과 함께 밀봉된다. 본 실시형태에 있어서, 액정층(4008)은 특히 한정되지 않지만, 블루상(Blue Phase)을 나타내는 액정 재료를 사용한다. 블루상을 나타내는 액정 재료는 전압이 인가되지 않은 상태로부터 전압이 인가된 상태가 될 때, 응답 속도가 1msec 이하로 짧고, 고속 응답이 가능하다. 블루상을 나타내는 액정 재료로서 액정 및 키랄(chiral)제를 포함한다. 키랄제는 액정을 나선 구조가 되도록 배향시켜 블루상을 발현하기 위하여 사용된다. 예를 들어, 5wt% 이상의 키랄제를 혼합시킨 액정 재료를 액정층에 사용하면 좋다. 액정은 서모트로픽 액정, 저분자 액정, 고분자 액정, 강유전성 액정, 반강유전성 액정 등을 사용한다.
또한, 도 26(A1)은 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸인 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다. 또한, 도 26(A2)는 신호선 구동 회로의 일부분을 제 1 기판(4001) 위에 형성하는 예이고, 제 1 기판(4001) 위에 신호선 구동 회로(4003b)가 형성되며, 또 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003a)가 실장된다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 26(A1)은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 26(A2)는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 갖고, 도 26(B)에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다. 박막 트랜지스터(4010, 4011)는 SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용한 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 제 1 기판(4001) 위에 화소 전극층(4030) 및 공통 전극층(4031)이 형성되고, 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 액정 소자(4013)는 화소 전극층(4030), 공통 전극층(4031), 및 액정층(4008)을 포함한다. 본 실시형태는 기판에 대략 평행(즉 수평 방향)한 전계를 생기게 하여 기판과 평행한 면 내에서 액정 분자를 움직여 계조를 제어하는 방식을 사용한다. 이러한 방식으로서 IPS(In Plane Switching) 모드에 사용하는 전극 구성이나, FFS(Fringe Field Switching) 모드에 사용하는 전극 구성을 적용할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006) 외측에는 각각 편광판(4032, 4033)이 형성된다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는, 투광성을 갖는 유리, 플라스틱 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻을 수 있는 기둥 형상 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 형성된다. 또한, 구(球) 형상 스페이서를 사용하여도 좋다.
도 26(A1), 도 26(A2), 도 26(B)의 액정 표시 장치는 기판의 외측(시인측)에 편광판을 형성하는 예를 제시하지만, 편광판은 기판의 내측에 형성하여도 좋다. 편광판의 재료나 제작 공정에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광층을 형성하여도 좋다.
층간막인 절연층(4021)은 투광성 수지층이다. 또한, 층간막인 절연층(4021)의 일부분을 차광층(4012)으로 한다. 차광층(4012)은 박막 트랜지스터(4010, 4011)를 덮는다. 도 26(A1), 도 26(A2), 도 26(B)에 있어서는, 박막 트랜지스터(4010, 4011) 상방을 덮도록 차광층(4034)이 제 2 기판(4006) 측에 형성된다. 차광층(4012), 및 차광층(4034)을 형성함으로써 콘트라스트 향상이나 박막 트랜지스터의 안정화의 효과를 더 높일 수 있다.
차광층(4034)을 형성하면, 박막 트랜지스터의 반도체층에 입사하는 광 강도를 감쇄시킬 수 있어, 산화물 반도체의 광 감도로 인한 박막 트랜지스터의 전기 특성의 변동을 방지하여 안정화하는 효과를 얻을 수 있다.
박막 트랜지스터의 보호막으로서 기능하는 절연층(4020)으로 덮는 구성으로 하여도 좋지만, 특히 한정되지 않는다.
또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하는 것이고, 치밀한 막인 것이 바람직하다. 보호막은 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층 또는 적층으로 형성하면 좋다.
또한, 평탄화 절연막으로서 투광성의 절연층을 더 형성하는 경우, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 절연층을 형성하여도 좋다.
적층하는 절연층의 형성 방법은 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에 반도체층의 어닐링(200℃ 내지 400℃)을 행하여도 좋다. 절연층의 소성 공정과 반도체층의 어닐링을 겸함으로써, 효율 좋게 액정 표시 장치를 제작할 수 있다.
화소 전극층(4030), 공통 전극층(4031)은 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 공통 전극층(4031)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함한 도전성 조성물을 사용하여 형성할 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 송신되는 각종 신호 및 인가되는 각종 전위는 FPC(4018)로부터 공급된다.
또한, 박막 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여 구동 회로 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체를 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
도 26(A1), 도 26(A2), 도 26(B)에서는 접속 단자 전극(4015)이 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속된다.
도 26(A1), 도 26(A2), 도 26(B)에서도, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도로 형성하여 실장하여도 좋다.
도 27은 액정 표시 장치의 단면 구조의 일례이고, 소자 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함한 소자층(2603), 액정층(2604)이 형성된다.
컬러 표시를 행하는 경우, 백 라이트부에 복수 종류의 발광색을 사출하는 발광 다이오드를 배치한다. RGB 방식의 경우는 적색 발광 다이오드(2910R), 녹색 발광 다이오드(2910G), 청색 발광 다이오드(2910B)를 액정 표시 장치의 표시 에어리어(area)를 복수로 분할한 분할 영역에 각각 배치한다.
대향 기판(2601) 외측에 편광판(2606)이 형성되고, 소자 기판(2600) 외측에 편광판(2607), 및 광학 시트(2613)가 설치된다. 광원은 적색 발광 다이오드(2910R), 녹색 발광 다이오드(2910G), 청색 발광 다이오드(2910B)와 반사판(2611)에 의하여 구성되고, 회로 기판(2612)에 형성된 LED 제어 화로(2912)는 플렉시블 배선 기판(2609)에 의하여 소자 기판(2600)의 배선 회로부(2608)와 접속되고, 또한, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장된다.
본 실시형태는 이 LED 제어 회로(2912)에 의하여 개별로 LED를 발광시킴으로써 필드 시퀀셜 방식의 액정 표시 장치로 하는 예를 제시하지만, 특히 한정되지 않고, 백 라이트의 광원으로서 냉음극관 또는 백색 LED를 사용하여 컬러 필터를 형성하여도 좋다.
또한, 본 실시형태에서는 IPS 모드에 사용하는 전극 구성의 예를 제시하지만, 특히 한정되지 않고, TN(Twisted Nematic) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는 반도체 장치로서 전자 페이퍼의 일례를 제시한다.
도 28(A)는 액티브 매트릭스형의 전자 페이퍼를 도시한 단면도이다. 반도체 장치에 사용되는 표시부에 배치되는 박막 트랜지스터(581)로서는 실시형태 2에 제시하는 SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용하는 박막 트랜지스터와 같은 방법으로 제작할 수 있다.
도 28(A)의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시하는 방법이다.
기판(580)과 기판(596) 사이에 밀봉되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층이 제 1 전극층(587)과 절연층(583, 584, 585)에 형성된 개구에서 접하고 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 28(A) 참조). 본 실시형태에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부에 있어서, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 밀봉한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 형성되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의하여 전장(電場)이 주어지면, 흰 미립자와 검은 미립자가 반대 방향으로 이동함으로써 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라 불린다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에 보조 라이트가 불필요하고, 또한 소비 전력이 작고, 어두컴컴한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상(像)을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도 표시된 상을 보존해 둘 수 있다.
실시형태 2에 제시한 공정에 의하여, SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용하는 박막 트랜지스터를 제작함으로써, 반도체 장치로서 제조 비용이 저감된 전자 페이퍼를 제작할 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 28(B)에 도시한다.
도 28(B)는 전자 서적(2700)의 일례를 도시한 것이다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체가 되고, 상기 축부(2711)를 축으로 하여 개폐 동작할 수 있다. 이러한 구성을 가짐으로써, 종이로 이루어진 서적과 같이 동작시킬 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 28(B)에서는 표시부(2705))에 문장을 표시하고, 왼쪽의 표시부(도 28(B)에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 28(B)에는 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다.
본 실시형태는 다른 실시형태에 기재하는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 12)
SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 함유시킨 산화물 반도체를 사용한 박막 트랜지스터를 포함하는 반도체 장치는 다양한 전자기기(유기기(遊技機)도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 29(A)는 텔레비전 장치(9601)의 일례를 도시한 것이다. 텔레비전 장치(9601)는 케이스에 표시부(9603)가 내장된다. 표시부(9603)에 영상을 표시할 수 있다. 또한, 여기서는 벽(9600)에 고정하여 케이스의 뒤쪽을 지지한 구성을 도시한다.
텔레비전 장치(9601)는 케이스에 구비된 조작 스위치나, 별체의 리모트 컨트롤러(9610)를 사용하여 조작할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)로 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9601)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기로 일반의 텔레비전 방송을 수신할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 29(B)는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐 가능하도록 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 29(B)에 도시한 휴대형 유기기는, 그 외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(9889)) 등을 포함한다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이라면 좋고, 그 외에 부속 설비가 적절히 형성된 구성으로 할 수 있다. 도 29(B)에 도시한 휴대형 유기기는 기록 매체에 기록되는 프로그램 또는 데이트를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신하여 정보를 공유하는 기능을 갖는다. 또한, 도 29(B)에 도시한 휴대형 유기기가 갖는 기능은 이것에 한정되지 않고, 각종 기능을 가질 수 있다.
도 30(A)는 휴대 전화기(1000)의 일례를 도시한 것이다. 휴대 전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 30(A)에 도시하는 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 메일을 작성하는 조작은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면에는 주로 3가지 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이고, 제 2 모드는 문자 등의 정보 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2가지 모드가 혼합된 표시 + 입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우는, 표시부(1002)를 문자 입력이 주된 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키 보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 형성함으로써, 휴대 전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)를 터치함으로써, 또는 케이스(1001)의 조작 버튼(1003)을 조작함으로써 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터인 경우는 표시 모드, 텍스트 데이터인 경우는 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서에 의하여 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)를 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 30(B)도 휴대 전화기의 일례이다. 도 30(B)의 휴대 전화기는 케이스(9411)에 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 갖고, 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표로 표시된 2방향으로 탈착할 수 있다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축들을 장착할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축들을 장착할 수도 있다. 또한, 표시 기능만이 필요한 경우, 통신 장치(9400)로부터 표시 장치(9410)를 분리하고, 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의하여 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전할 수 있는 배터리를 갖는다.
본 실시형태는 다른 실시형태에 기재하는 구성과 적절히 조합하여 실시할 수 있다.
100: 기판 101: 게이트 전극층
102: 게이트 절연층 103: SiOx를 함유한 산화물 반도체층
104a: 소스 영역 또는 드레인 영역
104b: 소스 영역 또는 드레인 영역
105a: 소스 전극층 및 드레인 전극층
105b: 소스 전극층 및 드레인 전극층
106: 보호 절연층 160: 박막 트랜지스터

Claims (20)

  1. 반도체 장치에 있어서,
    절연 표면 위의 게이트 전극;
    상기 절연 표면 위에 있고, SiOx를 포함하는 산화물 반도체층;
    상기 게이트 전극과 상기 SiOx를 포함하는 산화물 반도체층 사이의 절연층;
    소스 영역을 통해 상기 SiOx를 포함하는 산화물 반도체층에 전기적으로 접속된 소스 전극; 및
    드레인 영역을 통해 상기 SiOx를 포함하는 산화물 반도체층에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 각각은, In-Ga-Zn-O-N계 재료, Ga-Zn-O-N계 재료, Zn-O-N계 재료, 및 Sn-Zn-O-N계 재료로 이루어진 그룹으로부터 선택되는 산질화물 재료를 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 SiOx를 포함하지 않는, 반도체 장치.
  2. 반도체 장치에 있어서,
    게이트 전극;
    상기 게이트 전극에 인접한 산화물 반도체층;
    상기 게이트 전극과 상기 산화물 반도체층 사이의 절연층;
    소스 영역을 통해 상기 산화물 반도체층에 전기적으로 접속된 소스 전극; 및
    드레인 영역을 통해 상기 산화물 반도체층에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 각각은, In-Ga-Zn-O-N계 재료, Ga-Zn-O-N계 재료, Zn-O-N계 재료, 및 Sn-Zn-O-N계 재료로 이루어진 그룹으로부터 선택되는 산질화물 재료를 포함하고,
    상기 산화물 반도체층은 실리콘을 포함하는 부분을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 실리콘을 포함하지 않는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 주석을 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 아연을 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 SiO2를 0.1wt% 이상 20wt% 이하 함유하는 산화물 반도체 타깃을 사용하는 스퍼터링법에 의하여 형성되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    게이트 전극;
    상기 게이트 전극에 인접한 산화물 반도체층;
    상기 게이트 전극과 상기 산화물 반도체층 사이의 절연층;
    소스 영역을 통해 상기 산화물 반도체층에 전기적으로 접속된 소스 전극; 및
    드레인 영역을 통해 상기 산화물 반도체층에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 소스 영역 및 상기 드레인 영역 각각은, In-Ga-Zn-O-N계 재료, Ga-Zn-O-N계 재료, Zn-O-N계 재료, 및 Sn-Zn-O-N계 재료로 이루어진 그룹으로부터 선택되는 산질화물 재료를 포함하고,
    상기 산화물 반도체층은 실리콘을 포함하는 부분을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 실리콘을 포함하지 않고,
    상기 게이트 전극은 구리를 포함하는 제 1 층과, 구리보다 높은 내열성을 가지는 도전성 재료를 포함하는 제 2 층의 적층을 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 도전성 재료는 티타늄, 몰리브덴, 및 텅스텐으로 이루어지는 그룹으로부터 선택되는, 반도체 장치.
  8. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 인듐을 포함하는, 반도체 장치.
  9. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 상기 게이트 전극과 중첩하는 채널 영역을 포함하는, 반도체 장치.
  10. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층 전체가 상기 게이트 전극과 중첩하는, 반도체 장치.
  11. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn계 산화물 반도체를 포함하는, 반도체 장치.
  12. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 각각은 티타늄을 포함하는, 반도체 장치.
  13. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 각각은 텅스텐 및 탄탈 중 하나를 포함하는, 반도체 장치.
  14. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 산화물 반도체층 아래에 제공되는, 반도체 장치.
  15. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 절연층을 형성하는 단계;
    SiO2를 0.1wt% 이상 20wt% 이하 함유하는 제 1 산화물 반도체 타깃을 사용하는 스퍼터링법에 의하여, 상기 절연층 위에 SiOx를 포함하는 산화물 반도체층을 형성하는 단계;
    질소를 함유한 분위기하에서 제 2 산화물 반도체 타깃을 사용하는 스퍼터링법에 의하여, 상기 SiOx를 포함하는 산화물 반도체층 위에 산질화물층을 형성하는 단계;
    상기 산질화물층 상에 도전층을 형성하는 단계; 및
    상기 산질화물층과 상기 도전층을 에칭함으로써, 소스 영역, 드레인 영역, 소스 전극, 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 SiOx를 포함하지 않는, 반도체 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 에칭에 의해, 상기 SiOx를 포함하는 산화물 반도체층은 부분적으로 에칭되는, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 SiOx를 포함하는 산화물 반도체층은 In-Ga-Zn계 산화물 반도체를 포함하는, 반도체 장치의 제작 방법.
  18. 반도체 장치의 제작 방법에 있어서,
    SiO2를 0.1wt% 이상 20wt% 이하 함유하는 제 1 산화물 반도체 타깃을 사용하는 스퍼터링법에 의하여, 절연 표면 위에 SiOx를 포함하는 산화물 반도체층을 형성하는 단계;
    질소를 함유한 분위기하에서 제 2 산화물 반도체 타깃을 사용하는 스퍼터링법에 의하여, SiOx를 포함하지 않는 산질화물층을 각각 포함하는 소스 영역 및 드레인 영역을 상기 산화물 반도체층 위에 형성하는 단계;
    상기 소스 영역 및 상기 드레인 영역 상에 각각 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극을 덮는 절연층을 형성하는 단계; 및
    상기 절연층 위에 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  19. 제 18 항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn계 산화물 반도체를 포함하는, 반도체 장치의 제작 방법.


  20. 삭제
KR1020100001707A 2009-01-23 2010-01-08 반도체 장치 및 그 제작 방법 KR101680849B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-013532 2009-01-23
JP2009013532 2009-01-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020150001410A Division KR20150018611A (ko) 2009-01-23 2015-01-06 반도체 장치 및 그 제작 방법

Publications (2)

Publication Number Publication Date
KR20100086938A KR20100086938A (ko) 2010-08-02
KR101680849B1 true KR101680849B1 (ko) 2016-11-29

Family

ID=42353436

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020100001707A KR101680849B1 (ko) 2009-01-23 2010-01-08 반도체 장치 및 그 제작 방법
KR1020150001410A KR20150018611A (ko) 2009-01-23 2015-01-06 반도체 장치 및 그 제작 방법
KR1020160120879A KR101777843B1 (ko) 2009-01-23 2016-09-21 반도체 장치 및 그 제작 방법

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020150001410A KR20150018611A (ko) 2009-01-23 2015-01-06 반도체 장치 및 그 제작 방법
KR1020160120879A KR101777843B1 (ko) 2009-01-23 2016-09-21 반도체 장치 및 그 제작 방법

Country Status (5)

Country Link
US (3) US8492756B2 (ko)
JP (2) JP5550356B2 (ko)
KR (3) KR101680849B1 (ko)
CN (1) CN101789451B (ko)
TW (1) TWI489633B (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI496295B (zh) 2008-10-31 2015-08-11 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR102480055B1 (ko) 2010-02-26 2022-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
JP2012256012A (ja) * 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
WO2012053374A1 (en) * 2010-10-20 2012-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
US8803143B2 (en) * 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI535014B (zh) 2010-11-11 2016-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8894825B2 (en) 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
US8883556B2 (en) * 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI492368B (zh) 2011-01-14 2015-07-11 Semiconductor Energy Lab 半導體記憶裝置
JP5719610B2 (ja) * 2011-01-21 2015-05-20 三菱電機株式会社 薄膜トランジスタ、及びアクティブマトリクス基板
TWI564890B (zh) * 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP5743064B2 (ja) * 2011-02-17 2015-07-01 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよびその製造方法、並びに表示装置
CN103477441B (zh) * 2011-04-18 2016-05-18 夏普株式会社 薄膜晶体管、显示面板和薄膜晶体管的制造方法
TWI451176B (zh) * 2011-05-23 2014-09-01 Au Optronics Corp 液晶顯示器及用來對液晶顯示器的像素充放電的方法
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
DE112012004061B4 (de) 2011-09-29 2024-06-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
DE112012004076T5 (de) 2011-09-29 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US8637864B2 (en) * 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2013054933A1 (en) 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130046357A (ko) * 2011-10-27 2013-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6082562B2 (ja) * 2011-10-27 2017-02-15 株式会社半導体エネルギー研究所 半導体装置
US9057126B2 (en) * 2011-11-29 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing sputtering target and method for manufacturing semiconductor device
CN104272463B (zh) * 2012-05-09 2017-08-15 株式会社神户制钢所 薄膜晶体管和显示装置
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI478354B (zh) * 2012-07-25 2015-03-21 Innocom Tech Shenzhen Co Ltd 薄膜電晶體基板及具備薄膜電晶體基板之顯示裝置
TWI489191B (zh) * 2012-09-20 2015-06-21 Au Optronics Corp 畫素結構及薄膜電晶體
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103021942B (zh) 2012-12-14 2015-08-12 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103500764B (zh) * 2013-10-21 2016-03-30 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示器
KR20170003674A (ko) * 2014-05-27 2017-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9865725B2 (en) * 2015-04-14 2018-01-09 Hrl Laboratories, Llc III-nitride transistor with trench gate
WO2017071661A1 (zh) * 2015-10-29 2017-05-04 陆磊 一种薄膜晶体管及制造方法和显示器面板
CN105448247A (zh) * 2016-01-04 2016-03-30 京东方科技集团股份有限公司 调制背光源的方法及装置、灯条、背光模组、显示装置
JP6802653B2 (ja) * 2016-07-15 2020-12-16 株式会社ジャパンディスプレイ 表示装置
JP6581057B2 (ja) * 2016-09-14 2019-09-25 株式会社東芝 半導体装置、半導体記憶装置及び固体撮像装置
CN106298546A (zh) * 2016-10-31 2017-01-04 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法、阵列基板及显示面板
CN106784014A (zh) * 2016-12-23 2017-05-31 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板、显示装置
US20200219423A1 (en) * 2017-09-27 2020-07-09 Sharp Kabushiki Kaisha Flexible display device and method of manufacturing flexible display device
JP2019075928A (ja) * 2017-10-18 2019-05-16 シャープ株式会社 太陽電池モジュールおよび太陽光発電システム
CN107768307A (zh) * 2017-11-21 2018-03-06 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
KR102092086B1 (ko) 2018-04-27 2020-03-23 이석재 에어 블라스트 머신
KR102184626B1 (ko) 2018-07-16 2020-11-30 이석재 블라스트머신 주행장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007150158A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3767434A (en) * 1971-04-08 1973-10-23 Owens Illinois Inc METHOD OF PREPARING P{11 O{11 {13 SiO{11 {11 PRODUCTS
EP0072603B1 (en) * 1978-06-14 1986-10-01 Fujitsu Limited Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4716693A (en) 1985-04-22 1988-01-05 Click Systems Limited Structure having a movable panel
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6485807B1 (en) 1997-02-13 2002-11-26 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects, and methods of preparing the same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6303503B1 (en) * 1999-10-13 2001-10-16 National Semiconductor Corporation Process for the formation of cobalt salicide layers employing a sputter etch surface preparation step
WO2002016679A1 (fr) * 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003026019A1 (fr) * 2001-09-12 2003-03-27 Nec Corporation Dispositif a semi-conducteurs et procede de production correspondant
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7291967B2 (en) 2003-08-29 2007-11-06 Semiconductor Energy Laboratory Co., Ltd. Light emitting element including a barrier layer and a manufacturing method thereof
TWI221341B (en) 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7648861B2 (en) * 2004-08-03 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device including separately forming a second semiconductor film containing an impurity element over the first semiconductor region
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) * 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP2453480A2 (en) * 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
JP2008235871A (ja) 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR100987840B1 (ko) * 2007-04-25 2010-10-13 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
KR100982395B1 (ko) 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5393058B2 (ja) * 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5430248B2 (ja) * 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
TWI577027B (zh) * 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) * 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
JP5538797B2 (ja) * 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8174021B2 (en) * 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007150158A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法

Also Published As

Publication number Publication date
US20100187523A1 (en) 2010-07-29
US20130285052A1 (en) 2013-10-31
CN101789451B (zh) 2014-04-30
TWI489633B (zh) 2015-06-21
JP5550356B2 (ja) 2014-07-16
JP2014199930A (ja) 2014-10-23
JP5816331B2 (ja) 2015-11-18
JP2010192881A (ja) 2010-09-02
US20140319520A1 (en) 2014-10-30
US9040985B2 (en) 2015-05-26
KR20150018611A (ko) 2015-02-23
KR101777843B1 (ko) 2017-09-12
TW201044592A (en) 2010-12-16
US8785929B2 (en) 2014-07-22
KR20160114554A (ko) 2016-10-05
KR20100086938A (ko) 2010-08-02
CN101789451A (zh) 2010-07-28
US8492756B2 (en) 2013-07-23

Similar Documents

Publication Publication Date Title
KR101777843B1 (ko) 반도체 장치 및 그 제작 방법
JP6879653B2 (ja) 半導体装置
KR102346526B1 (ko) 반도체 장치 및 그 제작 방법
KR101695149B1 (ko) 반도체 장치 및 그 제작 방법
KR101648927B1 (ko) 반도체 장치 및 그 제작 방법
KR20160127702A (ko) 반도체 장치 및 그 제작 방법

Legal Events

Date Code Title Description
AMND Amendment
A107 Divisional application of patent
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant