KR101644145B1 - 고밀도 하이퍼 io 디지털 보유를 위한 장치 및 방법 - Google Patents

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브라이언 엠. 이그노미레로
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Abstract

원시 데이터를 인코딩 및 디코딩하기 위한 시스템 및 방법. 인코딩하기 위한 방법은 코딩되지 않은 데이터의 블록을 수신하는 단계, 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하는 단계, 복수의 데이터 벡터의 각각을 비트 마커에 매핑하는 단계, 및 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 비트 마커를 저장하는 단계를 포함한다. 인코딩은 코딩되지 않은 데이터의 블록을 디폴트 데이터 및 비-디폴트 데이터로 분해하는 단계, 및 비-디폴트 데이터만을 매핑하는 단계를 더 포함한다. 일부 실시예에 있어서, 비트 마커는 시드 값 및 복제 규칙, 또는 프랙탈 방식 패턴을 포함할 수 있다.

Description

고밀도 하이퍼 IO 디지털 보유를 위한 장치 및 방법{METHOD AND APPARATUS FOR DENSE HYPER IO DIGITAL RETENTION}
관련 출원에 대한 상호-참조
본 출원은 2015년 4월 15일자로 출원된 미국 가특허출원 제62/148,160호의 이익을 주장하며, 그 전체 내용은 참고로 그의 전문이 본 명세서에 편입된다.
1980년대 초에, 신생 컴퓨터 산업은 수학자이자 물리학자인 존 폰 노이만(John Von Neumann)의 분산 이론 컴퓨팅 모델을 편입하였다. 폰 노이만의 이론은 그의 시대를 앞선 방법이었고 퍼스널 컴퓨팅 시대가 현실이 되기 전에 오래 생각되었다. 폰 노이만 모델은 많은 더 작은 컴퓨터가 단일 중앙집중형 값비싼 컴퓨터(예를 들어, 메인프레임)보다 더 높은 컴퓨터 능력을 스케일링 및 산출할 수 있다는 관념을 가능하게 하였다. 디지털 시대가 시작됨에 따라, 퍼스널 컴퓨터는 강력하게 되었을 뿐만 아니라 성장하여 가정 및 사무실에 있게 되어, 애플리케이션의 유용성을 가져왔다. 시간의 흐름에 따라, 퍼스널 컴퓨터(PC)는 단지 데스크톱 디바이스인 것보다 더 커져 데이터 센터로 확장되고 서버로 모핑되었다. 존 폰 노이만이 45년 이전에 이론화한 주지의 분산형 컴퓨팅 모델 및 클라이언트-서버 마켓으로 변환된 데이터 센터 내 서버는 현실이 되었다.
수십년 동안, PC, 랩톱 및 서버는 프로세싱 능력(CPU), 제한된 메모리(예를 들어, 램(RAM)) 및 저장 매체용 하드 디스크(HDA) 디바이스에 대해 RISC, 파워PC(PowerPC), ARM(등록상표) 및 x86 아키텍처를 사용한다고 알려져 왔다. 디지털 시대가 계속 확장됨에 따라서, 컴퓨터가 생성한 컨텐트는 계속 더 풍부해지고, 밀도가 더 커졌고 컴퓨터 프로세싱 능력(CPU), RAM 용량 및 하드 드라이브 밀도에서 해마다의 혁신 및 업그레이드를 몰아갔다. 이러한 접근법에는 계속 수개의 손해가 있다; (1) 모든 컴포넌트가 밀도를 얻으면서 성능을 얻고 있는 것은 아니다[무어의 법칙(Moore's Law)]; (2) 이들 구성요소의 I/O 인터페이스가 동일한 속도가 아니어서, I/O 병목을 생성한다[크라이더의 법칙(Kryder's Law)].
컴퓨터 산업에서의 주지의 업그레이드 기술은 머신으로부터 더 많은 성능을 얻어내기 위해 컴퓨터 메모리(RAM)를 업그레이드하는 것이었다. 반대로, 메모리(RAM) 용량은 수개의 핵심 인자, CPU 프로세서, 실리콘의 나노미터 밀도 한계, 및 전력 소산에 의해 제한되어 왔다. 오늘날의 표준에 의해, 이용가능한 가장 큰 메모리 모듈은 용량이 단지 128GB일 뿐인데 가장 큰 컴퓨터 하드 드라이브가 용량이 6TB인 것과는 대조적이다. 이러한 예에 있어서, 하드 드라이브는 메모리 모듈보다 93.75X 더 크다; 이것은 밀도 문제이다. 대조적으로, 메모리 모듈(즉, RAM)에 대한 최대 입/출력(I/O) 전송 속도는 현재 초당 56.7GB이고, 직렬 배속 SCSI(SAS-II) 인터페이스에 대한 최대 I/O 전송 속도는 현재 초당 750MB이다. 그리하여, 메모리 모듈은 오늘날의 SAS-II 하드 드라이브보다 76.8X 더 고속이다.
가벼운 컴퓨팅 부하 하에서는, 이러한 밀도 대 성능 불균형 또는 싸움을 알아차리지 못하였을 수 있다. 그렇지만, 심한 컴퓨팅 부하 하에서는, 이러한 심각한 밀도 대 성능 불균형을 등화하고 있지 않고 I/O 병목이 불가피하게 일어날 것이다. 이것들은 결국에는 컴퓨팅 연산 전체의 속도를 하드 드라이브의 속도로 늦출 것이다. 이것을 회피하려는 무익한 시도는 그 문제의 시스템을 더 많이 부가하고 더 많은 프로세서 코어에 걸쳐 애플리케이션을 더 분산시키도록 애플리케이션을 재기록하는 것이다.
이러한 본질적 문제에 대한 답은 더 많은 메모리(RAM)를 부가하고 병목을 경감하도록 애플리케이션 알고리즘을 기록하는 것이다.
그럼에도 불구하고, 다음 도전과제는 비용을 구체화한다. 메모리(RAM)는 일반적으로는 RAM 모듈의 밀도에 의존하여 매우 비쌀 수 있다. RAM이 얼마나 비싼가의 현실 세계 예는 현재 이용가능한 가장 큰 이용가능한 메모리 모듈이 64GB라는 것이다. 단일 64GB RAM 모듈은 현재 모듈당 약 $1,000.00 USD로 판매된다. 평균 x86 서버 마더보드는 현재 약 $700.00 USD로 판매되고 16개 또는 24개까지의 RAM 모듈을 사용할 수 있다. 저렴한 x86 마더보드에 16개의 모듈을 완전 실장함으로써 현재 약 $16,000.00 USD의 비용이 들 것이다; 이것은 저렴한 마더보드보다 RAM 비용이 약 20배 더 들게 하고 단지 1TB의 RAM을 내놓을 뿐일 것이다.
무결점 세계에서, 컴퓨터는 메모리(RAM)와 고속 프로세서만을 필요로 할 것이다. 밀도 및 비용의 도전과제가 존재하지 않았으면, 그때는 저장 디바이스 없는 컴퓨터가 가능하였을 것이다. 장애물은 메모리 모듈(RAM)이 어떻게 기능하는가가 된다. 모든 메모리 모듈은 오늘날 휘발성 기술이라고 생각되는데, 컴퓨터 시스템의 전원을 끌 때, 메모리는 전력을 상실하고 메모리가 소거되게 됨을 의미한다. 오늘날의 저장 디바이스 매체는 이러한 문제를 갖지 않는다 - 전원이 제거될 때, 저장 디바이스 매체는 그것들에 기록되었던 정보를 보유하고 있다. 밀도, 성능, 비용 및 휘발성이라는 인자 전부를 조합할 때, CPU 및 RAM만을 갖는 컴퓨터의 현실은 달성불가능하였음을 곧 추론할 수 있다.
필요로 되는 것은 위에서 설명된 관용적 기술의 결함을 극복하기 위한 개선된 컴퓨팅 시스템이다.
본 발명에 따른 실시예는, 관용적 회전 하드 드라이브와 같은 자기 저장 디바이스에 대한 필요성 없이, CPU 및 RAM에 의존하는 저렴한 컴퓨터 컴퓨팅 및 저장 장치를 제공한다. 실시예는 컴퓨팅 및 저장을 둘러싼 상기 장애물을 너머 비약적 발전을 제공하는 컴퓨팅 및 저장 장치 및 시스템을 제공한다. 본 발명에 따른 실시예는 오늘날 존재하는 어느 x86 및 고성능 컴퓨터보다도 76.8X 더 고속인 57.6GB 일정 I/O 레벨을 가질 수 있는 컴퓨터를 가능하게 한다.
본 발명에 따른 실시예는 원시 데이터를 인코딩 및 디코딩하기 위한 시스템 및 방법을 제공한다. 인코딩하기 위한 방법은 코딩되지 않은 데이터의 블록을 수신하는 단계, 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하는 단계, 복수의 데이터 벡터의 각각을 비트 마커에 매핑하는 단계, 및 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 비트 마커를 저장하는 단계를 포함한다. 디코딩하기 위한 방법은 메모리로부터 복수의 비트 마커를 검색하는 단계, 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하는 단계, 복합 코딩되지 않은 데이터 블록을 산출하도록 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하는 단계, 및 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하는 단계를 포함한다.
상기의 것은 본 발명의 일부 태양의 이해를 제공하기 위한 그 개시의 실시예의 단순화된 개요이다. 이 개요는 본 발명 및 그 다양한 실시예의 광범위한 개관도 총망라한 개관도 아니다. 그것은 본 발명의 핵심 또는 중대 구성요소를 식별시키려는 것도 아니고 본 발명의 범위를 상술하려는 것도 아니며, 본 발명의 선택된 개념을 아래에 제시되는 더 상세한 설명으로의 도입으로서 단순화된 형태로 제시하려는 것이다. 인식될 바와 같이, 위에서 제시되거나 또는 아래에서 상세히 설명되는 특징 중 하나 이상을, 단독으로 또는 조합하여, 이용하여 본 발명의 다른 실시예가 가능하다.
본 발명의 상기 및 더 추가적 특징 및 이점은, 특히 다양한 도면에서 유사한 참조 숫자가 유사한 컴포넌트를 지명하도록 이용되는 수반 도면과 함께 취해질 때, 그 실시예의 이하의 상세한 설명을 고려하여 분명하게 될 것이다.
도 1은 당업계에 알려져 있는 바와 같은 퍼스널 컴퓨터(PC) 시스템의 기능적 블록 선도의 예시도;
도 2는 본 발명의 일 실시예에 따른 PC 시스템의 기능적 블록 선도의 예시도;
도 3a는 본 발명의 일 실시예에 따라 데이터를 인코딩하기 위한 방법의 예시도; 및
도 3b는 본 발명의 일 실시예에 따라 데이터를 디코딩하기 위한 방법의 예시도.
여기에서 사용되는 제목은 단지 편성 목적일 뿐이고 청구범위 또는 설명의 범위를 제한하도록 사용됨을 의미하지는 않는다. 본 출원의 곳곳에서 사용될 때, 단어 "할 수 있다"는 의무적 의미(즉, 필수를 의미)보다는 허용적 의미(즉, 잠재성을 가짐을 의미)로 사용된다. 유사하게, 단어 "포함한다" 및 그 활용형은 포함하지만 국한되지는 않음을 의미한다. 이해를 용이하게 하기 위하여, 도면에 공통인 유사한 구성요소를 지명하도록, 가능한 경우, 유사한 참조 부호가 사용되었다. 도면 중 옵션 부분은, 사용 맥락이 달리 나타내지 않는 한, 파선 또는 점선을 사용하여 예시될 수 있다.
이하의 설명에 있어서는, 수많은 특정 상세가 여기에 설명되는 실시예 또는 다른 예들의 철저한 이해를 제공하기 위해 제시된다. 일부 경우에 있어서, 주지의 방법, 프로시저, 컴포넌트 및 회로는, 이하의 설명을 모호하게 하지 않도록, 상세하게 설명되지는 않았다. 더욱, 개시되는 예들은 단지 예시적 목적을 위한 것이며, 개시된 예들을 대신하여 또는 그와 조합하여 다른 예들이 채용될 수 있다. 또한, 여기에 제시되는 예들은, 동등한 효과의 다른 예들이 가능하고 마찬가지이므로, 본 발명의 실시예의 범위를 제한하는 것으로 해석되어서는 안됨을 유념하여야 한다.
여기서 사용될 때, 용어 "모듈"은 일반적으로는 단계, 프로세스 또는 컴포넌트의 논리적 시퀀스 또는 연관을 지칭한다. 예를 들어, 소프트웨어 모듈은 컴퓨터 프로그램 내 연관된 루틴 또는 서브루틴 세트를 포함할 수 있다. 대안으로, 모듈은 실질적으로 자체-포함된 하드웨어 디바이스를 포함할 수 있다. 모듈은 또한 어떠한 소프트웨어 또는 하드웨어 구현과도 무관한 논리적 프로세스 세트를 포함할 수 있다.
기능을 수행하는 모듈은 또한 그 기능을 수행하도록 구성된다고 지칭될 수도 있다, 예를 들어, 데이터를 수신하는 데이터 모듈은 또한 데이터를 수신하도록 구성된다고 설명될 수도 있다. 기능을 수행하기 위한 구성은, 예를 들어: 기능을 수행하는 컴퓨터 코드를 제공 및 실행하는 것; 모듈의 능력을 제어하거나, 제한하거나, 가능 또는 불능으로 하는 프로비저닝가능한 구성 파라미터를 제공하는 것(예를 들어, 플래그 설정, 허가 설정, 결정 포인트에서 사용되는 임계 레벨 설정 등); 옵션을 가능/불능으로 하거나 옵션을 선택하도록 점퍼와 같은 물리적 접속을 제공하는 것; 물리적 통신 링크를 배속시키는 것; 무선 통신 링크를 가능으로 하는 것; 기능을 수행하는 회로에 에너지를 공급하는 것(예를 들어, 데이터를 수신하기 위해 트랜시버 회로에 전력을 제공하는 것) 등을 포함할 수 있다.
도 1은 당업계에 알려져 있는 바와 같은 관용적 컴퓨터 시스템(100)의 기능적 블록 선도를 예시하고 있다. 시스템(100)은, 예를 들어, 인텔(Intel)(등록상표)-호환가능한 아키텍처에 기반하는 컴퓨터 시스템에서 사용될 수 있다. 제조 기술이 진전됨에 따라, 다양한 기능적 컴포넌트는, 칩셋의 세대, 표적 고객의 가격-대-성능 비, 표적 애플리케이션(예를 들어, 모바일 디바이스, 서버 등) 등과 같은 인자에 의존하여, 여러 다른 집적 회로(IC) 구성으로 제조될 수 있다. 소정 기능은 IC(116)와 같은 단일 IC와 같은 다양한 구성으로 조합될 수 있다.
시스템(100)은 제온(Xeon)(등록상표), 인텔 코어 i7(Intel Core i7)(등록상표), i5(등록상표), i3(등록상표), 또는 애슬론64(Athlon64)(등록상표)와 같은 어드밴스트 마이크로 디바이시스(Advanced Micro Devices)(등록상표)(AMD)로부터의 프로세서 등과 같은 범용 프로세서일 수 있는 프로세서(102)를 포함한다. 다른 실시예에 있어서, 프로세서(102)는 그래픽 프로세싱 유닛(GPU)일 수 있다. 도 1의 기능적 블록 선도에 있어서, 여기에서 사용되는 바와 같은 프로세서(102)는 프로세서의 기능을 지칭하고, 그리고/또는 프로세서의 하나 이상의 하드웨어 코어를 지칭할 수 있다. 프로세서(102)는 멀티-GHz 속도로 동작하는 다중 프로세싱 코어를 포함할 수 있다. 프로세서(102)는 캐시 메모리(103)(예를 들어, L1 또는 L2 캐시)를 포함할 수 있다. 프로세서(102)는 또한 운영 체제(104)를 포함하도록 구성 또는 프로그래밍될 수 있다. 운영 체제(104)의 예는 다양한 버전의 윈도우즈(Windows)(등록상표), Mac OS(등록상표), 리눅스(Linux)(등록상표), 및/또는 본 발명의 일 실시예에 따른 운영 체제 또는 운영 체제 확장 등을 포함한다. 등록된 상표 윈도우즈(Windows)는 마이크로소프트(Microsoft)사의 상표이다. 등록된 상표 맥 OS(Mac OS)는 애플(Apple)사의 상표이다. 등록된 상표 리눅스(Linux)는 전-세계 기반으로 마크의 소유자, 리누스 토발즈(Linus Torvalds)의 전용 실시권자, LMI로부터의 이차 라이선스에 따라 사용된다. 운영 체제(104)는 애플리케이션 프로그램(도 1에는 도시되지 않음)이 실행을 포함하는 관용적 기능을 수행한다. 기능적으로, 운영 체제(104)는 프로세서(102)의 일부분인 것으로 예시되어 있지만, 운영 체제(104)의 부분들은 도 1에는 예시되지 않은 비-휘발성 메모리(예를 들어, 하드 디스크)에 물리적으로 상주할 수 있고, 적어도 운영 체제(104)의 부분들은 프로세서(102)에 의한 실행을 위해 필요로 될 때 RAM 메모리 내로 판독될 수 있다.
프로세서(102)는 다양한 기능적 컴포넌트와 인터페이싱하도록 수개의 내부 및 외부 버스를 사용할 수 있다. 시스템(100)은 프로세서(102)를 메모리 컨트롤러(106)에 링크하는 통신 버스(105)를 포함한다. 메모리 컨트롤러(106)는 노스브리지라고 지칭될 수도 있다. 통신 버스(105)는 프론트 사이드 버스(FSB), 불균일 메모리 액세스(NUMA) 버스, EV6 버스, 주변 컴포넌트 상호접속(PCI) 버스 등 중 하나로서 구현될 수 있다.
시스템(100)은 프로세서(102)에 결합된 비휘발성 메모리(122)(예를 들어, CMOS 메모리)를 더 포함한다. CMOS 메모리(122)는 컴퓨터 컴포넌트들 간 저-레벨 통신을 관리하는 것을 돕는 기본 입/출력 시스템(BIOS)(124)을 포함할 수 있고, 파워-온 셀프-테스트를 수행할 컴퓨터 코드의 저장을 포함할 수 있다. 관용적으로, 파워-온 셀프-테스트는 설치된 RAM의 데이터 무결성의 테스트를 포함할 수 있다.
메모리 컨트롤러 허브(106)는 전형적으로는 통신 버스(109)를 통하여 비디오 그래픽 카드(110), 그리고 통신 버스(107)를 통하여 듀얼 인-라인 메모리 모듈(DIMM) 슬롯(108a, 108b)에 설치된 외부 RAM 메모리와 같은 다양한 고속 기능적 컴포넌트와 프로세서(102) 간 통신을 취급한다. 통신 버스(107, 109)는, 주변 컴포넌트 상호접속 익스프레스(PCIe) 또는 가속 그래픽 포트(AGP)와 같은, 고속 인터페이스일 수 있다. 메모리 컨트롤러 허브(106)는 또한, 통신 버스(112)를 통하여, 컨트롤러 허브(114)와 프로세서(102) 간 통신을 취급할 수 있다. 컨트롤러 허브(114)는 또한 사우스브리지, I/O 컨트롤러 허브(ICH), 퓨전 컨트롤러 허브(FCH), 플랫폼 컨트롤러 허브(PCH) 등과 같은 다른 명칭으로 알려져 있을 수 있다. 컨트롤러 허브(114)는 순차로 USB 포트(131), 표준 인터페이스(예를 들어, ATA/SATA, mSATA, SAS 등)를 갖는 디스크 드라이브(132), 이더넷 트랜시버(133), 오디오 포트(134), 다른 PCI 디바이스(135) 등과 같은 부가적 및/또는 더 저속의 I/O 디바이스 또는 인터페이스와의 추가적 통신을 관리한다.
시스템(100)의 일부 구성(예시되지 않음)에 있어서, 프로세서(102)는 메모리 컨트롤러(106)를 우회하고 다이렉트 미디어 인터페이스(DMI)를 통하여 컨트롤러 허브(114)와 직접 통신하도록 설계된다. 그러한 구성은 또한 프로세서(102)와 메모리 컨트롤러(106)의 기능들을 단일 IC(116) 내에 집적할 수 있다. 그러한 구성에 있어서, 컨트롤러 허브(114)는 전형적으로는 플랫폼 컨트롤러 허브(PCH)이다.
DIMM 슬롯(108a, 108b)에 설치된 RAM 메모리를 구성하는 메모리 칩이 매우 높은 최대 액세스 속도(예를 들어, 약 57 기가바이트/초)를 가질 수 있기는 하지만, 통신 버스(109)는 보통은 그러한 고속의 속도를 지원할 수 없다. 예를 들어, 16-레인 슬롯에서의 PCIe 4.0의 속도는 31.508 기가바이트/초로 제한된다. AGP는 PCIe보다 여전히 더 저속이다. 그래서, 통신 버스(107)는 더 고속의 메모리 액세스를 방지하는 병목이다.
메모리 액세스의 병목은 관용적 기술의 하나의 결함이다. 관용적 컴퓨터의 위에서 설명된 다른 결함은 RAM 메모리의 사이즈(전형적으로는 수 기가바이트의 차수)와 관용적 하드 디스크의 저장 사이즈(전형적으로는 수 테라바이트의 차수) 간 저장 사이즈에서의 부정합, 및 관용적 하드 디스크의 저장 사이즈 대비 RAM 메모리의 비교적 작은 저장 사이즈를 포함한다. 관용적 기술의 또 다른 결함은 RAM 메모리의 휘발성 본성이다.
본 발명에 따른 실시예는 RAM이 오늘날 갖고 있는 밀도 문제를 깨뜨린다. 본 발명에 따른 실시예는 저장 유닛용 신규 하드웨어 인터페이스, 및 하드웨어 인터페이스용 신규 드라이버 인터페이스를 제공함으로써 관용적 기술의 이들 결함을 다룬다.
CPU 외에는, RAM이 x86 및 x64 컴퓨팅 시스템에서 가장 고속의 소자이고, 그래서 실시예는 밀도를 얻는 신규 방법과 오늘날의 고속 RAM 성능의 정렬이 가능하게 된다. 이러한 효과가 적용될 때, 그것은 비용 패러다임을 완전히 변화시키고 저비용 메모리 모듈이 고밀도, 고비용 메모리 모듈에 대한 필요성을 대체할 수 있게 한다.
나머지 문제는 표준 메모리 모듈의 휘발성이다. 모든 RAM이 휘발성이므로, 그것은 장기간 저장 매체가 되기에는 적합하지 않다. 실시예는 비-휘발성 RAM(NVRAM) 기술과 유사하지만 다르며, 표준 DIMM 디바이스에서 보이는 휘발성 문제를 피해간다.
본 발명에 따른 실시예는 인텔(Intel)(등록상표) 또는 AMD(등록상표) CPU 프로세서에 의해 작동될 수 있는 기본의 저렴한 x64 마더보드를 사용한다. 마더보드는 비-휘발성 메모리 인식이도록 필요한 지능을 그것에 부여하는 수정된 CME 및 BIOS를 갖는다. 부가적으로, 마더보드는 환경적으로-안전한 저-부하, 저속-드레인 커패시터를 충전하도록 사용될 수 있는 DC 전원 전압(예를 들어, 1.2v, 1.35v, 1.5v 등)을 각각의 메모리 모듈에 제공한다. 이러한 설계는 셧다운 상태(예를 들어, 전력 상실 또는 안전한 셧다운)가 메모리 모듈 내에서 데이터 영속성을 유지할 수 있게 하고, 그리하여 메모리 모듈이 자립가능한 장기간 저장 디바이스이게 한다.
도 2는 본 발명의 일 실시예에 따른 컴퓨터 시스템(200)의 기능적 블록 선도를 예시하고 있다. 도 1에서 이미 설명된 기능적 컴포넌트에는 도 1에 도시된 것과 동일한 참조 번호가 도 2에서 배정된다. 시스템(200)은, Molex(등록상표) 커넥터와 같은 커넥터(208)의 사용에 의해 DIMM 슬롯(예를 들어, DIMM 슬롯(108b))에 물리적으로 결합될 수 있는, 메모리 인터페이스(218)를 포함한다. 메모리 인터페이스(218)는 통신 서브(107) 상에서 관용적 프로토콜의 사용에 의해 DIMM 슬롯(108b)을 통해 프로세서(202)와 통신한다. 메모리 인터페이스(218)는 RAM 저장 유닛(220)에 물리적으로 그리고 통신가능하게 결합된다. 메모리 인터페이스(218)의 기능은 RAM 저장 유닛(220)을 통신 버스(107)에 통신 결합시키는 것, RAM 저장 유닛(220)과 관련된 건강의 상태와 같은 소정 이벤트, 다른 하드웨어 이벤트에 대해 모니터링하는 것, 검출된 신호 또는 하드웨어 이벤트에 기반하여 소정 액션을 취하는 것 등을 포함한다. 메모리 인터페이스(218)의 기능은 또한 메모리 주소를 분해하는 것, 메모리 사이즈를 보고하는 것, I/O 제어, 총 전력 사이클, 시간 내 런 타임을 추적하고 보고하는 것, DIMM의 수를 보고하는 것, 울트라 커패시터(캡) 전류 전압, 버스 준비, 최종 복원 성공 또는 실패, 디바이스 준비, NAND 에어리어의 플래시 상황, 캡 접속됨, 캡 충전 상황, 유효 이미지 존재함, DIMM 이니트 수행됨, 판독된 레지스터와 같은 상황을 보고하는 것 등과 같은 단순 프로세싱 및 하우스키핑 기능을 포함할 수 있다. NAND는 데이터를 보유하는데 전력을 필요로 하지 않는 비-휘발성 IC-기반 저장 기술의 일 유형으로서 알려져 있을 수 있다.
시스템(200)은 프로세서(202)에 결합된 비휘발성 메모리(222)(예를 들어, CMOS 메모리)를 더 포함한다. CMOS 메모리(222)는 컴퓨터 컴포넌트들 간 저-레벨 통신을 관리하는 것을 돕는 기본 입/출력 시스템(BIOS)(224)을 포함할 수 있고, 파워-온 셀프-테스트를 수행할 컴퓨터 코드의 저장을 포함할 수 있다. 관용적으로, 파워-온 셀프-테스트는 설치된 RAM의 데이터 무결성의 테스트를 포함할 수 있다. 본 발명에 따른 실시예는, 예를 들어, 테스트가 미리 결정된 메모리 모듈에 저장된 데이터의 본성과 호환불가능할 것이면 파워-온 셀프-테스트가 적어도 일부의 미리 결정된 메모리 모듈에 대해 테스트를 스킵할 수 있게 되도록, (BIOS(124)의 파워-온 셀프-테스트에 비해) 수정된 파워-온 셀프-테스트를 포함할 수 있다.
본 발명에 따른 실시예는 에너지 소스(219)를 RAM 저장 유닛(220)과 결합시킴으로써 기지의 기술의 RAM 휘발성 단점을 다룬다. 에너지 소스(219)는 메모리 인터페이스(218)와 편입될 수 있다. 에너지 소스(219)는, (예를 들어, 컴퓨팅 시스템(200) 전체에 영향을 미치는 AC 전력 고장, 모바일 시스템(200)에 전력을 공급하는 배터리의 제거, 마더보드 고장 등에 의해) RAM 저장 유닛(220)으로의 외부 전원이 상실되면, 에너지 소스(219)가 RAM 저장 유닛(220)에 저장된 데이터의 무결성을 유지하고 있기 위해 충분한 전력을 제공할 수 있게 되도록, 백업 전력 소스이다.
디스테이지 프로세스(destage process)는 물리적 매체들 간 데이터를 전송하는 것을 수반한다. 본 발명에 따른 실시예는 하드웨어 및 소프트웨어 컴포넌트 양자의 사용에 의해 디스테이지 프로세스를 구현한다. 하드웨어 컴포넌트는 커넥터(208), 메모리 인터페이스(218), 에너지 소스(219) 및 RAM 저장 유닛(220)을 포함한다. 커넥터(208)는 메모리 인터페이스(218)에 동작 전력을 공급하도록 사용되는 미리 결정된 핀을 포함할 수 있다. 메모리 인터페이스(218)는 에너지 소스(219)의 충전 상황, 이상 검출에 대해서 그리고 LED 광(예를 들어, 녹색, 황색, 적색)에 대해서와 같이 검출 및 통지 프로세스를 관리하도록 제한된 프로세싱 능력(예를 들어, 작은 CPU)을 포함할 수 있다. 전력 상실을 나타내면, 스위치는 시스템 동작에 중대한 메모리 인터페이스(218)에서의 데이터(예를 들어, 구성 정보, 시스템 상태 등)의 보호된 저장소로의 전송을 개시하도록 활성화될 수 있다. 디스테이지가 완료되고 나면, 메모리 인터페이스(218)는 감축된-전력 모드에 들어가고, 그리고/또는 전원이 꺼질 수 있다. 디스테이지 프로세스를 수행하기 위한 전력은 적어도 부분적으로 에너지 소스(219)에 의해 공급될 수 있다. 데이터 무결성은 에너지 소스(219)로부터의 전력의 사용에 의해 유지될 수 있다.
커넥터(208)가 그 각각의 DIMM 슬롯(108)으로부터 제거될 때, 커넥터(208) 및/또는 메모리 인터페이스(218)는 커넥터(208)가 미리 결정된 DIMM 슬롯(108)으로부터 제거될 때/제거되면 그 커넥터(208)가 재삽입될 때 동일한 각각의 DIMM 슬롯(108)에 재삽입될 것임을 보장하는 것을 돕는 특징을 포함할 수 있다. 이들 특징은, 틀린 재삽입이 일어나면, 효과적으로 저장된 비트가 스크램블링되고 판독불가능하게 렌더링되게 되도록, 보안 특징으로서 역할할 수 있다.
본 발명에 따른 실시예는 또한 복원 프로시저를 제공한다. 복원 프로시저는 완전 시스템 고장 또는 전력 상실로부터의 복구에 사용가능하다. 예를 들어, 마더보드가 고장나면, 실시예는 저-전력 모드 및 시스템 수리(예를 들어, 마더보드 교체) 또는 컴포넌트의 구조(예를 들어, 새로운 유닛에 배치를 위해 커넥터(208), 메모리 인터페이스(218), 에너지 소스(219) 및 RAM 저장 유닛(220)의 제거)에 들어간다. 복원 프로세스는 메모리 모듈을 그것들이 결함 있는 유닛에서 점유한 동일한 각각의 슬롯 장소에 재설치하는 것을 포함한다. 메모리 모듈은 메모리 모듈이 교체 유닛 내에서 다른 슬롯 장소에 설치되면 사용불가능하게 되도록 물리적 또는 논리적 키잉을 포함할 수 있다. 예를 들어, 다른 슬롯 장소에 설치된 메모리 모듈은 그렇게 삽입된 메모리 모듈로부터 데이터를 판독하려는 시도가 이루어지면 스크램블링된 비트를 산출할 수 있다(즉, "비트 스크램블링"). 서명은 슬롯에서 모듈과 연관된다. 그래서, 예를 들어, 메모리 모듈을 B1 슬롯에 원래 설치되게 하였고 그것을 E1 슬롯에 재삽입하려고 하거나, 또는 그 역으로 하면, 그때 머신은 시작하지 않을 것이다. 데이터 모듈은 슬롯 번호에 매칭된다. 메모리 모듈과 슬롯 번호 간 하드 연관에 대한 근거는 잘못된 슬롯에 설치된 메모리 모듈로 데이터를 복원하려는 시도는 데이터를 파괴할 수 있다는 것이고, 그래서 실시예는 잘못된 슬롯 조건을 검출하고 데이터 액세스를 방지한다.
백업 및 복원 프로시저는 모듈 API(즉, "칩 호출")에 의해 구현될 수 있다. API 기능은 백업 및 복원을 포함할 수 있다. API 기능은 소정의 미리 결정된 이벤트, 예를 들어, "온-트리거" API 호출의 발생시 트리거링될 수 있다. 예를 들어, 애플리케이션 프로그램은, 시스템이 데이터에 위험을 제기할 수 있는 이벤트 또는 조건의 발생에 대해 체크하는, 체크포인트를 포함할 수 있다. 그러한 검출시, NAND 메모리와 같은 보호된 비휘발성 메모리에 소정의 중대한 데이터, 구성 정보, 메타데이터 등을 복사할 수 있는 백업 API가 트리거링될 수 있다. 백업을 트리거링할 수 있는 이벤트의 예는 부팅 프로세스의 개시, 하드웨어 또는 소프트웨어 장애로부터의 복구 등을 포함한다.
시스템 초기화시에, 회로 전력이 공급되고 시스템 컴포넌트는 전력을 받는다. 에너지 소스(219)는 재충전하기 시작할 것이다. 상황 표시자(예를 들어, 녹색, 황색, 적색 등과 같은 다양한 색상의 LED)가 사용자의 시각적 혜택을 위해 제공될 수 있다. 상황 표시자는 제1 스테이지에서의 진행(예를 들어, 체크섬을 수행)을 나타낼 수 있다. 문제가 나타날 수 있으면, 실시예는 대체의 그리고/또는 더 포괄적인 프로시저, 예를 들어, 모든 비트 및 바이트마다 주의깊게 비교하도록 데이터 이미지를 체크하는 것을 진행한다. 관용적 방법을 사용하면, 이것은 NAND 속도 한계에 기인하여 매우 느릴 수 있다, 예를 들어, 10분 부팅. 장애 조건이 검출되고 시스템 멈춤, 모듈 빠짐, 모듈 부정합 등을 야기할 수 있다. 앞서 언급된 바와 같이, 메모리 인터페이스(218) 및 RAM 저장 유닛(220)이 올바르게 교체되지 않거나(예를 들어, 잘못된 슬롯 또는 잘못된 순서), 잘못된 시스템(즉, 필요한 비트마커가 없는 것) 상에 설치되면, 데이터는 복구될 수 없다. 이러한 거동은 강력한 보안을 제공하기 위해 필요로 된다. 별개의 표시자는 API 기능이 완료된 때를 나타낼 수 있다.
전압 및 전력 흐름(예를 들어, 1.2v, 1.35v, 1.5v 등)은 커넥터(208)를 통해 지정된 DIMM 핀 또는 대체 구성요소에 인가되어, 순차로 정규 동작 하에서는 에너지 소스(219)에 에너지를 공급한다. 메모리 인터페이스(218)의 열적 설계는, 예를 들어, 히트 싱크의 사용에 의해 에너지 소스(219)를 냉각시키는 구성요소를 포함할 수 있다.
에너지 소스(219)는 적어도 수개월의 시간 기간 동안 데이터 무결성을 유지하고 있기에 충분한 에너지를 갖고 있을 수 있다. 에너지 소스(219)는 "슈퍼 캡"이라고 알려져 있는 대용량-커패시턴스 커패시터, 예를 들어, 적어도 600 패럿일 수 있다. 대안으로, 에너지 소스(219)는 배터리일 수 있다. 그렇지만, 리튬 배터리와 같은 배터리-기반 에너지 소스는 손상되면 또는 내부 단락-회로 전개 시 파국 고장(예를 들어, 아킹(arcing), 화재)나기 쉽다. 에너지 소스(219)는 에너지 소스(219)가 RAM 저장 유닛(220)에 전력을 공급하고 있지 않을 때 시스템(200)으로의 주 전력에 의해 정규 조건 하에서는 연속적으로 충전될 수 있다.
시스템 상태는, 시스템 상태가 RAM 저장 유닛(220)에 저장되어 있는 한, 복원될 수 있다. 일부 실시예에 있어서, 별개의 백업 에너지 소스는, 시스템 상태 또는 다른 부가적 상태가 전력 정지 동안 보존될 수 있도록, 컴퓨팅 시스템의 다른 부분(예를 들어, 프로세서 및 캐시)에 에너지를 제공할 수 있다. 외부 전원이 복원될 때, 컴퓨팅 시스템은 영속적 또는 상태유지 상태로부터 재시작 또는 복원될 수 있다. 일부 실시예에 있어서, 시스템은 시스템 상태가 백업 에너지 소스에 의해 보존되면서 감축된 전력 소모의 상태에 진입 또는 존재할 수 있다.
메모리 인터페이스(218)의 기능은 에너지 소스(219)의 건강 상태, 예를 들어, 전압 레벨이 시간의 흐름에 따라 또는 고장에 앞서 감쇠할 수 있으므로 전압 레벨을 모니터링하는 것을 더 포함할 수 있다. 그러한 건강 상태는 통신 버스(107)를 통하여 모니터링 시스템에 다시 통신될 수 있다. 메모리 인터페이스(218) 및 RAM 저장 유닛(220)은 캐시 메모리(103)에 대한 수정을 필요로 함이 없이 동작할 수 있다.
시스템(200)은, RAM 저장 유닛(220)으로/으로부터 데이터를 저장 및 검색하도록 적응되는, 운영 체제(204)를 더 포함한다. 운영 체제(204)는 신규 드라이버 인터페이스의 일부분으로서 데이터 적응 모듈(211)을 포함한다. 데이터 적응 모듈(211)은, 여기에서 설명되는 데이터 적응 모듈(211)의 기능을 제공하는, 비트 발생기 소프트웨어를 실행한다. 비트 발생 소프트웨어는 프로세서(202)의 초기화 프로세스 동안 실시간으로 로딩될 수 있다. 관용적 RAM 메모리(예를 들어, DIMM 슬롯(108a)에 결합된 메모리) 및/또는 캐시 메모리(103)는 데이터 적응 모듈(211)의 기능을 지원하도록 사용될 수 있다. 데이터를 저장할 때, 데이터 적응 모듈(211)은 원시 데이터를 인코딩된 데이터로 인코딩하고 그 후 그 인코딩된 데이터를 RAM 저장 유닛(220)에 저장함으로써 RAM 저장 유닛(220)에 저장될 데이터를 적응시킨다. 전형적으로, 미리 결정된 사이즈의 원시 데이터(즉, 미리 결정된 수의 원시 데이터 비트)에 대해, 인코딩된 데이터는 더 작다, 즉, 인코딩된 데이터는 원시 데이터 비트의 수보다 더 작은 수의 인코딩된 데이터 비트로 표현될 수 있다. 데이터 적응 모듈(211)은, 그 원시 형태로 표현되었으면, RAM 저장 유닛(220)의 저장 용량을 초과하였을 소정 양의 데이터를 RAM 저장 유닛(220)에 저장할 수 있다. 예를 들어, 원시 데이터 비트와 등가의 수에 의해 측정되는 바와 같은, RAM 저장 유닛(220)의 실효 저장 용량은 RAM 저장 유닛(220)의 물리적 저장 용량을 초과할 수 있다. 프로세서(202)는, 예를 들어, 서버로서 관용적 기능에 대해 프로세서(202)의 동작을 지원하기 위해 관용적 RAM 메모리 및/또는 캐시 메모리(103)를 이용할 수 있다.
RAM 저장 유닛(220)에 데이터 적응 모듈(211)에 의해 인코딩된 데이터의 전송은, 등가 원시 데이터 비트의 전송에 의해 표현되었으면, 프로세서, RAM 저장 유닛(220), 및 프로세서를 RAM 저장 유닛(220)에 링크하는 통신 버스의 최대 데이터 전송 레이트를 초과하였을 전송 레이트로 일어날 수 있다.
유사하게, RAM 저장 유닛(220)으로부터 저장된 데이터를 검색할 때, 데이터 적응 모듈(211)은 인코딩된 데이터를 원시 데이터로 디코딩하고 그 후, 예를 들어, 프로세서(202) 또는 프로세서(202) 상에서 실행 중인 애플리케이션 프로그램에 의한 다른 사용에 원시 데이터를 제공함으로써 RAM 저장 유닛(220)으로부터 판독된 데이터를 적응시킨다.
데이터 적응 모듈(211)은 데이터를 인코딩하는데 들인 자원(예를 들어, 프로세서(202)에 의한 프로세싱 시간)이 RAM 저장 유닛(220)에 원시 데이터보다는 인코딩된 데이터의 송신에 의해 절약된 자원(예를 들어, 통신 버스(107)) 상에서의 송신 시간)보다 더 작게 되도록 충분히 고속으로 데이터를 적응시킨다. 유사하게, 데이터를 디코딩하는데 들인 프로세싱 시간은 RAM 저장 유닛(220)으로부터 원시 데이터보다는 인코딩된 데이터의 송신으로부터 초래되는 절약 시간보다 더 작다.
본 발명에 따른 실시예는, 생산 중에 있을 때, 플랫폼이 하이브리드 컴퓨팅 및 저장 시스템이 될 수 있게 하는 데이터 적응 모듈(211)에서의 전문 씬 OS를 실행시킬 수 있다. OS는 또한 수개의 가상 머신이 플랫폼 상에서 동시에 실행될 수 있게 하도록 매립형 서버 가상화 플랫폼을 제공할 것이다. 이들 많은 예 중 하나는 10개 내지 15개 이상의 마이크로소프트 윈도우즈 인스턴스를 독립적으로 그리고 동시에 실행하는 단일 시스템일 것이며, 그 모두는 관용적 기지의 가상 컴퓨팅 플랫폼에는 내재하였을 I/O 지연을 경험하지 않는다.
본 발명에 따른 실시예는 또한 복합 데이터베이스 시스템에서 보이는 극도의 고성능 트랜잭션 프로세싱을 실행할 때 사용될 수 있다. 그러한 애플리케이션은 순수히 RAM에서 시스템 데이터베이스의 많은 부분 또는 전체를 실행할 수 있는 가능성을 가능하게 한다.
실시예의 예비 테스트 및/또는 시뮬레이션은 적당하게 구성된 시스템이 그렇게 적은 48GB의 NVRAM으로 4TB 이상의 극도의 고속 RAM 저장을 달성할 수 있음을 나타내고 있다.
원시 데이터를 인코딩하기 위한 그리고 원시 데이터를 산출하도록 프로세싱된 데이터를 디코딩하기 위한 프로세스는, 여기에서 설명되는 바와 같이, 데이터 적응 모듈(211) 내의 모듈들을 인보크함으로써 수행될 수 있다. 이들 모듈은 운영 체제(204), 또는 프로세서(202) 상에서 실행되는 다른 애플리케이션 프로그램에 의해 인보크될 수 있다.
원시 데이터의 인코딩의 일 실시예는, 본 출원과 공동 양도된, Ignomirello로의 미국 특허 출원 공개 공보 제2014/0223118호("'118 공개 공보")에 설명되어 있으며, 그 전체 내용은 참조에 의해 여기에 편입된다.
다른 실시예는, RAM 저장 유닛(220)의 실효 저장 용량이 더 탄력적으로 될 수 있게 하고 실효 저장 용량 및 밀도가 매우 신속히 성장할 수 있게 하는, '118 공개 공보에 설명된 바와 같은, 비트 마커 방법의 사용에 의해 원시 데이터를 인코딩할 수 있다. 저장 용량은, 저장될 수 있는 원시 데이터와 등가의 양이 고정 값이 아니고 원시 데이터의 특성, 예를 들어, 원시 데이터가 비트 마커에 얼마나 잘 매칭하는가에 의존하여 변화될 수 있다는 의미에서, 탄력적일 수 있다. 원시 데이터 용량은 기본 입/출력 시스템(BIOS)과 같은 하위-레벨 소프트웨어에 의해 또는 운영체제에 의해 미리 알려져 있거나 제어되지 않는다. 실시예는 매우 높은 물리적 용량 및 부수적 초고밀도 나노미터 특징 설계의 RAM 칩에 대한 필요성을 감축할 수 있고, 그리하여 RAM 저장 유닛(220)용으로 더 저-밀도의 그리고/또는 더 구세대의 RAM 칩의 사용이 가능하다.
비트 마커는 원시 데이터의 특성 또는 원시 데이터로부터 유도된 특성으로부터, 또는 그로부터 적어도 부분적으로 기반하여 유도될 수 있다. 원시 데이터의 특성은, 예를 들어, 원시 데이터의 유형(예를 들어, 오디오 파일, 그래픽 파일, 비디오 파일, ZIP 파일, 워드 파일, PDF 등), 파일 포맷(예를 들어, 그래픽 파일에 대해서는, 비트맵형, GIF, TIF, JPEG 등), 파일의 컨텐트(예를 들어, MP3 오디오 파일에 대해서는, 그것이 클래식 음악, 재즈, 랩, 록 음악, 오디오 북과 같은 구어 등의 MP3인지), 파일의 속성(예를 들어, MP3 오디오 파일에 대해서는, 비트 레이트, 모노 또는 스테레오, 메타데이터, 총 길이, 사용된 인코더, 다이나믹 레인지, 시간 길이 등), 파일의 통계(예를 들어, 사이즈, 연령, 수정일, 파일 내 바이트 또는 바이트 시퀀스의 확률 분포 등) 등일 수 있다. 예를 들어, MP3 파일은 다른 유형의 파일(예를 들어, JPG 파일)보다 더 자주 소정 원시 데이터 비트들(즉, 바이트의 시퀀스)을 포함하고 있을 수 있고, 그래서 파일이 MP3 파일이라는 지식은 선택되는 비트 마커 및 각각의 비트 마커가 표현하는 원시 데이터 비트에 영향을 미칠 수 있다. 데이터 적응 모듈(211)은, 시간의 흐름에 따라 또는 프로세싱되는 원시 데이터의 양에 걸쳐, 예를 들어, 원시 데이터의 특성이 더 잘 알려져 있게 되거나 통계적 의미에서 정태적이지 않으면 원시 데이터의 특성에서의 변화에 응답하여 원시 데이터를 표현하는데 사용되는 비트 마커를 적응적으로 변화시킬 수 있다.
비트 마커는 원시 데이터의 벡터, 즉, 원시 데이터 비트의 미리 결정된 시퀀스를 표현할 수 있다. 원시 데이터 벡터는 데이터 세그먼트라고 지칭될 수도 있다. 다른 비트 마커들은 다른 길이의 벡터들을 표현할 수 있다. 원시 데이터는 원시 데이터의 벡터들로 분해될 수 있고, 그 후 벡터는 비트 마커에 매핑된다. 일부 실시예에 있어서, 연접된 벡터들은 원시 데이터를 표현할 수 있다. 다른 실시예에 있어서, 벡터는 벡터의 조합(예를 들어, 불 AND, OR, XOR, NAND 등)이 원시 데이터를 표현할 수 있게 되도록 겹칠 수 있다. 원시 데이터는 복수의 계층(예를 들어, 그래픽 파일에 대해서는, R, G, B 또는 C, Y, M, K 또는 다른 논리적 계층 등과 같은 각각의 색상 성분에 대한 별개의 계층)에 의해 표현될 수 있고, 비트 마커는 각각의 색상 계층 내에서 원시 데이터 비트들을 별개로 표현하도록 사용될 수 있다. 일부 실시예에 있어서, 원시 데이터는 다차원 데이터 구조(예를 들어, 2-D 어레이, 3-D 큐브, N-차원 구조 등)로서 표현될 수 있고, 벡터는 다차원 데이터 구조의 인접 연속 부분(예를 들어, 원시 데이터의 2-D 어레이의 직사각형 부분)을 표현할 수 있다. 비트 마커는 벡터 포인터와 원시 벡터 데이터 자체 간 번역하는 번역 함수로서 보일 수 있다.
일부 실시예에 있어서, 비트 마커(예를 들어, 원시 데이터로부터 유도된 특성)의 지식은 원시 데이터에 매칭하도록 모델 벡터를 발생시키기에 충분할 수 있다. 예를 들어, 소정 세트의 원시 비트(예를 들어, 통신 링크로부터 수신된 파일 또는 정보)가 비디오 스트리밍 미디어를 표현한다고 가정하라. 원시 비트가 특정 특성(예를 들어, 프레임 레이트, 해상도, 픽셀 치수, 색상 팔레트 등)을 갖는 비디오 스트리밍 미디어를 표현한다고 추측, 추론, 아니면 구성될 수 있고, 비트 마커는 데이터가 그들 특성의 비디오 스트리밍 미디어임을 나타내도록 선택될 수 있다. 비트 마커가 그들 특성의 비디오 스트리밍 미디어를 표현한다는 지식은 비디오 스트리밍 미디어의 특성, 예를 들어, 프레임 레이트, 해상도, 픽셀 치수, 색상 팔레트 등에 예측적으로 매칭되는 모델 벡터를 발생시키도록 사용될 수 있다. 그러한 일 실시예의 혜택은 비트 마커가 알려져 있고 나면, 예를 들어, 스트리밍 미디어를 실시간으로 프로세싱함으로써 인코딩이 온 더 플라이로 성취될 수 있다는 것이다. 파일(예를 들어, MP3 파일, DVD 비디오 디스크 등) 프로세싱에 대해, 프로세싱은 (예를 들어, 섹션-대-섹션 기반으로) 전체 파일에서 판독할 필요 없이 성취될 수 있고, 비교적 보통 사이즈의 버퍼만을 필요로 한다. 인코딩된 데이터는 그것이 산출될 때 RAM 저장 유닛(220)에 저장될 수 있다.
일부 실시예에 있어서, 객체는 합성 객체, 즉, 하나의 파일 유형의 객체이고 그리고 또 다른 파일 유형을 아우를 수 있다. 예를 들어, 이메일 객체는 그 안에 첨부된 PDF, 첨부된 ZIP 파일, 첨부된 워드 문서, 또 다른 이메일 객체 등과 같은 매립된 객체를 포함할 수 있다. 객체가 합성 객체라는 지식은 객체의 매립된 유형에 대해 그리고 합성 객체의 별개의 부분에 대해 적합한 벡터 및 비트 마커를 선택하는 것을 돕는데 유용할 수 있다.
일부 실시예에 있어서, 원시 데이터는 파티셔닝 이전에 다양한 섹션들 간 유용한 경계를 결정하도록 원시 데이터를 분석함으로써 일-차원 구조로부터 다차원 구조로 변환될 수 있다. 파티셔닝 후 다양한 섹션들은 다차원 구조를 형성한다. 일부 실시예에 있어서, 분석은, 예를 들어, 분석이 신속하게 수행될 수 있음을 보장하는 것을 돕기 위해 이용가능한 프로세서 캐시 사이즈를 고려할 수 있다.
일부 실시예에 있어서, 비트 마커는, 예를 들어, 핵을 임의의 많은 수의 원시 데이터 비트로 확장하도록 시드(seed)로부터 부가적 데이터를 어떻게 산출하는가에 대한 복제 규칙과 함께 핵(즉, 비교적 작은 세트의 시드 원시 데이터 비트, 시작 값, 시작 패턴 등)을 표현할 수 있다. 부가적 데이터를 산출하기 위한 규칙은, 예를 들어, 미리 결정된 수의 시간 또는 미리 결정된 길이로 복제, 프랙탈-기반 복제(fractal-based replication), 런 길이 복제 등을 포함할 수 있다. 그러한 표현은, 예를 들어, 2-D 다차원 원시 데이터 구조의 일부가 프랙탈 패턴에 의해 표현될 수 있으면 특정 사이즈로 렌더링된 프랙탈 패턴으로의 원시 데이터 비트의 프랙탈-기반 매핑에 유용할 수 있다. 실시예에 의해 사용되는 바와 같이, 데이터 인코딩 및 디코딩을 위한 프랙탈 패턴은 다른 차원, 예를 들어, 1-D(선형 패턴), 3-D 등에서의 원시 데이터에 대해 존재할 수 있다.
일부 실시예에 있어서, 비트 마커는, DNA 서브마커를 조합하기 위한 규칙과 함께, 하나 이상의 DNA 서브마커를 표현할 수 있다. 예를 들어, 비트 마커는 V3와 V1의 XOR 적과 연접된 벡터 V4를 표현할 수 있다. 그 후 결과적 비트 마커는 다른 마커를 형성하도록 다른 서브마커와 조합하기 위한 서브마커로서 역할할 수 있다.
처음에, 벡터 및 그들 대응하는 비트 마커는 벡터 필드에 저장될 수 있다. 벡터 필드는 보통은, RAM 저장 유닛(220)과는 따로, 별개의 메모리에 저장된다. 예를 들어, RAM 저장 유닛(220)이 DIMM 소켓(108b)에 결합되면, 그때 벡터 필드는 DIMM 소켓(108a)에 결합된 관용적 DIMM 메모리에 또는 캐시 메모리(103)에 등에 저장될 수 있다. 소정 그룹의 원시 데이터 비트는, 후에 원시 데이터 비트 또는 그 일부를 벡터 필드에서의 벡터에 매핑 또는 상관시키는, 데이터 적응 모듈(211)에 송신될 수 있다. 그 후, 대응하는 비트 마커는 벡터 필드로부터 검색되고 등가 원시 데이터 비트 대신에 RAM 저장 유닛(220)에 저장될 수 있다. 비트 마커는, 원시 데이터가 원시 데이터 비트의 다중 인스턴스를 포함하면, 대응하는 비트 마커가 그것이 원시 데이터 바이트의 다중 인스턴스에 사용된다는 표시로 RAM 저장 유닛(220)에 저장될 수 있게 되도록, 재사용 또는 "증폭"될 수 있다. 증폭은 (예를 들어, 비트 또는 바이트의 수에 의해 측정되는 바와 같은) 비트 마커의 사이즈와 비트 마커의 사용의 인스턴스에 의해 교체된 등가 원시 데이터 비트(또는 바이트)의 사이즈 간 비를 지칭한다.
일부 실시예에 있어서, RAM 저장 유닛(220)은, RAM 저장 유닛(220)의 일부(예를 들어, 하나의 물리적으로 어드레싱가능한 부분)가 비트 마커를 저장할 수 있는 한편 RAM 저장 유닛(220)의 다른 일부가 전통적 메모리로서 동작할 수 있게 되도록, 논리적으로 파티셔닝될 수 있다. 일부 실시예에 있어서, DIMM 슬롯 중 하나(예를 들어, DIMM 슬롯(108b))에 결합된 RAM 저장 유닛(220)은 비트 마커를 저장하도록 동작할 수 있고, 다른 DIMM 슬롯(예를 들어, DIMM 슬롯(108a))에 결합된 RAM 모듈은 관용적 메모리로서 동작할 수 있다.
본 발명에 따른 다른 실시예는 데이터 파퓰레이션 동안 긴 형태 데이터를 짧은 형태 비트 마커로 인코딩하고 요청될 때 온 더 플라이로 짧은 형태 비트 마커를 긴 형태 데이터로 디코딩하는 비트 발생기를 포함한다.
일부 실시예에 있어서, 하나 이상의 패턴이 소정 세트의 원시 데이터에서 분간될 수 있다. 패턴은, 예를 들어, 원시 비트가 "0"과 "1"의 선형 시리즈로서 표현될 때 원시 비트에서의 주기성일 수 있다. 패턴은 또한 원시 데이터가 바이트의 선형 시리즈로서 표현될 때 원시 데이터에서의 주기성, 또는 원시 데이터가 원시 데이터의 다차원 세트로서 표현될 때 다차원 주기성의 형태일 수 있다. 주기성은 원시 데이터에서 미리 결정된 패턴의 빈도로서 표현될 수 있다. 주기성의 특성은 빈도 및 위상을 포함할 수 있다. 다차원 데이터는 각각의 차원에서 독립적으로 특징지어질 수 있다. 주기(또는 반대로 빈도)는 미리 결정된 패턴의 반복 사이클당 원시 비트, 예를 들어, 사이클당 256 비트, 사이클당 65,536 비트로서 표현될 수 있다. 위상은 미리 결정된 패턴의 참조 사본(예를 들어, 사전 사본)에 대한 패턴의 시작 포인트를 나타낼 수 있다. 실시예는 식별 특성(예를 들어, 비트 마커, 지문 등)으로서 빈도 및 위상 특성을 사용할 수 있다.
일부 실시예에 있어서, 일-차원 원시 데이터에서의 주기성은 다차원 원시 데이터로서 모델링 또는 분석될 수 있다. 예를 들어, 심전도를 표현하는 데이터 트레이스는 심박수에 의해 표현된 고유 주기성을 포함한다. 빈도(예를 들어, 분당 박동)는 시간의 흐름에 따라 바뀔 수 있고 심전도의 정확한 형상은 박동마다 바뀔 수 있기 때문에 주기성은 완벽하지 않다. 그럼에도 불구하고, 심전도 트레이스는 다차원 구조로서 모델링될 수 있으며, 하나의 박동(예를 들어, 제1 박동, 또는 참조 박동, 또는 이상적 박동 등)에 대한 심전도는 전압 대 시간의 하나의 평면(즉, 2개의 축)을 표현하고 제3 차원은 서수 박동 번호를 표현한다. 데이터는, 위에서 언급된 빈도와 같은 인자에서의 변화를 처리한 후에, 부분적으로 제3 차원에서의 차이를 분석함으로써 인코딩될 수 있다.
일부 실시예에 있어서, 패턴은 하나 이상의 기저 함수 또는 기저 벡터의 선형 조합을 표현할 수 있다. 수학에 있어서, 기저 함수는 함수 공간에 대한 특정 기저의 원소이다. 함수 공간에서의 모든 연속 함수는 기저 함수의 선형 조합으로서 표현될 수 있다. 유사하게, 벡터 공간에서의 모든 벡터는 기저 벡터의 선형 조합으로서 표현될 수 있다. 기저 벡터는 벡터 공간에서 소정 세트의 선형 독립 벡터로서 알려져 있고, 벡터 공간에서의 모든 다른 벡터는 이들 벡터에 선형 종속적이다.
예를 들어, 원시 데이터는 기저 벡터의 조합으로 분해될 수 있다. 각각의 기저 벡터는 측정가능한 2진 패턴이다. 바람직하게는, 기저 벡터는 기저 벡터에 참조표시하도록 사용되는 비트 마커(즉, 벡터 맵에서의 기저 벡터로의 포인터)에 비해 매우 길어야 하지만, 기저 벡터는 전체 원시 데이터보다는 더 짧을 수 있다. 기저 벡터로서 원시 데이터의 표현은 하나 이상의 데이터 쌍의 (a) 기저 벡터에 대한 비트 마커 및 (b) 기저 벡터의 원시 데이터에서의 시작 위치를 포함할 수 있다. 유전자 풀은, 유전자 풀이 벡터로부터 원시 데이터를 어떻게 복원하는가에 관한 정보를 포함할 수 있다는 점에서, 벡터 맵과 관련된다. 예를 들어, 유전자 풀은 복원될 파일의 유형(예를 들어, MP3 파일)을 나타낼 수 있고, 그 지식은 파일을 복원하는데 유용할 것이다. 조각 그림 맞추기와 유사하게, 벡터는 조각 그림 맞추기의 개개의 조각을 표현할 수 있고, 유전자 풀은 전체 조각 그림 맞추기가 완성될 때 같아 보여야 하는 사진을 표현할 수 있다.
일부 실시예에 있어서, 기저 벡터에 의해 표현되지 않는 원시 데이터는 미리 결정된 값, 예를 들어, 0x00 또는 0xFF 바이트라고 여겨질 수 있다. 이것은 원시 데이터가 미리 결정된 값의 많은 수의 연이은 비트 또는 바이트, 예를 들어, 많은 수의 연이은 0x00 바이트를 갖고 있으면 유용할 수 있다.
일부 실시예에 있어서, 원시 데이터는 적어도 부분적으로 겹칠 수 있는 기저 벡터로 분해될 수 있다. 겹치는 기저 벡터는 디폴트로 불 OR로서 조합될 수 있지만, 다른 불 함수가 사용될 수도 있다(예를 들어, AND, XOR, NAND 등).
일부 실시예에 있어서, 벡터 사전은 원시 데이터의 통계에서의 변화에 적응적일 수 있다. 예를 들어, 저장되는 정보의 유형이 (예를 들어, 비디오로부터 MP3로) 바뀌면, 원시 데이터의 통계도 바뀔 수 있다. 그러한 변화는 소정 기저 벡터가 덜 자주 사용되고 다른 기저 벡터가 더 자주 사용될 수 있음을 의미할 수 있다. 실시예는 사용에서의 변화를 인식하고, 예를 들어, 일부 기저 벡터를 도태시키고 다른 기저 벡터를 추가함으로써 적합하게 기저 사전을 업데이트할 수 있다. 디코더는, 예를 들어, 사전 업데이트의 포함에 의해 벡터 사전에서의 변화를 알고 있을 것이다.
일부 실시예에 있어서, 벡터 사전에서의 엔트리는 여러 다른 그러나 고정된 길이를 가질 수 있다. 길이는 원시 데이터의 통계에 의존한다. 예를 들어, 비트 마커는, 원시 데이터에서 더 공통적으로-발생하는 벡터에 대응하는 비트 마커가 원시 데이터에서 덜 공통적으로-발생하는 벡터에 대응하는 비트 마커보다 더 짧을 수 있도록(즉, 비트 마커가 더 적은 비트를 포함함), 여러 다른 길이를 가질 수 있다. 대안으로, 비트 마커는 동등한 길이를 가질 수 있지만, 일부 비트 마커는 원시 데이터의 더 짧지만 덜 공통적으로-발생하는 벡터를 표현하는 다른 비트 마커보다 원시 데이터의 더 길지만 더 공통적으로-발생하는 벡터에 대응할 수 있다.
일부 실시예에 있어서, 비트 마커는, 고유하게 계층적일 수 있는, 트리 및 리프 패러다임(tree and leaf paradigm)으로 표현될 수 있다. 이러한 패러다임에 있어서, 각각의 비트 마커는 리프에 의해 표현되며, 트리에서의 리프의 위치 및/또는 사이즈는 그것이 표현하는 비트 마커의 특성에 대응한다. 예를 들어, 더 공통적으로-발생하는 비트 마커는 더 작은 리프 또는 트리의 루트에 더 가까운 리프로서 표현될 수 있다. 반대로, 덜 공통적으로-발생하는 비트 마커는 더 큰 리프 또는 트리의 루트로부터 더 먼 리프로서 표현될 수 있다. 목적은 가능한 작은 리프를 사용하는 것, 또는 가능한 루트에 가까운 리프를 사용하는 것, 또는, 리프가 사용되는 횟수 곱하기 리프의 사이즈의 적과 같은, 수학적 함수를 최소화하려는 경향이 있는 리프를 사용하는 것일 수 있다.
데이터를 디코딩하는 것은 인코딩된 데이터를 RAM 저장 유닛(220)으로부터 판독하는 것, 및 그 후 인코딩 프로세스를 역으로 하는 기능을 수행하는 것을 수반한다. 디코딩 기능은 데이터 적응 모듈(211) 내의 모듈들에 의해 제공될 수 있다. 예를 들어, 데이터를 복원하기 위해, 인코딩된 데이터의 블록은 RAM 저장 유닛(220)으로부터 판독될 수 있다. 인코딩된 데이터의 블록은 디코딩 프로세스가 수행되는 동안 고속 메모리에 일시적으로 저장될 수 있다. 디코딩 프로세스는 데이터 적응 모듈(211) 내의 모듈들에 의해 제공될 수 있다. 이들 모듈은 운영체제(204)에 의해 호출될 수 있다.
더 구체적으로, RAM 저장 유닛(220)으로부터 데이터를 검색하고 그것을 디코딩할 때, 데이터 적응 모듈(211)은 원시 데이터를 디코딩된 데이터로 디코딩함으로써 RAM 저장 유닛(220)에 저장될 데이터를 적응시킨다. 관용적 RAM 메모리(예를 들어, DIMM 슬롯(108a)에 결합된 메모리) 및/또는 캐시 메모리(103)는 데이터 적응 모듈(211)의 디코딩 기능을 지원하도록 사용될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 인코딩 프로세스(300)를 예시하고 있다. 프로세스(300)는 운영 체제(204) 및 데이터 적응 모듈(211)에 의해 수행될 수 있다.
프로세스(300)는, 저장될 원시 데이터의 블록이 원시 데이터를 저장하도록 의도하는 애플리케이션 프로그램으로부터 수신되는, 단계(301)에서 시작한다. 원시 데이터는 파일, 스트리밍 미디어, 고정-사이즈 또는 가변-사이즈 블록의 데이터 등의 형태일 수 있다.
다음으로, 프로세스(300)는, 단계(301)에서 수신된 원시 데이터의 부분들이 원시 데이터의 후보 벡터들에 매핑 또는 매칭될 수 있는, 단계(303)로 이행한다. 후보 벡터는 관용적 메모리에 (마커, 벡터) 쌍의 테이블로서 저장될 수 있다. 목표는 적어도 하나의 벡터에 의해 원시 데이터에서의 각각의 비트 또는 바이트를 표현하는 것이다. 0x00 또는 0xFF와 같은 소정 원시 데이터 바이트는 디폴트 값이라고 여겨질 수 있고, 디폴트 값과 동등한 어느 원시 데이터 바이트에 대해서라도, 벡터로 디폴트 바이트를 표현하는 것은 옵션이다.
다음으로, 프로세스(300)는, 단계(303)에서 결정된 벡터가 (마커, 벡터) 쌍의 테이블로부터의 각각의 비트 마커에 매핑될 수 있는, 단계(305)로 이행한다. 비트 마커는 연관된 벡터를 가리키는 지름길이다.
다음으로, 프로세스(300)는, (마커, 벡터) 쌍의 테이블로부터의 비트 마커가 RAM 저장 유닛(220)과 같은 메모리에 저장되는, 단계(307)로 이행한다.
도 3b는 본 발명의 일 실시예에 따른 디코딩 프로세스(350)를 예시하고 있다. 프로세스(350)는 운영 체제(204) 및 데이터 적응 모듈(211)에 의해 수행될 수 있다.
프로세스(350)는, 디코딩될 인코딩된 데이터의 블록이 RAM 저장 유닛(220)과 같은 메모리로부터 판독되는, 단계(351)에서 시작한다. 주소는, 당업자에게 알려져 있는 바와 같은, 가상 주소 조절 방법 및 테이블에 의해 관리될 수 있다.
다음으로, 프로세스(350)는, 비트 마커가 인코딩된 데이터로부터 추출되는, 단계(353)로 이행한다.
다음으로, 프로세스(350)는, 단계(353)로부터의 추출된 비트 마커가 (마커, 벡터) 쌍의 테이블에서 검색되는, 단계(355)로 이행한다.
다음으로, 프로세스(350)는, 단계(353)로부터의 추출된 비트 마커에 대응하여, 원시 데이터 벡터가 (마커, 벡터) 쌍의 테이블에서의 엔트리로부터 추출되는, 단계(357)로 이행한다.
다음으로, 프로세스(350)는, 단계(357)로부터의 추출된 원시 데이터 벡터가 복원된 디코딩된 데이터를 형성하도록 조합되는, 단계(359)로 이행한다. 조합된 원시 데이터 벡터가 복원된 디코딩된 데이터의 전체 예상된 주소 범위 내에서 모든 주소를 커버하지는 않으면, 커버되지 않은 주소는 디코딩된 데이터에서 디폴트 값, 예를 들어, 0x00 또는 0xFF 바이트를 띤다고 여겨질 수 있다.
I/O 능력을 분석할 때, 관용적 시스템은 초당 57.6GB까지의 연속 I/O 속도가 가능할 수 있다. 대조적으로, 본 발명의 일 실시예에 따른 시스템, 인텔 아이비 브리지 2697 v2 프로세서로 테스트된 시스템에 대해, 실시예는 모두 5.4GHz에서 7.6GHz의 부스트 능력을 갖는 24개의 물리적 프로세스 코어 및 40개까지의 하이퍼 스레드형 코어, 6144KB의 L2 프로세서 캐시, 60MB의 L3 프로세서 캐시를 가질 수 있다. 본 실시예 대 어느 다른 아이비 브리지 2697 v2 서버의 성능을 비교하면 76.8X 더 고속의 I/O 증가를 보여준다. 상응하는 성능 이득은, 하스웰 마더보드 아키텍처 및 DDR4 메모리를 포함하는, 다른 컴퓨팅 환경으로 달성가능하다.
전술한 것은 본 발명의 실시예에 관한 것이지만, 본 발명의 다른 그리고 추가적 실시예가 그 기본 범위로부터 벗어남이 없이 고안될 수 있다. 여기서 설명된 다양한 실시예가, 여기에 포함된 범위로부터 벗어남이 없이, 설명된 어느 다른 실시예와도 조합하여 이용될 수 있다고 이해된다. 더욱, 전술한 설명은 본 발명을 개시된 바로 그 형태로 제한하거나 총망라한 것으로 의도되는 것은 아니다. 수정 및 변형은 위 교시에 비추어 가능하거나 본 발명의 실시로부터 취득될 수 있다. 소정 대표적 실시예는 리스트 아이템이 실시예를 대표함 및 리스트가 추가적 실시예를 배제하는 폐쇄형 리스트를 표현하려는 의도가 아님을 나타내는 자구를 포함하는 개방-단 리스트의 사용에 의해 식별될 수 있다. 그러한 자구는 "예를 들어", "등", "와 같은", "예컨대", "기타 등등", "따위" 등 및 주변 맥락으로부터 분명하게 될 바와 같은 다른 자구를 포함할 수 있다.
본 출원의 설명에서 사용된 구성요소, 동작 또는 명령어는 본 발명에 중대하거나 필수적인 것으로, 그처럼 명시적으로 설명되지 않는 한, 그렇게 해석되어서는 안 된다. 또한, 여기서 사용될 때, 부정 관사는 하나 이상의 아이템을 포함하려는 의도이다. 하나의 아이템만이 의도되는 경우, 용어 "하나" 또는 유사한 언어가 사용된다. 더욱, 여기서 사용될 때, 복수의 아이템 및/또는 복수의 아이템 카테고리의 열거가 뒤따르는 용어 "중 어느 하나"는 아이템 및/또는 아이템 카테고리 "중 어느 하나", "중 어느 조합", "중 어느 다수" 및/또는 "중 다수의 어느 조합"을, 개별적으로 또는 다른 아이템 및/또는 다른 아이템 카테고리와 함께, 포함하려는 의도이다.
더욱, 청구범위는 설명된 순서 또는 구성요소로 한정되는 것으로, 그 효과로 서술되지 않는 한, 그렇게 읽혀서는 안 된다. 부가적으로, 어느 청구항에서 용어 "수단"의 사용은 35 U.S.C. §112, ¶6을 들려는 의도이고, 단어 "수단"이 없는 어느 청구항도 그렇게 의도되지 않는다.

Claims (26)

  1. 인코딩 방법으로서,
    코딩되지 않은 데이터의 블록을 수신하는 단계;
    상기 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하는 단계;
    상기 코딩되지 않은 데이터의 특성으로부터 비트 마커를 유도하는 단계;
    상기 복수의 데이터 벡터의 각각을 각각의 유도된 비트 마커에 매핑하는 단계; 및
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 상기 유도된 비트 마커를 저장하는 단계를 포함하는, 인코딩 방법.
  2. 인코딩 방법으로서,
    코딩되지 않은 데이터의 블록을 수신하는 단계;
    상기 코딩되지 않은 데이터의 블록을 디폴트 데이터 및 비-디폴트 데이터(non-default data)로 분해하는 단계;
    상기 비-디폴트 데이터를 복수의 데이터 벡터에 매핑하는 단계;
    상기 복수의 데이터 벡터의 각각을 각각의 비트 마커에 매핑하는 단계; 및
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 상기 비트 마커를 저장하는 단계를 포함하는, 인코딩 방법.
  3. 인코딩 방법으로서,
    코딩되지 않은 데이터의 블록을 수신하는 단계;
    상기 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하는 단계;
    상기 복수의 데이터 벡터의 각각을 각각의 비트 마커에 매핑하는 단계; 및
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 상기 비트 마커를 저장하는 단계를 포함하되,
    상기 복수의 데이터 벡터 중 적어도 일부는 상기 코딩되지 않은 데이터의 블록을 표현할 때 서로 겹치는, 인코딩 방법.
  4. 인코딩 방법으로서,
    코딩되지 않은 데이터의 블록을 수신하는 단계;
    상기 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하는 단계;
    상기 복수의 데이터 벡터의 각각을 각각의 비트 마커에 매핑하는 단계; 및
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 상기 비트 마커를 저장하는 단계를 포함하되,
    상기 비트 마커는 시드 값(seed value) 및 복제 규칙을 포함하는, 인코딩 방법.
  5. 인코딩 방법으로서,
    코딩되지 않은 데이터의 블록을 수신하는 단계;
    상기 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하는 단계;
    상기 복수의 데이터 벡터의 각각을 각각의 비트 마커에 매핑하는 단계; 및
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 상기 비트 마커를 저장하는 단계를 포함하되,
    상기 비트 마커는 복수의 다른 비트 마커 및 조합 규칙을 포함하는, 인코딩 방법.
  6. 인코딩 방법으로서,
    코딩되지 않은 데이터의 블록을 수신하는 단계;
    상기 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하는 단계;
    상기 복수의 데이터 벡터의 각각을 각각의 비트 마커에 매핑하는 단계; 및
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 메모리에 상기 비트 마커를 저장하는 단계를 포함하되,
    상기 데이터 벡터는 프랙탈 방식 패턴(fractalized pattern)을 포함하는, 인코딩 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 코딩되지 않은 데이터의 블록은 합성 객체를 표현하는, 인코딩 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 코딩되지 않은 데이터의 블록은 다-차원 데이터 객체를 표현하는, 인코딩 방법.
  9. 디코딩 방법으로서,
    메모리로부터 복수의 비트 마커를 검색하는 단계;
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하는 단계;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하는 단계; 및
    디코딩된 데이터를 산출하도록 상기 복합 코딩되지 않은 데이터 블록을 디폴트 데이터와 조합하는 단계를 포함하는, 디코딩 방법.
  10. 디코딩 방법으로서,
    메모리로부터 복수의 비트 마커를 검색하는 단계;
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하는 단계;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하는 단계; 및
    상기 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하는 단계를 포함하되,
    상기 복수의 데이터 벡터 중 적어도 일부는 상기 디코딩된 데이터를 형성할 때 서로 겹치는, 디코딩 방법.
  11. 디코딩 방법으로서,
    메모리로부터 복수의 비트 마커를 검색하는 단계;
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하는 단계;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하는 단계; 및
    상기 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하는 단계를 포함하되,
    비트 마커는 시드 값 및 복제 규칙을 포함하는, 디코딩 방법.
  12. 디코딩 방법으로서,
    메모리로부터 복수의 비트 마커를 검색하는 단계;
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하는 단계;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하는 단계; 및
    상기 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하는 단계를 포함하되,
    비트 마커는 복수의 다른 비트 마커 및 조합 규칙을 포함하는, 디코딩 방법.
  13. 디코딩 방법으로서,
    메모리로부터 복수의 비트 마커를 검색하는 단계;
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하는 단계;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하는 단계; 및
    상기 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하는 단계를 포함하되,
    상기 데이터 벡터는 프랙탈 방식 패턴을 포함하는, 디코딩 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서, 상기 디코딩된 데이터는 합성 객체를 표현하는, 디코딩 방법.
  15. 제9항 내지 제13항 중 어느 한 항에 있어서, 상기 디코딩된 데이터는 다-차원 데이터 객체를 표현하는, 디코딩 방법.
  16. 데이터를 인코딩하기 위한 시스템으로서,
    코딩되지 않은 데이터의 블록을 수신하기 위한 데이터 인터페이스; 및
    메모리에 결합된 프로세서를 포함하되, 상기 프로세서는,
    상기 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하고;
    상기 코딩되지 않은 데이터의 특성으로부터 복수의 비트 마커를 유도하고;
    상기 복수의 데이터 벡터의 각각을 상기 복수의 비트 마커 중 하나에 매핑하고; 그리고
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 상기 메모리에 상기 복수의 비트 마커를 저장하도록 구성된, 데이터를 인코딩하기 위한 시스템.
  17. 데이터를 인코딩하기 위한 시스템으로서,
    코딩되지 않은 데이터의 블록을 수신하기 위한 데이터 인터페이스; 및
    메모리에 결합된 프로세서를 포함하되, 상기 프로세서는,
    상기 코딩되지 않은 데이터의 블록을 디폴트 데이터 및 비-디폴트 데이터로 분해하고;
    상기 비-디폴트 데이터를 복수의 데이터 벡터에 매핑하고;
    상기 복수의 데이터 벡터의 각각을 각각의 비트 마커에 매핑하고; 그리고
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 상기 메모리에 상기 각각의 비트 마커를 저장하도록 구성된, 데이터를 인코딩하기 위한 시스템.
  18. 데이터를 인코딩하기 위한 시스템으로서,
    코딩되지 않은 데이터의 블록을 수신하기 위한 데이터 인터페이스; 및
    메모리에 결합된 프로세서를 포함하되, 상기 프로세서는,
    상기 코딩되지 않은 데이터의 블록을 복수의 데이터 벡터로 분해하고;
    상기 복수의 데이터 벡터의 각각을 각각의 비트 마커에 매핑하고; 그리고
    상기 코딩되지 않은 데이터의 인코딩된 표현을 산출하도록 상기 메모리에 상기 각각의 비트 마커를 저장하도록 구성되며,
    상기 복수의 데이터 벡터 중 적어도 일부는 상기 코딩되지 않은 데이터의 블록을 표현할 때 서로 겹치는, 데이터를 인코딩하기 위한 시스템.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 코딩되지 않은 데이터의 블록은 합성 객체를 표현하는, 데이터를 인코딩하기 위한 시스템.
  20. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 코딩되지 않은 데이터의 블록은 다-차원 데이터 객체를 표현하는, 데이터를 인코딩하기 위한 시스템.
  21. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 비트 마커는 시드 값 및 복제 규칙을 포함하는, 데이터를 인코딩하기 위한 시스템.
  22. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 비트 마커는 복수의 다른 비트 마커 및 조합 규칙을 포함하는, 데이터를 인코딩하기 위한 시스템.
  23. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 데이터 벡터는 프랙탈 방식 패턴을 포함하는, 데이터를 인코딩하기 위한 시스템.
  24. 데이터를 디코딩하기 위한 시스템으로서,
    메모리로부터 복수의 비트 마커를 검색하기 위한 데이터 인터페이스; 및
    메모리에 결합된 프로세서를 포함하되, 상기 프로세서는,
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하고;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하고; 그리고
    상기 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하도록 구성되며,
    상기 비트 마커는 복수의 다른 비트 마커 및 조합 규칙을 포함하는, 데이터를 디코딩하기 위한 시스템.
  25. 데이터를 디코딩하기 위한 시스템으로서,
    메모리로부터 복수의 비트 마커를 검색하기 위한 데이터 인터페이스; 및
    메모리에 결합된 프로세서를 포함하되, 상기 프로세서는,
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하고;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하고; 그리고
    상기 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하도록 구성되며,
    상기 데이터 벡터는 프랙탈 방식 패턴을 포함하는, 데이터를 디코딩하기 위한 시스템.
  26. 데이터를 디코딩하기 위한 시스템으로서,
    메모리로부터 복수의 비트 마커를 검색하기 위한 데이터 인터페이스; 및
    메모리에 결합된 프로세서를 포함하되, 상기 프로세서는,
    상기 복수의 비트 마커에서의 비트 마커를 각각의 데이터 벡터에 매핑하고;
    복합 코딩되지 않은 데이터 블록을 산출하도록 상기 각각의 데이터 벡터를 코딩되지 않은 데이터의 블록과 조합하고; 그리고
    상기 코딩되지 않은 복합 데이터 블록을 디코딩된 데이터로서 산출하도록 구성되며,
    상기 복수의 데이터 벡터 중 적어도 일부는 상기 디코딩된 데이터를 형성할 때 서로 겹치는, 데이터를 디코딩하기 위한 시스템.
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