JPH04111095U - メモリバツクアツプ回路 - Google Patents

Abstract

(57)【要約】 【目的】 本考案は複数の揮発性の半導体メモリからな
るＲＡＭディスク等の消費電力を必要最小限とできるメ
モリバックアップ回路を提供することにある。 【構成】 揮発性の半導体メモリ毎にデータの格納状態
を主制御部（１）において判定し、データが全く格納さ
れていないメモリに対しては駆動電圧の供給を電圧供給
制御部（３）に停止させる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体メモリのバックアップ回路に関する。

【０００２】

【従来の技術】

現在、パソコン等のＯＡ機器においてはフロッピィディスクに替って揮発性の 半導体メモリを用いたメモリパック（ＲＡＭディスク）が補助記憶装置として使 用されつつある。

【０００３】 上記メモリは周知の如く駆動電圧の供給が停止するとその記憶内容は全て消失 されるため、例えば実開昭６２−２０１８４号公報等に開示されている如く常に 電気的なバックアップが必要である。

【０００４】

【考案が解決しようとする課題】

また、上記メモリとし通常低消費電力のスタティック型メモリ（以下ではＳＲ ＡＭと称す）が用いられる。しかし、ＳＲＡＭはダイナミック型メモリ（以下で は単にＤＲＡＭと称す）に較べて集積度が低いため小型化が困難であり、かつ高 価となるという問題がありこれに替えてＤＲＡＭを用いることが考えられている 。

【０００５】 しかしながら、ＤＲＡＭはＳＲＡＭに較べて消費電力が５００倍にも達すると 言われている。即ち、バックアップ電源として例えば小型のボタン型電池を用い ると、ＳＲＡＭを用いたメモリパックでは１年以上のバックアップが可能である のに対し、ＤＲＡＭを用いたメモリパックでは１日しかバックアップできない。 それでもＤＲＡＭの価格、実装スペースの利点は大きい。

【０００６】

【課題を解決するための手段】

本考案は上記課題を解決するためになされたものでその特徴は、少なくとも２ 以上の揮発性の半導体メモリと、該メモリに対して夫々アドレスデータ及びこの アドレスデータの読込みタイミングを示すＣＡＳ信号、ＲＡＳ信号を供給するメ モリ制御回路と、上記各メモリへ駆動電圧を供給する電源回路と、上記各メモリ 中のデータの有無を検出する手段と、該検出結果に基づいて上記各メモリへの駆 動電圧供給を制御する手段とを備えたことにある。

【０００７】

【作用】

斯る構成によればバックアップが実質的に必要のないメモリにおける無駄な電 力消費を抑止できる。

【０００８】

【実施例】

図１は本考案の実施例を示すブロック回路図であり、図中ＤＲＡＭ０〜ＤＲＡ Ｍｎはダイナミック型の半導体メモリであり、上記各ＤＲＡＭは夫々ＣＡＳ端子 より入力される行選択信号（ＣＡＳ信号）とＲＡＳ端子より入力される列選択信 号（ＲＡＳ信号）とに夫々同期してａｄ端子より供給される上位バイトアドレス 及び下位バイトアドレスで特定されるＤＲＡＭ中の格納位置へのデータバスＤＢ を介して送られてくるデータの書込み及び上記格納位置からデータバスＤＢへの データの読出しを行なう。また、上記各ＤＲＡＭはセルフリフレッシュ機能を有 している。即ち、ＲＡＳ端子より入力されるＲＡＳ信号に応答してＤＲＡＭ中の リフレッシュカウンタが更新され、自動的にリフレッシュ動作が行われる。

【０００９】 （１）は例えばマイクロコンピュータからなる主制御部であり、該主制御部は 例えば半導体リードオンリメモリＲＯＭ中の制御プログラムに基づいてデータバ スＤＢを介してのデータの入出力、アドレスバスＡＢを介しての２バイトアドレ スの出力及び各部の制御等を司る。

【００１０】 （２）はメモリ制御回路であり、該回路はアドレスバスＡＢを介して入力され た２バイトアドレスを上位バイトアドレスと下位バイトアドレスとに分割すると 共に上記各バイトアドレスを夫々ＤＲＡＭ０〜ＤＲＡＭｎのａｄ端子に接続され たａｄ０〜ａｄｎ端子より出力する。また、上記各バイトアドレスの各ＤＲＡＭ への入力を可能ならしめるために、上記メモリ制御回路（２）はＣＡＳ信号及び ＲＡＳ信号を所定タイミングで上記各ＤＲＡＭのＣＡＳ端子及びＲＡＳ端子へ出 力するためのＣＡＳ０〜ＣＡＳｎ端子及びＲＡＳ０〜ＲＡＳｎ端子を有している 。

【００１１】 （３）は電圧供給制御部であり、該制御部は主制御部（１）からの指示に基づ いて各ＤＲＡＭ０〜ｎに対応して出力されるＮＡ０〜ＮＡｎ信号を選択的にハイ レベルに保持する。

【００１２】 （４）は例えば二次電池からなるバックアップ用電源であり、該電源の出力に より各ＤＲＡＭ０〜ｎ、メモリ制御回路（２）及び電圧供給制御部（３）に常に バックアップされる。Ｔｒ０〜ＴＲｎは上記ＮＡ０〜ＮＡｎ信号により導通・非 導通状態が制御されるスイッチングトランジスタであり、該トランジスタは夫々 各ＤＲＡＭと電源（４）との間に接続される。従って、各ＤＲＡＭへの駆動電圧 の供給は上記ＮＡ０〜ＮＡｎ信号に基づいて制御できる。Ｇ０〜Ｇｎはアンドゲ ートであり、該ゲートＧ０〜Ｇｎの一方の入力はメモリ制御回路（２）のＲＡＳ ０〜ＲＡＳｎ端子に接続され、他方の入力は電圧供給制御部（３）のＮＡ０〜Ｎ Ａｎ信号出力端子に接続されている。またゲートＧ０〜Ｇｎの各出力は夫々ＤＲ ＡＭ０〜ＤＲＡＭｎの各ＲＡＳ端子に接続されている。従って、各ＤＲＡＭへの ＲＡＳ信号の供給は上記ＮＡ０〜ＮＡｎ信号に基づいて制御できる。

【００１３】 図２は、上記各ＤＲＡＭ０〜ｎで構成される記憶領域を１つのＲＡＭディスク とした際の物理的配置を示す。具体的には、ＤＲＡＭ０はファイルのインデック ス情報が格納されたディレクトリ領域ＤＩＲとなり、ＤＲＡＭ１はファイルの物 理的配置情報が格納されたファイルアロケーションテーブルＦＡＴとなり、その 他のＤＲＡＭ２〜ｎは実際のファイルデータが格納されるデータ領域ＤＡＴＡと なる。

【００１４】 次に本実施例の動作につき説明する。 通常の動作時には、主制御部（１）は電圧供給制御部（３）に対してＮＡ０〜 ＮＡｎ信号を全てハイレベル信号とする様に制御する。この結果、トランジスタ Ｔｒ０〜Ｔｒｎは全て導通状態となり全ＤＲＡＭに駆動電圧が供給されると共に 、全ゲートＧ０〜Ｇｎも開状態となるので全てのＤＲＡＭへＲＡＳ信号が供給可 能となる。従って、主制御部（１）は全てのＤＲＡＭ０〜ｎに対してアクセスが 可能であると共にＤＲＡＭ０〜ｎの内容もＲＡＳ信号入力に応答してリフレッシ ュされるため消失することはない。

【００１５】 一方、図示しない電源スイッチがオフとなり、上記ＤＲＡＭ中のデータを電源 （４）によりバックアップする際には、主制御部（１）は以下の制御を司る。

【００１６】 まず、電源スイッチがオフとなると、主制御部（１）はこれを検出し、上記Ｆ ＡＴ中の情報をＤＲＡＭ１より読出すべくＤＲＡＭに対するアクセスを行なう。

【００１７】 次いで、上記処理により読出されたＦＡＴの情報より現在データが実際に格納 されているＤＲＡＭを判定する。そして、その判定結果に基づいて、実際にデー タが格納されているＤＲＡＭのみをバックアップすべく電圧供給制御部（３）か ら出力されるＮＡ０〜ＮＡｎ信号を選択的にハイレベル信号とする。具体例とし て、例えばＤＲＡＭ２及びＤＲＡＭ３にのみデータが格納されている際には、主 制御部（１）はインデックス情報及び物理的配置情報が夫々格納されたＤＲＡＭ ０、１の他にデータが格納されているＤＲＡＭ２、３もバックアップすべくＮＡ ０〜ＮＡ３信号を選択的にハイレベル信号とする。

【００１８】 その後、主制御部（１）は自分自身への駆動電圧の供給を停止する。しかし、 メモリ制御回路（２）及び電圧供給制御部（３）はバックアップ電源（４）によ りバックアップされ、また上記回路（２）及び制御部（３）からの出力信号と電 源（４）からの駆動電圧によりデータが保持されたＤＲＡＭは選択的にバックア ップされる。

【００１９】 この様に本実施例では、バックアップ時に実際にデータが格納されているＤＲ ＡＭを選択的にバックアップするので、バックアップ時の消費電力を必要最小限 に抑えることができる。

【００２０】 尚、本実施例では通常の動作時には、データの格納の有無に関係なく全てのＤ ＲＡＭに対して駆動電圧を供給すると共にリフレッシュ動作を可能とする様に構 成したが、通常動作時でもデータが格納されていないＤＲＡＭには駆動電圧等を 供給しない様に構成しても良い。

【００２１】 この場合、ＤＲＡＭへのアクセスに先立って主制御部（１）は常にＦＡＴ中の 情報を基に電圧供給制御部（３）からのＮＡ０〜ＮＡｎ信号の出力を制御する必 要がある。具体的には今ＤＲＡＭ０〜ＤＲＡＭ３にのみデータが格納されている とすると、通常の動作中であってもＮＡ０〜ＮＡ３信号を選択的にハイレベル信 号とすることにより上記ＤＲＡＭ０〜３のみをリフレッシュ可能とする。また、 この状態において例えばＤＲＡＭ４へのデータの格納が必要となった際には、主 制御部（１）はＦＡＴ中の情報に基づいてＤＲＡＭ４には現在データが格納され ていないため、駆動電圧も供給されてなくアクセスは不可能であることを検出す る。そこで、アクセスに先立って主制御部（１）はＤＲＡＭ４をアクセス可能と すべくＮＡ４信号をハイレベル信号とする様に電圧供給制御部（３）を制御し、 その後実際のアクセスを実行することとなる。一方、例えば所定のＤＲＡＭ中の データを消去する際には、そのデータ消去後このＤＲＡＭ中のデータが空となる ことがある。この様な場合には、データ消去後上記ＤＲＡＭの駆動を停止する必 要があるので、データ消去を行なった際もＦＡＴ中の情報に基づいて主制御部（ １）が電圧供給制御部（３）を制御し、データが格納されていないＤＲＡＭへの 駆動電圧等の供給を停止する。

【００２２】

【考案の効果】

本考案によれば、ＲＡＭディスクを構成する半導体メモリの消費電力を必要最 小限とすることができるので、上記半導体メモリとしてＤＲＡＭを利用すること が可能となる。

【図面の簡単な説明】

【図１】本考案の実施例を示すブロック回路図である。

【図２】本実施例のメモリ構成を示す模式図である。

【符号の説明】

１ 主制御部 ２ メモリ制御回路 ３ 電圧供給制御部 ４ 電源 ＤＲＡＭ ダイナミック型の半導体メモリ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 少なくとも２以上の揮発性の半導体メモ
   リと、該メモリに対して夫々アドレスデータ及びこのア
   ドレスデータの読込みタイミングを示すＣＡＳ信号、Ｒ
   ＡＳ信号を供給するメモリ制御回路と、上記各メモリへ
   駆動電圧を供給する電源回路と、上記各メモリ中のデー
   タの有無を検出する手段と、該検出結果に基づいて上記
   各メモリへの駆動電圧供給を制御する手段とを備えたこ
   とを特徴とするメモリバックアップ回路。