KR101596261B1 - 적층형 세라믹 전자부품 - Google Patents

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타케히사 사사바야시
아키히로 모토키
마코토 오가와
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

적층형 세라믹 전자부품의 외부전극을, 부품 본체의 소정의 면상에 직접 도금을 실시함으로써 형성했을 때, 외부전극이 되는 도금막의 부품 본체에 대한 고착력이 약하고, 도금막과 부품 본체의 계면, 또한 세라믹층과 내부전극의 계면에 수분이 침입하는 경우가 있다.
세라믹층(2)과 Ni를 포함하는 내부전극(3,4)을 포함하는 부품 본체(5)와, 내부전극(3,4)의 노출단(12,13)에 전기적으로 접속되도록, 부품 본체(5)상에 도금에 의해 형성된 외부전극(14,15)을 포함하는 적층형 세라믹 전자부품(1)에 있어서, 내부전극(3,4)은 Mg와 Ni가 공존하는 영역(16)을 가진다. Mg-Ni 공존 영역(16)에서는, Mg-Ni 산화물이 생성되어 있으므로, 세라믹층(2)에 대한 접합력이 강해져, 세라믹층(2)과 내부전극(3,4)의 계면에서의 박리를 보다 생기기 어렵게 할 수 있다.

Description

적층형 세라믹 전자부품{MONOLITHIC CERAMIC ELECTRONIC COMPONENT}
이 발명은 적층형 세라믹 전자부품에 관한 것으로, 특히 Ni를 포함하는 내부전극을 포함하고, 내부전극과 전기적으로 접속되는 외부전극이 도금에 의해 형성된 적층형 세라믹 전자부품에 관한 것이다.
적층형 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서의 외부전극은, 통상 부품 본체의 단부(端部)에 도전성 페이스트를 도포하여, 베이킹함으로써 형성되어 있다. 그러나 이 방법에 의해 형성된 외부전극은 그 두께가 수십 ㎛~수백 ㎛로 크다. 따라서, 적층 세라믹 콘덴서의 치수를 일정 규격값으로 하기 위해서는, 이 외부전극의 체적을 확보할 필요가 생기는 만큼, 원하지 않더라도 정전 용량 확보를 위한 실효 체적을 감소시킬 필요가 생겼다.
이 문제를 해결할 수 있는 것으로서, 복수의 내부전극의 각 인출단(引出端)간을 서로 접속하도록 부품 본체상에 도금막을 직접 석출시키고, 이 도금막을 외부전극의 적어도 일부로 하는 것에 제안되고 또한 실용화되어 있다. 예를 들면 일본국 공개특허공보 소63-169014호(특허문헌 1)에는, 부품 본체의, 내부전극이 노출된 측벽면의 전면에 대하여, 측벽면에 노출된 내부전극이 단락되도록, 무전해 Ni 도금에 의해 도전성 금속층을 석출시키는 외부전극의 형성방법이 개시되어 있다. 이와 같은 외부전극의 형성방법에 의하면, 외부전극의 체적을 줄일 수 있고, 따라서 정전 용량 확보를 위한 실효 체적을 늘릴 수 있다.
그러나 부품 본체의 소정의 면상(面上)에의 직접 도금에 의해 형성된 도금막에는, 상술한 도전성 페이스트의 베이킹에 의한 전극의 경우와 같은 유리 등을 통하지 않기 때문에, 도금막과 부품 본체 사이에서의 고착력이 약하다는 문제가 우선 있다. 그리고 고착력이 약하면, 도금막과 부품 본체의 계면에 균열이 생겨, 그곳으로부터 수분이 침입할 경우가 있다. 또한 수분의 침입이 세라믹층과 내부전극의 계면으로 진행된 경우, 다른 전위의 내부전극간에서 수분을 통해 전기적 단락이 생겨 부품의 기능을 저하시킬 우려가 있다.
일본국 공개특허공보 소63-169014호
이 발명의 목적은 상기와 같은 문제점을 해결할 수 있는 적층형 세라믹 전자부품을 제공하고자 하는 것이다.
이 발명은 적층된 복수의 세라믹층과 세라믹층간의 계면을 따라 형성된 Ni를 포함하는 복수의 내부전극을 포함하고, 각 내부전극이 소정의 면에 노출되는 노출단(露出端)을 가지고 있는 부품 본체와, 각 내부전극의 노출단에 전기적으로 접속되도록, 부품 본체의 소정의 면상에 도금에 의해 형성된 외부전극을 포함하는 적층형 세라믹 전자부품에 적용되는 것으로서, 상술한 기술적 과제를 해결하기 위해, 내부전극은 Mg와 Ni가 공존하는 영역(이하, "Mg-Ni 공존 영역"이라 칭함)을 가지는 것을 특징으로 하고 있다.
상술의 Mg-Ni 공존 영역에서는 Mg-Ni 산화물이 생성되어 있다. 세라믹층을 구성하는 세라믹은 산화물이므로, 내부전극의, 세라믹층에 대한 접합력은, Mg-Ni 공존 영역에 있어서, 그렇지 않은 영역에 비해 강해져, 세라믹층과 내부전극의 계면에서의 박리를 보다 생기기 어렵게 할 수 있다.
Mg-Ni 공존 영역은, 각 내부전극에 있어서의, 적어도 노출단이 분포하는 영역의 외주부에 위치하는 부분에 있는 것이 바람직하다. 이것에 의해, 내부전극과 외부전극 사이에서의 고착력을 보다 확실하게 강하게 할 수 있어, 외부전극과 부품 본체의 계면을 통한 수분의 침입을 보다 확실하게 방지할 수 있다.
각 내부전극에 있어서의, 노출단이 분포하는 영역의 외주부에 위치하는 부분에 있는, 상술의 Mg-Ni 공존 영역은, Mg/Ni 몰비가 0.1 이상이 되는 면적 비율이 25%이상인 것이 바람직하고, 70%이상인 것이 보다 바람직하다. 이와 같은 면적 비율이 보다 높아질수록 내부전극과 외부전극 사이에서의 고착력을 보다 강하게 할 수 있다.
Mg-Ni 공존 영역은 적어도 복수의 내부전극이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외(最外)에 위치하는 내부전극에 있는 것도 또한 바람직하다. 이것에 의해, 부품 본체에 있어서의 외층부에 위치하는 세라믹층의 박리가 억제될 수 있다.
복수의 내부전극이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외에 위치하는 내부전극에 있는 상술의 Mg-Ni 공존 영역은, Mg/Ni 몰비가 0.1 이상이 되는 면적 비율이 30%이상인 것이 바람직하다. 부품 본체에 있어서의 외층부에 위치하는 세라믹층의 박리의 억제 효과가 보다 확실하게 발휘된다.
이 발명에 의하면, 내부전극의 세라믹층에 대한 접합력을 Mg-Ni 공존 영역에 있어서 보다 강하게 할 수 있으므로, 부품 본체 내부에의 수분의 침입을 생성하기 어렵게 할 수 있다. 따라서, 적층형 세라믹 전자부품의 내습(耐濕) 신뢰성을 향상시킬 수 있다.
도 1은 이 발명의 제1의 실시형태에 의한 적층형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1)의 외관을 나타내는 사시도이다.
도 2는 도 1의 선 A-A에 따른 단면도이다.
도 3은 도 2의 선 B-B에 따른 단면도이다.
도 4는 이 발명의 제2의 실시형태에 의한 적층형 세라믹 전자부품으로서의 LW 역전형의 적층 세라믹 콘덴서(1a)의 외관을 나타내는 사시도이다.
도 1 내지 도 3을 참조하여, 이 발명의 제1의 실시형태에 의한 적층형 세라믹 전자부품(1)은, 적층된 복수의 세라믹층(2)과 세라믹층(2)간의 계면을 따라 형성된 Ni를 포함하는 복수의 내부전극(3 및 4)을 포함하는 부품 본체(5)를 포함하고 있다. 적층형 세라믹 전자부품(1)은 적층 세라믹 콘덴서에 상당한다.
부품 본체(5)는 서로 대향하는 2개의 주면(6 및 7)과, 서로 대향하는 2개의 측면(8 및 9)과, 서로 대향하는 2개의 단면(10 및 11)을 가지는 직방체 형상이다. 적층된 세라믹층(2)의 주면은 부품 본체(5)의 주면(6 및 7)과 평행하게 향해진다.
내부전극(3 및 4)은 부품 본체(5)의 제1의 단면(10)에 노출되는 노출단(12)을 가지는 제1의 내부전극(3)과, 부품 본체(5)의 제2의 단면(11)에 노출되는 노출단(13)을 가지는 제2의 내부전극(4)으로 분류된다. 제1의 내부전극(3)과 제2의 내부전극(4)은 적층방향에 있어서 교대로 배치된다.
부품 본체(5)의 제1의 단면(10)상에는, 제1의 내부전극(3)과 전기적으로 접속되도록 제1의 외부전극(14)이 형성된다. 부품 본체(5)의 제2의 단면(11)상에는 제2의 내부전극(4)과 전기적으로 접속되도록 제2의 외부전극(15)이 형성된다. 제1 및 제2의 외부전극(14 및 15)은 각각 제1 및 제2의 단면(10 및 11)에 인접하는 주면(6 및 7) 및 측면(8 및 9)의 각 일부에까지 연장되도록 형성되어 있다.
외부전극(14 및 15)은 부품 본체(5)상에 직접 도금을 실시함으로써 형성된 것이다. 도금법은 전해 도금법이어도, 무전해 도금법이어도 된다. 또한 외부전극(14 및 15)은 대부분의 경우, 예를 들면 Ni 도금층 및 그 위에 형성된 Sn 도금층으로 이루어지는 2층 구조의 도금막으로 구성된다. 여기서, Ni 도금층은 Cu 도금층으로 치환되어도 된다. 또한 외부전극(14 및 15)은 단층의 도금막으로 구성되어도, 3층 이상의 도금막으로 구성되어도 된다.
이와 같은 적층형 세라믹 전자부품(1)에 있어서, 이 발명에서는, 내부전극(3 및 4)이 Mg와 Ni가 공존하는 영역(Mg-Ni 공존 영역)을 가지는 것을 특징으로 하고 있다. 도 2 및 도 3에 있어서, 내부전극(3 및 4)의 일부가 파선으로 둘러싸여 있는데, 이 파선으로 둘러싼 영역이 Mg-Ni 공존 영역(16)인 것을 나타내고 있다.
Mg-Ni 공존 영역(16)에서는 Mg-Ni 산화물이 생성되어 있다. 그 때문에, 내부전극(3 및 4)의 세라믹층(2)에 대한 접합력은, Mg-Ni 공존 영역(16)에 있어서 보다 강해져 세라믹층(2)과 내부전극(3 및 4)의 계면에서의 박리를 보다 생기기 어렵게 할 수 있다. 그 결과, 부품 본체(5)의 내부에의 수분의 침입을 생기기 어렵게 할 수 있어, 적층형 세라믹 전자부품(1)의 내습 신뢰성을 향상시킬 수 있다.
Mg-Ni 공존 영역(16)은, 도 2에 나타내는 바와 같이, 적어도 복수의 내부전극(3 및 4)이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외에 위치하는 외부전극(3 및 4)에 있는 것이 바람직하다. 보다 상세하게는 우선 최외층의 내부전극(3 및 4) 전체가 Mg-Ni 공존 영역(16)이 되고, 또한 최외로부터 2번째의 내부전극(3 및 4)의 노출단(12 및 13)으로 연장되는 인출부가 Mg-Ni 공존 영역(16)이 된다. 이것에 의해, 부품 본체(5)에 있어서의 외층부에 위치하는 세라믹층(2)의 박리가 억제될 수 있다.
상술과 같이, 복수의 내부전극(3 및 4)이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외에 위치하는 내부전극(3 및 4)에 있는 Mg-Ni 공존 영역(16)은, 후술하는 실험예로부터 알 수 있듯이, Mg/Ni 몰비가 0.1 이상이 되는 면적 비율이 30%이상인 것이 바람직하다.
또한 Mg-Ni 공존 영역(16)은, 제1의 내부전극(3)에 대하여 도 3에 도시하는 바와 같이, 내부전극(3 및 4)의 각각에 있어서의, 적어도 노출단(12 및 13)이 분포하는 영역의 외주부에 위치하는 부분에 있는 것이 바람직하다. 보다 상세하게는 우선 적층방향으로 보아, 최외층의 내부전극(3 및 4)의 노출단(12 및 13) 전체가 Mg-Ni 공존 영역(16)이 되고, 또한 최외층 이외의 내부전극(3 및 4)의 노출단(12 및 13)의 폭방향 양단부가 Mg-Ni 공존 영역(16)이 된다. 이것에 의해, 내부전극(3 및 4)과 외부전극(14 및 15)의 사이에서의 고착력을 보다 확실하게 강하게 할 수 있어, 외부전극(14 및 15)과 부품 본체(5)의 계면을 통한 수분의 침입을 보다 확실하게 방지할 수 있다.
상술과 같이, 내부전극(3 및 4)의 각각에 있어서의, 노출단(12 및 13)의 각각이 분포하는 영역의 외주부에 위치하는 부분에 있는 Mg-Ni 공존 영역(16)은, 후술하는 실험예로부터 알 수 있듯이, Mg/Ni 몰비가 0.1 이상이 되는 면적 비율이 25%이상인 것이 바람직하고, 70%이상인 것이 보다 바람직하다.
다음으로 적층형 세라믹 전자부품(1)의 제조방법에 대하여 설명한다. 이 제조방법의 설명은 이 발명의 특징이 되는 Mg-Ni 공존 영역(16)의 생성방법을 분명하게 하는 것이기도 하다.
우선, 부품 본체(5)를 얻기 위해, 세라믹층(2)이 될 세라믹 그린시트가 준비된다. 세라믹 그린시트는 세라믹 원료를 포함하는데, 이 세라믹 원료에는 Mg가 예를 들면 Mg 산화물로서 첨가되어 있다. Mg는 예를 들면 0.05~2.0몰% 첨가된다.
다음으로 일부의 세라믹 그린시트상에 내부전극(3 및 4)이 될 도전성 페이스트막이 인쇄 등에 의해 형성된다. 도전성 페이스트막은 도전 성분으로서 Ni를 포함하고 있다.
다음으로 제1 및 제2의 내부전극(3 및 4)이 교대로 배치되는 상태가 되도록, 상술한 도전성 페이스트막이 형성된 복수의 세라믹 그린시트가 적층되는 동시에, 그 적층방향의 양단부에, 도전성 페이스트막이 형성되어 있지 않은 적당수의 세라믹 그린시트가 외층부(17 및 18)를 이루도록 적층된다. 이것에 의해, 부품 본체(5)의 소성 전의 상태의 것이 얻어진다.
또한 상술한 적층 공정이, 복수의 적층형 세라믹 전자부품(1)을 꺼낼 수 있는 마더 상태의 세라믹 그린시트에 대하여 실시되고, 적층 공정 후, 컷트 공정을 실시하여, 개개의 적층형 세라믹 전자부품(1)을 위한 부품 본체(5)의 소성 전의 상태의 것을 얻도록 해도 된다.
다음으로 소성 공정이 실시된다. 이것에 의해, 소결한 부품 본체(5)가 얻어진다. 부품 본체(5)는 상술의 세라믹 그린시트의 소결에 의해 얻어진 복수의 세라믹층(2) 및 도전성 페이스트막의 소결에 의해 얻어진 내부전극(3 및 4)을 포함하고 있다.
상술의 소성 공정에 있어서, 세라믹 그린시트가 소결하기 전의 적어도 승온 과정에서는, 내부전극(3 및 4)이 되는 도전성 페이스트막에 포함되는 Ni가 많든 적든 산화하는 분위기가 적용된다. 세라믹 그린시트에 포함되는 Mg는, 산화니켈에 확산되기 쉽기 때문에, 세라믹의 소결이 진행되기 전에, 내부전극(3 및 4)이 되는 도전성 페이스트막에 포함되는 Ni의 산화를 진행시켜 두면, 세라믹의 소결 후에 있어서, 내부전극(3 및 4)에 Mg-Ni 공존 영역(16)이 생성되기 쉽다. 그리고, 도전성 페이스트막에 포함되는 Ni의 산화의 진행 정도를 제어함으로써, Mg-Ni 공존 영역(16)에서의 Mg량을 제어할 수 있다. 또한 부품 본체(5)의 외표면은 소성 분위기에 직접 접하므로, 내부전극(3 및 4)의 특히 노출단(12 및 13)에서는 Ni의 산화가 진행되기 쉽다.
또한 Mg-Ni 공존 영역(16)의 생성에는 세라믹층(2)으로부터 내부전극(3 및 4)에의 Mg의 공급이 필요하다. Mg의 공급에 대해서는, 세라믹 그린시트에 포함되어 있는 Mg의 함유량에 따라 다르지만, 내부전극(3 및 4)간에 위치하는 세라믹층(2)은 예를 들면 두께가 수 ㎛이하로 얇기 때문에, Mg의 절대량이 적고, 여기서부터의 Mg의 공급은 거의 기대할 수 없다. 한편, 부품 본체(5)에 있어서의 내부전극(3 및 4)이 존재하지 않는 부분, 즉 도 2 및 도 3에 나타내는 외층부(17 및 18), 및 도 3에 나타내는 사이드 마진부(19 및 20)의 각각의 체적은, 이들에 접하는 내부전극(3 및 4)의 체적에 비해 압도적으로 크다. 따라서, 외층부(17 및 18) 및 사이드 마진부(19 및 20)로부터, 이들에 접하는 내부전극(3 및 4)에는 Mg를 충분히 공급할 수 있다.
이상의 것으로 보아, Mg-Ni 공존 영역(16)은, 상술한 바와 같이, 최외층의 내부전극(3 및 4) 전체 및 최외로부터 2번째의 내부전극(3 및 4)의 노출단(12 및 13)으로 연장되는 인출부와(도 2 참조), 적층방향으로 보아, 최외층의 내부전극(3 및 4)의 노출단(12 및 13) 전체 및 최외층 이외의 내부전극(3 및 4)의 노출단(12 및 13)의 폭방향 양단부(도 3 참조)에 생성된다. 또한 도 3에서는 도시되지 않지만, 내부전극(3 및 4)의 노출단(12 및 13) 이외의 부분에 있어서도, 적층방향으로 보아, 최외층의 내부전극(3 및 4)의 전체 및 최외층 이외의 내부전극(3 및 4)의 폭방향 양단부에서도 Mg-Ni 공존 영역(16)이 생성된다.
다음으로, 필요에 따라, 부품 본체(5)에 대하여, 배럴 연마 공정이 실시되고, 그것에 의해, 내부전극(3 및 4)의 노출단(12 및 13)을 보다 확실하게 노출시키도록 한다. 이어서, 바람직하게는 순수에 의한 세정 공정이 실시된다.
다음으로 외부전극(14 및 15)이 도금에 의해 형성된다. 도금법은 상술한 바와 같이, 전해 도금법이어도 무전해 도금법이어도 된다. 내부전극(3 및 4)에 있어서의 Mg-Ni 공존 영역(16)은, 세라믹층(2)에 대하여 강고한 고착 상태를 실현할 수 있으므로, 도금 공정에 있어서, 부품 본체(5)에 있어서의 세라믹층(2)과 내부전극(3 및 4)의 계면을 따라 도금액을 침입하기 어렵게 할 수 있고, 또한 도금액이 설령 침입해도 세라믹층(2)의 박리를 생기기 어렵게 할 수 있다.
이상과 같이 하여 적층형 세라믹 전자부품(1)이 완성된다.
도 1에 나타낸 적층형 세라믹 전자부품(1)은, 제1 및 제2의 외부전극(14 및 15)간을 연결하는 방향에서의 치수를 길이방향 치수로 하고, 이것을 L로 나타내며, 길이방향에 직교하는 방향의 폭방향 치수를 W로 나타냈을 때, L＞W의 치수 관계를 가지고 있었는데, 이 발명은 도 4에 나타내는 적층형 세라믹 전자부품(1a)과 같이, L＜W의 치수 관계를 가지는 이른바 LW형 역전형의 적층형 세라믹 전자부품에 대해서도 적용할 수 있다. 도 4에 있어서, 도 1에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 사용하고, 중복되는 설명은 생략한다.
이상 설명한 적층형 세라믹 전자부품(1 및 1a)에서는 세라믹층(2)이 유전체 세라믹으로 구성된다. 그러나 이 발명이 적용되는 적층형 세라믹 전자부품은 적층형 세라믹 전자부품에 한정되지 않고, 예를 들면 인덕터, 서미스터, 압전 부품 등을 구성하는 것이어도 된다. 따라서, 적층형 세라믹 전자부품의 기능에 따라, 세라믹층은 유전체 세라믹 외에 자성체 세라믹, 반도체 세라믹, 압전체 세라믹 등으로 구성되어도 된다.
또한 도시한 적층형 세라믹 전자부품(1 및 1a)은 2개의 외부전극(14 및 15)을 포함하는 2단자형의 것인데, 이 발명은 3단자 이상의 다단자형의 적층형 세라믹 전자부품에도 적용할 수 있다.
이하에 이 발명의 효과를 확인하기 위해 실시한 실험예에 대하여 설명한다.
[실험예 1]
실험예 1에서는, 특히 도 3에 나타낸 내부전극(3 및 4)의 각각에 있어서의, 노출단(12 및 13)이 분포하는 영역의 외주부에 위치하는 부분에 있는 Mg-Ni 공존 영역(16)에 착안하여 그 효과를 확인하였다.
시료로서 이하와 같은 적층형 세라믹 전자부품을 제작하였다.
우선, 적층형 세라믹 전자부품에 포함하는 부품 본체를 얻기 위해, 세라믹층이 될 세라믹 그린시트와 내부전극이 될 Ni를 포함하는 도전성 페이스트막을 적층한 구조의 소성 전의 부품 본체를 준비하였다. 상기 세라믹 그린시트에 포함되는 세라믹 원료에는 Mg를 첨가한 티탄산바륨계 유전체 세라믹 원료를 사용하였다.
다음으로 상기 소성 전의 부품 본체를 소성하였다. 이 소성 공정에 있어서, 세라믹 그린시트가 소결되기 전의 승온 과정에 있어서의 산화성 분위기를 제어함으로써, 내부전극이 될 도전성 페이스트막 중의 Ni의 산화의 진행 정도를 다양하게 바꾸고, 그것에 의해, 내부전극 중에 확산되는 Mg량을 다양하게 바꾼 소결 후의 부품 본체를 얻었다. Mg량에 대해서는, 후술하는 분석에 의해 구하고, 그 결과가 표 1의 "외주부에 있어서의 Mg/Ni=0.1 이상의 영역"의 란에 Mg/Ni 몰비가 0.1 이상이 되는 면적 비율로서 나타나 있다. 이 Mg/Ni 몰비가 0.1 이상이 되는 면적 비율은, 소성 공정에 있어서, 세라믹 그린시트가 소결되기 전의 승온 과정에 있어서의 산화성 분위기를 다양하게 바꾼 결과로서 얻어진 것으로 이해해야 한다.
다음으로 도금 처리의 전처리로서, 부품 본체에는 배럴 연마를 실시하여, 내부전극의 노출단을 확실하게 노출시킨 상태로 해두고, 이어서 순수에 의한 세정 공정을 실시하였다.
다음으로 부품 본체에 대하여, 전해 Ni 도금, 이어서 전해 Sn 도금을 실시하였다. 이것에 의해, 하층을 Ni 도금층으로 하고, 상층을 Sn 도금층으로 하는 외부전극을 형성하였다.
이상과 같이 하여 얻어진 적층형 세라믹 전자부품은, 부품 본체와 외부전극을 포함하여, 평면 치수가 1.0mm×0.5mm이고, LW 역전형의 것이었다. 또한 부품 본체에 있어서, 내부전극간의 세라믹층의 각 두께는 1㎛이고, 각 내부전극의 두께는 1㎛이며, 내부전극이 배치되지 않는 각 외층부의 두께는 50㎛였다.
이상과 같이 하여 표 1에 나타낸 각 시료에 따른 적층형 세라믹 전자부품을 얻었다.
다음으로 각 시료에 따른 적층형 세라믹 전자부품에 대하여, 단면을 연마에 의해 노출시킨 상태로 한 후에, 각 내부전극에 있어서의, 노출단이 분포하는 영역의 외주부에 위치하는 부분을 WDX(파장 분산 X선 분광법)에 의해 분석함으로써, Mg 원소 및 Ni 원소만을 검출하면서, Mg 원소와 Ni 원소의 분포 상태를 측정하고, 그 결과로부터 Mg/Ni 몰비의 분포를 구하였다. 그리고 상기 외주부에 위치하는 부분 중 Mg/Ni 몰비가 0.1 이상이 되는 영역의 면적 비율[%]을 구하였다. 이 면적 비율의 3개의 시료에 대한 평균값이며, 소수점 이하를 사사오입한 수치가 표 1의 "외주부에 있어서의 Mg/Ni=0.1 이상의 영역"의 란에 나타나 있다.
또한 외부전극의 고착력을 구하였다. 보다 상세하게는 각 시료에 따른 적층형 세라믹 전자부품을 기판에 솔더 실장한 후, 적층형 세라믹 전자부품을 옆에서부터 기판과 평행한 방향으로 미는 옆에서 미는 시험을 실시하고, 외부전극에 박리가 생기는 최대 응력값을 측정하여, 시료수 10개에서의 최대 응력값의 평균값을 구하였다. 그 결과가 표 1의 "고착력"의 란에 나타나 있다.
또한 내습 부하 시험을 실시하였다. 보다 상세하게는 각 시료에 따른 적층형 세라믹 전자부품에 대하여, 온도: 85℃, 습도: 85%RH, 및 인가 전압: 4V의 조건에서 내습 부하 시험을 144시간 실시하여, 절연 저항 IR이 1×107Ω미만이 된 것을 불량으로 판정하고, 시료수 72개 중에서의 불량수를 구하였다. 그 결과가 표 1의 "내습 부하 불량수"의 란에 나타나 있다.
시료
번호		 외주부에 있어서의
Mg/Ni=0.1 이상의 영역(%)		 고착력 내습 부하 불량수
1 0 15N 30/72
2 12 16N 11/72
3 25 18N 5/72
4 52 20N 2/72
5 70 22N 0/72
6 87 25N 0/72
표 1로부터 우선 각 내부전극에 있어서의, 노출단이 분포하는 영역의 외주부에 위치하는 부분에, Mg-Ni 공존 영역이 존재함으로써, 외부전극의 고착력이 증가하고, 또한 내습 신뢰성이 향상하는 것을 알 수 있었다.
또한 시료 3~6과 같이, Mg/Ni 몰비가 0.1 이상인 면적 비율이 25%이상이면, 외부전극의 고착력은, Mg/Ni 몰비가 0.1 이상인 면적 비율이 0%인 시료 1에 비해, 1.2배 이상으로 개선되는 것을 알 수 있었다.
또한 시료 5 및 6과 같이, Mg/Ni 몰비가 0.1 이상인 면적 비율이 70%이상이면 내습 신뢰성이 더 개선되는 것을 알 수 있었다.
[실험예 2]
실험예 2에서는, 특히 도 2에 나타낸 복수의 내부전극(3 및 4)이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외에 위치하는 내부전극(3 및 4)에 있는 Mg-Ni 공존 영역(16)에 착안하여 그 효과를 확인하였다.
시료로서, LW 역전형이 아닌 점에서, 실험예 1의 경우와는 다른 적층형 세라믹 전자부품을 제작하였다.
우선, 실험예 1의 경우와 동일한 조성을 가지는 소성 전의 부품 본체를 준비하고, 이어서 소성 전의 부품 본체를 소성하였다. 이 소성 공정에 있어서, 세라믹 그린시트가 소결하기 전의 승온 과정에 있어서의 산화성 분위기를 제어함으로써, 내부전극 중에 확산하는 Mg량을 다양하게 바꾼 소결 후의 부품 본체를 얻었다. Mg량에 대해서는, 실험예 1의 경우와 마찬가지로 후술하는 분석에 의해 구하고, 그 결과가 표 2의 "최외에 있어서의 Mg/Ni=0.1 이상의 영역"의 란에 Mg/Ni 몰비가 0.1 이상이 되는 면적 비율로서 나타나 있다.
다음으로 도금 처리의 전처리로서, 부품 본체에는 배럴 연마를 실시하여, 내부전극의 노출단을 확실하게 노출시킨 상태로 해두고, 이어서 순수에 의한 세정 공정을 실시하였다.
다음으로 부품 본체에 대하여, 전해 Ni 도금, 이어서 전해 Sn 도금을 실시하였다. 이것에 의해, 하층을 Ni 도금층으로 하고, 상층을 Sn 도금층으로 하는 외부전극을 형성하였다.
이상과 같이 하여 얻어진 적층형 세라믹 전자부품은, LW 역전형이 아니고, 부품 본체와 외부전극을 포함하여, 평면 치수가 1.0mm×0.5mm였다. 또한 부품 본체에 있어서, 내부전극간의 세라믹층의 각 두께는 1㎛이고, 각 내부전극의 두께는 1㎛이며, 내부전극이 배치되지 않는 각 외층부의 두께는 50㎛였다.
이상과 같이 하여, 표 2에 나타낸 각 시료에 따른 적층형 세라믹 전자부품을 얻었다.
다음으로 각 시료에 따른 적층형 세라믹 전자부품에 대하여, 단면을 연마에 의해 노출시킨 상태로 한 후에, 복수의 내부전극이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외층에 위치하는 내부전극을 WDX(파장 분산 X선 분광법)에 의해 분석함으로써, Mg 원소 및 Ni 원소만을 검출하면서, Mg 원소와 Ni 원소의 분포 상태를 측정하고, 그 결과로부터 Mg/Ni 몰비의 분포를 구하였다. 그리고, 상기 최외층의 내부전극 중 Mg/Ni 몰비가 0.1 이상이 되는 영역의 면적 비율[%]을 구하였다. 이 면적 비율의 3개의 시료에 대한 평균값이며, 소수점 이하를 사사오입한 수치가 표 2의 "최외층에 있어서의 Mg/Ni=0.1 이상의 영역"의 란에 나타나 있다.
또한 외부전극 형성 후의 박리 발생의 유무를 평가하였다. 보다 상세하게는 물을 매체로 하여, 각 시료에 따른 적층형 세라믹 전자부품에 초음파를 쐬어, 그 되돌아오는 시간에 의해 내부 결함의 유무를 판정하는, 비파괴 내부 결함 검사를 실시하여, 시료수 100개 중에서의 파괴 발생 시료수를 구하였다. 그 결과가 표 2의 "박리 발생율"의 란에 나타나 있다.
시료
번호		 최외층에 있어서의
Mg/Ni=0.1 이상의 영역(%)		 박리 발생율
11 0 52/100
12 9 10/100
13 30 0/100
14 45 0/100
15 82 0/100
표 2로부터, 우선 최외층의 내부전극에, Mg/Ni 몰비가 0.1 이상인 Mg/Ni 공존 영역이 존재함으로써, 파괴 발생율이 저하하는 것을 알 수 있었다.
또한 시료 13~15와 같이, Mg/Ni 몰비가 0.1 이상인 면적 비율이 30%이상이면, 박리가 전혀 발생하지 않아 보다 효과적인 것을 알 수 있었다.
[실험예 3]
실험예 3에 있어서도, 실험예 2의 경우와 마찬가지로, 특히 도 2에 나타낸 복수의 내부전극(3 및 4)이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외에 위치하는 외부전극(3 및 4)에 있는 Mg-Ni 공존 영역(16)에 착안하여 그 효과를 확인하였다.
시료로서, 외부전극을, 부품 본체에 대하여, 전해 Cu 도금, 이어서 전해 Ni 도금, 이어서 전해 Sn 도금을 실시함으로써 형성한 것을 제외하고, 실험예 2의 경우와 동일한 방법으로 제조한 적층형 세라믹 전자부품을 준비하였다.
그리고, 표 3에 나타내는 바와 같이, 실험예 2의 경우와 마찬가지로 "최외층에 있어서의 Mg/Ni=0.1 이상의 영역" 및 "박리 발생율"을 구하였다.
시료
번호		 최외층에 있어서의
Mg/Ni=0.1 이상의 영역(%)		 박리 발생율
21 0 49/100
22 9 9/100
23 30 0/100
24 45 0/100
25 82 0/100
실험예 3에 있어서도 실험예 2의 경우와 동일한 결과가 얻어졌다.
즉, 표 3으로부터, 우선 최외층의 내부전극에, Mg/Ni 몰비가 0.1 이상인 Mg-Ni 공존 영역이 존재함으로써, 파괴 발생율이 저하하는 것을 알 수 있었다.
또한 시료 23~25와 같이, Mg/Ni 몰비가 0.1 이상인 면적 비율이 30%이상이면, 박리가 전혀 발생하지 않아 보다 효과적인 것을 알 수 있었다.
1, 1a: 적층형 세라믹 전자부품 2: 세라믹층
3, 4: 내부전극 12, 13: 노출단
14, 15: 외부전극 16: Mg-Ni 공존 영역

Claims (6)

  1. 적층된 복수의 세라믹층과 상기 세라믹층간의 계면을 따라 형성된 Ni를 포함하는 복수의 내부전극을 포함하고, 각 상기 내부전극이 소정의 면에 노출되는 노출단(露出端)을 가지고 있는 부품 본체와,
    각 상기 내부전극의 상기 노출단에 전기적으로 접속되도록, 상기 부품 본체의 상기 소정의 면상(面上)에 도금에 의해 형성된 외부전극을 포함하며,
    상기 내부전극은 Mg와 Ni가 공존하는 영역을 가지고,
    상기 Mg와 Ni가 공존하는 영역은, 각 상기 내부전극에 있어서의, 적어도 상기 노출단이 분포하는 영역의 외주부에 위치하는 부분에 있으며,
    각 상기 내부전극에 있어서의, 상기 노출단이 분포하는 영역의 외주부에 위치하는 부분에 있는 상기 Mg와 Ni가 공존하는 영역은, Mg/Ni 몰비가 0.1 이상이 되는 면적 비율이 25%이상인 것을 특징으로 하는 적층형 세라믹 전자부품.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    각 상기 내부전극에 있어서의, 상기 노출단이 분포하는 영역의 외주부에 위치하는 부분에 있는 상기 Mg와 Ni가 공존하는 영역은, Mg/Ni 몰비가 0.1 이상이 되는 면적 비율이 70%이상인 것을 특징으로 하는 적층형 세라믹 전자부품.
  5. 제1항 또는 제4항에 있어서,
    상기 Mg와 Ni가 공존하는 영역은, 적어도 복수의 상기 내부전극이 분포하는 영역에 있어서의, 세라믹층의 적층방향으로 보아, 최외(最外)에 위치하는 상기 내부전극에 있는 것을 특징으로 하는 적층형 세라믹 전자부품.
  6. 제5항에 있어서,
    복수의 상기 내부전극이 분포하는 영역에 있어서의, 적층방향으로 보아, 최외에 위치하는 상기 내부전극에 있는 상기 Mg와 Ni가 공존하는 영역은, Mg/Ni의 조성비가 0.1 이상이 되는 면적 비율이 30%이상인 것을 특징으로 하는 적층형 세라믹 전자부품.
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