KR101562709B1 - 반도체 다이 패키지의 휨 제어 - Google Patents

반도체 다이 패키지의 휨 제어 Download PDF

Info

Publication number
KR101562709B1
KR101562709B1 KR1020130127569A KR20130127569A KR101562709B1 KR 101562709 B1 KR101562709 B1 KR 101562709B1 KR 1020130127569 A KR1020130127569 A KR 1020130127569A KR 20130127569 A KR20130127569 A KR 20130127569A KR 101562709 B1 KR101562709 B1 KR 101562709B1
Authority
KR
South Korea
Prior art keywords
semiconductor die
tsv
layer
package
redistribution structure
Prior art date
Application number
KR1020130127569A
Other languages
English (en)
Other versions
KR20140061959A (ko
Inventor
쿠오 룽 판
칭웬 샤오
첸시엔 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140061959A publication Critical patent/KR20140061959A/ko
Application granted granted Critical
Publication of KR101562709B1 publication Critical patent/KR101562709B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29191—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

다이 패키지에서 기판 관통 비아(TSV)와 접촉하고 둘러싸도록 압축성 유전체 층을 이용하여 다이 패키지를 형성하는 메카니즘의 다양한 실시예가 제공된다. 압축성 유전체 층은 다이 패키지의 굽힘을 감소시키거나 제거한다. 그 결과, 굽힘으로 인해 파손되는 재분배층(RDL)의 위험이 감소되거나 제거된다. 또한, 도전성 TSV 컬럼과 주위의 몰딩 화합물 사이에 형성되는 압축성 유전체 층이 도전성 TSV 컬럼과 몰딩 화합물 사이의 점착력을 개선시킨다. 따라서, 다이 패키지의 신뢰성이 개선된다.

Description

반도체 다이 패키지의 휨 제어{WARPAGE CONTROL OF SEMICONDUCTOR DIE PACKAGE}
관련출원들에 대한 상호참조
본 출원은 본 명세서에 참조에 의해 통합된 2012년 11월 14일자로 출원된 발명의 명칭 "반도체 다이 패키지의 휨 제어"의 미국 가출원 제61/726,411호에 우선권을 주장한다.
기술분야
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 반도체 다이 패키지의 휨 제어에 관한 것이다.
반도체 디바이스는 일례로서 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비와 같은 광범위한 전자 용례에 사용된다. 반도체 디바이스는 통상 절연 또는 유전체 층, 도전성 층, 및 반도전성 재료층을 반도체 기판 위에 순차적으로 성막하고, 다양한 재료층들을 리소그래피를 이용하여 패터닝하여 회로 구성요소와 그 위에 소자들을 형성함으로서 제조된다.
반도체 산업은 최소 특징부 크기의 계속적인 감축에 의해 다양한 전자 구성요소(예컨대, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적 밀도를 계속 개선하고 있고, 이는 보다 많은 구성요소가 소정 영역에 집적되게 한다. 더 작은 이들 전자 구성요소들은 또한 몇몇 용례에서 과거의 패키지보다 더 작은 영역 및/또는 더 낮은 높이를 이용하는 더 작은 패키지를 필요로 한다.
따라서, 패키지 온 패키지(PoP; package on package) 등의 새로운 패키징 기술이 개발되기 시작하였는데, 이러한 기술에서는 디바이스 다이를 갖는 상부 패키지가 다른 디바이스 다이를 갖는 바닥 패키지에 접착된다. 새로운 패키징 기술을 채택함으로써, 패키지의 집적 수준이 증가될 수 있다. 반도체를 위한 비교적 새로운 타입의 이들 패키징 기술은 제조 과제에 직면한다.
이하, 실시예, 및 그 이점의 보다 완벽한 이해를 위해, 첨부 도면과 함께 취한 아래의 설명을 참조하는데, 도면에서:
도 1a는 몇몇 실시예에 따른 패키지 구조체의 사시도이다.
도 1b는 몇몇 실시예에 따른 다이 패키지의 단면도를 도시한다.
도 2a 내지 도 2i는 몇몇 실시예에 따라 패키지를 준비하는 순차적인 프로세스 흐름의 단면도를 도시한다.
도 3a 내지 도 3e는 몇몇 실시예에 따라 다이 패키지를 준비하는 순차적인 프로세스 흐름의 단면도를 도시한다.
본 개시의 실시예의 제조 및 이용이 아래에서 상세하게 논의된다. 그러나, 실시예는 광범위한 특정 상황에서 구현될 수 있는 많은 적용 가능한 본 발명의 개념을 제공한다. 논의되는 특정 실시예는 예시적이고, 본 개시의 범위를 제한하지 않는다.
집적 회로의 발명 이래로, 반도체 산업은 다양한 전자 구성요소(즉, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적 밀도에 있어서의 지속적인 개선으로 인해 급속한 성장을 겪어 왔다. 집적 밀도에 있어서의 이러한 개선은 보다 많은 구성요소를 소정 영역에 집적하게 하도록 최소 특징부 크기의 반복적인 감축으로부터 초래되었다.
이들 집적 개선은 본질적으로 사실상 2차원(2D)이고, 그 점에서 집적된 구성요소들이 차지하는 부피는 본질적으로 반도체 웨이퍼의 표면 상에 있다. 리소그래피에 있어서의 극적인 개선이 2D 집적 회로 형성에 상당한 개선을 초래하였지만, 2차원에서 달성될 수 있는 밀도에는 물리적인 한계가 존재한다. 이들 한계 중 하나는 이들 구성요소를 제조하는 데에 요구되는 최소 크기이다. 또한, 더 많은 디바이스가 칩 상에 놓일 때에, 더 복잡한 설계가 요구된다.
따라서, 전술한 한계점을 해결하기 위하여 3차원 집적 회로(3D IC)가 안출되었다. 3D IC의 몇몇 형성 프로세스에서, 집적 회로를 각각 포함하는 2개 이상의 웨이퍼가 형성된다. 이어서, 웨이퍼는 정렬된 디바이스와 접합된다. 몇몇 실시예에서, 관통 실리콘 비아 또는 관통 웨이퍼 비아라고도 지칭되는 기판 관통 비아(TSV; through-substrate-via)가 3D IC를 실행하는 방식으로서 점점 더 사용되고 있다. TSV는 흔히 3D IC 및 적층된 다이들에 사용되어 전기 연결을 제공하고 및/또는 열 방산에 일조한다. 3D IC 및 적층된 다이들에 TSV를 형성하는 데에 있어서 도전 과제가 존재한다.
도 1a는 몇몇 실시예에 따라 다른 기판(130)에 또한 접합되는 다른 패키지(120)에 접합된 패키지(110)를 포함하는 패키지 구조체(100)의 사시도이다. 각 다이 패키지(110, 120)는 적어도 반도체 다이(도시 생략)를 포함한다. 반도체 다이는 반도체 집적 회로 제조에 채용되는 반도체 기판을 포함하고, 집적 회로는 반도체 기판 내에 및/또는 반도체 기판 상에 형성될 수 있다. 반도체 기판은 제한하지는 않지만 벌크 실리콘, 반도체 웨이퍼, 실리콘 온 절연체(SOI; silicon-on-insulator), 또는 실리콘 게르마늄 기판을 비롯한 반도체 재료를 포함하는 임의의 구성을 지칭한다. III족, IV족, 및 V족 원소를 비롯한 다른 반도체 재료가 또한 사용될 수 있다. 반도체 기판은 얕은 트렌치 절연(STI; shallow trench isolation) 특징부 또는 실리콘의 국부적 산화(LOCOS; local oxidation of silicon) 특징부 등의 복수 개의 절연 특징부(도시 생략)를 더 포함할 수 있다. 절연 특징부는 다양한 미소 전자 소자를 획정하고 절연시킨다. 반도체 기판에 형성될 수 있는 다양한 미소 전자 소자들의 예는 트랜지스터[예컨대, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor), 상보적 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터, 쌍극 접합형 트랜지스터(BJT; bipolar junction transistor), 고전압 트랜지스터, 고주파수 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET; p-channel and/or n-channel field effect transistor)]; 레지스터; 다이오드; 캐패시터; 인덕터; 퓨즈; 및 기타 적절한 소자를 포함한다. 다양한 프로세스는 성막, 에칭, 주입, 포토리소그래피, 어닐링, 및/또는 기타 적절한 프로세스를 비롯하여 다양한 미소 전자 소자를 형성하도록 수행된다. 미소 전자 소자는 로직 디바이스, 메모리 디바이스(예컨대, SRAM), RF 디바이스, 입력/출력(I/O) 디바이스, 시스템 온 칩(SoC; system-on-chip) 디바이스, 이들의 조합, 및 기타 적절한 타입의 디바이스 등의 집적 회로 디바이스를 형성하도록 상호 연결된다. 패키지(120)는 기판 관통 비아(TSV)를 포함하고 몇몇 실시예에 따라 인터포저(interposer)로서 기능한다.
기판(130)은 비스말레이미드 트리아진(BT; bismaleimide triazine) 수지, FR-4(내연성인 에폭시 수지 결합제와 직조 유리 섬유로 구성된 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름 또는 도전성 단자를 수신하는 데에 필요한 도전성 패드 또는 랜드를 지탱할 수 있는 기타 지지 재료로 제조될 수 있다. 몇몇 실시예에서, 기판(130)은 다층 회로 기판이다. 패키지(110)는 커넥터(115)를 통해 패키지(120)에 접합되고, 패키지(120)는 외부 커넥터(145)를 통해 기판(130)에 접합된다. 몇몇 실시예에서, 외부 커넥터(145)는 결합 솔더층과 접합된 솔더 범프, 또는 접합된 구리 포스트 등의 접합된 범프 구조체이다.
도 1b는 몇몇 실시예에 따른 다이 패키지(120)의 단면도를 도시한다. 패키지(120)는 반도체 다이(121)와, 패키지(120)의 에지 근처에 배치되는 TSV(122)를 포함한다. 패키지(120)는 또한 제1 재분배 구조체(124)와 제2 재분배 구조체(125)를 포함한다. 제1 재분배 구조체(124)와 제2 재분배 구조체(125) 각각은 금속 상호 연결층이고 유전체 재료(들)에 의해 둘러싸이는 하나 이상의 재분배층(RDL; redistribution layer)을 포함한다. 도 1b에 도시된 바와 같이, TSV(122)는 제1 재분배 구조체(124)와 제2 재분배 구조체(125) 모두에 연결된다. 다이(121)는 일면에서 제1 재분배 구조체(124)에 연결되고 커넥터(127)를 통해 다른 면에서 제2 재분배 구조체(125)에 연결된다. 몇몇 실시예에서, 커넥터(127)는 몰딩 화합물(128)에 의해 둘러싸인다. 몇몇 실시예에서, 몰딩 화합물(128)은 에폭시, 폴리이미드, 폴리벤즈옥사졸(PBO; polybenzoxazole) 등과 같은 폴리머로 제조된다. 몇몇 실시예에서, 몰딩 화합물(128)은 그 강도를 증가시키도록 실리카 등의 고체 필러, 또는 기타 적용 가능한 재료를 포함한다. 몇몇 실시예에서, 커넥터(127)는 몰딩 화합물 대신에 언더필에 의해 둘러싸인다.
제1 재분배 구조체(124)와 제2 재분배 구조체(125)의 RDL은 다이(121)의 팬아웃(fan-out)을 가능하게 한다. 패키지(120)에 접합된 패키지(110)는 제1 재분배 구조체(124)에 의해 가능한 팬아웃으로 인해 다이(121)의 경계를 지나서 배치될 수 있는 하나 이상의 다이를 포함할 수 있다. 제2 재분배 구조체(125)는 도전성 범프 등의 커넥터(127)에 연결된다. 몇몇 실시예에서, 도전성 범프는 구리 포스트를 포함한다. 제1 재분배 구조체(124)와 제2 재분배 구조체(125) 사이의 [다이(121)가 차지않는] 공간은 몰딩 화합물(123)로 채워진다. 몇몇 실시예에서, 몰딩 화합물(123)은 에폭시 등의 폴리머로 제조된다. 몇몇 실시예에서, 몰딩 화합물(123)은 몰딩 화합물(123)의 강도를 증가시키도록 실리카 등의 필러를 포함한다.
몇몇 실시예에 따른 도 1b에 도시된 바와 같이, 패키지(120) 상의 상이한 소자들의 가지각색의 열팽창 계수(CTE; coefficient of thermal expansion)로 인해, 패키지(120)는 에지에서 상방으로 구부러진다. 에지에서 상방으로 구부러지는(또는 휘는) 방식은 다이 상에 인장 필름을 갖는 것으로 인해 휘는 다이의 현상과 유사하다. 그러한 굽힘(또는 휨)은 패키지 온 패키지(PoP; package on package) 구조체를 형성하는 데에 바람직하지 않은데, 그 이유는 굽힘이 패키지(120, 110) 사이의 연결 신뢰성에 영향을 미치는 금속/유전체 계면 박리를 유발할 수 있기 때문이다. 또한, 패키지(120)의 굽힘은 제1 재분배 구조체(124) 및/또는 제2 재분배 구조체(125)의 RDL의 부분을 파손시켜 수율을 떨어뜨릴 수 있다. 따라서, 패키지(120)의 형성 중에 굽힘을 감소시키는 것이 요망된다.
도 2a 내지 도 2i는 몇몇 실시예에 따라 다이 패키지(120')를 준비하는 순차적인 프로세스 흐름의 단면도를 도시한다. 패키지(120')는 도 1b에서 전술한 패키지(120)보다 적은 굽힘을 갖는다. 몇몇 실시예에서, 패키지(120')는 굽힘이 관찰되지 않는다. 도 2a는 캐리어(201) 위에 있는 접착층(202)을 도시한다. 캐리어(201)는 몇몇 실시예에 따르면 유리로 제조된다. 그러나, 다른 재료가 또한 캐리어(201)에 대해 사용될 수 있다. 접착층(202)은 몇몇 실시예에서 캐리어(201) 위에 성막되거나 적층된다. 접착층(202)은 아교로 구성될 수 있거나, 포일로 구성된 라미네이션층일 수 있다. 몇몇 실시예에서, 접착층(202)은 감광성이고 패키지(120')가 형성된 후에 캐리어(201) 상에 자외선(UV; ultra-violet) 광을 비춤으로써 캐리어(201)로부터 쉽게 분리된다. 예컨대, 접착층(202)은 미국 미네소타주 세인트 폴 소재의 3M사에 의해 제조되는 광-열 변환(LTHC; light-to-heat-conversion) 코팅일 수 있다.
이어서, 쿠션층(203)이 접착층 위에 형성된다. 쿠션층(203)은 유전체이고 몇몇 실시예에서 폴리머, 폴리벤즈옥사졸(PBO), 또는 벤조사이클로부텐(BCB; benzocyclobutene) 등의 폴리머로 제조된다. 몇몇 실시예에서, 쿠션층(203)은 약 5 ㎛ 내지 약 10 ㎛ 범위의 두께를 갖는다. 쿠션층(203)이 형성된 후에, 쿠션층(203) 상에 확산 장벽과 구리 시드 이중층(204)이 형성된다. 몇몇 실시예에서, 확산 장벽층은 Ti로 제조되고 구리 시드층은 구리로 제조된다. 그러나, 확산 장벽층은 TaN 등의 다른 재료, 또는 다른 적용 가능한 재료로 제조될 수 있다. 이중층(204)은 몇몇 실시예에 따라 물리적 기상 증착 프로세스, 또는 스퍼터 프로세스에 의해 형성된다. 몇몇 실시예에서, 확산 장벽층은 약 0.05 ㎛ 내지 약 0.1 ㎛ 범위의 두께를 갖는다. 몇몇 실시예에서, 구리 시드층은 약 0.3 ㎛ 내지 약 0.5 ㎛ 범위의 두께를 갖는다.
이중층(204)의 성막 후에, 몇몇 실시예에 따라 도 2b에 도시된 바와 같이 이중층(204) 위에 포토레지스트층(205)이 형성된다. 포토레지스트층(205)은 스핀온 프로세스 등의 습식 프로세스에 의해, 또는 건식 필름에 의한 것과 같은 건식 프로세스에 의해 형성될 수 있다. 포토레지스트층(205)이 형성된 후에, 포토레지스트층(205)은 개구(206)를 형성하도록 패터닝되고, 개구는 도 1b에서 전술한 TSV(122)를 형성하도록 채워진다. 수반되는 프로세스로는 포토리소그래피와 레지스트 현상을 포함한다. 몇몇 실시예에서, 개구(206)의 폭(W)은 약 40 ㎛ 내지 약 90 ㎛의 범위이다. 몇몇 실시예에서, 개구(206)의 깊이(D)는 약 80 ㎛ 내지 약 120 ㎛의 범위이다.
그 후에, 몇몇 실시예에 따르면, 구리 함유 도전성 층(207)이 도금되어 개구(206)를 채운다. 구리 함유 도전성 층(207)은 구리 또는 구리 합금으로 제조될 수 있다. 몇몇 실시예에서, 성막된 구리 함유 도전성 층(207)의 두께는 약 80 ㎛ 내지 약 120 ㎛의 범위이다. 도금에서 간극 충전 프로세스 후에, 화학적-기계적 폴리싱(CMP; chemical-mechanical polishing) 프로세스 등의 평탄화 프로세스가 캐리어(201) 상에 적용되어 개구(206) 외측의 여분의 구리 함유 도전성 층(207)을 제거한다. 여분의 구리 함유 도전성 층(207)이 제거된 후에, 건식 또는 습식 프로세스일 수 있는 에칭 프로세스에 이해 포토레지스트층(205)이 제거된다. 도 2c는 몇몇 실시예에 따라, 포토레지스트층(205)이 제거되고 개구(206) 내의 도전성 재료가 (도전성) 컬럼(122")으로서 노출된 후에 캐리어(201) 상의 구조체의 단면도를 도시한다.
몇몇 실시예에 따른 도 2d에 도시된 바와 같이, 포토레지스트층(205)의 제거 후에, 노출된 확산 장벽과 구리 시드 이중층(204)이 제거되어 컬럼(122")들 사이의 단락을 방지한다. 그 후에, 몇몇 실시예에 따른 도 2e에 도시된 바와 같이 컬럼(122")의 표면을 비롯하여 노출된 표면을 덮도록 캐리어(201) 위에 노출된 표면 상에 압축성 유전체 층(208)이 형성된다. 몇몇 실시예에 따르면, 도 1b에서 전술한 패키지(120)의 굽힘 효과에 대항하도록 압축성 유전체 층(208)의 응력 및 필름 두께가 조정된다. 몇몇 실시예에서, 압축 유전체 층(208)은 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition)에 의해 SiN으로 제작된다. 그러나, 압축성 응력을 이용하여 성막될 수 있는 SiON 등의 다른 유전체 필름이 또한 사용될 수 있다. PECVD 프로세스에 의해 성막된 SiN은 구리 함유 도전성 층(207)으로 제조된 컬럼(122")의 표면 상에 잘 부착된다. PECVD의 플라즈마는 점착력을 향상시키도록 컬럼(122")의 표면을 처리하는 역할을 할 수 있다. 몇몇 실시예에서, 압축성 응력은 약 300 MPa 내지 약 700 MPa의 범위이다. 층(208)의 두께는 약 14,000 Å(또는 1.4 ㎛) 내지 약 28,000 Å(또는 2.8 ㎛)의 범위이다.
그 후에, 반도체 다이(121)는 몇몇 실시예에 따라 도 2f에 도시된 바와 같이 아교층(210)에 의해 캐리어(201) 위의 표면(SiN 등)(209)에 부착된다. 아교층(210)은 몇몇 실시예에 따라 다이 부착 필름(DAF; die attach film)으로 제조된다. DAF는 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러, 또는 그 조합으로 제조될 수 있다. 도 2f는 커넥터(127)가 표면(209)의 반대쪽에 있는 것을 도시한다. 이어서, 액체 몰딩 화합물 재료는 캐리어(201) 위의 압축성 유전체 층(208)의 표면 상에 도포되어 컬럼(122")과 다이(121) 사이의 공간을 채우고 다이와 컬럼(122")을 덮는다. 다음에, 열 프로세스가 적용되어 몰딩 화합물 재료를 경화하고 그 재료를 몰딩 화합물(123)로 변환시킨다. 컬럼(122")은 몰딩 화합물(123)이 컬럼을 둘러싸도록 형성된 후에 TSV(122)가 된다. 전술한 바와 같이, CTE의 불일치로 인해, 도 2f의 캐리어(201) 위의 구조체 상에 적용된 열 프로세스는 구조체를 에지에서 상방으로 구부러지게 한다. CTE의 불일치에 의해 유도되는 인장 응력에 대항하도록 구조체에 압축성 응력층(208)을 성막함으로써, 도 2f의 캐리어(201) 위의 구조체에서의 응력이 거의 0으로 크게 감소된다. 따라서, 몰딩 화합물(123)이 압축성 유전체 층(208)의 표면에 잘 부착된다. 연구에 따르면, 중간의 압축성 유전체 층(208)을 둔 컬럼(122")과 몰딩 화합물(123) 간의 점착력은 도 1b의 TSV(122)의 도전성 컬럼에 대해 직접적인 몰딩 화합물(123)보다 더 양호하다. 몰딩 화합물(123)의 형성 전에 압축성 유전체 층(208)의 삽입은 다이 패키지의 굽힘을 감소시킬 뿐만 아니라 몰딩 화합물(123)과 TSV(122)의 컬럼(122") 간의 점착력을 향상시킨다.
그 후에, 몇몇 실시예에 따라 도 2f에 도시된 바와 같이 여분의 몰딩 화합물(123)을 제거하도록 평탄화 프로세스가 적용되어 다이(121)의 TSV(122)와 커넥터(127)를 노출시킨다. 몇몇 실시예에서, 평탄화 프로세스는 연마 프로세스이다. 평탄화 프로세스 후에, 몇몇 실시예에 따라 도 2g에 도시된 바와 같이, 도 2f의 캐리어(201) 위의 표면(211) 상에 제2 재분배 구조체(125)와 외부 커넥터(126)가 형성된다. 도 2g는 제2 재분배 구조체(125)가 2개의 패시베이션층(212, 214) 사이에 샌드위치되는 RDL(213)을 포함한다는 것을 보여준다. RDL(213)은 도전성 재료로 제조되고 다이(121)의 TSV(122) 및 커넥터(127)와 직접 접촉한다. 몇몇 실시예에서, RDL(213)은 알루미늄, 알루미늄 합금, 구리 또는 구리 합금으로 제조된다. 그러나, RDL(213)은 다른 타입의 도전성 재료로 제조될 수 있다. 패시베이션층(212, 214)은 유전체 재료(들)로 제조되어 외부 커넥터(126)를 기판(130)과 접합하는 중에 발생되는 접합 응력을 위한 응력 경감을 제공한다. 몇몇 실시예에서, 패시베이션층(212, 214)은 폴리이미드, 폴리벤즈옥사졸(PBO), 또는 벤조사이클로부텐(BCB) 등의 폴리머로 제조된다.
도 2g는 또한 외부 커넥터(126)가 솔더 캡(216)이 있는 구리 포스트(215)로 제조된다는 것을 보여준다. 몇몇 실시예에서, 하지 범프 금속(UBM; under bump metallurgy)층(도시 생략)이 RDL(213)과 구리 포스트(215) 사이의 계면 간에 형성된다. UBM층은 또한 구리 포스트(215)를 형성하도록 사용된 패시베이션층(214)의 개구의 측벽을 라이닝한다.
재분배 구조체와 접합 구조체, 및 그들의 형성 방법은 2012년 3월 22일자로 출원되었고 발명의 명칭이 "다중 칩 패키징용 범프 구조체(Bump Structures for Multi-Chip Packaging)"인 미국 특허 출원 제13/427,753호(대리인 관리 번호 제TSMC2011-1339호), 및 2011년 12월 28일자로 출원되었고 발명의 명칭이 "패키징된 반도체 디바이스와 반도체 디바이스의 패키징 방법(Packaged Semiconductor Device and Method of Packaging the Semiconductor Device)"인 미국 특허 출원 제13/338,820호(대리인 관리 번호 제TSMC2011-1368호)에 설명되어 있다. 전술한 출원 모두는 그 전체가 본 명세서에 참조로 합체된다.
외부 커넥터(126)가 형성된 후에, 몇몇 실시예에 따라 도 2h에 도시된 바와 같이, 아교(210)가 도 2g의 구조체의 외부 커넥터(126)의 표면 상에 도포되고 구조체는 다른 캐리어(220)에 접착되도록 플리핑된다. 쿠션층(203), 이중층(204), 압축성 유전체 층(208) 및 아교층(210)은 평탄화 프로세스에 의해 TSV(122)와 다이(121)를 노출시키도록 이동된다. 몇몇 실시예에서, 평탄화 프로세스는 연마 프로세스이다.
평탄화 프로세스 후에, 몇몇 실시예에 따라 도 2i에 도시된 바와 같이, 도 2h의 몰딩 화합물의 표면(218) 위에 제1 재분배 구조체(124)가 형성된다. 도 2i는 제1 재분배 구조체(124)가 2개의 패시베이션층(219, 221) 사이에 샌드위치되는 RDL(222)을 포함한다는 것을 보여준다. RDL(222)은 도전성 재료로 제조되고 TSV(122)와 직접 접촉한다. 몇몇 실시예에서, RDL(222)은 알루미늄, 알루미늄 합금, 구리, 또는 구리 합금으로 제조된다. 그러나, RDL(220)은 다른 타입의 도전성 재료로 제조될 수 있다. 패시베이션층(219, 221)은 유전체 재료(들)로 제조되고 패키지 다이(110)와의 접합 중에 초래되는 접합 응력을 위한 응력 경감을 제공한다. 몇몇 실시예에서, 패시베이션층(219, 221)은 폴리이미드, 폴리벤즈옥사졸(PBO), 또는 벤조사이클로부텐(BCB) 등의 폴리머로 제조된다. 또한, 범프 구조체(도시 생략)는 몇몇 실시예에 따라 제1 재분배 구조체(125) 위에 형성될 수 있다. 몇몇 실시예에서, 범프 등의 접합 구조체(도시 생략)가 RDL(222)과 접촉하도록 패시베이션층(221) 위에 형성된다.
이어서, 캐리어(220) 위의 구조체는 캐리어(220)로부터 제거되고 아교층(210)이 또한 제거된다. 캐리어(220) 위의 구조체는 몇몇 실시예에 따라 다수의 다이 패키지(120')를 포함할 수 있다. 캐리어(220)로부터 제거된 후에, 구조체는 절단 프로세스를 받도록 테이프에 부착되어 다이 패키지(120')를 개별적인 다이로 싱귤레이트할 수 있다.
도 2i에 도시된 바와 같이, 다이 패키지(120')는 몇몇 실시예에 따르면 에지에서 상방 또는 하방으로 구부러지지 않는다. 전술한 패키지(120')는 단지 일례이다. 다른 구조체가 패키지(120')에 통합될 수 있다. 예컨대, 재분배 구조체(124, 125) 각각은 단일층(RDL) 대신에 다수의 RDL들을 가질 수 있다.
도 3a 내지 도 3e는 몇몇 실시예에 따라 다이 패키지(120*)를 준비하는 순차적인 프로세스 흐름의 단면도를 보여준다. 패키지(120*)는 또한 도 1b에서 전술한 패키지(120)보다 덜 구부러진다. 도 3a는 캐리어(301) 위에 있는 접착층(302)을 도시한다. 캐리어(301)는 몇몇 실시예에 따라 유리로 제조된다. 그러나, 다른 재료가 또한 캐리어(301)를 위해 사용될 수 있다. 접착층(302)은 몇몇 실시예에서 캐리어(301) 위에 성막 또는 적층된다. 접착층(302)은 전술한 접착층(202)와 유사한 재료로 구성될 수 있다. 이어서, 도 3a에 도시된 바와 같이, 패시베이션층(219*)이 접착층(320) 위에 형성되어 패터닝된다.
전술한 패시베이션층(221*)의 형성 후에, 몇몇의 실시예에 따라 도 3b에 도시된 바와 같이 추가의 처리가 수행되어 제1 재분배 구조체(124*)를 형성한다. 제1 재분배 구조체(124*)는 패시베이션층(219*, 221*) 사이에 샌드위치된 RDL(222*)을 포함한다. 패시베이션층(221*) 상에 확산 장벽 및 구리 시드 이중층(204*)이 형성된다. 이어서, 캐리어(301) 위의 도 3b의 구조체는 TSV(122*)의 [개구(206)와 유사한] 포토레지스트 형태 개구를 갖게 패터닝된다. 다음에, 도 3c에 도시된 바와 같이, 도금 프로세스가 수행되어 개구를 구리 함유 도전성 층(207*)으로 채운다. 개구 외측의 여분의 구리 함유 도전성 층(207*)이 CMP 등의 평탄화 프로세스에 의해 제거된다. 이어서, TSV(122*)를 둘러싸는 포토레지스트층이 TSV(122*)를 금속 컬럼으로서 노출시키도록 제거된다. 다음에, 노출된 확산 장벽 및 구리 시드 이중층(204*)이 에칭에 의해 제거된다. 그 후에, 몇몇 실시예에 따라 도 3c에 도시된 바와 같이, 컬럼(122")과 패시베이션층(219*)의 노출된 표면을 덮도록 압축성 유전체 층(208*)이 형성된다. 몇몇 실시예에 따라, 도 3b의 구조체 후에 도 3c의 구조체를 형성하는 데에 사용되는 프로세스 순서는 도 2b 내지 도 2e에서 전술하였다.
압축성 유전체 층(208*)의 성막 후에, 몇몇 실시예에 따라 도 3d에 도시된 바와 같이, 아교층(210*)의 도움으로 압축성 유전체 층(208*)의 표면에 다이(121)가 부착된다. 다이(121)는 몰딩 화합물(128)에 의해 둘러싸는 커넥터(127)를 갖는다. 몇몇 실시예에서, 커넥터(127)는 몰딩 화합물 대신에 언더필에 의해 둘러싸인다.
이어서, 액체 몰딩 화합물 재료가 캐리어(301) 위의 압축성 유전체 층(208*)의 표면 상에 도포되어 컬럼(122")과 다이(121) 사이의 공간을 채우고 다이와 컬럼(122")을 덮는다. 다음에, 열 프로세스가 적용되어 몰딩 화합물 재료를 경화하고 그 재료를 몰딩 화합물(123*)로 변환시킨다. 컬럼(122")은 몰딩 화합물(123*)이 형성된 후에 TSV(122*)가 된다. 전술한 바와 같이, CTE의 불일치로 인해, 도 3d의 캐리어(301) 위의 구조체 상에 적용된 열 프로세스는 구조체를 에지에서 상방으로 구부러지게 한다. CTE의 불일치에 의해 유도되는 인장 응력에 대항하도록 구조체에 압축성 응력층(208*)을 성막함으로써, 도 3d의 캐리어(301) 위의 구조체에서의 응력이 거의 0으로 크게 감소된다.
그 후에, 몇몇 실시예에 따라 도 3d에 도시된 바와 같이 여분의 몰딩 화합물(123*)을 제거하도록 평탄화 프로세스가 적용되어 다이(121)의 TSV(122*)와 커넥터(127)를 노출시킨다. 몇몇 실시예에서, 평탄화 프로세스는 연마 프로세스이다.
평탄화 프로세스 후에, 몇몇 실시예에 따라 도 3e에 도시된 바와 같이, 도 3d의 캐리어(301) 위의 표면(311) 상에 제2 재분배층(125*)과 외부 커넥터(126*)가 형성된다. 도 3e는 제2 재분배층(125*)이 2개의 패시베이션층(212*, 214*) 사이에 샌드위치되는 RDL(213*)을 포함한다는 것을 보여준다. RDL(213*)은 전술한 RDL(213)과 유사한 재료로 제조된다. 유사하게, 패시베이션층(212*, 214*)은 각각 패시베이션층(212, 214)에 대한 재료(들)과 유사한 유전체 재료(들)로 제조된다.
도 3e는 또한 외부 커넥터(126*)가 솔더 캡(216*)이 있는 구리 포스트(215*)로 제조된다. 몇몇 실시예에서, 하지 범프 금속(UBM)층(도시 생략)은 RDL(213*)과 구리 포스트(215*) 사이의 계면 간에 형성된다. UBM층은 도 2g에 설명된 UBM과 유사하다.
다이 패키지에서 TSV와 접촉하고 둘러싸도록 압축성 유전체 층을 이용하여 다이 패키지를 형성하는 메카니즘의 다양한 실시예가 제공된다. 압축성 유전체 층은 다이 패키지의 굽힘을 감소시키거나 제거한다. 그 결과, 굽힘으로 인해 파손되는 RDL의 위험이 감소되거나 제거된다. 또한, 도전성 TSV 컬럼과 주위의 몰딩 화합물 사이에 형성되는 압축성 유전체 층이 도전성 TSV 컬럼과 몰딩 화합물 사이의 점착력을 개선시킨다. 따라서, 다이 패키지의 신뢰성이 개선된다.
몇몇 실시예에서, 반도체 다이 패키지가 제공된다. 반도체 다이 패키지는 반도체 다이와, 반도체 다이 패키지에 형성된 기판 관통 비아(TSV)를 포함한다. TSV는 반도체 다이에 평행하고, TSV는 제1 몰딩 화합물과 압축성 유전체 층에 의해 반도체 다이로부터 분리된다. 압축성 유전체 층은 TSV와 접촉한다.
몇몇 실시예에서, 반도체 다이 패키지가 제공된다. 반도체 다이 패키지는 반도체 다이와, 반도체 다이 패키지에 형성된 기판 관통 비아(TSV)를 포함한다. TSV는 반도체 다이에 평행하고, TSV는 제1 몰딩 화합물과 압축성 유전체 층에 의해 반도체 다이로부터 분리된다. 압축성 유전체 층은 TSV와 접촉한다. 반도체 다이 패키지는 또한 반도체 다이와 TSV 위에 형성되는 제1 재분배 구조체를 포함한다. 제1 재분배 구조체는 반도체의 팬아웃을 가능하게 하고 제1 재분배 구조체는 반도체 다이와 TSV 모두와 전기적으로 연결하는 제1 재분배층(RDL)을 갖는다.
몇몇의 또 다른 실시예에서, 다이 패키지의 방법이 제공된다. 상기 방법은 캐리어 위에 형성되는 제1 패시베이션층을 캐리어에 제공하는 단계와, 상기 제1 패시베이션층 위에 복수 개의 도전성 컬럼을 형성하는 단계를 포함한다. 복수 개의 도전성 컬럼은 개방 영역을 둘러싸도록 배치된다. 상기 방법은 또한 상기 복수 개의 도전성 컬럼을 덮도록 압축성 유전체 층을 성막하는 단계와, 상기 개방 영역 위의 압축성 유전체 층에 반도체 다이를 부착하는 단계를 포함한다. 상기 반도체 다이는 복수 개의 도전성 컬럼에 의해 둘러싸인다. 상기 방법은 반도체 다이와 복수 개의 도전성 컬럼 사이의 공간을 채우고 복수 개의 도전성 컬럼을 둘러싸도록 몰딩 화합물을 형성하는 단계를 더 포함한다. 복수 개의 도전성 컬럼은 몰딩 화합물에 의해 둘러싸인 후에 복수 개의 기판 관통 비아(TSV)가 된다. 또한, 방법은 반도체 다이와 복수 개의 TSV 위에 제1 재분배 구조체를 형성하는 단계를 포함한다. 제1 재분배 구조체의 제1 재분배층은 반도체 다이 및 복수 개의 TSV와 전기적으로 연결된다.
실시예들 및 그 이점에 대해서 상세하게 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같이 실시예들의 사상 및 범위로부터 벗어남이 없이 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다. 또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 장치, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예로 제한되지 않는다. 당업자가 본 개시로부터 쉽게 알게 되는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성할 수 있거나 실질적으로 동일한 기능을 수행하는 것으로서, 현재에 존재하는 또는 추후에 개발될, 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들이 본 개시에 따라서 이용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들을 그 범위 내에 포함하도록 의도된다. 또한, 각 청구항은 별개의 실시예를 구성하고, 다양한 청구항의 조합 및 실시예가 본 개시의 범위 내에 있다.

Claims (10)

  1. 반도체 다이 패키지에 있어서,
    반도체 다이; 및
    상기 반도체 다이 패키지 내에 형성된 기판 관통 비아(TSV; through substrate via)를 포함하고, 상기 TSV는 상기 반도체 다이에 평행하며, 상기 TSV는 제1 몰딩 화합물과 압축성(compressive) 유전체 층에 의해 상기 반도체 다이로부터 분리되고, 상기 압축성 유전체 층은 상기 TSV와 직접 접촉하는 것인 반도체 다이 패키지.
  2. 제1항에 있어서, 상기 압축성 유전체 층은, SiN으로 제작되고, 1.4 ㎛ 내지 2.8 ㎛의 범위 내의 두께를 가지며, 300 MPa 내지 700 MPa의 범위 내의 응력을 갖는 것인 반도체 다이 패키지.
  3. 제1항에 있어서, 상기 반도체 다이와 상기 TSV 위에 형성된 제1 재분배 구조체를 더 포함하고, 상기 제1 재분배 구조체는 상기 반도체 다이의 팬아웃(fan-out)을 가능하게 하며, 상기 제1 재분배 구조체는 상기 반도체 다이 및 상기 TSV 모두와 전기적으로 연결되는 제1 재분배층(RDL; redistribution layer)을 갖는 것인 반도체 다이 패키지.
  4. 제3항에 있어서, 상기 반도체 다이와 상기 TSV 위에 형성된 제2 재분배 구조체를 더 포함하고, 상기 제2 재분배 구조체와 상기 제1 재분배 구조체는 상기 반도체 다이의 대향하는 측면들 상에 있으며, 상기 제2 재분배 구조체는 상기 TSV와 전기적으로 연결되는 제2 재분배층(RDL)을 갖는 것인 반도체 다이 패키지.
  5. 제4항에 있어서, 상기 TSV와 상기 제2 RDL 사이에 확산 장벽층이 있는 것인 반도체 다이 패키지.
  6. 제3항에 있어서, 상기 제1 RDL과 접촉하도록 상기 제1 재분배 구조체 위에 외부 커넥터들이 형성되는 것인 반도체 다이 패키지.
  7. 제3항에 있어서, 상기 제1 RDL은 상기 반도체 다이 위에 형성된 범프(bump)들을 통하여 상기 반도체 다이에 연결되며, 상기 범프들은 제2 몰딩 화합물에 의해 둘러싸이는 것인 반도체 다이 패키지.
  8. 반도체 다이 패키지에 있어서,
    반도체 다이;
    상기 반도체 다이 패키지 내에 형성되는 기판 관통 비아(TSV; through substrate via)로서, 상기 TSV는 반도체 다이에 평행하며, 상기 TSV는 제1 몰딩 화합물과 압축성 유전체 층에 의해 상기 반도체 다이로부터 분리되고, 상기 압축성 유전체 층은 상기 TSV와 직접 접촉하는 것인, 상기 TSV; 및
    상기 반도체 다이와 상기 TSV 위에 형성되는 제1 재분배 구조체를 포함하고, 상기 제1 재분배 구조체는 상기 반도체 다이의 팬아웃(fan-out)을 가능하게 하며, 상기 제1 재분배 구조체는 상기 반도체 다이 및 상기 TSV 모두와 전기적으로 연결되는 제1 재분배층(RDL; redistribution layer)을 갖는 것인 반도체 다이 패키지.
  9. 다이 패키지의 형성 방법에 있어서,
    캐리어 위에 형성되는 제1 패시베이션층을 상기 캐리어에 제공하는 단계;
    상기 제1 패시베이션층 위에, 개방 영역(open area)을 둘러싸도록 배치되는 복수 개의 도전성 컬럼(column)들을 형성하는 단계;
    상기 복수 개의 도전성 컬럼들을 덮도록 압축성 유전체 층을 성막하는 단계;
    상기 개방 영역 위의 상기 압축성 유전체 층에, 상기 복수 개의 도전성 컬럼들에 의해 둘러싸인 반도체 다이를 부착하는 단계;
    상기 반도체 다이와 상기 복수 개의 도전성 컬럼들 사이의 공간을 채우고 상기 복수 개의 도전성 컬럼들을 둘러싸도록 몰딩 화합물을 형성하는 단계로서, 상기 복수 개의 도전성 컬럼들은 상기 몰딩 화합물에 의해 둘러싸인 후에 복수 개의 기판 관통 비아(TSV; through substrate via)들이 되는 것인, 상기 몰딩 화합물 형성 단계; 및
    상기 반도체 다이와 상기 복수 개의 TSV들 위에 제1 재분배 구조체를 형성하는 단계를 포함하고, 상기 제1 재분배 구조체의 제1 재분배층(RDL; redistribution layer)은 상기 반도체 다이 및 상기 복수 개의 TSV들과 전기적으로 연결되는 것인 다이 패키지의 형성 방법.
  10. 제9항에 있어서, 상기 제1 재분배 구조체로부터 상기 반도체 다이의 대향하는 측면 상에, 상기 복수 개의 TSV들과 접촉하는 제2 RDL을 갖는 제2 재분배 구조체를 형성하는 단계를 더 포함하는 다이 패키지의 형성 방법.
KR1020130127569A 2012-11-14 2013-10-25 반도체 다이 패키지의 휨 제어 KR101562709B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261726411P 2012-11-14 2012-11-14
US61/726,411 2012-11-14
US13/826,835 US9508674B2 (en) 2012-11-14 2013-03-14 Warpage control of semiconductor die package
US13/826,835 2013-03-14

Publications (2)

Publication Number Publication Date
KR20140061959A KR20140061959A (ko) 2014-05-22
KR101562709B1 true KR101562709B1 (ko) 2015-10-22

Family

ID=50680936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130127569A KR101562709B1 (ko) 2012-11-14 2013-10-25 반도체 다이 패키지의 휨 제어

Country Status (3)

Country Link
US (3) US9508674B2 (ko)
KR (1) KR101562709B1 (ko)
TW (1) TWI529897B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101743460B1 (ko) * 2016-05-09 2017-06-07 서울과학기술대학교 산학협력단 웨이퍼의 휨 발생을 최소화하기 위한 3d 적층용 팬-아웃 웨이퍼 레벨 패키지 공정
US11342235B2 (en) 2019-12-10 2022-05-24 Samsung Electronics Co., Ltd. Semiconductor devices including scribe lane and method of manufacturing the semiconductor devices

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
US8952544B2 (en) * 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US8941244B1 (en) * 2013-07-03 2015-01-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9252077B2 (en) * 2013-09-25 2016-02-02 Intel Corporation Package vias for radio frequency antenna connections
US9543373B2 (en) * 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9252065B2 (en) 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US9373613B2 (en) * 2013-12-31 2016-06-21 Skyworks Solutions, Inc. Amplifier voltage limiting using punch-through effect
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
CN106233462B (zh) * 2014-04-14 2019-07-19 瑞萨电子株式会社 半导体器件以及半导体器件的制造方法
US20150340308A1 (en) * 2014-05-21 2015-11-26 Broadcom Corporation Reconstituted interposer semiconductor package
US11239138B2 (en) * 2014-06-27 2022-02-01 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices
US9502270B2 (en) 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US20160079205A1 (en) * 2014-09-15 2016-03-17 Mediatek Inc. Semiconductor package assembly
US10032662B2 (en) 2014-10-08 2018-07-24 Taiwan Semiconductor Manufacturing Company Packaged semiconductor devices and packaging methods thereof
US9812337B2 (en) * 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
TWI559488B (zh) * 2014-12-27 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
US9659805B2 (en) 2015-04-17 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and methods forming the same
US9916999B2 (en) 2015-06-04 2018-03-13 Micron Technology, Inc. Methods of fabricating a semiconductor package structure including at least one redistribution layer
US9520333B1 (en) * 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
US9786599B2 (en) * 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US10068844B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
US20170098628A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Semiconductor package structure and method for forming the same
US20170098589A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Fan-out wafer level package structure
US20170098629A1 (en) 2015-10-05 2017-04-06 Mediatek Inc. Stacked fan-out package structure
US9595510B1 (en) * 2015-10-13 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method for chip package
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
WO2017074390A1 (en) * 2015-10-29 2017-05-04 Intel Corporation Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
WO2017095094A2 (ko) * 2015-11-30 2017-06-08 하나마이크론(주) 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지 및 그 제조 방법
US9633924B1 (en) 2015-12-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming the same
KR102478381B1 (ko) 2015-12-21 2022-12-20 삼성전자주식회사 반도체 패키지
US9911700B2 (en) * 2016-01-26 2018-03-06 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded packages
US10340155B2 (en) * 2016-04-14 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming
US10037961B2 (en) * 2016-05-17 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10770795B2 (en) 2016-05-27 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna device and method for manufacturing antenna device
US11056436B2 (en) * 2016-06-07 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out structure with rugged interconnect
US9812414B1 (en) * 2016-06-17 2017-11-07 Nanya Technology Corporation Chip package and a manufacturing method thereof
FR3053158B1 (fr) * 2016-06-22 2018-11-16 3D Plus Procede de fabrication collective de modules electroniques 3d configures pour fonctionner a plus d'1 ghz
US10134719B2 (en) * 2016-06-30 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
KR101982044B1 (ko) 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102566145B1 (ko) 2016-10-18 2023-08-16 삼성전자주식회사 반도체 패키지의 제조 방법
US20180114786A1 (en) 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure
CN106449560A (zh) * 2016-10-25 2017-02-22 通富微电子股份有限公司 芯片封装结构
CN106449428A (zh) * 2016-10-25 2017-02-22 通富微电子股份有限公司 芯片封装工艺
US10204889B2 (en) 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10163802B2 (en) 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
DE102017012352B4 (de) 2017-06-30 2024-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren mit einem Trennfilm als Isolierfilm im Gehäuse und Gehäuse
US10170341B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
US10269587B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
DE102018108409B4 (de) 2017-06-30 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltkreis-packages und verfahren zu deren herstellung
US10872885B2 (en) * 2017-06-30 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US10867924B2 (en) * 2017-07-06 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with redistribution structure and pre-made substrate on opposing sides for dual-side metal routing
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) * 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10510631B2 (en) * 2017-09-18 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fan out package structure and method of manufacturing the same
US11417569B2 (en) * 2017-09-18 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having integrated circuit component with conductive terminals of different dimensions
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
DE112017008340T5 (de) * 2017-12-30 2020-09-10 Intel Corporation Ultradünne hochdichte halbleiter-packages
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10622302B2 (en) * 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10461005B2 (en) * 2018-04-02 2019-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package
US11450620B2 (en) 2018-05-02 2022-09-20 Intel Corporation Innovative fan-out panel level package (FOPLP) warpage control
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
DE102018126130B4 (de) 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US11158775B2 (en) 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
DE102019103355A1 (de) * 2019-02-11 2020-08-13 Infineon Technologies Ag Halbleitervorrichtung mit einer Kupfersäule-Zwischenverbindungsstruktur
KR102545168B1 (ko) 2019-03-26 2023-06-19 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11383970B2 (en) * 2019-07-09 2022-07-12 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and related methods
CN110534441B (zh) * 2019-07-25 2022-04-12 南通通富微电子有限公司 封装结构及其形成方法
CN110534440A (zh) * 2019-07-25 2019-12-03 南通通富微电子有限公司 封装结构及其形成方法
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11569159B2 (en) 2019-08-30 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of chip package with through vias
CN111095544B (zh) * 2019-09-06 2022-02-18 深圳市汇顶科技股份有限公司 集成装置及其制备方法
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11296005B2 (en) * 2019-09-24 2022-04-05 Analog Devices, Inc. Integrated device package including thermally conductive element and method of manufacturing same
KR20210073958A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지
CN110993513A (zh) * 2019-12-17 2020-04-10 华天科技（昆山）电子有限公司 一种cis芯片的晶圆级扇出型封装方法以及结构
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
KR20210095442A (ko) 2020-01-23 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11532524B2 (en) 2020-07-27 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit test method and structure thereof
KR20220014492A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 팬-아웃 반도체 패키지
KR20220030005A (ko) 2020-09-02 2022-03-10 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN113161323B (zh) * 2021-04-23 2022-03-22 长鑫存储技术有限公司 半导体结构及其制作方法
JPWO2023153240A1 (ko) * 2022-02-09 2023-08-17
CN116110873A (zh) * 2023-04-13 2023-05-12 广东赛昉科技有限公司 一种三维堆叠芯片的封装结构及其封装方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2868167B2 (ja) * 1991-08-05 1999-03-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 多重レベル高密度相互接続構造体及び高密度相互接続構造体
US20060027924A1 (en) * 2004-08-03 2006-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Metallization layers for crack prevention and reduced capacitance
US8072059B2 (en) * 2006-04-19 2011-12-06 Stats Chippac, Ltd. Semiconductor device and method of forming UBM fixed relative to interconnect structure for alignment of semiconductor die
US8178436B2 (en) * 2006-12-21 2012-05-15 Intel Corporation Adhesion and electromigration performance at an interface between a dielectric and metal
US7847402B2 (en) * 2007-02-20 2010-12-07 International Business Machines Corporation BEOL interconnect structures with improved resistance to stress
US20080197478A1 (en) * 2007-02-21 2008-08-21 Wen-Kun Yang Semiconductor device package with die receiving through-hole and connecting through-hole and method of the same
US20080217761A1 (en) 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US8178953B2 (en) 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
KR20100045857A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
TWI570820B (zh) 2009-06-09 2017-02-11 史達晶片有限公司 半導體元件和在晶粒及互連結構之間形成應力減輕層之方法
US8039304B2 (en) 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
US8227839B2 (en) * 2010-03-17 2012-07-24 Texas Instruments Incorporated Integrated circuit having TSVS including hillock suppression
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8097490B1 (en) 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US9337116B2 (en) * 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die
US8329575B2 (en) 2010-12-22 2012-12-11 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
US8344493B2 (en) * 2011-01-06 2013-01-01 Texas Instruments Incorporated Warpage control features on the bottomside of TSV die lateral to protruding bottomside tips
US8298944B1 (en) * 2011-06-01 2012-10-30 Texas Instruments Incorporated Warpage control for die with protruding TSV tips during thermo-compressive bonding
US8779588B2 (en) 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
CN103165454B (zh) * 2011-12-12 2016-08-17 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101743460B1 (ko) * 2016-05-09 2017-06-07 서울과학기술대학교 산학협력단 웨이퍼의 휨 발생을 최소화하기 위한 3d 적층용 팬-아웃 웨이퍼 레벨 패키지 공정
US11342235B2 (en) 2019-12-10 2022-05-24 Samsung Electronics Co., Ltd. Semiconductor devices including scribe lane and method of manufacturing the semiconductor devices
US11756843B2 (en) 2019-12-10 2023-09-12 Samsung Electronics Co., Ltd. Semiconductor devices including scribe lane and method of manufacturing the semiconductor devices

Also Published As

Publication number Publication date
US20170345788A1 (en) 2017-11-30
US10134706B2 (en) 2018-11-20
US9508674B2 (en) 2016-11-29
TWI529897B (zh) 2016-04-11
US9773749B2 (en) 2017-09-26
TW201419485A (zh) 2014-05-16
US20170069594A1 (en) 2017-03-09
KR20140061959A (ko) 2014-05-22
US20140131858A1 (en) 2014-05-15

Similar Documents

Publication Publication Date Title
KR101562709B1 (ko) 반도체 다이 패키지의 휨 제어
US9799620B2 (en) Warpage reduction and adhesion improvement of semiconductor die package
US10128226B2 (en) Mechanisms for forming package structure
US10079225B2 (en) Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US10269778B2 (en) Package on package (PoP) bonding structures
KR101688741B1 (ko) 새로운 3차원 집적 회로 적층 방법
CN104009019A (zh) 层叠封装件的外围电连接

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181010

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191002

Year of fee payment: 5