KR101743460B1 - 웨이퍼의 휨 발생을 최소화하기 위한 3d 적층용 팬-아웃 웨이퍼 레벨 패키지 공정 - Google Patents

웨이퍼의 휨 발생을 최소화하기 위한 3d 적층용 팬-아웃 웨이퍼 레벨 패키지 공정 Download PDF

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Abstract

본 발명은 반도체 패키지 공정 중 fan-out wafer level package 공정에서 발생하는 휨을 완화시킬 수 있는 패키지 공정에 관한 것이다.

Description

웨이퍼의 휨 발생을 최소화하기 위한 3D 적층용 팬-아웃 웨이퍼 레벨 패키지 공정{FAN-OUT WAFER LEVEL PACKAGE FOR 3D STACKING TO MINIMIZE BENDING OF WAFER}
본 발명은 반도체 패키지 공정 중 fan-out wafer level package 공정에서 발생하는 휨을 완화시킬 수 있는 패키지 공정에 관한 것이다.
최근 fan-out wafer level package 공정을 사용하여 반도체 chip을 패키지하는 방법이 많이 사용되고 있다. Fan-out wafer level package 공정은 종래 fan-in wafer level package 공정에서 발전한 형태의 공정으로 I/O 단자와 배선을 chip 바깥부분에도 배치하여 패키지하는 공정이다.
Fan-in wafer level package 공정에서는 chip 크기가 작아지면 솔더볼 크기 및 솔더볼 간의 피치도 함께 작아져야 했는데 너무 작은 솔더볼 크기는 접합강도 저하를, 그리고 너무 작은 솔더볼 간의 피치는 솔더볼 간 브릿지 등의 접촉불량을 야기한다.
또한 chip 크기가 달라짐에 따라 배선 등의 레이아웃을 변경해야 하는 불편함이 있었다. Fan-out wafer level package 공정은 패키지하고자 하는 반도체 chip의 바깥 부분인 EMC(epoxy mold compound) 영역에도 I/O 단자와 배선을 배치할 수 있기 때문에 위에 언급한 솔더볼 크기 및 피치에 의한 불량을 줄일 수 있고 반도체 chip의 크기가 달라져도 표준화된 볼 레이아웃 사용이 가능하다. 또한 하나의 패키지에 여러 개의 chip 실장이 가능한 형태인 system in package 구현이 가능하고 I/O 단자가 많은 chip을 패키지할 수 있는 장점이 있다.
위와 같은 많은 장점은 종래의 fan-in wafer level package 공정을 fan-out wafer level package가 대체하고 있는 가장 큰 이유이다. 하지만 fan-out wafer level package 공정은 carrier를 제거 후 휨 발생으로 인해 RDL(Redistributed layer) 및 솔더볼 공정 진행이 어렵다는 단점이 있다.
본 발명에서 제시하고자 하는 공정은 RDL 및 솔더볼 공정 진행 후 carrier를 제거하는 공정 적용으로 휨에 의해 발생할 수 있는 불량을 방지할 수 있는 공정이다.
도 1은 종래 fan-out wafer level package 공정 순서도이다. 순서를 설명하면, 첫 번째로 wafer와 동일한 크기의 carrier에 chip을 adhesion layer를 통해 배치시키고 두 번째로 carrier와 chip을 EMC(epoxy mold compound)로 molding한다. 이때 molding 온도는 일반적으로 100℃ 이상이고, 그리고 세 번째로 carrier와 adhesion layer를 제거하게 되는데 이때 adhesion layer를 제거하기 위한 온도는 약 170℃이다.
온도가 고온에서 상온으로 내려가면서 EMC와 carrier는 서로 다른 열팽창계수에 의해 서로 일정하지 않게 팽창과 수축을 하여 잔류 응력을 발생시키고 이러한 잔류 응력은 adhesion layer와 carrier 제거시 도 1에서와 같이 휨을 발생시키게 된다. 발생한 휨은 후속 공정인 RDL 및 솔더볼 공정에서의 불량을 야기하게 된다.
종래 기술에 비해 본 발명의 fan-out wafer level package 공정은 공정 방법의 단순한 변경을 통해 휨 발생을 완화하여 후속 공정인 RDL 및 솔더볼 진행시 휨에 기인한 불량을 감소시킬 수 있다.
종래의 fan-out wafer level package 공정을 개선한 RDL first 공정(경쟁 기술)은 본 발명의 공정과 동일하게 휨 발생을 완화할 수 있지만 솔더볼 공정을 진행하기 위해서는 adhesion layer와 carrier를 제거해야만 하므로 솔더볼 공정 진행시 휨에 의한 불량이 발생할 수 있다는 단점이 있다. 또한 RDL을 먼저 진행하고 그 위에 chip을 실장할 경우, micro bump를 이용하여야만 하는 단점도 있다.
CMP 공정이 추가되나 이는 휨 현상을 개선시켜 얻을 수 있는 이점과 3D 적층시 패키지를 얇게 하기 위해서는 반드시 진행해야 하는 것을 생각한다면 추가되는 비용이나 공정에 대해서는 문제되지 않을 것으로 보인다.
기존에 사용하던 장비를 사용하여 진행할 수 있으므로 산업적용 가능성이 용이할 것으로 판단된다.
대한민국 등록특허 10-1393700(등록일자 2014.05.02) 대한민국 등록특허 10-1393701(등록일자 2014.05.02) 대한민국 공개특허 10-2016-0017901(공개일자 2016.02.17) 대한민국 등록특허 10-1478508(등록일자 2014.12.26) 대한민국 등록특허 10-1375818(등록일자 2014.03.12) 대한민국 등록특허 10-1504899(등록일자 2015.03.17) 대한민국 등록특허 10-1536045(등록일자 2015.07.06) 대한민국 공개특허 10-2013-0065017(공개일자 2013.06.19) 대한민국 공개특허 10-2010-0047540(공개일자 2010.05.10)
본 발명은 종래 팬-아웃 웨이퍼 레벨 패키지(fan-out wafer level package) 공정에서 발생하는 휨 발생문제를 해결함으로써, 재배선층과 솔더볼 부착 공정에서의 불량을 감소시킬 수 있도록 하는 패키지 공정을 제공하고자 하는 것을 발명의 목적으로 한다.
상기의 목적을 달성하기 위하여,
본 발명은 웨이퍼(wafer)와 동일한 크기의 캐리어(carrier)를 준비하고, 상기 캐리어의 표면에 접착테잎(Adhesion tape)을 부착하여 접착층(Adhesion layer)을 형성한 후, 상기 접착층 상부로 칩(chip)을 배치하되, 상기 칩을 뒤집어서 배치하는 제1공정(S10)과,
상기 캐리어와 칩을 EMC(Epoxy mold compound)로 몰딩(molding)하는 제2공정(S20)과,
상기 칩 상부에 형성되어 있는 EMC를 CMP(Chemical mechanical polishing) 공정으로 제거하는 제3공정(S30)과,
상기 EMC가 제거된 면에 재배선층(RDL)을 부착하는 제4공정(S40)과,
상기 재배선층이 부착된 면에 솔더볼을 부착하는 제5공정(S50)과,
상기 제5공정 후, 캐리어와 접착층을 제거하는 제6공정(S60)으로 이루어지는 웨이퍼의 휨 발생을 최소화하기 위한 3D 적층용 팬-아웃 웨이퍼 레벨 패키지 공정을 제공한다.
본 발명에 따른 웨이퍼의 휨 발생을 최소화하기 위한 3D 적층용 팬-아웃 웨이퍼 레벨 패키지 공정은 RDL 및 솔더볼 공정 진행시 휨 현상에 의한 불량을 감소시킬 수 있다.
그리고 패키지의 두께가 얇아 3D 적층용 패키지 적용이 가능하다.
종래 기술에 비해 본 발명의 fan-out wafer level package 공정은 공정 방법의 단순한 변경을 통해 휨 발생을 완화하여 후속 공정(RDL 및 솔더볼) 진행시 휨에 기인한 불량을 감소시킬 수 있다.
종래의 fan-out wafer level package 공정을 개선한 RDL first 공정(경쟁 기술)은 본 발명의 공정과 동일하게 휨 발생을 완화시킬 수 있지만 솔더볼 공정을 진행하기 위해서는 adhesion layer와 carrier를 제거하여야만 하므로 솔더볼 공정 진행시 휨에 의한 불량이 발생할 수 있다는 단점이 있다. 또한 RDL을 먼저 진행하고 그 위에 칩을 실장할 경우, micro bump를 이용하여야만 하는 단점도 있다.
CMP 공정이 추가되나 이는 휨 현상을 개선시켜 얻을 수 있는 이점과, 3D 적층시 패키지를 얇게 하기 위해서는 반드시 진행하여야 하는 것을 생각한다면 추가되는 비용이나 공정에 대해서는 문제되지 않을 것으로 보인다.
도 1은 기존 팬-아웃 웨이퍼 레벨 패키지 공정의 순서도.
도 2는 본 발명에 따른 팬-아웃 웨이퍼 레벨 패키지 공정의 순서도.
상기한 바와 같이, 본 발명에 따른 팬-아웃 웨이퍼 레벨 패키지 공정은 웨이퍼(wafer)와 동일한 크기의 캐리어(carrier)(10)를 준비하고, 상기 캐리어(10)의 표면에 접착테잎(Adhesion tape)을 부착하여 접착층(Adhesion layer)(20)을 형성한 후, 상기 접착층(20) 상부로 칩(chip)(30)을 배치하되, 상기 칩(30)을 뒤집어서 배치하는 제1공정(S10)과,
상기 캐리어(10)와 칩(30)을 EMC(Epoxy mold compound)(40)로 몰딩(molding)하는 제2공정(S20)과,
상기 칩 상부에 형성되어 있는 EMC(40)를 CMP(Chemical mechanical polishing) 공정으로 제거하는 제3공정(S30)과,
상기 EMC(40)가 제거된 면에 재배선층(RDL)(50)을 부착하는 제4공정(S40)과,
상기 재배선층(50)이 부착된 면에 솔더볼(60)을 부착하는 제5공정(S50)과,
상기 제5공정 후, 캐리어(10)와 접착층(20)을 제거하는 제6공정(S60)을 포함하여 이루어진다.
이하, 상기 팬-아웃 웨이퍼 레벨 패키지 공정에 대해 각 공정별 구체적인 사항을 도 2와 함께 살펴보도록 한다.
< 제1공정( S10 ) >
웨이퍼(wafer)와 동일한 크기의 캐리어(carrier)(10)를 준비하고, 상기 캐리어(10)의 윗면에 접착테잎(Adhesion tape)을 부착하여 접착층(Adhesion layer)(20)을 형성한다.
다음, 픽 앤 플레이스(Pick-and-place) 공정을 이용하여, 상기 접착층(20) 윗면에 단일 실리콘 칩(chip)(30)을 배치한다.
단, 이때 상기 단일 실리콘 칩(chip)(30)의 배치는 종래와 달리 칩(chip)(30)을 뒤집어서 배치한다. 도 1에서는 칩(30)을 뒤집어서 배치되었음을 보이기 위하여, 칩(30) 상에 표기되어 있는 'chip' 문자가 거꾸로 표기되어 있음을 확인할 수 있다.
제1공정(S10)의 특징은 종래와 동일한 공정을 거쳐 칩을 배치하되, 칩을 뒤집어서 배치하는 데 있다. 이와 같이 칩(30)을 뒤집어서 배치하는 이유는 본 발명의 전체 공정을 통해 휨 발생이 없도록 하기 위함이다.
< 제2공정( S20 ) >
상기 제1공정(S10)을 통해 단일 실리콘 칩(chip)(30)을 배치한 후에는 캐리어(10)와 칩(30)을 에폭시 몰드 컴파운드(Epoxy mold compound; EMC)(40)로 몰딩(molding)한다.
상기 EMC(40) 몰딩 공정시에 칩(30)이 움직이는 것을 방지하기 위하여, 프리 베이킹(Pre-baking)을 진행한다. 이후에는 EMC(40)를 몰딩하기 위하여 고온으로 온도를 상승시킨 후 EMC(40)를 도포한다.
상기 EMC(40) 몰딩 온도는 120~170℃로 한다.
상기 EMC(40)를 고온에서 도포한 후 온도를 내리면, EMC(40)가 경화되면서 몰딩 된다.
반도체에서의 봉지란 반도체 소자를 외부의 미세한 환경의 변화, 즉 습기, 온도, 산화, 먼지 등에 대응하여 반도체 칩(chip)의 기밀성을 유지하고, 기계의 진동, 충격에 의한 파손과 특성 변화를 방지하기 위하여 반도체 chip의 외부를 피복, 봉지하여 외부의 영향을 차단하는 작업을 말한다.
상기 EMC(40)는 플라스틱 성형재료로써 반도체 소자의 패키징에 사용되는 가장 중요한 고분자 재료이다. 이는 반도체 칩을 열, 충격 및 화학물질 등 외부환경으로부터 보호하고 패키지 자체 열 수축에 의한 손상을 방지하는 역할을 한다.
상기 EMC는 Epoxy Molding Compound의 약자로 반도체 소자 외부를 형성하는 수지의 부분으로 열경화성 수지이며 한번 경화되면 다시 원상태로 회복되지 않는 특성이 있다.
반도체 chip은 수많은 미세 전기회로가 집적되어 있으나 그 자체로는 반도체 완제품으로서의 역할을 할 수 없으며, 외부의 물리적, 화학적 충격에 의해 쉽게 손상될 수 있다. 이러한 문제를 해결하기 위해 대표적으로 사용되는 것이 에폭시 수지이다. 즉 상기 EMC는 반도체 소자를 외부의 습기나 불순물로부터 보호와 함께 열과 충격으로부터 보호해줄 수 있는 화합물이다.
상기 EMC(Epoxy mold compound)(40)는 경화, 열 팽창율, 전도율을 결정하는 실리카 80~92wt%와,
에폭시 수지(Epoxy resin) 5~15wt%와,
페놀 노블락, 산무수물 또는 아민류 중 선택되는 어느 1종 이상의 경화제(Hardener) 1.5~7.3wt%와,
아미다졸 또는 유기 포스핀류의 촉매(Catalyst) 0.1~1wt%와,
고급 지방산 왁스(release agent) 0.1~1wt%와,
삼산화 안티몬인 난연제(Retardant) 0.1~5wt%와,
실란계 표면처리제 0.1~1wt%의 혼합으로 조성된다.
상기 실리카의 사용량이 80wt% 미만인 경우에는 내마모성, 기계적 강도의 우수한 특성을 부여하기 어렵고, 92wt%를 초과하게 되는 경우에는 점도의 증가와 가공성이 떨어지는 문제가 있으므로, 상기 실리카의 사용량은 전체 EMC에 대해 80~92wt%의 범위 내로 한정하는 것이 바람직하다.
상기 에폭시 수지(Epoxy resin) 점도가 낮은 에폭시 수지를 사용하며, 더욱 구체적으로는 diglycidyl-ether of bisphenol F (DGEBF)를 사용한다.
이는 충진제와의 혼용시 충진제의 유동성을 향상시켜 제품 성형의 불량을 낮추기 위한 것이다.
상기 에폭시 수지의 사용량이 5wt% 미만인 경우에는 가공성이 떨어지는 문제가 있고, 15wt%를 초과하게 되는 경우에는 상대적으로 다른 성분들의 사용량이 줄어들어 전기, 난연 및 기계적 특성에 영향을 미칠 수 있으므로, 상기 에폭시 수지(Epoxy resin)의 사용량은 전체 조성물의 양에 대해 5~15wt%의 범위 내로 한정하는 것이 바람직하다.
상기 경화제(Hardener)는 성형시 유동성, 경화물의 기계적·열적 성질 등의 기본 특성을 결정하는 역할을 한다.
상기 경화제는 상기 에폭시 수지와의 배합비를 고려할 때, 구체적으로는 경화제: 에폭시 수지가 1:1, 1:2 또는 1:3의 비율로 배합한다.
상기 경화제의 사용량이 1.5wt% 미만인 경우에는 경화가 제대로 이루어지지 않을 수 있고, 7.3wt%를 초과하게 되는 경우에는 필요 이상으로 경화제가 투입되어 비경제적이므로, 상기 경화제의 사용량은 전체 조성물의 양에 대해 1.5~7.3wt%의 범위 내로 한정하는 것이 바람직하다.
상기 촉매(Catalyst)는 경화성, 보존안정성을 결정하는 것으로서, 그 사용량이 0.1wt% 미만인 경우에는 이와 같은 특성을 발현하기 어렵고, 1wt%를 초과하게 되는 경우에는 경화성, 보존안정성의 상승 효과가 미미하여 무의미하므로, 상기 촉매(Catalyst)의 사용량은 전체 조성물의 양에 대해 0.1~1wt%의 범위 내로 한정하는 것이 바람직하다.
상기 고급 지방산 왁스(release agent)는 몰딩 작업시 이형성 확보를 위해 사용하는 것으로서, 그 사용량이 0.1wt% 미만인 경우에는 이형성이 떨어져 몰딩 작업이 원활하게 이루어지지 않을 수 있고, 1wt%를 초과하게 되는 경우에는 이형 특성의 향상을 기대하기 어려워 무의미하므로, 상기 고급 지방산 왁스(release agent)의 사용량은 전체 조성물의 양에 대해 0.1~1wt%의 범위 내로 한정하는 것이 바람직하다.
상기 난연제(Retardant)는 난연성을 조절하기 위한 것으로서, 그 사용량이 0.1wt% 미만인 경우에는 난연특성이 떨어지는 문제가 있고, 5wt%를 초과하게 되는 경우에는 난연특성의 향상 정도가 미미하여 무의미하므로, 상기 난연제(Retardant)의 사용량은 전체 조성물의 양에 대해 0.1~5wt%의 범위 내로 한정하는 것이 바람직하다.
상기 실란계 표면처리제는 기계적 강도, 열적 성질 등을 조절하기 위한 것으로서, 그 사용량이 0.1wt% 미만인 경우에는 기계적 강도와 열적 성질이 떨어지는 문제가 있고, 1wt%를 초과하게 되는 경우에는 기계적 강도와 열적 성질의 변화 정도가 미미하여 무의미하므로, 상기 실란계 표면처리제의 사용량은 전체 조성물의 양에 대해 0.1~1wt%의 범위 내로 한정하는 것이 바람직하다.
상기 EMC의 물성은 점도(Viscosity) 85.652 poise, 밀도(Density) 2.00 × 10-3 g/㎣ 이다.
< 제3공정( S30 ) >
본 공정은 RDL 배선을 위해, 칩 상부의 EMC(40)를 CMP(Chemical mechanical polishing) 공정을 통해 제거하는 공정이다.
상기 화학기계연마(Chemical Mechanical Polishing ; CMP)는 연마 슬러리 (polishing slurry)를 주입하여 연마 패드와 시료의 표면을 마찰함으로써 시료의 표면층을 효율적으로 연삭하는 기술이다.
화학기계연마 공정은 연마정반(platen)에 접합된 수지제품의 연마 패드 위에 연마 슬러리를 주입하고, 시료(실리콘 웨이퍼 등)를 압착하여 표면을 연마한다. 또한, 시료의 연마속도(removal rate) 분포를 균일하게 하기 위해 웨이퍼를 회전시킨다.
화학기계연마의 화학적 메커니즘은 SiO2의 경우, SiO2 표면이 연마 슬러리에 접촉하면 연삭되기 쉬운 수화물인 Si(OH)4로 변질되고, 이 수화물이 실리카 연마 입자에 의해 연삭된다. 일반적으로 알칼리성 슬러리인 경우가 빠른 연마속도를 나타낸다.
< 제4공정( S40 ) >
본 공정은 EMC(40)가 제거된 면에 재배선층(RDL)(50)을 부착하는 공정이다.
상기 재배선층(RDL) 공정은 반도체 칩(chip)(30)의 입출력단자(pad)를 패키지하기 용이하도록 재배선하는 공정을 말한다.
< 제5공정( S50 ) >
본 공정은 재배선층(RDL)이 부착된 면에 솔더볼(60)을 부착하는 공정이다.
상기 솔더볼(60)은 반도체 칩(chip)과 기판을 연결하여 전기적 신호를 전달하는 역할을 하는 전도성 물질이다.
종래 공정과 달리, 본 발명은 캐리어(Carrier)(10)와 접착층(Adhesion layer)(20)을 제거하지 않은 상태에서 RDL 및 솔더볼 공정을 진행하며, 이로 인해 휨 발생이 없다.
< 제6공정( S60 ) >
본 공정은 캐리어(10)와 접착층(20)을 제거함으로써 본 발명에 따른 공정이 완성되는 단계이다.
이상에서 살펴본 본 발명에 따른 웨이퍼의 휨 발생을 최소화하기 위한 3D 적층용 팬-아웃 웨이퍼 레벨 패키지 공정은 종래 공정에 없던 CMP 공정이 추가되기는 하나, 칩(chip)을 더 얇게 하여 궁극적으로 전체 패키지의 두께를 줄이는 역할을 한다.
또한 3D 적층(chip on chip, package on package 등)을 할 경우 두께를 줄일 수 있는 장점이 된다.
3D 적층이 필요하지 않은 경우에 CMP 후, 칩(chip)이 EMC molding으로부터 open되어 있어 발생할 수 있는 문제점은 적외선 투과방지 테이프(L/C tape)를 사용하여 방지할 수 있다.
상기 적외선 투과방지 테이프(L/C tape)는 칩(Chip)을 보호하고 반도체 회로의 오작동을 야기하는 적외선 투과를 방지하는 기능을 가진 필름이다.
본 발명에 따른 팬-아웃 웨이퍼 레벨 패키지 공정은 RDL 및 솔더볼 공정 진행시 휨 현상에 의한 불량을 감소시킬 수 있고, 패키지의 두께가 얇아 3D 적층용 패키지 적용이 가능하다. 그리고 기존에 사용하던 장비를 사용하여 진행할 수 있으므로 산업상 이용가능성이 크다.
10: 캐리어(carrier)
20: 접착층(Adhesion layer)
30: 칩(chip)
40: EMC(Epoxy mold compound)
50: 재배선층(RDL)
60: 솔더볼

Claims (5)

  1. 웨이퍼(wafer)와 동일한 크기의 캐리어(carrier)(10)를 준비하고, 상기 캐리어(10)의 표면에 접착테잎(Adhesion tape)을 부착하여 접착층(Adhesion layer)(20)을 형성한 후, 상기 접착층(20) 상부로 칩(chip)(30)을 배치하되, 상기 칩(30)을 뒤집어서 배치하는 제1공정(S10)과,
    상기 캐리어(10)와 칩(30)을 EMC(Epoxy mold compound)(40)로 몰딩(molding)하는 제2공정(S20)과,
    상기 칩 상부에 형성되어 있는 EMC(40)를 CMP(Chemical mechanical polishing) 공정으로 제거하는 제3공정(S30)과,
    상기 EMC(40)가 제거된 면에 재배선층(RDL)(50)을 부착하는 제4공정(S40)과,
    상기 재배선층(50)이 부착된 면에 솔더볼(60)을 부착하는 제5공정(S50)과,
    상기 제5공정 후, 캐리어(10)와 접착층(20)을 제거하는 제6공정(S60)으로 이루어지는 것에 있어서,

    상기 EMC(Epoxy mold compound)(40)는 경화, 열 팽창율, 전도율을 결정하는 실리카 80~92wt%와,
    에폭시 수지(Epoxy resin) 5~15wt%와,
    페놀 노블락, 산무수물 또는 아민류 중 선택되는 어느 1종 이상의 경화제(Hardener) 1.5~7.3wt%와,
    아미다졸 또는 유기 포스핀류의 촉매(Catalyst) 0.1~1wt%와,
    고급 지방산 왁스(release agent) 0.1~1wt%와,
    삼산화 안티몬인 난연제(Retardant) 0.1~5wt%와,
    실란계 표면처리제 0.1~1wt%의 혼합으로 조성된 것임을 특징으로 하는 웨이퍼의 휨 발생을 최소화하기 위한 3D 적층용 팬-아웃 웨이퍼 레벨 패키지 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    에폭시 수지(Epoxy resin)는 diglycidyl-ether of bisphenol F(DGEBF)임을 특징으로 하는 웨이퍼의 휨 발생을 최소화하기 위한 3D 적층용 팬-아웃 웨이퍼 레벨 패키지 방법.












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