TWI611525B - 半導體構裝及其方法 - Google Patents

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Abstract

一半導體構裝之實施例包含半導體晶粒、鑄模化合物沿著半導體晶粒之側壁延伸、及平坦化聚合物層於鑄模化合物上且沿著半導體晶粒之側壁延伸。鑄模化合物包含第一填料，而平坦化聚合物層包含小於第一填料之第二填料。半導體構裝進一步包含一或多個扇出型(fan-out)重新佈線層(RDL)電性連接至半導體晶粒，其中一或多個扇出型重新佈線層(RDL)延伸過半導體晶粒之邊緣而至平坦化聚合物層之上表面上。

Description

半導體構裝及其方法
本發明是有關於一種半導體構裝，特別是有關於一種扇出型半導體構裝。
以傳統構裝科技的面向而言，例如晶圓級構裝(WLP)、重新佈線層(RDL)，可形成於晶粒上，並與晶粒中的主動裝置進行電性連接。外部輸入/輸出(I/O)墊，例如球下金屬層(UBM)上之焊球，可接著形成以透過RDL來電性連接晶粒。此構裝技術的優勢特徵之一是形成扇出型構裝的可能性。因此，晶粒上的I/O墊可被重新分佈至較晶粒更大的區域，因而增加構裝於晶粒表面的I/O墊數量。
在如此之構裝科技中，鑄模化合物可形成於晶粒周圍以提供表面積來支撐扇出型互連結構。例如，RDL通常包含一或多個聚合物層形成於晶粒及鑄模化合物上。導電特徵(如導線及/或通孔)係形成於聚合物層中，並將晶粒上之I/O墊與RDL上之外部I/O墊進行電性連接。外部I/O墊可位於晶粒及鑄模化合物上。
根據本發明之一實施例，一半導體構裝包含半導體晶粒、鑄模化合物於半導體晶粒周圍、平坦化聚合物層於鑄模化合物上與半導體晶粒周圍、及穿層間通孔(TIV)延伸通過鑄模化合物及平坦化聚合物層。扇出型(fan-out)重新佈線層(RDL)係形成於半導體晶粒及平坦化聚合物層之上。扇出型重新佈線層(RDL)係電性連接至半導體晶粒及穿層間通孔(TIV)。
根據本發明之另一實施例，一半導體構裝包含半導體晶粒、鑄模化合物沿著半導體晶粒之一些側壁延伸、及平坦化聚合物層於鑄模化合物上並沿著半導體晶粒之側壁延伸。鑄模化合物包含第一填料，而平坦化聚合物層包含小於第一填料之第二填料。半導體構裝進一步包含一或多個扇出型重新佈線層(RDL)可電性連接至半導體晶粒，其中一或多個扇出型重新佈線層(RDL)延伸過半導體晶粒之邊緣而至平坦化聚合物層之上表面。
根據本發明之又另一實施例，一形成半導體構裝之方法包含形成鑄模化合物之第一部份於半導體晶粒周圍、形成聚合物層於鑄模化合物及半導體晶粒之上、平坦化聚合物層以暴露出半導體晶粒、及形成一扇出型重新佈線層(RDL)於聚合物層及半導體晶粒之上。鑄模化合物第一部分之上表面低於半導體晶粒之上表面。聚合物層包含第二填料，其小於鑄模化合物中之第一填料。扇出型重新佈線層(RDL)係電性連接至半導體晶粒。
100‧‧‧構裝
102‧‧‧晶粒
104‧‧‧鑄模化合物
104’‧‧‧填料
104A‧‧‧第一部分
104B‧‧‧第二部分
106‧‧‧平坦化聚合物層
106’‧‧‧填料
108‧‧‧穿層間通孔(TIV)
110‧‧‧重新佈線層(RDL)
112‧‧‧導電特徵
112A‧‧‧導線
112B‧‧‧導電通孔
114‧‧‧接觸墊
116‧‧‧鈍化層
118‧‧‧導電柱
120‧‧‧介電層
122‧‧‧聚合物層
124‧‧‧球下金屬層(UBM)
126‧‧‧連接器
150‧‧‧晶圓
152‧‧‧切割道
154‧‧‧載具
156‧‧‧晶粒黏接膜
158‧‧‧開口
160‧‧‧切割道
162‧‧‧支撐膜
200‧‧‧流程圖
202‧‧‧步驟
204‧‧‧步驟
206‧‧‧步驟
208‧‧‧步驟
300‧‧‧鑄模工具
302‧‧‧離型膜
T1‧‧‧厚度
T2‧‧‧厚度
配合以下圖式簡單說明，將能使本發明所揭露之不同面向最被完整瞭解。值得注意的是，與業界實務一致，許多特徵不會按比例繪製。事實上，許多技術特徵的尺寸都能為了討論的明確性而任意增大或縮減：第1A及1B圖係顯示了根據本發明一些實施例之一半導體構裝的剖視圖。
第2至第9圖係顯示了根據本發明一些實施例之製造一半導體構裝之許多中間階段的剖視圖。
第10圖係顯示了根據本發明一些實施例之製造一半導體構裝的流程圖。
為了彰顯本發明之不同技術特徵，本發明於以下提供許多不同實施例或範例。為了使本發明簡潔，確切的元件或排列方式範例將於以下進行描述。然而，這些僅僅是範例而並非用以限定本發明。舉例來說，第一特徵形成於第二特徵上之敘述，包含了第一與第二特徵有直接接觸之實施例、及第一與第二特徵之間可能形成額外特徵的實施例以至於第一與第二特徵未直接接觸。此外，本發明在不同範例中可能重複使用參考數字及/或字元。這些重複是為了簡潔性及明確性，而非指示所討論之不同實施例及/或其構成間之關係。
進一步來說，空間相對之詞，如「緊鄰...之下」、「在…之下」、「在…之上」、「…之上部」及其類似詞，可在此用於描述一元素或特徵與另一元素或特徵之關係以簡化敘述。這些空間相對詞是為了涵蓋圖式所敘述方向外使用中裝置之不同面向。當裝置被轉向(旋轉90°或其他角度)時，空間相對詞之詮釋也將相應變化。
許多實施例包含扇出型構裝結構，具有半導體晶粒及扇出型重新佈線層(RDL)於晶粒上。鑄模化合物及平坦化聚合物層係形成於半導體晶粒周圍以提供表面來支撐扇出型RDL。平坦化聚合物層可形成於鑄模化合物及RDL之間。在諸多實施例中，平坦化聚合物層及鑄模化合物皆包含不同填料材質。該填料的採用可優越地增強附著性、釋放壓力、降低熱膨脹係數(CTE)的不配合度、及其類似者。平坦化聚合物層所包含填料之平均直徑小於鑄模化合物之填料。例如，較小填料之平均直徑可能不大於較大填料之平均直徑的約百分之五十。在另一實施例中，平坦化聚合物層可大致上不包含填料。當平坦化過程(如研磨)施於聚合物時，較小的填料尺寸(或缺乏填料)可因而產生受改善的上表面(呈更水平)以形成扇出型RDL。然而，具有較大填料之材質(如鑄模化合物)可能比具有較小填料之材質(如平坦化聚合物層)較不昂貴。藉由在構裝中同時包含鑄模化合物及平坦化聚合物層，可以達成平坦化之改善而不增加製造成本。
第1A圖係顯示了根據本發明一些實施例之一扇出型裝置構裝100的剖視圖。構裝100包含半導體晶粒 102、鑄模化合物104及平坦化聚合物層106於晶粒102周圍、及RDL 110(如具有導電特徵112)形成於晶粒102及鑄模化合物104/平坦化聚合物106之上。可導電之穿層間通孔(TIV)108係形成而延伸通過鑄模化合物104/平坦化聚合物106。晶粒102可為半導體晶粒，並可為任一種積體電路，如一處理器、邏輯電路、記憶體、類比電路、數位電路、混合訊號、及其類似者。
晶粒102可包括基材、主動裝置、及互連結構(未個別顯示)。基材可包含如有摻雜或未摻雜之本體矽、或絕緣層覆矽(SOI)基材的主動層。一般來說，SOI基材包含一層半導體材料，例如矽，形成於絕緣層上。絕緣層可例如為氧化物埋層(BOX)或氧化矽層。絕緣層矽提供於基材之上，例如矽或玻璃基材。另外，基材可包含另一基礎半導體如鍺；一化合物半導體如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；一合金半導體如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP、或其組合。其他基材，例如多層或具梯度之基材，亦可被採用。
主動裝置例如電晶體、電容、電阻、二極體、光二極體、熔絲及其類似者可形成於基材之上表面。互連結構可形成於主動裝置及基材之上。互連結構可包含層間介電層(ILD)及/或金屬間介電層(IMD)而具有導電特徵(如導線及通孔，由銅、鋁、鎢、其組合及其類似者構成)，由任何合適方法所形成。ILD及IMD可包括低介電值材料，其介電值低於約4.0或甚至2.0，且介於導電特徵之間。在一些實施 例中，ILD及IMD可由例如磷矽酸玻璃(PSG)、硼磷矽酸玻璃(BPSG)、氟矽酸玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、碳矽材料、其化合物、其組成、其組合、或其類似者，透過合適方法如旋轉塗佈、化學氣相沉積(CVD)、及等離子體增強化學氣相沉積(PECVD)所形成。互連結構係電性連接至不同主動裝置以在晶粒102中形成功能性電路。如此之電路所提供之功能可包含記憶結構、處理結構、感測器、放大器、功率分配、輸入/輸出電路、或其類似者。領域中通常技藝者可瞭解到以上之範例之提供係為了進一步闡釋本發明應用之說明目的，而非在於以任何形式限制本發明。其他適合特定應用之電路亦可被使用。
輸入/輸出(I/O)及鈍化特徵可形成於互連結構之上。例如，接觸墊114可形成於互連結構之上，且可透過互連結構中不同導電特徵而電性連接至主動裝置。接觸墊114可包含導電材料如鋁、銅、及其類似者。此外，鈍化層116可形成於互連結構及接觸墊之上。在一些實施例中，鈍化層116可由非有機材料所形成，如氧化矽、未摻雜之矽酸鹽玻璃、氮氧化矽、及其類似者。其他合適之鈍化層材料亦可被使用。部分之鈍化層116可能會覆蓋接觸墊114之邊緣部分。
額外之互連特徵，如額外之鈍化層、導電柱、及/或球下金屬(UBM)層，亦可選擇性地形成於接觸墊114之上。例如，如第1A圖所示，導電柱118可形成於接觸墊114之上且與之電性連接，而介電層120可形成於導電柱118周 圍。晶粒102之不同特徵可藉由任何適宜之方法而於此不再詳述。此外，上述之晶粒102的一般特徵及組成僅是一示範性實施例，且晶粒102可包含上述特徵及其他特徵之任何數量之任何組合。
鑄模化合物104係位於晶粒102周圍。舉例來說，在鑄模化合物104/晶粒102的上視圖中(未顯示)，鑄模化合物104會環繞晶粒102。鑄模化合物104會提供支撐以形成扇出型RDL，如RDL 110。鑄模化合物104可包含任何合適之材料，例如環氧樹脂、酚醛樹脂、熱固性樹脂、及其類似者。除了這些材料以外，鑄模化合物104可進一步包含不同的添加填料104’(見第1B圖)。填料104’之包含可進一步有利地增進附著、釋放壓力、降低CTE的不配合度、及其類似者。填料104’可包含例如氧化矽、氧化鋁、氮化硼、及其類似者。為了其他目的而包含之其他填料材質亦可被使用。
平坦化聚合物層106亦形成於鑄模化合物104上之晶粒102周圍。例如，在聚合物層106/晶粒102的上視圖中(未顯示)，聚合物層106亦可包圍晶粒102。聚合物層106可提供大致上水平之上表面以支撐扇出型RDL，如RDL 110。聚合物層106可包含合適之樹脂材料，例如環氧樹脂、酚醛樹脂、熱固性樹脂、及其類似者。除了這些材料以外，聚合物層106可進一步包含不同的添加填料106’(見第1B圖)。填料106’之包含可進一步有利地增進附著、釋放壓力、降低熱膨脹係數(CTE)的不配合度、及其類似者。填料106’可包含例如氧化矽、氧化鋁、氮化硼、及其類似者。為了其他目 的而包含之其他填料材質亦可被使用。在另一實施例中，聚合物層106可大致上不包含任何填料。導電性TIV 108係延伸通過鑄模化合物104及聚合物層106，且可使用平坦化過程以使聚合物層106、晶粒102、及TIV 108之上表面大致上水平。
如第1B圖所示，聚合物層106中之填料106’小於鑄模化合物104中之填料104’。在一些實施例中，填料106’的平均直徑不大於該填料104’平均直徑的約百分之五十。例如，填料104’可具有約25μm或更少之平均直徑，而填料106’可具有約5μm或更少之平均直徑。具有其他尺寸的填料亦可被使用。據觀察，當平坦化過程(如機械碾磨)被運用具有較小填料之材質時，所形成之平坦化表面會較具有較大填料之材質在進行該過程後更為平坦。這是因為當平坦化過程被運用具有填料之材質時，一部分之填料會被移除。因此，當較大之填料被移除時，在材質中所形成之間隙相較於較小填料被移除所形成之間隙會較大(較不平坦)。
然而，具有較小間隙之材質亦較昂貴。因此，透過結合具有較大填料之相對低成本的鑄模化合物104與具有較小填料(如上述尺寸)之聚合物層106，可以達成改良之平坦化過程而不會顯著增加製造成本。為了降低成本，鑄模化合物104的平均厚度T2可大於聚合物層106之平均厚度T1。例如，在一實施例中，聚合物層106之平均厚度T1不大於鑄模化合物104之平均厚度T2的百分之二十以降低製造成本。其他實施例可包含具有其他相對尺寸之鑄模化合物/聚合物層。
一或多個RDL 110可形成於晶粒102及聚合物層106上。RDL 110可側向延伸過晶粒102之邊緣至聚合物層106之上表面以提供扇出型互連結構。RDL 110可包含一或多個聚合物層122形成於晶粒102及聚合物層106之上表面。在一實施例中，RDL 110可接觸聚合物層106之上表面。在一些實施例中，聚合物層122可包含聚醯亞胺(PI)、聚苯並二噁唑(PBO)、苯並環丁烯(BCB)、環氧、矽氧、丙烯酸、奈米填充之酚醛樹脂、矽氧烷、氟化聚合物、聚降冰片烯、及其類似者，以任何合適方法如旋塗技術及其類似者所形成。
導電特徵112(如導線112A及導電通孔112B)係形成於聚合物層122之中。導線112A可形成於聚合物層122之上，而導電通孔112B可延伸通過聚合物層122並電性連接至晶粒102及TIV 108。縱然兩個聚合物層122被明確顯示，RDL 110可根據構裝設計而進一步包含任何數量之導電特徵的聚合物層。
額外之構裝特徵，如UBM 124及外部連接器126係形成於RDL 110之上。連接器126可為焊球，如球柵陣列封裝(BGA)球、塌陷高度控制晶片連接(C4)凸塊、微凸塊、及其類似者。連接器126可藉由RDL 110中的導電特徵112而電性連接至晶粒102及TIV108。連接器126可用以將構裝100電性連接至其他構裝元件，例如其他裝置晶粒、中介層、構裝基材、印刷電路板、主機板、及其類似者。
第2至第9圖顯示了根據本發明一些實施例之製造構裝100之許多中間階段的剖視圖。雖然一貫被形容為晶粒102，但通常知識者可充分地了解當晶粒102係較大基材如第2圖所述之晶圓150的一部分時，晶粒102上的一些加工過程可能發生。在形成之後，晶粒102可被單一化於晶圓150中切割道152的其他結構(如其他晶粒)之外。接著，在第3圖中，晶粒102係接合於一載具154(如利用晶粒黏接膜(DAF)156)以進行後續加工。載具154可為玻璃或陶瓷載具，並可在構裝100的不同特徵形成時提供暫時的結構支撐。
此外，TIV 108可在黏接晶粒102前形成於載具154上。TIV 108可包含如銅、鎳、銀、金、及其類似者，且可透過任何適宜過程而形成。例如，晶種層(未顯示)可形成於載具154上，且經圖案化、具有開口的光阻(未顯示)可被用以界定TIV 108之形狀。開口可暴露出晶種層，且開口可被填充導電材料(如在電化電鍍過程、無電鍍過程、及其類似者中)。接下來，光阻會在灰化及/或濕式蝕刻過程被去除，只留下載具154上之TIV 108。TIV 108亦可由銅線飾釘經過銅線打線製程(其中遮罩、光阻、及銅鍍皆不需要)而形成。TIV 108之上表面可以亦可以不大致上呈現水平，且TIV 108所形成之垂直尺寸大於晶粒102之尺寸。例如，在晶粒102黏接於載具154之後，TIV 108延伸高於晶粒102之上表面。開口158可位於相鄰的TIV 108之間，且開口158可具有足夠大之尺寸以放置晶粒102於其中。在TIV 108形成之後，晶粒102係置於開口158中的DAF 156上。
在第4A及4B圖中，鑄模化合物104係形成於晶粒102及TIV 108周圍。形成鑄模化合物104之合適方法包括壓縮成型、轉移成型、液封成型、及其類似者。例如，鑄模化合物104係透過鑄模工具300而成型或塑模，而鑄模工具300可包含邊界或其他特徵之以在應用時保留鑄模化合物104。在應用時，於晶粒102及TIV 108可被嵌於離型膜302中，其包含聚乙烯對苯二甲酸酯(PET)、鐵氟龍、及其類似者。鑄模工具300可被用以對晶粒102周圍的鑄模化合物104加壓，以強迫鑄模化合物104進入開口及凹部中，消除氣泡或其類似者。鑄模化合物104可以液態散佈於晶粒102/TIV 108周圍。接著，將進行硬化過程以固化鑄模化合物104。在鑄模化合物104形成之後，鑄模工具300及離型膜302可被移除。離型膜302可被用以促進鑄模工具300的移除。
在填充鑄模化合物104的過程中，鑄模化合物104之體積可被控制以使得晶粒102及TIV 108延伸過鑄模化合物104的第一部分104A。部分104A可位於晶粒102及TIV 108周圍，且部分104A的上表面低於晶粒102及TIV 108之上表面。此外，由於鑄模之過程，鑄模化合物104的第二部分104B亦可形成於晶粒102之上表面上。一些部分之鑄模化合物104(未顯示)亦可形成於TIV 108之上。然而，由於TIV 108相對較小之尺寸，TIV 108可進一步在鑄模時嵌於離型膜302中。因此，形成於TIV 108上之鑄模化合物104量會小於形成於晶粒102上者。在一實施例中，形成於TIV 108上之鑄模化合物104量 為無(或接近無)。在諸多實施例中，鑄模化合物104包含填料(如第1B圖中之填料104’)，其平均半徑為例如25μm或更少。
接著參閱第5圖，平坦化聚合物層106可形成於鑄模化合物104、晶粒102、及TIV 108之上表面上。聚合物層106可進一步至少部分沿著晶粒102之側壁及TIV 108之側壁進行延伸。聚合物層106及鑄模化合物104之交界可能與晶粒102(如介電層120)及TIV 108相交。在諸多實施例中，平坦化聚合物層106包括具有填料之樹脂材料(如第1B圖中之填料106’)，其填料之平均直徑可能小於鑄模化合物104中填料之平均直徑。例如，聚合物層106中填料之平均直徑不大於鑄模化合物104中填料平均直徑的百分之五十。在一實施例中，聚合物層106中填料之平均直徑約5微米或更少。在另一實施例中，聚合物層106可能大致上不包含填料。形成聚合物層106之合適方法包括多層化、旋轉塗佈過程、及其類似者。
接著，在第6圖中，平坦化過程(如機械碾磨、化學機械研磨(CMP)、或其他回蝕技術)可被運用以去除晶粒102上之多餘部分的鑄模化合物104(如部分104B，見第4圖)及TIV 108的上部。在平坦化後，TIV 108及晶粒102之連接器(如導電柱118)會被暴露，且聚合物層106、TIV 108、及晶粒102會大致上水平。由於TIV 108及晶粒102會由於平坦化過程而暴露，為了暴露出這些特徵而進行聚合物層106的單獨圖案化可被省略，因而降低製造成本。此外，由於聚合物層106之相對較小的調填料尺寸，聚合物層106之上表面可能具有較改善 的平坦度，相較於不具有聚合物層106而平坦化直接施於鑄模化合物104之構裝而言。
第7圖顯示了RDL 110形成於聚合物層106、晶粒102、及TIV 108之上。RDL 110可側向延伸過晶粒102之邊緣至聚合物層106之上表面。由於聚合物層106提供了相對平坦之上表面，因此RDL 110之形成可具有較少缺陷(如脫層、導線斷裂及其類似者)。RDL 110可包含導電特徵112，形成於一或多個聚合物層122中。聚合物層122可由任何合適之材料，如聚醯亞胺(PI)、聚苯並二噁唑(PBO)、苯並環丁烯(BCB)、環氧、矽氧、丙烯酸、奈米填充之酚醛樹脂、矽氧烷、氟化聚合物、聚降冰片烯、及其類似者，以任何合適方法如旋塗技術、多層化及其類似者所形成。
導電特徵112(如導線112A及/或通孔112B)可形成於聚合物層122中並電性連接至TIV 108及晶粒102之導電柱118。導電特徵112之形成可包括圖案化聚合物層122(如利用微影及蝕刻過程)並形成導電特徵於圖案化聚合物層之中及之上。導電特徵112之形成可包括沉積晶種層(未顯示)、使用具有諸多開口的遮罩層(未顯示)以界定導電特徵112之形狀、及利用例如電化電鍍過程來填充遮罩層之開口。遮罩層及多餘部分之晶種層會被移除。因此，RDL 110係形成於晶粒102、TIV 108、及聚合物層106之上。聚合物層及RDL 110的導電特徵之數量不限於如第7圖所示之實施例。例如，RDL 110可在多個聚合物層中包含任何數量之堆疊、具有電性連接之導電特徵。
在第8圖中，額外之構裝特徵，如外部連接器126(如BGA球、C4凸塊、及其類似者)可形成於RDL 110之上。連接器126可位於UBM 124之上，而UBM 124亦可形成於RDL 110之上。連接器126可透過RDL 110而電性連接至晶粒102及TIV 108。連接器126亦可被用以將構裝100電性連接至其他構裝元件，如另一裝置晶粒、中介層、構裝基材、印刷電路板、主機板、及其類似者。接著，在第9圖中，載具154可被移除，且每一構裝100(包含晶粒102、對應之RDL 110、UBM 124、連接器126)可透過晶粒切鋸技術而沿著切割道160進行單一化。在單一化過程中，支撐膜162可被暫時地應用於連接器126上以結構性地支撐構裝100。在單一化之後，支撐膜162可被移除。
第10圖顯示了根據本發明諸多實施例之形成一半導體構裝(如構裝100)之流程圖200。在步驟202中，鑄模化合物(如鑄模化合物104)會形成於半導體晶粒(如晶粒102)及TIV(如TIV 108)周圍。在形成時，所加入的鑄模化合物體積可被控制，使得鑄模化合物的第一部分(如部分104A)低於晶粒之上表面。鑄模化合物的形成可進一步包含在晶粒之上表面形成第二部分(如部分104B)。在步驟204中，聚合物層(如聚合物層106)係形成於鑄模化合物之上且於晶粒及TIV周圍。聚合物層可包含具有第一填料之樹脂材質。聚合物層中該填料(如填料106’)之平均直徑可小於鑄模化合物中填料(如填料104’)之平均直徑。
在步驟206中，平坦化過程(如機械輾磨)會被應用於聚合物層上以暴露出晶粒。平坦化過程可進一步包含移除TIV及鑄模化合物第二部分之上部。在平坦化之後，聚合物層、晶粒、及TIV之上表面大致上呈現水平。在步驟208中，扇出型RDL係形成於晶粒及聚合物層之上。在一實施例中，扇出型RDL可接觸聚合物層之上表面，其提供大致水平之表面以支撐扇出型RDL。扇出型RDL係電性連接至晶粒及TIV。
許多實施例包含一扇出型構裝結構，具有半導體晶粒及扇出型RDL形成於晶粒上。鑄模化合物及平坦化聚合物層係形成於半導體晶粒周圍以支撐扇出型RDL。TIV之形成係延伸通過鑄模化合物及平坦化聚合物層。在諸多實施例中，平坦化聚合物層及鑄模化合物包含諸多之填料材質。填料之包含可有利於增進附著、釋放壓力、降低熱膨脹係數(CTE)的不配合度、及其類似者。平坦化聚合物層所包含填料之平均直徑小於鑄模化合物所包含填料之平均直徑。當平坦化過程(如研磨)應用於聚合物上時，較小之填料尺寸能導致更水平之上表面，以形成扇出型RDL。此外，具有較大填料之材質(如鑄模化合物)較具有較小填料之材質(如平坦化聚合物層)不昂貴。藉由在構裝中同時包含鑄模化合物及聚合物，可達到平坦化之改良而不顯著增加製造成本。
根據本發明之一實施例，一半導體構裝包含半導體晶粒、鑄模化合物於半導體晶粒周圍、平坦化聚合物層於鑄模化合物上與半導體晶粒周圍、及穿層間通孔(TIV)延伸通過鑄模化合物及平坦化聚合物層。扇出型重新佈線層(RDL)係位 於半導體晶粒及平坦化聚合物層之上。扇出型重新佈線層(RDL)係電性連接至半導體晶粒及穿層間通孔(TIV)。
根據本發明之另一實施例，一半導體構裝包含半導體晶粒、鑄模化合物沿著半導體晶粒之側壁延伸、及平坦化聚合物層於鑄模化合物上並沿著半導體晶粒之側壁延伸。鑄模化合物包含第一填料，而平坦化聚合物層包含小於第一填料之第二填料。半導體構裝進一步包含一或多個扇出型(fan-out)重新佈線層(RDL)可電性連接至半導體晶粒，其中一或多個扇出型重新佈線層(RDL)延伸過半導體晶粒之邊緣而至平坦化聚合物層之上表面。
根據本發明之又另一實施例，一形成半導體構裝之方法包含形成鑄模化合物之第一部份於半導體晶粒周圍、形成聚合物層於鑄模化合物及半導體晶粒之上、平坦化聚合物層以暴露出半導體晶粒、及形成扇出型重新佈線層(RDL)於聚合物層及半導體晶粒之上。鑄模化合物第一部分之上表面低於半導體晶粒之上表面。聚合物層包含第二填料，其小於鑄模化合物中之第一填料。扇出型重新佈線層(RDL)電性連接至半導體晶粒。
前述概要以諸多實施例為特徵，使所屬領域中熟習此技藝者能更了解本發明之面向。所屬領域中熟習此技藝者應了解到其能順利實施本發明以作為設計或改良其他程序或結構之基礎而實現相同目的及/或達到實施例所介紹之相同功效。所屬領域中熟習此技藝者應意識到若有等同之架構，其不 應脫離本發明之精神和範圍，且當可在不脫離本發明之精神和範圍內進行多種之改變、取代、更動與潤飾。
100‧‧‧構裝
104‧‧‧鑄模化合物
106‧‧‧平坦化聚合物層
108‧‧‧穿層間通孔(TIV)
110‧‧‧重新佈線層(RDL)
112‧‧‧導電特徵
112A‧‧‧導線
112B‧‧‧導電通孔
114‧‧‧接觸墊
116‧‧‧鈍化層
118‧‧‧導電柱
120‧‧‧介電層
122‧‧‧聚合物層
124‧‧‧球下金屬層(UBM)
126‧‧‧連接器
T1‧‧‧厚度
T2‧‧‧厚度

Claims (9)

  1. 一種半導體構裝，包含：一半導體晶粒；一鑄模化合物，沿著該半導體晶粒之一些側壁延伸，其中該鑄模化合物包含一些第一填料；一平坦化聚合物層，位於該鑄模化合物之上並沿著該半導體晶粒之該些側壁延伸，其中該平坦化聚合物層包含一些第二填料，該些第二填料小於該些第一填料；以及一或多個扇出型重新佈線層(RDL)，電性連接至該半導體晶粒，其中該一或多個扇出型重新佈線層(RDL)延伸過該半導體晶粒之一些邊緣而至該平坦化聚合物層之一上表面上。
  2. 如申請專利範圍第1項所述之半導體構裝，尚包含一穿層間通孔(TIV)，延伸通過該鑄模化合物層及平坦化聚合物層，其中該穿層間通孔(TIV)係電性連接至該一或多個扇出型重新佈線層(RDL)。
  3. 如申請專利範圍第1項所述之半導體構裝，其中該些第一填料具有一平均直徑約為25微米(μm)或更少，且其中該些第二填料具有一平均直徑約為5微米(μm)或更少。
  4. 如申請專利範圍第3項所述之半導體構裝，其中該些第二填料之該平均直徑不大於該些第一填料之該平均直徑的約百分之五十。
  5. 如申請專利範圍第1項所述之半導體構裝，其中該半導體晶粒包含： 一接觸墊；一導電柱，位於該接觸墊上且電性連接該接觸墊；以及一介電層，位於該導電柱周圍，其中該平坦化聚合物層及該鑄模化合物之一交界與該介電層相交。
  6. 一種半導體構裝，包含：一半導體晶粒；一鑄模化合物，位於該半導體晶粒周圍，其中該鑄模化合物包含一些第一填料；一平坦化聚合物層，位於該鑄模化合物之上與該半導體晶粒周圍，其中該平坦化聚合物層包含一些第二填料，且該些第二填料小於該些第一填料；一穿層間通孔(TIV)，延伸通過該鑄模化合物及該平坦化聚合物層；以及一扇出型重新佈線層(RDL)，於該半導體晶粒及該平坦化聚合物層之上，其中該扇出型重新佈線層(RDL)電性連接至該半導體晶粒及該穿層間通孔(TIV)。
  7. 如申請專利範圍第6項所述之半導體構裝，其中該穿層間通孔(TIV)、該平坦化聚合物層、及該半導體晶粒之一些上表面大致呈水平。
  8. 一種形成半導體構裝之方法，包含：形成一鑄模化合物之一第一部分於一半導體晶粒周圍，其中該鑄模化合物之該第一部分的一上表面低於該半導體晶粒之一上表面； 形成一聚合物層於該鑄模化合物及該半導體晶粒之上，其中該聚合物層包含一些第二填料，該些第二填料小於該鑄模化合物中之一些第一填料；平坦化該聚合物層以暴露出該半導體晶粒；以及形成一扇出型重新佈線層(RDL)於該聚合物層及該半導體晶粒上，其中該扇出型重新佈線層(RDL)電性連接至該半導體晶粒。
  9. 如申請專利範圍第8項所述之方法，其中形成該鑄模化合物之該第一部分包含形成該鑄模化合物之該第一部分於一穿層間通孔(TIV)周圍，其中該第一部分之該上表面低於該穿層間通孔(TIV)之一上表面。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10304793B2 (en) * 2016-11-29 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10490493B2 (en) * 2016-12-30 2019-11-26 Innolux Corporation Package structure and manufacturing method thereof
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
US10269589B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
KR101883108B1 (ko) * 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10854570B2 (en) * 2017-07-27 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and method of fabricating the same
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US11152274B2 (en) 2017-09-11 2021-10-19 Advanced Semiconductor Engineering, Inc. Multi-moldings fan-out package and process
US11749616B2 (en) * 2017-10-05 2023-09-05 Texas Instruments Incorporated Industrial chip scale package for microelectronic device
US10304697B2 (en) * 2017-10-05 2019-05-28 Amkor Technology, Inc. Electronic device with top side pin array and manufacturing method thereof
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10522436B2 (en) * 2017-11-15 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of semiconductor packages and structures resulting therefrom
US11031342B2 (en) 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
DE102018105554A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co. Ltd. Metallisierungsstrukturen in halbleiter-packages und verfahren zum ausbilden von diesen
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
KR102086361B1 (ko) 2018-06-04 2020-03-09 삼성전자주식회사 반도체 패키지
US10832985B2 (en) * 2018-09-27 2020-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor package and method
EP3680211B1 (en) * 2019-01-10 2024-03-06 TE Connectivity Solutions GmbH Sensor unit and method of interconnecting a substrate and a carrier
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11264316B2 (en) * 2019-07-17 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
CN112563229A (zh) * 2019-09-26 2021-03-26 台湾积体电路制造股份有限公司 半导体封装及其制造方法
US11195802B2 (en) * 2019-09-26 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including shielding plate in redistribution structure, semiconductor package including conductive via in redistribution structure, and manufacturing method thereof
KR20220009218A (ko) * 2020-07-15 2022-01-24 삼성전자주식회사 반도체 패키지, 및 이를 가지는 패키지 온 패키지
WO2022119389A1 (ko) * 2020-12-03 2022-06-09 엘지이노텍 주식회사 반도체 패키지용 수지 조성물, 동박 부착 수지 및 이를 포함하는 회로기판

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050029642A1 (en) * 2003-07-30 2005-02-10 Minoru Takaya Module with embedded semiconductor IC and method of fabricating the module
US20130168848A1 (en) * 2011-12-28 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device and method of packaging the semiconductor device
US20130307143A1 (en) * 2012-05-18 2013-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
WO2014051233A2 (en) * 2012-09-28 2014-04-03 Lg Innotek Co., Ltd. Printed circuit board
US20140217604A1 (en) * 2013-02-04 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structure and Methods of Forming Same
US20150187743A1 (en) * 2013-12-31 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and method of forming same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255738B1 (en) * 1996-09-30 2001-07-03 Tessera, Inc. Encapsulant for microelectronic devices
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
TWI387074B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 晶粒堆疊結構及其形成方法
JP2010165940A (ja) * 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8476770B2 (en) * 2011-07-07 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for forming through vias
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
WO2014112167A1 (ja) * 2013-01-16 2014-07-24 株式会社村田製作所 モジュールおよびその製造方法
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8941248B2 (en) * 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050029642A1 (en) * 2003-07-30 2005-02-10 Minoru Takaya Module with embedded semiconductor IC and method of fabricating the module
US20130168848A1 (en) * 2011-12-28 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device and method of packaging the semiconductor device
US20130307143A1 (en) * 2012-05-18 2013-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
WO2014051233A2 (en) * 2012-09-28 2014-04-03 Lg Innotek Co., Ltd. Printed circuit board
US20140217604A1 (en) * 2013-02-04 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structure and Methods of Forming Same
US20150187743A1 (en) * 2013-12-31 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and method of forming same

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