TWI713179B - 晶片封裝件及其製造方法 - Google Patents

晶片封裝件及其製造方法 Download PDF

Info

Publication number
TWI713179B
TWI713179B TW105137414A TW105137414A TWI713179B TW I713179 B TWI713179 B TW I713179B TW 105137414 A TW105137414 A TW 105137414A TW 105137414 A TW105137414 A TW 105137414A TW I713179 B TWI713179 B TW I713179B
Authority
TW
Taiwan
Prior art keywords
under
bump metal
metal structure
die
layer
Prior art date
Application number
TW105137414A
Other languages
English (en)
Other versions
TW201724422A (zh
Inventor
劉子正
郭正錚
劉重希
郭宏瑞
胡毓祥
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201724422A publication Critical patent/TW201724422A/zh
Application granted granted Critical
Publication of TWI713179B publication Critical patent/TWI713179B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明實施例提供一種晶片封裝件，其可包括晶粒以及 位於所述晶粒之上的重佈線結構。所述晶片封裝件可包括晶粒、位於所述晶粒之上的重佈線結構及位於所述重佈線結構之上的凸塊下金屬結構。所述凸塊下金屬結構可包括中心部分、與所述中心部分的周界在實體上分隔開並環繞所述中心部分的所述周界的周邊部分以及具有第一端和與所述第一端相對的第二端的橋接部分。所述橋接部分的所述第一端可耦接至所述凸塊下金屬結構的所述中心部分，而所述橋接部分的所述第二端可耦接至所述凸塊下金屬結構的所述周邊部分。

Description

晶片封裝件及其製造方法
本發明實施例是有關於一種晶片封裝件。
封裝技術的態樣之一就是可在晶片之上形成重佈線層(redistribution layer，RDL)，且所述重佈線層電性連接至所述晶片中的主動元件。透過所述重佈線層，後續形成的輸入/輸出(input/output，I/O)連接件(例如，凸塊下金屬(under-bump metallurgy，UBM)上的焊球)可以經由所述重佈線層而電性連接至所述晶片。此種封裝技術的優點是可以用以形成扇出型封裝件(fan-out package)。因而，晶片上的輸入/輸出焊墊可被重新佈置而覆蓋比所述晶片面積更大的區域，而增加所述晶片封裝的封裝的表面上配置的輸入/輸出焊墊的數目。
積體扇出型(Integrated Fan Out，InFO)封裝件技術尤其在與晶圓級封裝(Wafer Level Packaging，WLP)技術結合之後變得日漸普及。這些封裝件結構能夠提供具有高功能密度(functional density)、相對低的成本及高效能的封裝件。
本發明實施例提供一種晶片封裝件，其包括晶粒、重佈線結構以及凸塊下金屬(under-bump metallurgy，UBM)結構。重佈線結構位於晶粒之上。凸塊下金屬結構位於重佈線結構之上，其中凸塊下金屬結構包括中心部分、與中心部分的周界(perimeter)在實體上分隔開並環繞中心部分的周界的周邊部分以及具有第一端及與第一端相對的第二端的橋接部分，橋接部分的第一端耦接至凸塊下金屬結構的中心部分，橋接部分的第二端耦接至凸塊下金屬結構的周邊部分。
100:晶片封裝件
102:晶粒
102a、112a:第一表面
102b、112b:第二表面
104:接觸焊墊
106:鈍化層
108:導通柱
110:介電層
112:模製化合物
114:第一導通孔
116:重佈線結構
118:重佈線層
118-1:第一重佈線層階
118-2:第二重佈線層階
118-3:第三重佈線層階
120、304:聚合物層
120-1:第一聚合物層階
120-2:第二聚合物層階
120-3:第三聚合物層階
120-4:第四聚合物層階
122:第二導通孔
124:絕緣層
126:開口
128-1:凸塊下金屬結構/中心部分
128-2:凸塊下金屬結構/周邊部分
130、308:外部連接件
132:第一介面
136:間隙
138:第二介面
139:側壁
140:橋接部分
140-1:第一端
140-2:第二端
302:凸塊下金屬結構
306:介面
310:區域
312:裂紋
502:載體
504:黏合層
510:切割道
D:距離
當結合附圖閱讀時，從以下詳細描述最好地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1顯示根據一實施例的晶片封裝件的剖視圖。
圖2A至圖2C顯示根據一實施例之圖1中所示的晶片封裝件的凸塊下金屬(UBM)結構的放大圖。
圖3A及圖3B顯示典型的凸塊下金屬結構。
圖4A至圖4L顯示根據各種實施例的凸塊下金屬結構的各種 實例。
圖5A至圖5F顯示根據一實施例之說明形成圖1中所示的晶片封裝件的方法中的某些步驟的製程流程。
以下揭露內容提供用於實施所提供的標的之不同特徵的諸多不同實施例或實例。以下闡述組件及堆疊的具體實例以簡化本揭露內容。當然，該些組件及堆疊僅為實例且不旨在進行限制。舉例而言，在以下描述中，將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可在各種實例中重複元件符號及/或字母。此種重複是出於簡潔及清晰的目的，而本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為了易於描述附圖中所繪示的一個元件或特徵與另一元件或特徵的關係，本文中可能使用例如「在...下(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上(above)」、「上部(upper)」等空間相對性術語。除了附圖中所描繪的定向之外，所述空間相對性術語旨在涵蓋元件在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1顯示根據一實施例的晶片封裝件100的剖視圖。晶片封裝件100包括晶粒102，其中晶粒102可具有第一表面102a及與第一表面102a相對的第二表面102b。在某些實施例中，晶粒102的第一表面102a可為晶粒102的主動表面。晶粒102可包括半導體基底、主動元件、及內連結構(interconnect structure)(圖中未各別示出)。所述基底可包括(例如)塊狀矽(bulk silicon)基底、經摻雜或未經摻雜基底、或絕緣體上有半導體(semiconductor-on-insulator，SOI)基底的主動層。一般而言，絕緣體上有半導體基底包含形成於絕緣體層上的半導體材料(例如，矽)的層。所述絕緣體層可為(例如)埋入式氧化物(buried oxide，BOX)層或氧化矽層。所述絕緣體層設置於基底上，例如矽基底或玻璃基底。作為另外一種選擇，所述基底可包含：另一元素半導體，例如鍺；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或者其組合。亦可使用例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。
可在所述基底的頂表面處形成例如電晶體、電容器、電阻器、二極體、光二極體(photo-diode)、熔線(fuse)等主動元件。可在所述主動元件及所述基底之上形成內連結構。所述內連 結構可包括層間介電(inter-layer dielectric，ILD)層及/或金屬間介電(inter-metal dielectric，IMD)層，所述層間介電層及/或金屬間介電層含有使用任何適合的方法而形成的導電特徵結構(conductive feature)(例如，包含銅、鋁、鎢、其組合等的導通線及導通孔)。作為實例，在圖1中所示的實施例中，晶粒102的第一表面102a可為層間介電層及金屬間介電層的最頂部表面。所述層間介電層及金屬間介電層可包含安置於此種導電特徵結構之間的低介電係數(low-k)介電材料，所述低介電係數介電材料具有例如低於約4.0或甚至2.0的k值。在某些實施例中，所述層間介電層及金屬間介電層可由例如藉由任何適合的方法(例如，旋塗、化學氣相沉積(chemical vapor deposition，CVD)、及電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD))而形成的磷矽酸玻璃(phosphosilicate glass，PSG)、硼矽酸玻璃(borophosphosilicate glass，BPSG)、氟矽酸玻璃(fluorosilicate glass，FSG)、SiOxCy、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymer)、矽碳材料、其化合物、其複合物(composite)或其組合等製成。所述內連結構將各種主動元件電性連接，以在晶粒102內形成功能電路。由此種電路提供的功能可包括記憶體結構(memory structure)、處理結構(processing structure)、感測器(sensor)、放大器(amplifier)、功率分佈(power distribution)、輸入/輸出電路系統(input/output circuitry)等。此項技術中具有通常知識者將知，提供以上實例僅是出於對本發明的應用予以進 一步闡釋的說明性目的，而非旨在以任何方式限制本發明。可使用適合於給定應用的其他電路系統。
可在晶粒102的第一表面102a之上形成輸入/輸出(I/O)特徵結構及鈍化特徵結構(passivation feature)。舉例而言，可在晶粒102的第一表面102a之上形成接觸焊墊(contact pad)104(例如，在晶粒102的內連結構之上，且接觸焊墊104可經由所述內連結構中的各種導電特徵結構而電性連接至所述主動元件)。接觸焊墊104可包含例如鋁、銅等導電材料。此外，可在所述內連結構及所述接觸焊墊之上形成鈍化層106。在某些實施例中，鈍化層106可由例如氧化矽、未經摻雜的矽酸鹽玻璃(un-doped silicate glass)、氮氧化矽等非有機材料形成。亦可使用其他適合的鈍化材料。鈍化層106的一部分可覆蓋接觸焊墊104的邊緣部分。
亦可視需要在接觸焊墊104之上形成額外的內連特徵結構(interconnect feature)，例如，額外的鈍化層、導通柱(conductive pillar)、及/或凸塊下金屬(UBM)層。舉例而言，如圖1所示，可在接觸焊墊104之上形成導通柱108，且導通柱108電性連接至接觸焊墊104。導通柱108可包含適合的導電材料，例如銅、鋁、鎢、其組合等。可在此種導通柱108周圍形成介電層110。晶粒102的各種特徵結構可藉由任何適合的方法來形成且在本文中未對其予以更詳細的闡述。此外，如上所述的晶粒102的一般特徵結構及配置僅為一個示例性實施例，且晶粒102可包括任何數目的以上特徵結構的任何組合以及其他特徵結構。
晶片封裝件100可包括模製化合物112，模製化合物112可至少在側向上對晶粒102進行封裝。模製化合物112可具有第一表面112a及與第一表面112a相對的第二表面112b。在某些實施例(例如圖1中所示的實例)中，模製化合物112的第二表面112b可與晶粒102的第二表面102b實質上共平面。模製化合物112可包含任何適合的材料，例如環氧樹脂(epoxy resin)、酚樹脂(phenol resin)或熱固性樹脂(thermally-set resin)等。除該些材料以外，模製化合物112可包含或可不包含各種添加劑填料(additive filler)，例如氧化矽、氧化鋁、氮化硼等。
晶片封裝件100可包括在側向上與晶粒102分隔開的一或多個第一導通孔114。圖1中示出僅四個第一導通孔114來作為實例。然而，在另一實例中，第一導通孔114的數目可小於四(例如，二、三)或可大於四(例如，五、六、或甚至更多)。所述一或多個第一導通孔114可藉由模製化合物112而至少在側向上進行封裝。所述一或多個第一導通孔114可包含與導通柱108相似的材料。
晶片封裝件100可額外地包括位於模製化合物112的第一表面112a之上的重佈線結構(redistribution structure)116。重佈線結構116可於所述一或多個第一導通孔114之上及模製化合物112的第一表面112a之上在側向上延伸超過晶粒102的邊緣。重佈線結構116可包括形成於一或多個聚合物層120中的一或多個重佈線層(RDL)118。所述一或多個重佈線層118可包含與導 通柱108相似的材料。聚合物層120可包含任何適合的材料，例如，聚醯亞胺(polyimide，PI)、聚苯並噁唑(polybenzoxazole，PBO)、苯環丁烷(benzocyclobuten，BCB)、環氧樹脂(epoxy)、矽酮(silicone)、丙烯酸酯(acrylate)、經奈米填充酚樹脂(nano-filled phenol resin)、矽氧烷(siloxane)、氟化聚合物(fluorinated polymer)、聚降冰片烯(polynorbornene)等。重佈線結構116的重佈線層118可電性連接至導通柱108。因此，透過重佈線結構116的重佈線層118而將晶粒102的電性連接點進行重新分佈(例如，進行扇出)。相似地，重佈線結構116的重佈線層118可電性連接至所述一或多個第一導通孔114。
如圖1的實例所示，重佈線結構116可為多層階(multi-level)重佈線結構。換言之，重佈線層118及聚合物層120可在空間上分佈為兩個或更多個層階。作為實例，在圖1的實施例中，重佈線層118在空間上設置於第一重佈線層階118-1、第二重佈線層階118-2、及第三重佈線層階118-3中。相似地，在圖1的實施例中，聚合物層120在空間上設置於第一聚合物層階120-1、第二聚合物層階120-2、第三聚合物層階120-3、及第四聚合物層階120-4中。
第一聚合物層階120-1可安置於第一重佈線層階118-1與模製化合物112之間。第二聚合物層階120-2可安置於第一重佈線層階118-1與第二重佈線層階118-2之間。第三聚合物層階120-3可安置於第二重佈線層階118-2與第三重佈線層階118-3之間。第 四聚合物層階120-4可安置於第三重佈線層階118-3之上。如圖1中所示，不同重佈線層階(第一重佈線層階118-1、第二重佈線層階118-2、第三重佈線層階118-3)中的重佈線層118可藉由可形成於第二聚合物層階120-2及第三聚合物層階120-3中的第二導通孔122而彼此電性連接。此外，導通柱108及所述一或多個第一導通孔114可經由可形成於第一聚合物層階120-1中的第二導通孔122而電性連接至重佈線結構116。第二導通孔122可包含與導通柱108相似的材料。
晶片封裝件100可包括安置於晶粒102的第二表面102b處及模製化合物112的第二表面112b處的絕緣層124。絕緣層124可包含介電材料，例如聚醯亞胺(PI)、聚苯並噁唑(PBO)、苯環丁烷(BCB)、環氧樹脂、矽酮、丙烯酸酯、經奈米填充酚樹脂、矽氧烷、氟化聚合物或聚降冰片烯等。在某些實施例(例如，圖1中所示的實例)中，絕緣層124中可形成有開口126。開口126可暴露出所述一或多個第一導通孔114的表面，由此使得晶片封裝件100能夠內連至另一元件、封裝件等。
晶片封裝件100可更包括凸塊下金屬結構128-1、128-2，其中凸塊下金屬結構128-1、128-2可包含與導通柱108相似的材料。凸塊下金屬結構128-1、128-2可形成於重佈線結構116之距晶粒102最遠的重佈線層階中。舉例而言，在圖1中所示的實施例中，第三重佈線層階118-3是距晶粒102最遠的重佈線層階，且因此凸塊下金屬結構128-1、128-2形成於重佈線結構116的第三 重佈線層階118-3中。凸塊下金屬結構128-1、128-2可包括中心部分128-1(即凸塊下金屬結構128-1)及在實體上與中心部分128-1分隔開(例如，在側向上分隔開)的周邊部分128-2(即凸塊下金屬結構128-2)。在某些實施例中，中心部分128-1可為其上形成有外部連接件130的焊墊區。外部連接件130可包括球柵陣列(ball grid array，BGA)球、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、焊料凸塊(solder bump)等。
圖2A顯示根據一實施例之晶片封裝件100的凸塊下金屬結構128-1、128-2、外部連接件130、及聚合物層120的放大剖視圖。圖2B顯示根據一實施例之圖2A中所示的凸塊下金屬結構128-1、128-2、外部連接件130及聚合物層120的俯視圖。圖2A中所示的剖視圖可作為沿圖2B中的線A-A’截取的圖的實例。圖2C顯示根據一實施例的之晶片封裝件100的凸塊下金屬結構128-1、128-2、外部連接件130及聚合物層120的另一剖視圖。圖2C中所示的剖視圖可作為沿圖2B中的線B-B’截取的圖的實例。
如圖2A至圖2C中所示，凸塊下金屬結構128-1、128-2中的周邊部分128-2可被聚合物層120覆蓋(亦即密封(enclosed))。換言之，凸塊下金屬結構128-1、128-2中的周邊部分128-2可被聚合物層120包覆封裝(encapsulated)。如此一來，在聚合物層120與凸塊下金屬結構128-1、128-2中的周邊部分128-2之間形成了第一介面132。可存在將凸塊下金屬結構128-1、128-2中的中心部分128-1與聚合物層120之覆蓋周邊部分128-2 的部分分隔開(例如，在側向上分隔開)的間隙136(例如，空氣間隙)。在某些實施例中，聚合物層120之覆蓋周邊部分128-2的所述部分的側壁可與凸塊下金屬結構128-1、128-2中的中心部分128-1的側壁139分隔開一距離D，其中所述距離D可介於約2微米至約50微米範圍內。
如圖2B中所示，凸塊下金屬結構128-1、128-2中的周邊部分128-2可在實體上與中心部分128-1分隔開且可環繞中心部分128-1的周界。在某些實施例(例如，圖2B中所示的實例)中，周邊部分128-2是環繞中心部分128-1的外環結構。如圖2B及圖2C中所示，周邊部分128-2與中心部分128-1可藉由一或多個橋接部分140(其可被稱作橋接件(bridge))而進行連接(例如，電性地連接及/或實體地連接)，其中所述一或多個橋接部分140可安置於中心部分128-1與周邊部分128-2之間。橋接部分140可具有耦接(例如，實體地耦接)至凸塊下金屬結構128-1、128-2中的中心部分128-1的第一端140-1。橋接部分140可具有第二端140-2耦接(例如，實體地耦接)至凸塊下金屬結構128-1、128-2中的周邊部分128-2，其中第二端140-2與第一端140-1相對。
如圖2B中所示，凸塊下金屬結構128-1、128-2中的周邊部分128-2可耦接(例如，電性地耦接及/或實體地耦接)至重佈線層118(例如，第三重佈線層階118-3中的重佈線層118)。因此，所述一或多個橋接部分140可用於將外部連接件130連接至重佈線結構116。在圖2B中所示的實例中，沿凸塊下金屬結構128-1、 128-2中的中心部分128-1的周界以規則的間隔設置有四個橋接部分140。然而，在另一實施例中，可形成有不同數目的橋接部分140。舉例而言，在圖4A及圖4B中所示的實施例中，沿凸塊下金屬結構128-1、128-2中的中心部分128-1的周界以規則的間隔形成有八個橋接部分140。
使用圖2A至圖2C中所示的凸塊下金屬結構128-1、128-2達成了若干優點。首先，在聚合物層120與第二介面138之間產生了間隙136，其中第二介面138是外部連接件130與凸塊下金屬結構128-1、128-2中的中心部分128-1之間的介面。提供此間隙136可防止聚合物層120與第二介面138有實體接觸(physical contact)。此舉可消除或實質上減少裂紋的形成、金屬間化合物(intermetallic compound，IMC)的形成以及可能在形成外部連接件130(例如，球安裝(ball mount))期間發生的焊劑腐蝕效應(flux attack effect)。
作為實例，圖3A顯示典型的凸塊下金屬結構302，其中聚合物層304與典型的凸塊下金屬結構302和外部連接件308之間的介面306在實體上接觸或在實體上相緊靠。圖3B示出圖3A中所示之區域310的掃描式電子顯微鏡(scanning electron microscope，SEM)影像。如圖3B中所示，聚合物層304與凸塊下金屬結構302之間可能形成裂紋312。此可為當聚合物層304在實體上緊靠介面306時產生的金屬間化合物及焊劑腐蝕效應所造成的結果。裂紋312可導致聚合物層304自凸塊下金屬結構302 脫層(delamination)，由此降低包括典型的凸塊下金屬結構302的晶片封裝件的可靠度(reliability)。另一方面，在圖2A至圖2C中所示的實例中，由於凸塊下金屬結構128-1、128-2中的金屬間化合物的形成及焊劑腐蝕效應被消除或實質上減少(例如，由於在聚合物層120與第二介面138之間提供了間隙136)，因此聚合物層120自凸塊下金屬結構128-1、128-2脫層的風險減少，由此提高晶片封裝件100的可靠度。
圖4A至圖4F顯示根據各種實施例的凸塊下金屬結構128-1、128-2的各種實例。相較於圖2B中所示的實例，在圖4A中所示的實例中，沿凸塊下金屬結構128-1、128-2中的中心部分128-1的周界以規則的間隔形成有更多個橋接部分140。形成更多個橋接部分140可降低凸塊下金屬結構128-1、128-2中的周邊部分128-2與中心部分128-1之間的電阻。此外，每一橋接部分140內的電流密度藉由提供更多個橋接部分140而得以降低，由此減小每單位面積的功率耗散(power dissipation)。此舉進而提高具有此種凸塊下金屬結構128-1、128-2的半導體元件的功率效率(power efficiency)。圖4B顯示圖4A中的凸塊下金屬結構128-1、128-2，在將聚合物層120形成於重佈線層118及周邊部分128-2之上以後與將外部連接件130形成於凸塊下金屬結構128-1、128-2中的中心部分128-1之上以後所呈現的狀態。
在圖4C中所示的實例中，所形成橋接部分140為每一橋接部分140的第一端140-1的側向尺寸小於每一橋接部分140的 第二端140-2的側向尺寸。在圖4C所示實例中，示出每一橋接部分140的第一端140-1被構形為沿凸塊下金屬結構128-1、128-2中的中心部分128-1的周界呈三角形結構。與由圖4B中所示的實施例提供的效果相似，形成相較於第一端140-1而言在第二端140-2處具有較寬的側向尺寸的橋接部分140可降低凸塊下金屬結構128-1、128-2中的周邊部分128-2與中心部分128-1之間的電阻。圖4D顯示圖4C中的凸塊下金屬結構128-1、128-2在將聚合物層120形成於重佈線層118及周邊部分128-2之上以後與將外部連接件130形成於凸塊下金屬結構128-1、128-2中的中心部分128-1之上以後所呈現的狀態。
在圖4E及圖4G所示的實例中，凸塊下金屬結構128-1、128-2中的中心部分128-1被形成成導電網格(conductive grid)或導電網(conductive mesh)。圖4F及圖4H顯示圖4E及圖4G中的凸塊下金屬結構128-1、128-2在將聚合物層120形成於重佈線層118及周邊部分128-2之上後與將外部連接件130形成於凸塊下金屬結構128-1、128-2中的中心部分128-1之上以後，所呈現的狀態。藉由將凸塊下金屬結構128-1、128-2中的中心部分128-1形成為網狀，外部連接件130的均勻性得到改善。此外，外部連接件130與凸塊下金屬結構128-1、128-2中的中心部分128-1之間的黏合亦得到增強。
在圖4I中所示的實例中，凸塊下金屬結構128-1、128-2中的周邊部分128-2被構形為多邊形(polygon)。此外，所形成橋 接部分140為每一橋接部分140的第一端140-1的側向尺寸小於每一橋接部分140的第二端140-2的側向尺寸。藉由改變凸塊下金屬結構128-1、128-2中的周邊部分128-2的形狀，中心部分128-1與周邊部分128-2之間的寄生電容(parasitic capacitance)可得以減少。因此，周邊部分128-2的形狀可基於最小化中心部分128-1與周邊部分128-2之間的寄生電容的準則而得到最佳化。圖4J顯示圖4I中的凸塊下金屬結構128-1、128-2在將聚合物層120形成於重佈線層118及周邊部分128-2之上以後與將外部連接件130形成於凸塊下金屬結構128-1、128-2中的中心部分128-1之上以後，所呈現的狀態。
在圖4K中所示的實例中，周邊部分128-2與中心部分128-1被構形為匹配球柵陣列凸塊的形狀，所述球柵陣列凸塊可形成於凸塊下金屬結構128-1、128-2中的中心部分128-1之上。在圖4K中所示的實施例中，周邊部分128-2及中心部分128-1中的每一者被構形為橢圓形，乃因球柵陣列凸塊在俯視圖(top-down view)中具有橢圓形形狀。圖4L顯示圖4K中的凸塊下金屬結構128-1、128-2在將聚合物層120形成於重佈線層118及周邊部分128-2之上以後與將外部連接件130形成於凸塊下金屬結構128-1、128-2中的中心部分128-1之上以後，所呈現的狀態。
圖5A至圖5F顯示根據一實施例之說明形成圖1中所示的晶片封裝件100的方法中的某些步驟的製程流程。可提供載體(carrier)502。載體502對於在後續處理步驟期間形成的晶片封 裝件100的特徵結構可提供暫時的機械性及結構性支撐。載體502可包含例如玻璃、矽、氧化矽、氧化鋁等材料。載體502可例如為載體晶圓(carrier wafer)，且可在載體502之上形成多個晶片封裝件100。然而，為簡潔起見，在圖5A至圖5F中繪示的製程流程中示出僅形成一個此種晶片封裝件100。如圖5A中所示，可在載體502之上形成黏合層(adhesive layer)504。可藉由將黏合層504滾動及貼合至載體502的製程來形成黏合層504。在某些實施例中，黏合層504可為晶粒貼合膜(die attach film，DAF)或光熱轉換釋放層(light-to-heat-conversion，LTHC release layer)。圖5A中亦示出絕緣層124，其中絕緣層124可藉由例如旋塗、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)等適合的製程而形成於黏合層504之上。
如圖5A中所示，可在絕緣層124之上形成所述一或多個第一導通孔114。在某些實施例中，可在絕緣層124中形成與所述一或多個第一導通孔114所在位置對應的開口(例如，藉由鑽孔(drilling)製程形成所述開口)。可隨後在該些開口中形成晶種層(seed layer)，且可將所述一或多個第一導通孔114鍍覆(plate)於所述晶種層之上。視所期望的材料而定，或者可另選使用其他形成製程，例如濺鍍(sputtering)、蒸鍍(evaporation)、電漿增強化學氣相沉積(PECVD)及/或類似製程來形成。
如圖5B中所示，可隨後將晶粒102拾取並放置於絕緣層124之上。晶粒102可在側向上與所述一或多個第一導通孔114分 隔開。
在將晶粒102定位之後，可在晶粒102周圍形成模製化合物112(如由圖5B所示)。用於形成模製化合物112的適合的方法可包括壓縮模製(compressive molding)、轉移模製(transfer molding)、液體封裝模製(liquid encapsulant molding)等。舉例而言，使用模製工具(圖中未示出)對模製化合物112進行構形或模製，所述模製工具可具有當應用時用於容置模製化合物112的邊界(border)或其他特徵結構。所述模製工具可用於在晶粒102周圍分配(dispense)模製化合物112，以迫使模製化合物112進入開口及凹槽中，進而消除氣穴(air pocket)等。模製化合物112可以液體形式分配於晶粒102周圍。隨後，執行固化製程(curing process)以使模製化合物112固體化(solidify)。起初，可將模製化合物112形成為延伸於晶粒102的頂表面之上且覆蓋晶粒102的所述頂表面。接下來，可採用平坦化製程(planarization process)(例如，機械研磨(mechanical grinding)、化學機械研磨(chemical mechanical polish，CMP)、或其他回蝕(etch back)技術)來移除模製化合物112位於晶粒102之上的多餘部分(excess portion)。在平坦化之後，晶粒102的連接件(例如，導通柱108)被暴露出來，且模製化合物112的頂表面與晶粒102的頂表面可實質上同高。
參照圖5C，可在模製化合物112之上形成重佈線結構116。如以上針對圖1所述，重佈線結構116在模製化合物112的 第一表面112a之上側向延伸超過晶粒102的邊緣。可使用例如旋轉塗佈(spin-on coating)技術或疊層(lamination)等任何適合的方法來形成聚合物層120。
導電特徵結構(例如重佈線層118、凸塊下金屬結構128-1、128-2及第二導通孔122)可藉由下列步驟來形成：將聚合物層120圖案化(例如，使用微影製程與蝕刻製程的組合)；以及在經圖案化的聚合物層之上及經圖案化的聚合物層中形成導電特徵結構。形成重佈線層118、凸塊下金屬結構128-1、128-2及第二導通孔122可包括沉積晶種層(圖中未示出)、使用具有各種開口的罩幕層(mask layer)(圖中未示出)來界定重佈線層118，凸塊下金屬結構128-1、128-2及第二導通孔122的形狀。隨後使用例如電化學鍍覆製程(electro-chemical plating process)來填充所述開口。接著可移除所述罩幕層以及所述晶種層的多餘部分。聚合物層120、重佈線層118、凸塊下金屬結構128-1、128-2及第二導通孔122的數目並非僅限於圖5C的所示實施例。舉例而言，重佈線層118可包括在多個聚合物層120中的任何數目的經堆疊的、經電性連接的導電特徵結構。
如圖5C中所示，所述製程流程中的此步驟使凸塊下金屬結構128-1、128-2被暴露出。因此，在下一步驟中，如圖5D中所示，在凸塊下金屬結構128-1、128-2中的周邊部分128-2之上及第三聚合物層階120-3之上形成最頂部聚合物層階(第四聚合物層階120-4)。可使用例如旋轉塗佈技術、疊層等任何適合的方 法。然而，亦可執行微影製程以在最頂部的聚合物層120與凸塊下金屬結構128-1、128-2中的中心部分128-1之間形成間隙136。
參照圖5E，可在凸塊下金屬結構128-1、128-2的中心部分128-1之上形成外部連接件130。此可藉由例如球安裝製程來達成，儘管亦可能使用其他適合的製程。外部連接件130可用於將晶片封裝件100電性連接至其他封裝件組件，例如另一元件晶粒、插入器(interposer)、封裝件基底(package substrate)、印刷電路板(printed circuit board)、主基板(mother board)等。隨後，可移除載體502且可使用適合的晶粒切割(die saw)技術沿切割道(scribe line)510將每一晶片封裝件100(包括晶粒102、重佈線層118的對應部分、凸塊下金屬結構128-1、128-2及外部連接件130)單體化(singulated)。圖5F說明在單體化之後製作完成的晶片封裝件100。
根據本文所述的各種實施例，可提供一種晶片封裝件。所述晶片封裝件可包括：晶粒；重佈線結構，位於所述晶粒之上；以及凸塊下金屬(UBM)結構，位於所述重佈線結構之上。所述凸塊下金屬結構可包括中心部分、與所述中心部分的周界在實體上分隔開並環繞所述中心部分的所述周界的周邊部分、以及具有第一端及與所述第一端相對的第二端的橋接部分。所述橋接部分的所述第一端可耦接至所述凸塊下金屬結構的所述中心部分，而所述橋接部分的所述第二端可耦接至所述凸塊下金屬結構的所述周邊部分。
所述晶片封裝件更包括對所述凸塊下金屬結構的所述周邊部分進行封裝的聚合物層，其中所述聚合物層的側壁與所述凸塊下金屬結構的所述中心部分的側壁分隔開。
在所述晶片封裝件中，所述聚合物層的所述側壁及所述凸塊下金屬結構的所述中心部分的所述側壁分隔開介於約2微米至約50微米範圍內的距離。
在所述晶片封裝件中，在所述聚合物層的所述側壁與所述凸塊下金屬結構的所述中心部分的所述側壁之間安置有空氣隙。
所述晶片封裝件更包括模製化合物以及一或多個第一導通孔，其中所述模製化合物至少在側向上封裝所述晶粒，所述一或多個第一導通孔延伸貫穿所述模製化合物。
在所述晶片封裝件中，所述重佈線結構在側向上延伸於所述一或多個第一導通孔之上及所述模製化合物之上。
在所述晶片封裝件中，所述重佈線結構在側向上延伸超過所述晶粒的邊緣。
所述晶片封裝件更包括外部連接件，其中所述外部連接件安置於所述凸塊下金屬結構的所述中心部分之上。
根據本文所述的各種實施例，可提供一種晶片封裝件。所述晶片封裝件可包括：晶粒；模製化合物，環繞所述晶粒；以及多層階重佈線層(RDL)，位於所述晶粒之上及所述模製化合物的第一表面之上。所述晶片封裝件可更包括：凸塊下金屬(UBM) 結構，位於所述多層階重佈線層之上並電性耦接至所述多層階重佈線層，其中所述凸塊下金屬結構具有焊墊區及周邊部分，所述周邊部分在側向上與所述焊墊區的周界分隔開並環繞所述焊墊區的所述周界。所述晶片封裝件可更包括位於所述凸塊下金屬結構的所述焊墊區之上的外部連接件。
在所述晶片封裝件中，所述凸塊下金屬結構更包括自所述焊墊區的側壁延伸至所述凸塊下金屬結構的所述周邊部分的橋接部分。
在所述晶片封裝件中，所述橋接部分包括沿所述凸塊下金屬結構的所述焊墊區的所述周界以規則的間隔形成的多個橋接件。
所述晶片封裝件更包括對所述多層階重佈線層的導電特徵結構進行封裝的聚合物材料，所述聚合物材料具有覆蓋所述凸塊下金屬結構的所述周邊部分的部分，所述聚合物材料的所述部分在實體上與所述凸塊下金屬結構的所述焊墊區分隔開。
所述晶片封裝件更包括自所述模製化合物的所述第一表面穿過所述模製化合物延伸至所述模製化合物的與所述第一表面相對的第二表面的一或多個導通孔。
在所述晶片封裝件中，所述凸塊下金屬結構的所述焊墊區包括導電網格。在所述晶片封裝件中，所述焊墊區更包括多個開口，經設置以於所述焊墊區中形成導電網格。
根據本文所述的各種實施例，可提供一種形成晶片封裝 件的方法。所述方法可包括：將晶粒貼合至載體；在所述晶粒的側壁周圍形成模製化合物；在所述晶粒及所述模製化合物之上形成重佈線結構，所述重佈線結構包括多個重佈線層(RDL)；在所述重佈線結構的最頂部的重佈線層之上形成凸塊下金屬(UBM)結構，所述凸塊下金屬結構包括焊墊區及周邊部分，所述周邊部分在側向上與所述焊墊區的周界分隔開並環繞所述焊墊區的所述周界；在所述凸塊下金屬結構的所述焊墊區之上形成外部連接件；以及移除所述載體。
在所述形成晶片封裝件的方法中，形成所述凸塊下金屬結構包括微影製程、蝕刻製程、或電化學鍍覆製程中的至少一者。
在所述形成晶片封裝件的方法中，將所述晶粒貼合至所述載體包括使用晶粒貼合膜將所述晶粒的底表面貼合至所述載體的頂表面。
所述形成晶片封裝件的方法更包括在所述凸塊下金屬結構的所述周邊部分之上形成聚合物材料，以封裝所述凸塊下金屬結構的所述周邊部分。
在所述形成晶片封裝件的方法中，所述聚合物材料在側向上與所述凸塊下金屬結構的所述焊墊區分隔開。
在所述形成晶片封裝件的方法中，在所述聚合物材料的側壁與所述凸塊下金屬結構的所述焊墊區之間安置有空氣隙。在所述形成晶片封裝件的方法中，更包括在所述凸塊下金屬結構中形成橋接部分，所述橋接部分介於所述焊墊區與所述周邊部分之 間。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100:晶片封裝件
102:晶粒
102a、112a:第一表面
102b、112b:第二表面
104:接觸焊墊
106:鈍化層
108:導通柱
110:介電層
112:模製化合物
114:第一導通孔
116:重佈線結構
118:重佈線層
118-1:第一重佈線層階
118-2:第二重佈線層階
118-3:第三重佈線層階
120:聚合物層
120-1:第一聚合物層階
120-2:第二聚合物層階
120-3:第三聚合物層階
120-4:第四聚合物層階
122:第二導通孔
124:絕緣層
126:開口
128-1:凸塊下金屬結構/中心部分
128-2:凸塊下金屬結構/周邊部分
130:外部連接件

Claims (8)

  1. 一種晶片封裝件，包括：晶粒；重佈線結構，位於所述晶粒之上；凸塊下金屬結構，位於所述重佈線結構之上，所述凸塊下金屬結構包括中心部分、與所述中心部分的周界在實體上分隔開並環繞所述中心部分的所述周界的周邊部分以及具有第一端及與所述第一端相對的第二端的橋接部分，所述橋接部分的所述第一端耦接至所述凸塊下金屬結構的所述中心部分，所述橋接部分的所述第二端耦接至所述凸塊下金屬結構的所述周邊部分，所述第二端的寬度大於所述第一端的寬度；以及聚合物層，對所述凸塊下金屬結構的所述周邊部分進行封裝，其中所述聚合物層的側壁與所述凸塊下金屬結構的所述中心部分的側壁分隔開。
  2. 如申請專利範圍第1項所述的晶片封裝件，其中所述聚合物層的所述側壁及所述凸塊下金屬結構的所述中心部分的所述側壁分隔開介於約2微米至約50微米範圍內的距離。
  3. 如申請專利範圍第1項所述的晶片封裝件，其中在所述聚合物層的所述側壁與所述凸塊下金屬結構的所述中心部分的所述側壁之間安置有空氣隙。
  4. 一種晶片封裝件，包括：晶粒； 模製化合物，環繞所述晶粒；多層階重佈線層(RDL)，位於所述晶粒之上及所述模製化合物的第一表面之上；凸塊下金屬(UBM)結構，位於所述多層階重佈線層之上並電性耦接至所述多層階重佈線層，其中所述凸塊下金屬結構包括焊墊區及周邊部分，所述周邊部分在側向上與所述焊墊區的周界分隔開並環繞所述焊墊區的所述周界；外部連接件，位於所述凸塊下金屬結構的所述焊墊區之上；以及聚合物材料，對所述多層階重佈線層的導電特徵結構進行封裝，其中所述聚合物材料具有覆蓋所述凸塊下金屬結構的所述周邊部分的部分，所述聚合物材料的所述部分在實體上與所述凸塊下金屬結構的所述焊墊區分隔開。
  5. 如申請專利範圍第4項所述的晶片封裝件，其中所述凸塊下金屬結構更包括自所述焊墊區的側壁延伸至所述凸塊下金屬結構的所述周邊部分的橋接部分。
  6. 如申請專利範圍第4項所述的晶片封裝件，其中所述凸塊下金屬結構的所述焊墊區包括導電網格。
  7. 一種製造晶片封裝件的方法，包括：將晶粒貼合至載體；在所述晶粒的側壁周圍形成模製化合物；在所述晶粒及所述模製化合物之上形成重佈線結構，所述重 佈線結構包括多個重佈線層(RDL)；在所述重佈線結構的最頂部的重佈線層之上形成凸塊下金屬(UBM)結構，所述凸塊下金屬結構包括焊墊區及周邊部分，所述周邊部分在側向上與所述焊墊區的周界分隔開並環繞所述焊墊區的所述周界；在所述凸塊下金屬結構的所述周邊部分之上形成聚合物材料，以封裝所述凸塊下金屬結構的所述周邊部分，其中所述聚合物材料在側向上與所述凸塊下金屬結構的所述焊墊區分隔開；在所述凸塊下金屬結構的所述焊墊區之上形成外部連接件；以及移除所述載體。
  8. 如申請專利範圍第7項所述的製造晶片封裝件的方法，其中在所述聚合物材料的側壁與所述凸塊下金屬結構的所述焊墊區之間安置有間隙。
TW105137414A 2015-11-16 2016-11-16 晶片封裝件及其製造方法 TWI713179B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/942,267 2015-11-16
US14/942,267 US9786617B2 (en) 2015-11-16 2015-11-16 Chip packages and methods of manufacture thereof

Publications (2)

Publication Number Publication Date
TW201724422A TW201724422A (zh) 2017-07-01
TWI713179B true TWI713179B (zh) 2020-12-11

Family

ID=58691307

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105137414A TWI713179B (zh) 2015-11-16 2016-11-16 晶片封裝件及其製造方法

Country Status (3)

Country Link
US (1) US9786617B2 (zh)
CN (1) CN106711115A (zh)
TW (1) TWI713179B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017210654B4 (de) * 2017-06-23 2022-06-09 Infineon Technologies Ag Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
US10269589B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
KR101883108B1 (ko) 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10522526B2 (en) * 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
KR102029535B1 (ko) 2017-08-28 2019-10-07 삼성전기주식회사 팬-아웃 반도체 패키지
US10269773B1 (en) 2017-09-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
KR101942744B1 (ko) 2017-11-03 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10529650B2 (en) * 2017-11-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
KR101942746B1 (ko) * 2017-11-29 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10510634B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
KR102055595B1 (ko) * 2017-12-15 2019-12-16 삼성전자주식회사 반도체 패키지
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
DE102020106459B4 (de) * 2019-08-30 2023-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Chip-package-struktur mit formungsschicht und verfahren zu deren bildung
SG10201908828WA (en) 2019-09-23 2021-04-29 Apple Inc Embedded Packaging Concepts for Integration of ASICs and Optical Components
US11532531B2 (en) * 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
KR20210077820A (ko) 2019-12-17 2021-06-28 삼성전자주식회사 반도체 패키지
IT202000024346A1 (it) 2020-10-15 2022-04-15 St Microelectronics Srl Struttura di elettrodo con forma migliorata, e dispositivo elettronico comprendente la struttura di elettrodo
US11756882B2 (en) * 2020-12-31 2023-09-12 Texas Instruments Incorporated Semiconductor die with blast shielding
US20230213715A1 (en) * 2022-01-03 2023-07-06 Apple Inc. Technologies for Increased Volumetric and Functional Efficiencies of Optical Packages

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060278984A1 (en) * 2005-06-10 2006-12-14 Nec Electronics Corporation Semiconductor device
US20100164096A1 (en) * 2008-12-29 2010-07-01 International Business Machines Corporation Structures and Methods for Improving Solder Bump Connections in Semiconductor Devices
US20140252610A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods of Manufacture Thereof
US20140252647A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Reduction and Adhesion Improvement of Semiconductor Die Package
US20150041985A1 (en) * 2013-08-06 2015-02-12 Stats Chippac, Ltd. Semiconductor Device and Method of Making Wafer Level Chip Scale Package

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7820543B2 (en) 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
US7838424B2 (en) 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US7863742B2 (en) 2007-11-01 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Back end integrated WLCSP structure without aluminum pads
TWI358808B (en) * 2008-03-20 2012-02-21 Chipmos Technologies Inc Chip package structure and the method thereof
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US8987058B2 (en) 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US8865585B2 (en) 2012-07-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming post passivation interconnects
US8987884B2 (en) 2012-08-08 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US8754508B2 (en) 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8952530B2 (en) 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
US8772151B2 (en) 2012-09-27 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation scheme
US8884400B2 (en) 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US8846548B2 (en) 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US9773732B2 (en) 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US20150001713A1 (en) * 2013-06-29 2015-01-01 Edmund Goetz Multiple level redistribution layer for multiple chip integration

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060278984A1 (en) * 2005-06-10 2006-12-14 Nec Electronics Corporation Semiconductor device
US20100164096A1 (en) * 2008-12-29 2010-07-01 International Business Machines Corporation Structures and Methods for Improving Solder Bump Connections in Semiconductor Devices
US20140252647A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Reduction and Adhesion Improvement of Semiconductor Die Package
US20140252610A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods of Manufacture Thereof
US20150041985A1 (en) * 2013-08-06 2015-02-12 Stats Chippac, Ltd. Semiconductor Device and Method of Making Wafer Level Chip Scale Package

Also Published As

Publication number Publication date
TW201724422A (zh) 2017-07-01
US9786617B2 (en) 2017-10-10
CN106711115A (zh) 2017-05-24
US20170141055A1 (en) 2017-05-18

Similar Documents

Publication Publication Date Title
TWI713179B (zh) 晶片封裝件及其製造方法
CN110634847B (zh) 半导体器件和方法
US11380598B2 (en) Integrated circuit package and method of forming same
CN110034026B (zh) 封装件结构和方法
US10847383B2 (en) Stacked semiconductor devices and methods of forming same
KR101786217B1 (ko) 팬-아웃 패키지 및 그 형성 방법
TWI720094B (zh) 整合式扇出型堆疊式封裝及其形成方法
CN109786262B (zh) 互连芯片
TWI769504B (zh) 具有接合結構的裝置及封裝及形成接合結構的方法
US20160284667A1 (en) Interconnect structures for wafer level package and methods of forming same
US10679968B2 (en) Package with thinned substrate
TW201724387A (zh) 元件封裝體
US9899288B2 (en) Interconnect structures for wafer level package and methods of forming same
US11309289B2 (en) Integrated circuit package having heat dissipation structure
US9385073B2 (en) Packages having integrated devices and methods of forming same
US11164824B2 (en) Package structure and method of fabricating the same
US11587900B2 (en) Package structure including IPD and method of forming the same
TW202243150A (zh) 半導體封裝及製造半導體封裝的方法
TWI758129B (zh) 半導體封裝