KR101922296B1 - 고체상 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 포함하는 봉지재 및 반도체 패키지 - Google Patents
고체상 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 포함하는 봉지재 및 반도체 패키지 Download PDFInfo
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Abstract
본 발명은 하기 화학식 1로 표시되는 화합물을 포함하는 에폭시 수지, 경화제 및 무기 충전제를 포함하는 고체상 반도체 소자 밀봉용 수지 조성물 및 이를 포함하는 봉지재 및 반도체 패키지에 관한 것이다.
[화학식 1]
상기 화학식 1에서, R1 내지 R12는 각각 독립적으로 수소, 질소 원자를 함유하는 치환기, 치환 또는 비치환된 C1~C20 알킬기, 치환 또는 비치환된 C6~C30 아릴기, 치환 또는 비치환된 C3~C30의 헤테로아릴기, 치환 또는 비치환된 C3~C10의 헤테로시클로알킬기, 치환 또는 비치환된 C7~C30의 아릴알킬기, 또는 치환 또는 비치환된 C1~C30의 헤테로알킬기이며, 상기 R1 내지 R12 중 적어도 하나 이상이 치환 또는 비치환된 C6~C30 아릴기 또는 질소 원자를 함유하는 치환기임.
[화학식 1]
상기 화학식 1에서, R1 내지 R12는 각각 독립적으로 수소, 질소 원자를 함유하는 치환기, 치환 또는 비치환된 C1~C20 알킬기, 치환 또는 비치환된 C6~C30 아릴기, 치환 또는 비치환된 C3~C30의 헤테로아릴기, 치환 또는 비치환된 C3~C10의 헤테로시클로알킬기, 치환 또는 비치환된 C7~C30의 아릴알킬기, 또는 치환 또는 비치환된 C1~C30의 헤테로알킬기이며, 상기 R1 내지 R12 중 적어도 하나 이상이 치환 또는 비치환된 C6~C30 아릴기 또는 질소 원자를 함유하는 치환기임.
Description
본 발명은 반도체 밀봉용 에폭시 수지 조성물, 이를 포함하는 봉지재 및 반도체 패키지에 관한 것이다. 보다 상세하게는, 본 발명은 열팽창계수가 낮고, 유리전이온도가 높아 휨(Warpage) 발생을 최소화할 수 있는 고체상 반도체 밀봉용 에폭시 수지 조성물과, 이를 포함하는 봉지재 및 반도체 패키지에 관한 것이다.
반도체 소자를 수분이나 기계적 충격 등의 외부 환경으로부터 보호하기 위한 목적으로 에폭시 수지 조성물로 반도체 소자를 밀봉하는 방법이 상업적으로 행해지고 있다. 종래에는 반도체 소자 밀봉 방법으로, 웨이퍼를 절단(Dicing)하여 반도체 칩(chip)을 제조한 후, 반도체 칩 단위로 패키징이 이루어졌으나, 최근에 절단되지 않은 웨이퍼 상태에서 패키징을 수행한 다음, 반도체 칩으로 절단(dicing)하는 공정이 개발되었다. 일반적으로, 전자의 방법을 칩 스케일 패키징(Chip Scale Package, CSP), 후자의 공정을 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP)이라고 한다.
웨이퍼 레벨 패키징은 칩 스케일 패키징 공정에 비해 공정이 단순하고, 패키지 두께가 얇아 반도체 실장 공간을 감소시킬 수 있다는 장점이 있다. 그러나 웨이퍼 레벨 패키징의 경우, 개개의 칩을 밀봉하는 칩 스케일 패키징에 비해 제막 면적이 넓기 때문에 웨이퍼와 봉지재의 열 팽창율 차이로 인한 휨(Warpage)이 크게 발생한다는 문제점이 있다. 휨이 발생할 경우, 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미치게 된다. 또한, 현재 웨이퍼 레벨 패키징의 봉지재로는 주로 액상 타입의 에폭시 수지 또는 실리콘 수지가 사용되고 있으나, 이들 봉지재의 경우 저장 안정성이 나빠 보관성이 떨어지고, 에이징 후에 재보관이 불가능하며, 조성물 내 필러 함량이 낮아 상대적으로 얇은 두께로 구현되는 웨이퍼 레벨 패키징에 적용할 경우 내구성 및 신뢰성이 떨어진다는 문제점이 있다.
따라서, 웨이퍼 레벨 패키징 적용 시에도 휨 발생이 적고, 보관 및 사용이 용이하며, 우수한 내구성을 구현할 수 있는 반도체 소자 밀봉용 조성물을 개발할 필요가 있다.
관련 선행기술이 한국공개특허 제2014-0064638호에 개시되어 있다.
본 발명의 목적은 열팽창계수가 낮고, 유리전이온도가 높아 휨(Warpage) 발생을 최소화할 수 있는 반도체 밀봉용 에폭시 수지 조성물을 제공하는 것이다.
본 발명의 다른 목적은 웨이퍼 레벨 패키징에 적용하는 경우에도 우수한 내구성을 구현할 수 있고, 보관 및 사용이 용이한 고상의 입자형 반도체 밀봉용 에폭시 수지 조성물을 제공하는 것이다.
본 발명의 또 다른 목적은 재배선층(Re-Distribution Layer, RDL)과의 접착력이 우수한 반도체 밀봉용 에폭시 수지 조성물을 제공하는 것이다.
본 발명의 또 다른 목적은 흡습율이 낮아 우수한 신뢰성을 구현할 수 있는 반도체 밀봉용 에폭시 수지 조성물을 제공하는 것이다.
본 발명의 또 다른 목적은 상기와 같은 반도체 밀봉용 에폭시 수지 조성물을 포함하는 봉지재 및 반도체 패키지를 제공하는 것이다.
일 측면에서, 본 발명은 하기 화학식 1로 표시되는 화합물을 포함하는 에폭시 수지, 경화제 및 무기 충전제를 포함하는 고체상 반도체 소자 밀봉용 수지 조성물을 제공한다.
[화학식 1]
상기 화학식 1에서, R1 내지 R12는 각각 독립적으로 수소, 질소 원자를 함유하는 치환기, 치환 또는 비치환된 C1~C20 알킬기, 치환 또는 비치환된 C6~C30 아릴기, 치환 또는 비치환된 C3~C30의 헤테로아릴기, 치환 또는 비치환된 C3~C10의 헤테로시클로알킬기, 치환 또는 비치환된 C7~C30의 아릴알킬기, 또는 치환 또는 비치환된 C1~C30의 헤테로알킬기이며, 상기 R1 내지 R12 중 적어도 하나 이상이 치환 또는 비치환된 C6~C30 아릴기 또는 질소 원자를 함유하는 치환기이다.
이때, 상기 질소 원자를 함유하는 치환기는, 예를 들면, -N=C=O, 시아노기, 니트로기, 아미노기, 아민기, 질소 원자를 포함하는 C3~C30의 헤테로아릴기 또는 질소 원자를 포함하는 C3~C10의 헤테로시클로알킬기일 수 있으며, 상기 C6~C30 아릴기는 페닐기, 비페닐기, 나프틸기, 나프톨기 또는 안트라세닐기일 수 있다.
상기 조성물은 상기 에폭시 수지 0.1중량% 내지 15중량%, 경화제 0.1중량% 내지 13중량% 및 무기 충전제 70중량% 내지 95중량%를 포함할 수 있다.
다른 측면에서, 본 발명은 상기 고체상 반도체 소자 밀봉용 수지 조성물을 포함하는 봉지재를 제공한다. 이때, 상기 봉지재는 그래뉼형, 타블렛형, 필름형 또는 시트형일 수 있다.
또 다른 측면에서, 본 발명은 기판; 상기 기판 상부에 실장되는 반도체 소자; 상기 기판 상부에 형성되어 상기 반도체 소자의 적어도 일부를 봉지하는 밀봉층; 및 상기 기판 하부에 형성되는 접속단자를 포함하며, 상기 밀봉층이 본 발명에 따른 고체상 반도체 소자 밀봉용 수지 조성물을 포함하는 것인 반도체 패키지를 제공한다.
이때, 상기 기판은 회로기판, 리드 프레임 기판 또는 재배선층(Re-distribution layer)일 수 있다.
또한, 상기 반도체 소자는 다수의 반도체 칩이 관통 실리콘 비아(Through silicon Via, TSV)를 통해 통전가능하게 적층되어 있는 것일 수 있다.
일 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 재배선층(Re-distribution layer)을 포함하는 기판; 상기 재배선층 상부에 배치되는 반도체 소자; 상기 재배선층 상부에 형성되어 상기 반도체 소자의 적어도 일부를 봉지하는 밀봉층; 및 상기 재배선층 하부에 형성되는 접속 단자를 포함하며, 이때, 상기 밀봉층은 상기한 본 발명에 따른 고체상 반도체 소자 밀봉용 수지 조성물을 포함한다.
다른 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 접착 부재를 통해 실장되며, 복수의 반도체 칩이 관통 실리콘 비아(Through silicon Via, TSV)을 통해 통전가능하게 적층되어 있는 반도체 소자; 상기 기판 하부에 형성되는 접속단자를 포함하며, 이때, 상기 밀봉층은 상기한 본 발명에 따른 고체상 반도체 소자 밀봉용 수지 조성물을 포함한다.
본 발명의 고체상 반도체 밀봉용 에폭시 수지 조성물은 화학식 1로 표시되는 지환족 화합물을 포함하는 에폭시 수지를 사용하여 열팽창계수가 낮고, 유리전이온도가 높아 휨(Warpage) 발생을 최소화할 수 있으며, 웨이퍼 레벨 패키징에 적용하는 경우에도 우수한 내구성을 구현할 수 있다.
또한, 본 발명의 에폭시 수지 조성물은 액상이 아닌 고체상으로, 보관 및 사용이 용이하다.
또한, 에폭시 수지로 질소 함유 치환기를 갖는 화학식 1의 화합물을 사용할 경우, 재배선층(Re-Distribution Layer, RDL)과의 접착력을 우수하게 구현할 수 있다.
또한, 에폭시 수지로 방향족 고리기를 갖는 화학식 1의 화합물을 사용할 경우, 흡습율을 낮아져 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명에 따른 반도체 패키지의 일 실시예를 개략적으로 도시한 도면이다.
도 2는 본 발명에 따른 반도체 패키지의 다른 실시예를 개략적으로 도시한 도면이다.
도 2는 본 발명에 따른 반도체 패키지의 다른 실시예를 개략적으로 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다.
또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다.
본 명세서에서 "치환 또는 비치환된"에서 "치환된"은 해당 작용기 중 하나 이상의 수소 원자가 하이드록시기, 할로겐, 아미노기, 니트로기, 시아노기, 카르복실기, C1~C20의 알킬기, C1~C20의 알케닐기, C1~C20의 알키닐기, C1~C20의 할로알킬기, C6~C30의 아릴기, C3~C30의 헤테로아릴기, C3~C10의 시클로알킬기, C3~C10의 헤테로시클로알킬기, C7~C30의 아릴알킬기, C1~C30의 헤테로알킬기로 치환된 것을 의미하고, '할로'는 불소, 염소, 요오드 또는 브롬을 의미한다.
본 명세서에서 "아릴기"는 환형인 치환기의 모든 원소가 p-오비탈을 가지며 p-오비탈이 공액을 형성하는 치환기를 의미하는 것으로, 단일 고리 구조 또는 2개 이상의 고리가 융합되어 있는(fused) 다중 고리 구조를 포함하며, 예를 들면 페닐기, 비페닐기, 나프틸기, 나프톨기, 안트라세닐기 등을 의미할 수 있지만 이에 제한되지 않는다.
본 명세서에서 "헤테로아릴기"는 C6 내지 C30의 아릴기 내에 질소, 산소, 황 및 인으로 이루어진 군에서 선택되는 원자가 1 내지 3개 포함되고 나머지는 탄소인 것을 의미하고, 예를 들면 피리디닐, 피라지닐, 피리미디닐, 피리다지닐, 트리아지닐, 퀴놀리닐, 이소퀴놀리닐, 퀴녹살리닐, 아크리디닐, 퀴나졸리닐, 신노리닐, 프탈라지닐, 티아졸릴, 벤조티아졸릴, 이속사졸릴, 벤즈이속사졸릴, 옥사졸릴, 벤즈옥사졸릴, 피라졸릴, 인다졸릴, 이미다졸릴, 벤즈이미다졸릴, 퓨리닐, 티오페닐, 벤조티오페닐, 푸라닐, 벤조푸라닐, 이소벤조푸라닐을 의미할 수 있지만 이에 제한되지 않는다.
본 명세서에서 '헤테로시클로알킬기', '헤테로아릴기', '헤테로시클로알킬렌기', '헤테로아릴렌기'에서 '헤테로'는 질소, 산소, 황 또는 인 원자를 의미한다.
또한, 본 명세서에 있어서, 범위를 나타내는 「X 내지 Y」는 「X 이상 Y 이하」를 의미한다.
에폭시 수지 조성물
먼저, 본 발명에 따른 반도체 밀봉용 에폭시 수지 조성물에 대해 설명한다.
본 발명의 에폭시 수지 조성물은 (A) 화학식 1로 표시되는 에폭시 수지, (B) 경화제 및 (C) 무기 충전제를 포함한다.
(A) 에폭시 수지
본 발명에서 사용되는 에폭시 수지는 하기 화학식 1로 표시되는 지환식 에폭시 화합물을 포함한다.
[화학식 1]
상기 화학식 1에서, R1 내지 R12는 각각 독립적으로 수소, 질소 원자를 함유하는 치환기, 치환 또는 비치환된 C1~C20 알킬기, 치환 또는 비치환된 C6~C30 아릴기, 치환 또는 비치환된 C3~C30의 헤테로아릴기, 치환 또는 비치환된 C3~C10의 헤테로시클로알킬기, 치환 또는 비치환된 C7~C30의 아릴알킬기, 또는 치환 또는 비치환된 C1~C30의 헤테로알킬기이며, 상기 R1 내지 R12 중 적어도 하나 이상이 치환 또는 비치환된 C6~C30 아릴기 또는 질소 원자를 함유하는 치환기다.
상기 질소 원자를 함유하는 치환기는, 예를 들면, -N=C=O, 시아노기, 니트로기, 아미노기, 아민기, 질소 원자를 포함하는 C3~C30의 헤테로아릴기 또는 질소 원자를 포함하는 C3~C10의 헤테로시클로알킬기일 수 있으며, 바람직하게는, -N=C=O, 시아노기, 니트로기, 아미노기 또는 아민기이다.
상기 C6~C30 아릴기는 페닐기, 비페닐기, 나프틸기, 나프톨기 또는 안트라세닐기일 수 있다.
상기 화학식 1과 같이 지환식 에폭시 구조를 갖는 화합물은 열팽창계수가 높고, 유리전이온도가 높기 때문에 이를 적용한 에폭시 수지를 이용하면, 반도체 패키지의 휨(Warpage)를 효과적으로 억제할 수 있다.
또한, 상기 에폭시 수지로 화학식 1과 같은 지환식 에폭시 구조를 갖고, 질소 원자를 함유하는 치환기를 포함하는 화합물을 사용할 경우, 재배선층(Re-Distribution Layer, RDL)과의 접착력을 우수하게 구현할 수 있다. 웨이퍼 레벨 패키징 공정의 경우, 입출력 단자의 패키징을 용이하게 하기 위해 반도체 소자를 캐리어 웨이퍼 상에서 밀봉하고, 캐리어 웨이퍼를 제거한 후, 밀봉된 반도체 소자를 유전체층과 금속층이 교대로 적층된 기판 상에 형성된 재배선층(Re-Distribution Layer, RDL) 상에 재배치하는 방법이 사용되고 있다. 이때, 상기 재배선층(Re-Distribution Layer, RDL)은 폴리벤조아졸 등과 같은 네가티브 포토레지스트를 이용하여 형성되기 때문에, 에폭시 수지 내에 질소 원자를 함유하는 치환기가 포함될 경우, 에폭시 수지와 재배선층과의 부착력이 향상되는 효과를 얻을 수 있다.
또한, 상기 에폭시 수지로 화학식 1과 같이 지환식 에폭시 구조를 갖고, C6~C30 아릴기를 포함하는 화합물을 사용하는 경우에는 에폭시 수지의 흡습율을 개선하는 효과를 얻을 수 있다. 일반적으로 지환식 에폭시 화합물의 경우, 흡습율이 높아 패키징 후의 반도체의 신뢰성이 다소 떨어진다는 문제점이 있다. 그러나, 본 발명과 같이 지환식 에폭시 구조에 치환기로 C6~C30 아릴기를 포함할 경우, 흡습율이 낮아져 신뢰성을 개선할 수 있다.
구체적으로는 상기 에폭시 수지는 하기 화학식 1-1 내지 화학식 1-4로 표시되는 화합물들 중 적어도 하나 이상을 포함할 수 있다.
[화학식 1-1]
[화학식 1-2]
[화학식 1-3]
[화학식 1-4]
한편, 상기 화학식 1로 표시되는 화합물을 포함하는 에폭시 수지는 반도체 소자 밀봉용 에폭시 수지 조성물 중 0.1 중량% 내지 15중량, 구체적으로는 3중량% 내지 15중량% 정도, 더욱 구체적으로 3중량% 내지 12중량% 정도의 함량으로 포함될 수 있다.
(B) 경화제
상기 경화제로는 반도체 소자 밀봉용으로 일반적으로 사용되는 경화제들이 제한없이 사용될 수 있으며, 바람직하게는 2개 이상의 반응기를 가진 경화제가 사용될 수 있다.
구체적으로는, 상기 경화제로는, 페놀아랄킬형 페놀수지, 페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형 페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산 및 무수 프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰 등의 방향족 아민 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 상기 경화제는 페놀노볼락형 페놀수지, 자일록형 페놀수지, 페놀아랄킬형 페놀수지 및 다관능형 페놀수지 중 하나 이상을 포함할 수 있다.
상기 페놀노볼락형 페놀수지는, 예를 들면, 하기 [화학식 2]로 표시되는 페놀노볼락형 패놀수지일 수 있다.
[화학식 2]
상기 화학식 2에서 d는 1 내지 7이다.
상기 화학식 2로 표시되는 페놀노볼락형 페놀수지는 가교점 간격이 짧아, 에폭시 수지와 반응할 경우 가교밀도가 높아져 그 경화물의 유리전이온도를 높일 수 있고, 이에 따라 경화물 선팽창계수를 낮추어 반도체 소자 패키지의 휨을 더욱 효과적으로 억제할 수 있다.
상기 페놀아랄킬형 페놀수지는 예를 들면, 하기 [화학식 3]으로 표시되는 분자 중에 바이페닐 유도체를 포함하는 노볼락 구조의 페놀아랄킬형 페놀수지일 수 있다.
[화학식 3]
상기 화학식 3에서, e의 평균치는 1 내지 7이다.
상기 화학식 3로 표시되는 페놀아랄킬형 페놀수지는 에폭시 수지와 반응하여 탄소층(char)을 형성하여 주변의 열 및 산소의 전달을 차단함으로써 난연성을 달성하게 된다.
또한, 상기 자일록형 페놀수지는, 예를 들면, 하기 [화학식 4]로 표시되는 자일록(xylok)형 페놀수지일 수 있다.
[화학식 4]
상기 화학식 4에서, f의 평균치는 0 내지 7이다.
상기 화학식 4로 표시되는 자일록형 페놀수지는 수지 조성물의 유동성 및 신뢰성 강화 측면에서 바람직하다.
상기 다관능형 페놀수지는, 예를 들면, 하기 [화학식 5]로 표시되는 반복 단위를 포함하는 다관능형 페놀수지일 수 있다.
[화학식 5]
상기 화학식 5에서 g의 평균치는 1 내지 7이다.
상기 화학식 5로 표시되는 반복단위를 포함하는 다관능형 페놀수지는 에폭시 수지 조성물의 고온 휨 특성 강화 측면에서 바람직하다.
이들 경화제는 단독 혹은 병용하여 사용될 수 있다. 또한, 상기 경화제에 에폭시 수지, 경화 촉진제, 이형제, 커플링제, 및 응력완화제 등의 기타 성분과 멜트 마스터 배치와 같은 선반응을 시켜 만든 부가 화합물로도 사용할 수 있다.
상기 경화제는 반도체 소자 밀봉용 에폭시 수지 조성물 중 0.1 내지 13 중량%, 바람직하게는 0.1 내지 10 중량%, 더욱 바람직하게는 0.1 내지 8 중량%의 함량으로 포함될 수 있다.
상기 에폭시 수지와 경화제와의 배합비는 패키지에서의 기계적 성질 및 내습 신뢰성의 요구에 따라 조절될 수 있다. 예를 들면, 경화제에 대한 에폭시 수지의 화학 당량비가 0.95 내지 3 정도일 수 있으며, 구체적으로 1 내지 2 정도, 더욱 구체적으로 1 내지 1.75 정도일 수 있다. 에폭시 수지와 경화제의 배합비가 상기의 범위를 만족할 경우, 에폭시 수지 조성물 경화 후에 우수한 강도를 구현할 수 있다.
무기 충전제
상기 무기 충전제는 에폭시 수지 조성물의 기계적 물성 및 저응력화를 향상시키기 위한 것이다. 상기 무기 충전제로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 무기 충전제로는 용융실리카, 결정성실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
바람직하게는 저응력화를 위해서 선팽창계수가 낮은 용융실리카를 사용한다. 용융실리카는 진비중이 2.3 이하인 비결정성 실리카를 의미하는 것으로 결정성 실리카를 용융하여 만들거나 다양한 원료로부터 합성한 비결정성 실리카도 포함된다. 용융실리카의 형상 및 입경은 특별히 한정되지는 않지만, 평균 입경 5 내지 30㎛의 구상용융실리카를 50 내지 99중량%, 평균입경 0.001 내지 1㎛의 구상 용융실리카를 1내지 50중량%를 포함한 용융실리카 혼합물을 전체 충전제에 대하여 40 내지 100중량%가 되도록 포함하는 것이 좋다. 또한, 용도에 맞춰 그 최대 입경을 45㎛, 55㎛, 및 75㎛ 중 어느 하나로 조정해서 사용할 수가 있다. 상기 구상 용융실리카에는 도전성의 카본이 실리카 표면에 이물질로서 포함되는 경우가 있으나 극성 이물질의 혼입이 적은 물질을 선택하는 것도 중요하다.
무기 충전제의 사용량은 성형성, 저응력성, 및 고온강도 등의 요구 물성에 따라 다르다. 구체예에서는 상기 무기 충전제는 에폭시 수지 조성물 중 70중량% 내지 95중량%, 예를 들면 80중량% 내지 90중량% 또는 83중량% 내지 97중량%로 포함될 수 있다.
기타 성분
한편, 상기 성분들 이외에 본 발명에 따른 에폭시 수지 조성물은 경화촉진제, 커플링제, 이형제 및 착색제 중 하나 이상을 더 포함할 수 있다.
경화 촉진제
경화 촉진제는 에폭시 수지와 경화제의 반응을 촉진하는 물질이다. 상기 경화 촉진제로는, 예를 들면, 3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다. 3급 아민에는 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 있다.
상기 유기 금속화합물의 구체적인 예로는, 크로뮴아세틸아세토네이트, 징크아세틸아세토네이트, 니켈아세틸아세토네이트 등이 있다. 유기인화합물에는 트리스-4-메톡시포스핀, 테트라부틸포스포늄브로마이드, 테트라페닐포스포늄브로마이드, 페닐포스핀, 디페닐포스핀, 트리페닐포스핀, 트리페닐포스핀트리페닐보란, 트리페닐포스핀-1,4-벤조퀴논 부가물 등이 있다. 이미다졸류에는 2-페닐-4메틸이미다졸, 2-메틸이미다졸, 2-페닐이미다졸, 2-아미노이미다졸, 2-메틸-1-비닐이미다졸, 2-에틸-4-메틸이미다졸, 2-헵타데실이미다졸 등을 들 수 있으나, 이에 한정되는 것은 아니다. 상기 붕소화합물의 구체적인 예로는, 테트라페닐포스포늄-테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트, 테트라페닐보론염, 트리플루오로보란-n-헥실아민, 트리플루오로보란모노에틸아민, 테트라플루오로보란트리에틸아민, 테트라플루오로보란아민 등이 있다. 이외에도 1,5-디아자바이시클로[4.3.0]논-5-엔(1,5-diazabicyclo[4.3.0]non-5-ene:DBN), 1,8-디아자바이시클로[5.4.0]운덱-7-엔(1,8-diazabicyclo[5.4.0]undec-7-ene: DBU) 및 페놀노볼락 수지염 등을 들 수 있으나, 이에 한정되는 것은 아니다.
보다 구체적으로는, 상기 경화 촉진제로 유기인화합물, 붕소화합물, 아민계, 또는 이미다졸계 경화 촉진제를 단독 혹은 혼합하여 사용할 수 있다. 상기 경화 촉진제는 에폭시 수지 또는 경화제와 선반응하여 만든 부가물을 사용하는 것도 가능하다.
본 발명에서 경화 촉진제의 사용량은 에폭시 수지 조성물 총 중량에 대하여 0.01중량% 내지 2중량% 정도일 수 있으며, 구체적으로 0.02중량% 내지 1.5중량% 정도, 더욱 구체적으로 0.05중량% 내지 1중량% 정도일 수 있다. 상기의 범위에서 에폭시 수지 조성물의 경화를 촉진하고 또한, 경화도도 좋은 장점이 있다.
커플링제
상기 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여 계면 강도를 향상시키기 위한 것으로, 예를 들면, 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여, 에폭시 수지와 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다. 상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.
상기 커플링제는 에폭시 수지 조성물 총 중량에 대해 0.01중량% 내지 5 중량% 정도, 바람직하게는 0.05중량% 내지 3 중량% 정도, 더욱 바람직하게는 0.1중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. 상기 범위에서 에폭시 수지 조성물 경화물의 강도가 향상된다.
이형제
상기 이형제로는 파라핀계 왁스, 에스테르계 왁스, 고급 지방산, 고급 지방산 금속염, 천연 지방산 및 천연 지방산 금속염으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있다.
상기 이형제는 에폭시수지 조성물 중 0.1 내지 1중량%로 포함될 수 있다.
착색제
상기 착색제는 반도체 소자 밀봉재의 레이저 마킹을 위한 것으로, 당해 기술 분야에 잘 알려져 있는 착색제들이 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 착색제는 카본 블랙, 티탄블랙, 티탄 질화물, 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 중 하나 이상을 포함할 수 있다.
상기 착색제는 에폭시 수지 조성물 총 중량에 대해 0.01중량% 내지 5 중량% 정도, 바람직하게는 0.05중량% 내지 3 중량% 정도, 더욱 바람직하게는 0.1중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다.
이외에도, 본 발명의 에폭시 수지 조성물은 본 발명의 목적을 해하지 않는 범위에서 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제; 등을 필요에 따라 추가로 함유할 수 있다.
한편, 상기 에폭시 수지 조성물은 상기와 같은 성분들을 헨셀 믹서(Hensel mixer)나 뢰디게 믹서(Lodige mixer)를 이용하여 소정의 배합비로 균일하게 충분히 혼합한 뒤, 롤밀(roll-mill)이나 니이더(kneader)로 용융 혼련한 후, 냉각, 분쇄 과정을 거쳐 고체 상태의 분말 형태로 제조될 수 있다.
본 발명의 에폭시 수지 조성물은 고체 상태이기 때문에, 액상 에폭시 수지 조성물에 비해 저장 안정성이 높아 보관 및 이송이 용이하다. 또한, 숙성 후에 재보관이 가능하여 재료의 낭비를 방지할 수 있다. 또한, 액상 에폭시 수지에 비해 무기 충전제의 함량이 높아 내구성 및 신뢰성이 우수하다.
또한, 본 발명의 에폭시 수지 조성물은 에폭시 수지로 열팽창계수가 낮고, 유리전이온도가 높은 지환족 에폭시 수지를 사용하기 때문에, 반도체 패키지의 휨(Warpage) 발생을 최소화할 수 있다.
본 발명은 상기와 같은 본 발명의 반도체 소자 밀봉용 수지 조성물을 포함하는 봉지재를 제공한다. 본 발명의 봉지재는, 상기한 본 발명의 반도체 소자 밀봉용 수지 조성물을 포함하기만 하며 되고, 그 종류가 특별히 제한되지 않는다. 예를 들면, 상기 봉지재는 당해 기술 분야에서 일반적으로 사용되는 다양한 종류의 봉지재, 예를 들면, 그래뉼(granule)형 봉지재, 타블렛(tablet)형 봉지재, 필름(film)형 봉지재 또는 시트(sheet)형 봉지재일 수 있다. 이때 필름형 봉지재는 권취롤 등에 감길 수 있을 정도로 유연(flexible)한 필름 형태의 봉지재를 의미하며, 시트형 봉지재는 필름형 봉지재이 비해 상대적으로 딱딱하여 롤 등에 권취될 수 없는 형태의 봉지재를 의미한다.
본 발명의 봉지재는 종래에 사용되던 반도체 밀봉용 봉지재에 비해 휨 발생이 적어 웨이퍼 레벨 패키징 공정에 특히 유용하게 사용될 수 있다.
반도체 패키지
다음으로, 본 발명에 따른 반도체 패키지에 대해 설명한다. 도 1 및 도 2에는 본 발명에 따른 반도체 패키지의 실시예들이 도시되어 있다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 반도체 패키지(100, 200)는 기판(110, 210), 반도체 소자(120, 220), 밀봉층(130, 230) 및 접속 단자(140, 240)를 포함한다.
기판
상기 기판(110, 210)은 반도체 소자(120, 220)를 지지하고, 반도체 소자(120, 220)에 전기 신호를 부여하기 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 반도체 실장용 기판들이 제한없이 사용될 수 있다. 예를 들면, 상기 기판(110, 210)은 회로 기판, 리드 프레임 기판 또는 재배선층(redistribution layer)을 포함하는 기판일 수 있다.
상기 회로 기판은 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
상기 리드 프레임 기판은 니켈, 철, 구리, 니켈 합금, 철 합금, 동 합금 등과 같은 금속 재질로 이루어질 수 있다. 상기 리드 프레임 기판은, 반도체 칩을 탑재하기 위한 반도체 칩 탑재부와 반도체 칩의 전극부와 전기적으로 연결된 접속 단자부를 포함할 수 있으나, 이에 한정되는 것은 아니며, 당해 기술 분야에 알려진 다양한 구조 및 재질의 리드 프레임 기판이 제한 없이 사용될 수 있다.
상기 재배선층을 포함하는 기판은, 도 1에 도시된 바와 같이, 유전체층(111)과 금속층(112)이 교대로 적층된 적층체의 최외층에 재배선층(Re-Distribution Layer, RDL)(113)이 형성된 기판이다. 상기 유전체층(111)은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층(112)은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한없이 사용될 수 있다. 또한, 상기 재배선층(113)은, 예를 들면, 폴리벤조아졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한없이 사용될 수 있다.
반도체 소자
상기 기판(110, 210) 상에는 반도체 소자(120, 220)가 실장된다. 이때, 상기 반도체 소자 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 소자는 플립 칩(flip chip) 또는 와이어 본딩(wire bonding) 등의 방법으로 기판에 실장될 수 있다.
플립 칩 방식은 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 소자를 회로 기판에 융착시키는 방식이다. 플립 칩 방식으로 반도체 칩을 실장할 경우, 와이어와 같은 추가 연결 구조가 필요하지 않기 때문에 반도체 패키지의 소형화 및 경량화에 유리하고, 전극 간의 거리를 줄일 수 있어 고집적화가 가능하다는 장점이 있다.
와이어 본딩 방식은 반도체 소자의 전극부와 기판을 금속 와이어로 전기적으로 연결시키는 방법이다. 와이어 본딩 방식으로 반도체 칩을 실장할 경우, 도 2에 도시된 바와 같이, 반도체 소자(220)와 기판(210) 사이에 다이 본딩 필름 등과 같은 접착 부재(250)가 개재될 수 있으며, 상기 접착 부재(250)에 의해 반도체 소자(220)가 기판(210) 상에 고정된다.
한편, 상기 반도체 소자는 하나의 반도체 칩으로 이루어질 수도 있고, 다수의 반도체 칩들을 포함할 수도 있다. 예를 들면, 상기 반도체 소자는, 도 2에 도시된 바와 같이, 다수의 반도체 칩(222)이 관통 실리콘 비아(Through silicon Via, TSV)(224)을 통해 통전가능하게 적층되어 있는 적층형 반도체 소자일 수 있다.
밀봉층
상기 밀봉층(130, 230)은 반도체 소자(120, 220)를 외부 환경으로부터 보호하기 위한 것으로, 상기한 본 발명에 따른 에폭시 수지 조성물을 포함한다. 에폭시 수지 조성물에 대해서는 상술하였으므로, 구체적인 설명은 생략한다.
상기 밀봉층은 기판 상부에 반도체 소자의 적어도 일부를 봉지하도록 형성된다. 도 1 및 도 2에는 밀봉층이 반도체 소자의 측면을 봉지하는 형태로 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 상기 밀봉층은 반도체 소자의 측면 및 상면을 모두 봉지하도록 형성되어도 무방하다.
접속단자
상기 기판(110, 210)의 하면, 즉, 반도체 소자가 실장된 면의 반대면에는 기판(110, 210)과 외부 전원을 전기적으로 연결하기 위한 접속 단자(140, 240)가 형성된다. 상기 접속 단자는 당해 기술 분야에 잘 알려진 다양한 구조의 접속 단자들, 예를 들면, 리드(lead), 볼 그리드 어레이(Ball Grid Array) 등이 제한없이 사용될 수 있다.
일 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 도 1에 도시된 바와 같이, 재배선층(Re-distribution layer)(113)을 포함하는 기판(110)과, 상기 재배선층(113) 상부에 배치되는 반도체 소자(120)와, 상기 재배선층(113) 상부에 형성되어 상기 반도체 소자(120)의 적어도 일부를 봉지하는 밀봉층(130)과, 상기 기판(110)의 하부에 형성되는 접속 단자(140)를 포함하는 것일 수 있다. 이때, 상기 밀봉층은 본 발명에 따른 에폭시 수지 조성물을 포함한다.
다른 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 도 2에 도시된 바와 같이, 기판(210)과, 상기 기판(210) 상에 접착 부재(250)를 통해 실장되며, 복수의 반도체 칩(222)이 관통 실리콘 비아(Through silicon Via, TSV)(224)을 통해 통전가능하게 적층되어 있는 반도체 소자(220)와, 상기 기판(210) 하부에 형성되는 접속단자(240)를 포함하는 것일 수 있다. 이때, 상기 밀봉층은 본 발명에 따른 에폭시 수지 조성물을 포함한다.
이하, 본 발명의 바람직한 실시예를 통해 본 발명의 구성 및 작용을 더욱 상세히 설명하기로 한다. 다만, 이는 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다.
여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.
하기 실시예 및 비교예에서 사용된 각 성분의 사양은 다음과 같다.
(A) 에폭시 수지
(a1) 하기 화학식 1-1의 화합물을 사용하였다.
[화학식 1-1]
(a2) 하기 화학식 1-2의 화합물을 사용하였다.
[화학식 1-2]
(a3) 하기 화학식 1-3의 화합물을 사용하였다.
[화학식 1-3]
(a4) 하기 화학식 1-4의 화합물을 사용하였다.
[화학식 1-4]
(a5) 일본화약社의 NC-3000을 사용하였다.
(a6) 제팬에폭시레진社의 YX-4000를 사용하였다.
(B) 경화제
(b1) Kolon 유화사의 KPH-F3065를 사용하였다.
(b2) 메이와사의 MEH-7851을 사용하였다.
(C) 경화촉진제
(C1) Hokko Chemical사의 TPP-k(트리페닐포스핀)를 사용하였다.
(C2) 알드리치사의 1,4-벤조퀴논을 사용하였다.
(D) 무기 충전제:
평균입경 20㎛의 구상 용융실리카와 평균입경 0.5㎛의 구상 용융실리카의 9:1(중량비) 혼합물을 사용하였다.
(E) 커플링제
(e1) 다우 코닝사의 메틸트리메톡시 실란 커플링제인 SZ-6070을 사용하였다.
(e2) 신에츠사의 N-페닐-3-아미노프로필트리메톡시 실란 커플링제인 KBM-573을 사용하였다.
(F) 착색제
미쯔비시 케미칼사의 카본블랙 MA-600B를 사용하였다.
실시예
1 ~ 5,
비교예
1 ~ 2
하기 표 1의 조성에 따라 헨셀 믹서(KEUM SUNG MACHINERY CO.LTD(KSM-22))를 이용하여 25~30℃에서 30분간 균일하게 혼합한 후, 연속 니이더(Kneader)를 이용하여 Max. 110℃에서 30분간 용융 혼련 후, 10~15℃로 냉각하고 분쇄하여 반도체 소자 밀봉용 에폭시 수지 조성물을 제조하였다. 그런 다음, 상기 에폭시 수지 조성물을 4.5g을 취하여 Tablet 제조설비에 투입 후 12톤의 무게로 가압하여 외경 Φ14(mm)인 타블렛형 봉지재를 제조하였다.
| 실시예1 | 실시예2 | 실시예3 | 실시예4 | 실시예5 | 비교예1 | 비교예2 | ||
| (A) | (a1) | 8 | - | - | - | 2 | - | - |
| (a2) | - | 8 | - | - | 2 | - | - | |
| (a3) | - | - | 8 | - | 2 | - | - | |
| (a4) | - | - | - | 8 | 2 | - | - | |
| (a5) | - | - | - | - | - | 5 | 3.5 | |
| (a6) | - | - | - | - | - | 1.5 | 3 | |
| (B) | (b1) | 0.4 | 0.4 | 0.4 | 0.4 | 0.5 | 1 | 0.5 |
| (b2) | 0.6 | 0.6 | 0.6 | 0.6 | 0.5 | 1.5 | 2 | |
| (C) | (c1) | 0.2 | 0.2 | 0.2 | 0.2 | 0.1 | 0.2 | 0.1 |
| (c2) | 0.1 | - | 0.1 | |||||
| (D) | 90 | 90 | 90 | 90 | 90 | 90 | 90 | |
| (E) | (e1) | 0.1 | 0.1 | 0.1 | 0.1 | 0.1 | 0.1 | 0.1 |
| (e2) | 0.2 | 0.2 | 0.2 | 0.2 | 0.2 | 0.2 | 0.2 | |
| (F) | 0.5 | 0.5 | 0.5 | 0.5 | 0.5 | 0.5 | 0.5 | |
상기 실시예 1~5 및 비교예 1 ~ 2의 에폭시 수지 조성물에 대하여 하기의 방법으로 물성 평가를 하여 하기 표 2에 나타내었다.
물성 평가방법
(1) 유리전이온도(℃), 열팽창계수(ppm/℃):
실시예 및 비교예에 의해 제조된 봉지재 4.2g을 트랜스퍼 성형(성형 온도 : 175℃, 경화 시간 120초, 트랜서퍼 시간 14초, 트랜스퍼 속도 1.2㎜/초, 클램프 압력 40톤, 트랜스퍼 압력 1톤)하여 시편을 제조한 후, TMA (美)TA사 Q400을 이용하여 측정 시편의 유리전이온도 및 열팽창계수(α1, α2)를 측정하였다. 유리전이온도 이전까지의 구간에서의 열팽창계수는α1, 유리전이온도부터 그 이후의 구간에서의 열팽창계수는 α2 라고 정의한다.
(2)휨(Warpage)(㎛):
캐리어 웨이퍼(200mm_8inch or 300mm_12inch)에 점착 테이프(adhesive tape)를 부착한 후 pick-and-place 공정을 이용하여 단일 실리콘 칩을 점착 테이프가 붙어 있는 캐리어 웨이퍼 상단에 재배열(Reconfiguration)시켰다. 칩을 재배열한 후 120℃로 프리-베이킹(pre-baking)을 진행하였다. 그런 다음, 120~ 170℃로 온도를 상승시킨 다음, 실시예 및 비교예에 의해 제조된 봉지재를 캐리어 웨이퍼 상에 도포한 후 상온으로 냉각시켜 웨이퍼 레벨에서 밀봉층을 형성하였다. 밀봉층 형성 후 (韓)레이저텍사의 WDM-300을 이용하여 웨이퍼의 높이, 단면을 레이저로 약 70,000 포인트를 측정하였으며, 측정된 값의 평균을 웨이퍼 레벨에서의 휨(warpage)로 나타내었다.
그런 다음, 캐리어 웨이퍼의 온도를 150 ~ 200℃로 상승시켜 캐리어 웨이퍼와 밀봉된 반도체 칩을 분리시켰다. 그런 다음, 성형 웨이퍼 상에 폴리벤조아졸 전구체 용액을 스핀 코팅하여 재배선층을 형성하고, 상기 재배선층 위에 분리된 반도체칩을 배치한 후, UV 경화시켰다. 그런 다음, 다이싱(Dicing)하여 개별 반도체 패키지를 제조하였다. 상기와 같이 제조된 개별 반도체 패키지의 휨(warpage)을 Shadow moire(美)IPO사 AKRO MATRIX를 이용하여 JESD22-B112에 준하는 프로파일(profile)로 측정하였다.
(3)
흡습율
(Water absorption)(wt.
%
)
실시예와 비교예에 의한 에폭시 수지 조성물을 이용하여 시험시편을 제작하였다. 시험시편은 30톤 프레스 성형기를 이용하여 지름 5㎝, 깊이 5㎜의 디스크 타입의 경화시편을 만들고, 175℃, 2시간 동안 건조오븐에서 후경화하여 제조하였다. 제조된 시험시편의 초기 무게를 0.001g 단위까지 측정한 다음, PCT (Pressure cooking tester)(EHS-211MD, (美)ESPEC사)의 챔버 안에서 상기 시험 시편을 120℃, 2기압, 상대습도 100% 에서 24시간 노출시킨 다음, 노출 후 무게를 0.001g 단위까지 측정하여 흡수율을 계산하였다. 3회 측정 후 평균값으로 나타내었다.
(4) 접착력 (Adhesion)(
kgf
)
가로×세로×깊이가 각각 35×35×2 mm인 Ni 금속판을 플라즈마 처리한 후 PBO계 액상 타입 RDL을 15~20㎛ 두께로 스핀 코팅하고, 200℃에서 경화시켜 RDL층이 형성된 기판(Substrate)을 준비하였다. 상기 기판에 실시예와 비교예의 에폭시 수지 조성물을 금형 온도 175℃, 프랜스퍼 압력 9MPa, 이송속도 1㎜/초, 경화 시간 90초의 조건으로 성형하여 경화시편을 얻은 후, 상기 경화시편을 175℃의 오븐에 넣어 4시간 동안 후경화(PMC; Post mold cure)시켰다. 이후, 60℃, 60% 상대습도 조건 하에서 120시간 동안 방치시킨 후, 260℃에서 30초간 IR-Reflow를 1회 통과시키는 것을 3회 반복하는 프리컨디션 조건 하에서 반도체 패키지 크랙 발생 유무를 C-SAM(scanning acoustic microscope : 음파로 박리유무를 판단하는 장비임, Sonix社)으로 평가하고 인장력(kgf)을 측정하였다. 이때 기판에 닿는 에폭시 수지 조성물의 면적은 1×1㎝이며 인장력 측정은 각 측정 공정 당 3개의 시편에 대하여 UTM(Universal Testing Machine)을 이용하여 수행되었으며 평균값을 계산하였다.
| 평가 항목 | 실시예1 | 실시예2 | 실시예3 | 실시예4 | 실시예5 | 비교예1 | 비교예2 | |
| Tg(℃) | 188 | 183 | 179 | 175 | 175 | 160 | 175 | |
| CTE (ppm/℃) |
α1 | 4.3 | 4.7 | 5.0 | 5.6 | 6.1 | 10.8 | 11 |
| α2 | 28 | 30 | 52 | 34 | 38 | 38 | 42 | |
| Warpage (㎛) |
웨이퍼 레벨 | 112 | 129 | 158 | 193 | 286 | 842 | 636 |
| 개별 패키지 | 63 | 71 | 76 | 75 | 86 | 128 | 121 | |
| 흡습율 (%) | 0.12 | 0.15 | 0.16 | 0.18 | 0.20 | 0.97 | 0.83 | |
| 접착력 (kgf) | 67 | 65 | 61 | 63 | 66 | 32 | 38 | |
상기 [표 2]를 통해, 화학식 1의 화합물을 포함하는 에폭시 수지를 사용한 실시예 1 ~ 5의 경우, 종래의 일반적인 에폭시 수지를 사용한 비교예 1 ~ 2보다 열팽창 계수가 낮고, 유리전이온도가 낮아 휨 특성이 우수함을 확인할 수 있다. 또한, 실시예 1~ 5의 경우, 흡습율 및 접착력 특성도 비교예 1 ~ 2보다 우수함을 확인할 수 있다.
110, 210 : 기판
120, 220 : 반도체 소자
130, 230 : 밀봉층
140, 240 : 접속 단자
250 : 접착부재
120, 220 : 반도체 소자
130, 230 : 밀봉층
140, 240 : 접속 단자
250 : 접착부재
Claims (12)
- 하기 화학식 1로 표시되는 화합물을 포함하는 에폭시 수지, 경화제 및 무기 충전제를 포함하는 고체상 반도체 소자 밀봉용 수지 조성물.
[화학식 1]
상기 화학식 1에서, R1 내지 R12는 각각 독립적으로 수소, 질소 원자를 함유하는 치환기, 치환 또는 비치환된 C1~C20 알킬기, 치환 또는 비치환된 C6~C30 아릴기, 치환 또는 비치환된 C3~C30의 헤테로아릴기, 치환 또는 비치환된 C3~C10의 헤테로시클로알킬기, 치환 또는 비치환된 C7~C30의 아릴알킬기, 또는 치환 또는 비치환된 C1~C30의 헤테로알킬기이며,
상기 R1 내지 R12 중 적어도 하나 이상이 치환 또는 비치환된 C6~C30 아릴기 또는 질소 원자를 함유하는 치환기임.
- 제1항에 있어서,
상기 질소 원자를 함유하는 치환기는 -N=C=O, 시아노기, 니트로기, 아미노기, 아민기, 질소 원자를 포함하는 C3~C30의 헤테로아릴기 또는 질소 원자를 포함하는 C3~C10의 헤테로시클로알킬기인 고체상 반도체 소자 밀봉용 수지 조성물.
- 제1항에 있어서,
상기 C6~C30 아릴기는 페닐기, 비페닐기, 나프틸기, 나프톨기, 또는 안트라세닐기인 고체상 반도체 소자 밀봉용 수지 조성물.
- 제1항에 있어서,
상기 에폭시 수지는 하기 화학식 1-1 내지 1-4로 표시되는 화합물들 중 적어도 하나 이상을 포함하는 것인 고체상 반도체 소자 밀봉용 수지 조성물.
[화학식 1-1]
[화학식 1-2]
[화학식 1-3]
[화학식 1-4]
- 제1항에 있어서,
상기 조성물은 상기 에폭시 수지 0.1중량% 내지 15중량%, 경화제 0.1중량% 내지 13중량% 및 무기 충전제 70중량% 내지 95중량%를 포함하는 고체상 반도체 소자 밀봉용 수지 조성물.
- 제1항 내지 제5항 중 어느 한 항의 고체상 반도체 소자 밀봉용 수지 조성물을 포함하는 봉지재.
- 제6항에 있어서,
상기 봉지재는 타블렛형, 필름형 또는 시트형인 봉지재.
- 기판;
상기 기판 상부에 실장되는 반도체 소자;
상기 기판 상부에 형성되어 상기 반도체 소자의 적어도 일부를 봉지하는 밀봉층; 및
상기 기판 하부에 형성되는 접속단자를 포함하며,
상기 밀봉층은 제1항 내지 제5항 중 어느 한 항의 고체상 반도체 소자 밀봉용 수지 조성물을 포함하는 것인 반도체 패키지.
- 제8항에 있어서,
상기 기판은 회로기판, 리드 프레임 기판 또는 재배선층(redistribution layer)을 포함하는 기판인 반도체 패키지.
- 제8항에 있어서,
반도체 소자는 다수의 반도체 칩이 관통 실리콘 비아(Through silicon Via, TSV)을 통해 통전가능하게 적층되어 있는 것인 반도체 패키지.
- 재배선층(redistribution layer)을 포함하는 기판;
상기 재배선층 상부에 배치되는 반도체 소자;
상기 재배선층 상부에 형성되어 상기 반도체 소자의 적어도 일부를 봉지하는 밀봉층; 및
상기 기판의 하부에 형성되는 접속 단자를 포함하며,
상기 밀봉층은 제1항 내지 제5항 중 어느 한 항의 고체상 반도체 소자 밀봉용 수지 조성물을 포함하는 것인 반도체 패키지.
- 기판;
상기 기판 상에 접착 부재를 통해 실장되며, 복수의 반도체 칩이 관통 실리콘 비아(Through silicon Via, TSV)을 통해 통전가능하게 적층되어 있는 반도체 소자;
상기 기판 상부에 형성되어 상기 반도체 소자의 적어도 일부를 봉지하는 밀봉층; 및
상기 기판 하부에 형성되는 접속단자를 포함하며,
상기 밀봉층은 제1항 내지 제5항 중 어느 한 항의 고체상 반도체 소자 밀봉용 수지 조성물을 포함하는 것인 반도체 패키지.
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Citations (4)
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Patent Citations (4)
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