KR101540400B1

KR101540400B1 - 적층 세라믹 전자부품

Info

Publication number: KR101540400B1
Application number: KR1020120004646A
Authority: KR
Inventors: 텟페이 아카자와; 켄지로 하다노; 마사히로 사쿠라타니
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2011-01-26
Filing date: 2012-01-16
Publication date: 2015-07-29
Also published as: KR101457898B1; CN102623176B; US20120188684A1; US8902564B2; JP2012156315A; US8675341B2; KR20140048913A; KR20120086660A; CN102623176A; US20140146438A1

Abstract

소형 사이즈 전자부품의 내부전극의 노출단에 전해 도금으로 도금막을 석출시키려고 할 때, 도전성 미디어와 내부전극의 노출단이 접촉할 확률이 낮아 충분한 도금 성장을 기대할 수 없다.
세라믹층(15)의 적층방향을 따라, 내부전극(3, 4)이 존재하지 않는 영역을 비유효 영역이라고 정의했을 때, 비유효 영역에 있어서, 세라믹 소체(2)의 외표면의 적어도 2군데에 인출되도록 하면서, 또한 외부전극(7)에 전기적으로 접속되도록 해서 더미 스루 도체(5)를 형성해 둔다. 도전성 미디어가 더미 스루 도체(5)의 노출부 중 1군데에 접촉하면, 나머지 노출부에도 통전된다. 이로 인해, 외부전극(7)의 베이스가 되는 도금막(33)의 형성을 위한 도금 시간이 단축된다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}

본 발명은 적층 세라믹 전자부품에 관한 것으로, 특히 세라믹 소체의 외표면상에 형성된 도금막을 가지는 외부전극을 구비하는 적층 세라믹 전자부품에 관한 것이다.

최근 휴대전화, 노트북, 디지털 카메라, 디지털 오디오 기기 등의 전자기기가 소형화되고 있으며, 이 전자기기들에는 소형화 및 고성능화가 가능한 적층 세라믹 전자부품이 다수 이용되고 있다.

통상, 적층 세라믹 전자부품은 복수의 적층된 세라믹층을 가지는 세라믹 소체와, 세라믹 소체의 내부에 형성된 내부전극과, 세라믹 소체의 외표면상에 형성된 외부전극을 구비한다. 그리고 적층 세라믹 전자부품은 실장 기판의 도전 랜드상에 배치되며, 솔더 등의 도전성 접합재를 통해 기판상에 실장된다.

현재, 적층 세라믹 전자부품에는 한층 더한 소형화가 요구되고 있다.

그러나 적층 세라믹 전자부품을 소형화하면 내부전극끼리 대향하는 유효 면적이 작아지기 때문에 일반적으로 특성은 저하되는 경향이 있다.

또한 다단자형 적층 세라믹 전자부품에서는 복수의 스트라이프 형상의 외부전극을 협(狹)피치로 형성할 필요가 있는데, 종래의 후막(厚膜) 페이스트의 베이킹에 의한 방법으로는 페이스트 도포 정밀도에 한계가 있어, 높은 정밀도로 외부전극을 형성하기가 곤란하다.

이것을 감안하여, 외부전극을 직접 도금에 의해 형성하는 방법이 제안되어 있다. 이 방법에 따르면, 얇고 평평한 외부전극을 형성할 수 있기 때문에, 그만큼 내부전극의 유효 면적을 넓힐 수 있다. 또한 내부전극의 노출단에 도금이 석출되기 때문에, 협피치여도 높은 정밀도로 외부전극을 형성할 수 있다.

이와 같이 외부전극을 직접 도금에 의해 형성하는 경우에 있어서, 보다 확실한 도금 성장을 실현하기 위해, 전기적 특성의 발현에 실질적으로 기여하지 않는 더미 도체(앵커 탭;anchor tab)를 이용하는 것이, 예를 들면 특허문헌 1에 제안되어 있다. 특허문헌 1에 기재된 기술에 따르면, 내부전극의 노출부뿐만 아니라 더미 도체의 노출부에도 도금 금속을 석출시킬 수 있게 되어, 보다 확실하게 도금을 성장시킬 수 있다고 되어 있다.

그러나 특허문헌 1에 기재된 방법도, 예를 들어 1608(1.6mm×0.8mm×0.8mm) 이하와 같은 소형 사이즈의 전자부품에 대하여 전해 도금에 의해 도금막을 형성하려고 할 경우, 도금 성장이 충분히 촉진되지 않는다는 문제에 부딪히는 경우가 있다. 즉, 전해 도금에서는 스틸 볼(steel ball) 등의 도전성 미디어와, 내부전극이나 더미 도체의 노출부가 접촉함으로써 통전(通電)되고, 그 부분에 도금 금속이 석출된다. 그러나 상기와 같이 소형화가 진행되면 노출부의 면적이 작아져, 미디어와 노출부의 접촉 확률이 저하되는 것이다.

일본국 공개특허공보 2004-327983호

그러므로 본 발명의 목적은 상기와 같은 문제를 해결할 수 있는 구조를 가지는 적층 세라믹 전자부품을 제공하고자 하는 것이다.

본 발명은 다음과 같은 구성을 구비하는 적층 세라믹 전자부품에 관한 것이다.

(1)복수의 세라믹층이 적층되어 이루어지는 것으로, 외표면으로서, 서로 대향하는 제1 및 제2 주면(主面), 서로 대향하는 제1 및 제2 측면, 서로 대향하는 제1 및 제2 단면을 가지는 세라믹 소체,

(2)세라믹 소체의 내부에 배치되며, 제1 대향부 및 제1 대향부에서 세라믹 소체의 외표면에 인출된 제1 인출부를 가지는 제1 내부전극,

(3)세라믹 소체의 내부에 배치되며, 세라믹층을 개재하여 제1 대향부와 대향하는 제2 대향부 및 제2 대향부에서 세라믹 소체의 외표면에 인출된 적어도 2개의 제2 인출부를 가지는 제2 내부전극,

(4)세라믹 소체의 외표면상에 배치되며, 제1 인출부의 노출단을 덮는 제1 외부전극 및,

(5)세라믹 소체의 외표면상에 배치되며, 제2 인출부의 노출단을 직접 덮는 도금막을 가지며, 제1 외부전극과는 다른 전위로 접속되는 제2 외부전극.

그리고 본 발명에 따른 적층 세라믹 전자부품은 상술한 기술적 과제를 해결하기 위해, 다음과 같은 구성을 구비하는 것을 특징으로 하고 있다.

즉, 세라믹층의 적층방향을 따라, 제1 내부전극 및 제2 내부전극이 모두 존재하지 않는 영역을 비유효 영역이라고 정의했을 때, 비유효 영역에 있어서, 세라믹 소체의 외표면의 적어도 2군데에 인출되도록 하면서, 제2 외부전극에 전기적으로 접속되도록 해서, 더미 스루 도체(dummy lead-through conductor)가 형성되어 있는 것을 특징으로 하고 있다.

바람직한 실시양태에서는, 제2 내부전극은 제1 측면에서 제2 측면에 이르도록 배치되고, 제2 외부전극은 제1 및 제2 측면상에 각각 배치되며, 더미 스루 도체는 제1 측면에서 제2 측면에 이르도록 배치된다.

상기 바람직한 실시양태에서 제2 외부전극이, 제1 및 제2 측면상에 각각 적어도 1개씩 배치되어도 되고, 제2 외부전극의 도금막이 제1 및 제2 측면 그리고 제1 및 제2 주면을 주회(周回)하도록 배치되어도 된다.

상술한 경우, 더미 스루 도체의 적어도 일부는 제1 및 제2 주면의 각각상에 노출되어도 된다.

또한 상술한 바와 같이, 제2 외부전극의 도금막이 제1 및 제2 측면 그리고 제1 및 제2 주면을 주회하도록 배치되어 있을 경우, 더미 스루 도체의 적어도 일부가, 제1 및 제2 주면의 각각상에, 또한 제1 측면에서 제2 측면에 걸쳐 노출되는 것이 바람직하다.

또한 상술한 바람직한 실시양태에서 제1 내부전극은 제1 단면에서 제2 단면에 이르도록 배치되고, 제1 외부전극은 제1 및 제2 단면상에 각각 적어도 1개씩 배치되는 것이 보다 바람직하다.

또한 본 발명에서 더미 스루 도체는 직사각형상으로 형성되는 것이 바람직하다.

본 발명에 따르면, 비유효 영역에 있어서, 세라믹 소체의 외표면의 적어도 2군데에 인출되도록 해서, 즉 세라믹 소체를 관통하도록 하면서, 제2 외부전극에 전기적으로 접속되도록 해서 더미 스루 도체가 형성되어 있다. 여기서 더미 스루 도체는 세라믹 소체의 외표면의 2군데 이상에 노출되기 때문에, 스틸 볼 등의 미디어가 더미 스루 도체의 노출부 중 1군데에 접촉하면, 나머지 노출부에도 통전된다. 즉, 미디어와 접촉할 확률이 높아져 통전 효율이 높아진다. 이로 인해, 제2 외부전극의 베이스가 되는 도금막의 형성을 위한 도금 시간이 단축된다.

이러한 점에서, 적층 세라믹 전자부품의 소형화가 진행되어도 제2 외부전극의 도금막을 능률적으로 형성할 수 있다.

도 1은 본 발명의 제1 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1)의 외관을 나타내는 사시도이다.
도 2는 도 1에 나타낸 적층 세라믹 콘덴서(1)의, 세라믹 소체(2)의 측면(11, 12)에 평행한 면을 따라 자른 절단부 단면도이다.
도 3은 도 1에 나타낸 적층 세라믹 콘덴서(1)의, 세라믹 소체(2)의 단면(13, 14)에 평행한 면을 따라 자른 절단부 단면도이다.
도 4는 도 1에 나타낸 적층 세라믹 콘덴서(1)의, 세라믹 소체(2)의 주면(9, 10)에 평행한 면을 따라 자른 절단부 단면도이며, 제1 내부전극(3)이 연장되는 면을 나타낸다.
도 5는 도 1에 나타낸 적층 세라믹 콘덴서(1)의, 세라믹 소체(2)의 주면(9, 10)에 평행한 면을 따라 자른 절단부 단면도이며, 제2 내부전극(4)이 연장되는 면을 나타낸다.
도 6은 도 1에 나타낸 적층 세라믹 콘덴서(1)의, 세라믹 소체(2)의 주면(9, 10)에 평행한 면을 따라 자른 절단부 단면도이며, 더미 스루 도체(5)가 연장되는 면을 나타낸다.
도 7은 본 발명의 제2 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1a)의 외관을 나타내는 사시도이다.
도 8은 도 7에 나타낸 적층 세라믹 콘덴서(1a)의, 세라믹 소체(2)의 단면(13, 14)에 평행한 면을 따라 자른 절단부 단면도이다.
도 9는 도 8의 일부를 확대하여 나타내는 도면이다.
도 10은 본 발명의 제3 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1b)의, 세라믹 소체(2)의 측면(11, 12)에 평행한 면을 따라 자른 절단부 단면도이다.
도 11은 도 10에 나타낸 적층 세라믹 콘덴서(1b)의, 세라믹 소체(2)의 단면(13, 14)에 평행한 면을 따라 자른 절단부 단면도이다.
도 12는 도 10에 나타낸 적층 세라믹 콘덴서(1b)의, 세라믹 소체(2)의 주면(9, 10)에 평행한 면을 따라 자른 절단부 단면도이며, 제1 내부전극(3)이 연장되는 면을 나타낸다.
도 13은 도 10에 나타낸 적층 세라믹 콘덴서(1b)의, 세라믹 소체(2)의 주면(9, 10)에 평행한 면을 따라 자른 절단부 단면도이며, 제2 내부전극(4)이 연장되는 면을 나타낸다.
도 14는 도 10에 나타낸 적층 세라믹 콘덴서(1b)의, 세라믹 소체(2)의 주면(9, 10)에 평행한 면을 따라 자른 절단부 단면도이며, 더미 스루 도체(5)가 연장되는 면을 나타낸다.
도 15는 본 발명의 제4 실시형태에 의한 적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1c)의, 세라믹 소체(2)의 측면(11, 12)에 평행한 면을 따라 자른 절단부 단면도이다.
도 16은 도 15에 나타낸 적층 세라믹 콘덴서(1c)의, 세라믹 소체(2)의 단면(13, 14)에 평행한 면을 따라 자른 절단부 단면도이다.

본 발명은 1608(1.6mm×0.8mm×0.8mm) 이하 사이즈의 적층 세라믹 전자부품에 특히 유용하고, 그 중에서도 1005(1.0mm×0.5mm×0.5mm), 0603(0.6mm×0.3mm×0.3mm), 0402(0.4mm×0.2mm×0.2mm)와 같은 보다 소형 사이즈에 유용하다.

이하에, 본 발명을 실시하기 위한 형태를 설명함에 있어서, 적층 세라믹 전자부품으로서 적층 세라믹 콘덴서를 예시한다.

[제1 실시형태]

도 1 내지 도 6은 본 발명의 제1 실시형태를 설명하기 위한 것이다. 제1 실시형태에 의한 적층 세라믹 콘덴서(1)는 3단자 타입이다. 적층 세라믹 콘덴서(1)는 세라믹 소체(2)와, 세라믹 소체(2)의 내부에 배치된 제1 및 제2 내부전극(3, 4) 및 더미 스루 도체(5)와, 세라믹 소체(2)의 외표면상에 배치된 제1 및 제2 외부전극(6, 7)을 구비하고 있다. 이하, 적층 세라믹 콘덴서(1)의 구조의 상세를, (1)세라믹 소체, (2)내부전극, (3)더미 스루 도체, (4)외부전극으로 나누어서 설명하고, 그 후 (5)제조방법에 대하여 설명한다.

(1)세라믹 소체

세라믹 소체(2)는 그 외표면으로서, 서로 대향하는 제1 및 제2 주면(9, 10)과, 서로 대향하는 1쌍의 측면(11, 12)과, 서로 대향하는 1쌍의 단면(13, 14)을 가지는 대략 직육면체형상을 이루고 있다. 세라믹 소체(2)는 코너부 및 모서리부가 둥그스름하게 되어 있는 것이 바람직하다.

세라믹 소체(2)는 도 2에 나타내는 바와 같이, 주면(9, 10)의 방향으로 연장되면서, 1쌍의 주면(9, 10)을 연결하는 방향으로 적층된 복수의 세라믹층(15)으로 이루어지는 적층 구조를 가진다. 세라믹층(15)의 각 두께는 0.5∼10㎛인 것이 바람직하다. 세라믹층(15)을 구성하는 세라믹 재료로는 예를 들면 BaTiO₃, CaTiO₃, SrTiO₃, CaZrO₃ 등을 주성분으로 하는 유전체 세라믹을 사용할 수 있다. 또한 이들 주성분에 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류원소 화합물 등의 부성분을 첨가한 것을 사용해도 된다.

(2)내부전극

내부전극은 도 4에 나타낸 복수의 제1 내부전극(3) 및 도 5에 나타낸 복수의 제2 내부전극(4)을 구비한다. 복수의 제1 내부전극(3) 및 복수의 제2 내부전극(4)은 세라믹 소체(2)의 적층방향으로 번갈아 배열된다.

(2)-1. 제1 내부전극

제1 내부전극(3)은 도 4에 나타내는 바와 같이, 이것과 이웃하는 제2 내부전극(4)에 대향하는 제1 대향부(17)와, 제1 대향부(17)에서 세라믹 소체(2)의 외표면에 인출된 제1 인출부(18)를 가진다. 도 4에서, 제1 내부전극(3)에서의 제1 대향부(17)와 제1 인출부(18)의 경계가 파선으로 도시되어 있다. 이 실시형태에서 제1 내부전극(3)은 직사각형상으로 형성된다. 또한 제1 내부전극(3)은 2개의 제1 인출부(18)를 구비하고, 2개의 제1 인출부(18)의 한쪽 및 다른쪽은 각각 제1 및 제2 단면(13, 14)에 노출되는 노출단(19)을 부여하고 있다. 바꿔 말하면, 제1 내부전극(3)은 제1 단면(13)에서 제2 단면(14)에 이르도록 해서 배치된다.

(2)-2. 제2 내부전극

제2 내부전극(4)은 도 5에 나타내는 바와 같이, 이것과 이웃하는 제1 내부전극(3)에 대향하는 제2 대향부(21)와, 제2 대향부(21)에서 세라믹 소체(2)의 외표면에 인출된 적어도 2개의 제2 인출부(22)를 가진다. 이 실시형태에서는 제2 내부전극(4)은 십자형상으로 형성되고, 제2 인출부(22)의 수는 2개이다. 2개의 제2 인출부(22)의 한쪽 및 다른쪽은 각각 제1 및 제2 측면(11, 12)에 노출되는 노출단(23)을 부여하고 있다. 바꿔 말하면, 제2 내부전극(4)은 제1 측면(11)에서 제2 측면(12)에 이르도록 배치된다.

(2)-3. 기타

내부전극(3, 4)을 구성하는 도전 재료로는 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다.

또한 내부전극(3, 4)의 각 두께는 0.3∼2.0㎛인 것이 바람직하다.

제1 내부전극(3)의 제1 대향부(17)와 제2 내부전극(4)의 제2 대향부(21)가 세라믹층(15)을 사이에 끼고 대향하는 영역에서 정전용량이 발생한다. 도 2에 나타내는 바와 같이, 세라믹 소체(2)에 있어서, 이 영역을 유효 영역(25)이라고 정의한다. 한편, 세라믹층(15)의 적층방향을 따라, 제1 내부전극(3) 및 제2 내부전극(4)이 모두 존재하지 않는 영역을 비유효 영역(26)이라고 정의한다. 비유효 영역(26)은 외층이라고 불리는 경우도 있다. 이 실시형태에서 비유효 영역(26)은 세라믹 소체(2)의 제1 주면(9)측 및 제2 주면(10)측에 각각 존재한다.

(3)더미 스루 도체

도 2 및 도 3에 나타내는 바와 같이, 더미 스루 도체(5)는 비유효 영역(26)에 배치된다.

더미 스루 도체(5)는 세라믹 소체(2)의 외표면의 적어도 2군데에 인출된다. 이 실시형태에서 더미 스루 도체(5)는 직사각형상으로 형성되며, 세라믹 소체(2)의 외표면의 2군데, 즉 제1 측면(11) 및 제2 측면(12)에 각각 인출된다. 바꿔 말하면, 더미 스루 도체(5)는 제1 측면(11)에서 제2 측면(12)에 이르도록 배치된다. 이렇게 해서, 더미 스루 도체(5)는 제1 및 제2 측면(11, 12)에 각각 노출되는 노출단(27)을 가진다.

더미 스루 도체(5)는 상술한 바와 같이, 2군데 이상에 노출단(27)을 가지기 때문에, 스틸 볼 등의 미디어가 있는 특정 노출단(27)에 접촉하면, 나머지 노출단(27)에도 통전된다. 즉, 더미 스루 도체(5)가 2군데 이상의 노출단(27)을 가지면, 미디어와 접촉할 확률이 높아져 통전 효율이 높아진다. 이로 인해, 후술하는 제2 외부전극(7)의 베이스층이 되는 도금막을 형성하기 위해 필요한 도금 시간이 단축된다.

더미 스루 도체(5)는 정전용량의 형성에 실질적으로 기여하지 않는다. 한편 더미 스루 도체(5) 중 유효 영역(25)에 가장 가까운 것은, 유효 영역(25)의 최상층 또는 최하층에 배치된 제1 내부전극(3)과의 사이에 정전용량을 형성할 수 있지만, 이 경우에도 양자 사이에서 발생하는 정전용량이 가능한 한 작아지도록 설계될 수 있다. 예를 들면, 양자간의 거리가 제1 내부전극(3) 및 제2 내부전극(4)의 대향 거리에 비해 길게 설계되거나, 양자의 겹침 면적이 제1 내부전극(3) 및 제2 내부전극(4)의 대향 면적에 비해 작게 되거나 한다. 혹은 유효 영역(25)에 있어서, 제2 내부전극(4)이 최상층 및 최하층에 배치되도록 해도 된다.

더미 스루 도체(5)는 도 2 및 도 3에 나타내는 바와 같이, 세라믹층(15)의 적층방향을 따라 연속해서 복수장 적층되어 있다. 또한 더미 스루 도체(5)는 비유효 영역(26)에서 각각 10∼60장 정도 배치되어 있는 것이 바람직하고, 이 경우, 제1 및 제2 측면(11, 12)(비유효 영역(26)의 높이위치)에서, 제2 외부전극(7)의 베이스층이 되는 도금막을 성장시키기 쉬워진다.

더미 스루 도체(5)는 내부전극(3, 4)과 같은 재료로 이루어지는 것이 바람직한데, 더미 스루 도체(5)를 구성하는 도전 재료로는 상술한 바와 같이, 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다.

더미 스루 도체(5)의 두께는 0.3∼2.0㎛인 것이 바람직하다.

(4)외부전극

(4)-1. 제1 외부전극

제1 외부전극(6)은 세라믹 소체(2)의 제1 및 제2 단면(13, 14)상에 각각 배치되어 있다. 이 실시형태에서는 제1 외부전극(6)은 제1 및 제2 주면(9, 10) 그리고 제1 및 제2 측면(11, 12)에까지 돌아들어가 있다.

제1 외부전극(6)은 제1 내부전극(3)과 전기적으로 접속되도록 해서, 제1 인출부(18)의 노출단(19)을 덮는다. 제1 외부전극(6)은 도 2 및 도 4~도 6에 나타내는 바와 같이, 제1 내부전극(3)의 제1 인출부(18)의 노출단(19)과 접촉하는 베이스층(29) 및 그 위에 필요에 따라 형성되는 상층(30)을 포함한다.

베이스층(29)은 소결 금속막, 도전성 수지막 등으로 구성될 수 있다. 베이스층(29)이 소결 금속막으로 구성될 경우, 소결 금속막은 세라믹 소체(2) 및 내부전극(3, 4)과 동시 소성한 코파이어에 의해 얻어진 것이어도 되고, 소성 후의 세라믹 소체(2)에 도전성 페이스트를 도포하여 베이킹한 포스트 파이어에 의해 얻어진 것이어도 된다. 베이스층(29)이 도전성 수지막으로 구성될 경우, 도전성 수지막으로서는 열경화성 수지 및 금속 필러를 혼합한 것을 사용할 수 있다.

베이스층(29)을 구성하는 금속으로는 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다.

베이스층(29)이 소결 금속막 또는 도전성 수지막으로 구성될 경우, 베이스층(29)의 두께는 가장 두꺼운 부분에서 10∼50㎛인 것이 바람직하다.

상층(30)은 도금막으로 구성된다. 도금막을 구성하는 금속으로는 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au, Sn, Pb, Pd, Bi, Zn 등을 사용할 수 있다. 상층(30)이 되는 도금막은 복수층으로 구성되어도 된다. 도시한 상층(30)은 제1 도금층(31)과 그 위에 형성되는 제2 도금층(32)으로 구성된다. 이 경우, 바람직하게는 제1 도금층(31)은 Ni 도금막으로 구성되고, 제2 도금층(32)은 Sn 도금막으로 구성된다.

상층(30)이 되는 도금막의 두께는 1층당 1∼10㎛인 것이 바람직하다.

(4)-2. 제2 외부전극

제2 외부전극(7)은 제1 외부전극(6)과는 다른 전위로 접속되는 것으로, 세라믹 소체(2)의 제1 및 제2 측면(11, 12)상에 각각 배치되어 있다. 이 실시형태에서는 제2 외부전극(7)은 띠형상이며, 제1 및 제2 주면(9, 10)에까지 돌아들어가 있다. 단, 제2 외부전극(7)은 제1 및 제2 주면(9, 10)에 반드시 돌아들어가 있을 필요는 없고, 제1 및 제2 측면(11, 12)상에만 배치될 수 있다.

제2 외부전극(7)은 제2 내부전극(4) 및 더미 스루 도체(5)와 전기적으로 접속되도록 해서, 제2 인출부(22)의 노출단(23) 및 더미 스루 도체(5)의 노출단(27)을 직접 덮는다. 제2 외부전극(7)은 도 3 내지 도 6에 나타내는 바와 같이, 제2 내부전극(4)의 제2 인출부(22)의 노출단(23)과 접촉하는 베이스층(33) 및 그 위에 필요에 따라 형성되는 상층(34)을 포함한다.

베이스층(33)은 도금막으로 구성된다. 도금막을 구성하는 금속으로는 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au, Sn, Pb, Pd, Bi, Zn 등을 사용할 수 있다. 도금막의 두께는 가장 두꺼운 부분에서 1∼15㎛인 것이 바람직하다. 도금막은 유리 성분을 포함하지 않는 것이 바람직하다. 또한 도금막의 단위체적당 금속비율은 99체적% 이상인 것이 바람직하다.

제2 외부전극(7)에 있어서 상층(34)이 형성될 경우, 바람직하게는 상술한 베이스층(33)이 Ni 도금막으로 구성되고, 상층(34)이 Sn 도금막으로 구성된다.

(5)제조방법

적층 세라믹 콘덴서(1)는 예를 들면 다음과 같이 제조된다.

(5)-1.

세라믹층(15)이 될 세라믹 그린시트, 내부전극용 도전성 페이스트, 및 외부전극용 도전성 페이스트를 준비한다. 내부전극용 도전성 페이스트는 더미 스루 도체용 도전성 페이스트를 겸한다. 세라믹 그린시트 그리고 내부전극용 및 외부전극용 각 도전성 페이스트에는 바인더 및 용제가 포함되는데, 공지의 유기 바인더나 유기 용제를 사용할 수 있다.

(5)-2.

세라믹 그린시트상에, 예를 들면 스크린 인쇄 등에 의해 소정 패턴으로 도전성 페이스트를 인쇄하여, 내부전극 패턴 및 더미 스루 도체 패턴을 형성한다.

(5)-3.

내부전극 패턴이 인쇄되지 않은 외층용 세라믹 그린시트, 더미 스루 도체 패턴이 인쇄된 세라믹 그린시트, 내부전극 패턴이 인쇄된 세라믹 그린시트를, 각각 소정 매수 및 소정 순서로 적층하여 마더 적층체를 제작한다.

(5)-4.

마더 적층체를 정수압 프레스 등의 수단에 의해 적층방향으로 프레스한다.

(5)-5.

마더 적층체를 소정 사이즈로 컷팅하여, 소성 전의 세라믹 소체를 잘라낸다.

(5)-6.

소성 전인 세라믹 소체를 소성한다. 이로 인해, 도시한 세라믹 소체(2)가 얻어진다. 소성 온도는 세라믹이나 내부전극의 재료에 따라 다르지만 900∼1300℃인 것이 바람직하다.

이 후, 필요에 따라서 배럴 연마를 실시한다. 이로 인해, 세라믹 소체의 코너부나 모서리부가 둥그스름해진다.

(5)-7.

소성 후의 세라믹 소체(2)의 양 단면(13, 14)에 도전성 페이스트를 도포하고, 베이킹함으로써, 제1 외부전극(6)의 베이스층(29)을 형성한다. 베이킹 온도는 700∼900℃인 것이 바람직하다.

(5)-8.

제1 외부전극(6)의 베이스층(29)상에, 상층(30)에 있어서의 제1 도금층(31)을 형성하는 동시에, 제2 외부전극(7)의 베이스층(33)을 형성하기 위해 도금 처리를 한다. 도금 처리에서는 회전 배럴법에 의한 전해 도금을 적용하는 것이 바람직하다. 도금 처리에는 스틸 볼, 스틸 숏, 솔더 볼 등의 도전성 미디어가 사용된다.

더미 스루 도체(5)는 각각 2개의 노출단(27)을 가지고 있기 때문에, 도금 공정에 있어서, 도전성 미디어가 노출단(27) 중 어느 1개에 접촉하면, 나머지 노출단(27)에 통전된다. 즉, 미디어와 접촉할 확률이 높아져 통전 효율이 높아진다. 이로 인해, 제2 외부전극(7)의 베이스층(33)의 형성을 위한 도금 시간이 단축된다.

도금 처리 후, 600∼900℃의 온도로 열처리를 실시하는 것이 바람직하다. 이로 인해 세라믹 소체에 대한 도금막의 고착력이 향상된다.

(5)-9.

필요에 따라, 제1 외부전극(6)의 상층(30)에 있어서의 제2 도금층(32)을 형성하는 동시에, 제2 외부전극(7)의 상층(34)을 형성하기 위해 도금 처리를 한다.

이상과 같이 해서, 적층 세라믹 콘덴서(1)가 완성된다.

[제2 실시형태]

본 발명의 제2 실시형태가 도 7 내지 도 9에 도시되어 있다. 도 7 내지 도 9에 있어서, 도 1 내지 도 6에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.

제2 실시형태에 의한 적층 세라믹 콘덴서(1a)에서는 제2 외부전극(7a)이, 하지층(33) 및 상층(34)을 포함해서, 세라믹 소체(2)의 제1 및 제2 측면(11, 12) 그리고 제1 및 제2 주면(9, 10)을 주회하도록 배치되어 있는 것을 특징으로 하고 있다.

제2 외부전극(7a)의 베이스층(33)을 형성하기 위한 도금 공정에서 생기는 도금 성장 과정에서, 도금막이 세라믹 소체(2)를 주회하도록 이어짐으로써, 도금의 석출 포인트가 될 수 있는 전극 면적이 커지므로, 그 시점부터 통전 효율이 향상되어 단위시간으로 생성할 수 있는 막두께가 두꺼워진다. 즉, 이 실시형태에 의하면, 제2 외부전극(7a)의 베이스층(33)에 있어서, 소정의 막두께를 형성하는 시간이 짧아져 비용이 삭감된다.

상술한 제1 실시형태에서는 세라믹 소체(2)의 주면(9, 10)에 제2 외부전극(7)의 선단 부분이 존재한다. 당해 적층 세라믹 콘덴서(1)를 실장하는 기판의 휨 등에 의해, 제2 외부전극(7)의 선단 부분에 응력이 가해지면, 여기를 기점으로 베이스층(33)이 벗겨질 가능성이 높다. 그러나 이 실시형태에서는 제2 외부전극(7a)이 엔드리스(endless)이어서 선단 부분이 없어지기 때문에, 벗겨짐 문제가 일어나기 어려워진다.

또한 제1 실시형태에서는 주면(9, 10)상에 위치하는 제2 외부전극(7)의 베이스층(33)의 선단 부분이, 상층(34)을 도금에 의해 형성할 때에 사용되는 도금액의 침입 입구가 되어 신뢰성이 저하될 가능성이 있다. 그러나 이 실시형태에서는 제2 외부전극(7a)의 베이스층(33)에는 선단 부분이 존재하지 않기 때문에, 신뢰성 저하 문제도 일어나기 어려워진다.

또한 제2 외부전극(7a)은 세라믹 소체(2)를 주회하는 도금막으로 구성되므로, 이 제2 외부전극(7a)을, 세라믹 소체(2)의 외표면을 따르는 평활한 것으로 할 수 있다. 이 때문에, 적층 세라믹 콘덴서(1a)는 그 실장시에 구르기 어려워, 자세를 안정되게 할 수 있다.

이 실시형태에서 더미 스루 도체(5)의 적어도 일부는 도 9에 제1 주면(9)측이 잘 도시되어 있듯이, 제1 및 제2 주면(9, 10)상에, 동시에 제1 측면(11)에서 제2 측면(12)에 걸쳐 노출되는 것이 바람직하다. 이로 인해, 주면(9, 10)상에도 도금의 석출 포인트가 추가되기 때문에, 제2 외부전극(7a)의 베이스층(33)이 되는, 주회하는 도금막의 형성이 촉진된다.

한편 더미 스루 도체(5)는 주면(9, 10)상에, 그 전면이 노출되어 있을 필요는 없고, 불연속 형상으로(예를 들면 반점 형상으로) 분포되어 노출되어 있어도 된다. 단, 더미 스루 도체(5)의 주면(9, 10)에서의 노출 부분은 제1 측면(11)에서 제2 측면(12)에 걸쳐 똑같이 분포되어 있는 것이 바람직하고, 또한 제1 측면(11)에서 제2 측면(12)에 걸쳐 도중에 끊김 없이 노출되어 있는 것이 바람직하다. 이와 같이, 제1 측면(11)에서 제2 측면(12)에 걸쳐 조금이라도 더미 스루 도체(5)가 연속적으로 노출되어 있는 부분이 있을 경우, 통전 면적이 주면(9, 10)에 있어서의 제1 측면(11)측에서 제2 측면(12)측까지 미치게 되기 때문에 가장 통전 효율이 높아진다.

제1 및 제2 주면(9, 10)에 더미 스루 도체(5)를 노출시키기 위해서는, 예를 들면 소성 후의 배럴 연마 공정에서, 제1 및 제2 주면(9, 10) 가까이에 위치하는 세라믹층(15)을 깎아내면 된다. 한편 더미 스루 도체(5)를 노출시키기 위해 샌드 블라스트를 이용해도 된다.

[제3 실시형태]

본 발명의 제3 실시형태가 도 10 내지 도 14에 도시되어 있다. 도 10 내지 도 14에 있어서, 도 1 내지 도 6에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.

제3 실시형태에 의한 적층 세라믹 콘덴서(1b)에서는 제1 외부전극(6b)에 있어서, 제1 내부전극(3)의 제1 인출부(18)의 노출단(19)과 접촉하는 베이스층(29b)이 도금막으로 구성되는 것을 특징으로 하고 있다.

상기 베이스층(29b)이 되는 도금막의 형성 조건은 제2 외부전극(7)의 베이스층(33)을 구성하는 도금막의 경우와 동일하게 하는 것이 바람직하다. 이로 인해, 제1 외부전극(6b)의 하지층(29b)과, 제2 외부전극(7)의 베이스층(33)을, 동시 도금에 의해 형성할 수 있다.

제1 외부전극(6b)에 있어서, 베이스층(29b)이 도금막으로 구성되므로, 그 위에 형성되는 상층(30b)은 단층의 도금막으로 될 수 있다. 이 경우, 베이스층(29b)이 Ni 도금막으로 구성되고, 상층(30b)이 Sn 도금막으로 구성되는 것이 바람직하다.

이 실시형태에서는 도 12 내지 도 14로부터 알 수 있듯이, 제1 외부전극(6b)은 띠형상이고, 제1 및 제2 측면(11, 12)에는 돌아들어가지 않는다. 한편 도 10에서 제1 외부전극(6b)은 제1 및 제2 주면(9, 10)에 돌아들어가 있도록 도시되어 있지만, 제1 및 제2 주면(9, 10)에도 돌아들어가 있을 필요는 없으며, 제1 및 제2 단면(13, 14)상에만 배치될 수 있다.

이 실시형태에서는 제1 외부전극(6b)의 베이스층(29b) 및 제2 외부전극(7)의 베이스층(33)을 구성하는 도금막의 성장을 용이하게 하기 위해, 도 10 및 도 13에 나타내는 바와 같이, 제2 내부전극(4)과 동일 면상에 제1 더미 전극(41)이 배치되고, 도 11 및 도 12에 나타내는 바와 같이 제1 내부전극(3)과 동일 면상에 제2 더미 전극(42)이 배치되며, 도 10 및 도 14에 나타내는 바와 같이, 더미 스루 도체(5)와 동일 면상에 제3 더미 전극(43)이 배치되어 있다. 제1 더미 전극(41) 및 제3 더미 전극(43)은 제1 외부전극(6b)에 접속된다. 제2 더미 전극(42)은 제2 외부전극(7)에 접속된다.

이들 제1 내지 제3 더미 전극(41∼43)은 제1 및 제2 외부전극(6b, 7)의 베이스층(29b, 33)의 각각을 구성하는 도금막의 석출 포인트로서 기능하여 통전 효율을 향상시킨다. 또한 세라믹 소체(2)의 강도 향상에도 기여한다.

제1 내지 제3 더미 전극(41∼43)은 내부전극(3, 4) 및 더미 스루 도체(5)와 같은 금속으로 구성되는 것이 바람직하다.

[제4 실시형태]

본 발명의 제4 실시형태가 도 15 및 도 16에 도시되어 있다. 도 15 및 도 16에 있어서, 도 1 내지 도 6에 나타내는 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.

제4 실시형태에 의한 적층 세라믹 콘덴서(1c)에서는 세라믹층(15)의 적층방향을 따라 위아래로 유효 영역(25)이 분할되어 있고, 그 사이에 위치하는 중간층이 비유효 영역(26)이 되고, 이 비유효 영역(26)에 더미 스루 도체(5)가 배치되어 있다.

이 실시형태에 의하면, 비유효 영역(26)이 되는 중간층은 세라믹층(15)을 구성하는 세라믹과 내부전극(3, 4)을 구성하는 금속과의 수축률 차이에 기인하는 내부 응력을 감소시키도록 기능시킬 수 있다.

[기타 실시형태]

본 발명은 이상에서 설명한 적층 세라믹 콘덴서에 한하지 않고, 다른 적층 세라믹 전자부품에도 적용할 수 있다. 예를 들면 세라믹 소체를 압전체 세라믹으로 구성했을 경우에는, 압전부품으로서 기능하는 적층 세라믹 전자부품으로 할 수 있고, 세라믹 소체를 스피넬형상 세라믹 등의 반도체 세라믹으로 구성했을 경우에는 서미스터로서 기능하는 적층 세라믹 전자부품으로 할 수 있다.

1, 1a, 1b, 1c 적층 세라믹 콘덴서
2 세라믹 소체
3 제1 내부전극
4 제2 내부전극
5 더미 스루 도체
6, 6b 제1 외부전극
7, 7a 제2 외부전극
9, 10 주면
11, 12 측면
13, 14 단면
15 세라믹층
17, 21 대향부
18, 22 인출부
19, 23, 27 노출단
25 유효 영역
26 비유효 영역
29, 29b 제1 외부전극의 베이스층
30, 30b 제1 외부전극의 상층
33 제2 외부전극의 베이스층
34 제2 외부전극의 상층

Claims

복수의 세라믹층이 적층되어 이루어지는 것으로, 외표면으로서, 서로 대향하는 제1 및 제2 주면(主面), 서로 대향하는 제1 및 제2 측면, 서로 대향하는 제1 및 제2 단면을 가지는 세라믹 소체와,
상기 세라믹 소체의 내부에 배치되며, 제1 대향부 및 상기 제1 대향부에서 상기 세라믹 소체의 상기 외표면에 인출된 제1 인출부를 가지는 제1 내부전극과,
상기 세라믹 소체의 내부에 배치되며, 상기 세라믹층을 개재하여 상기 제1 대향부와 대향하는 제2 대향부 및 상기 제2 대향부에서 상기 세라믹 소체의 상기 외표면에 인출된 적어도 2개의 제2 인출부를 가지는 제2 내부전극과,
상기 세라믹 소체의 상기 외표면상에 배치되며, 상기 제1 인출부의 노출단을 덮는 제1 외부전극과,
상기 세라믹 소체의 상기 외표면상에 배치되며, 상기 제2 인출부의 노출단을 직접 덮는 도금막을 가지며, 상기 제1 외부전극과는 다른 전위로 접속되는 제2 외부전극을 포함하고,
상기 제1 외부전극은, 소결 금속막 또는 도전성 수지막으로 이루어지는 베이스층과 상기 베이스층 위에 형성되는 제1 도금층과 상기 제1 도금층 위에 형성되는 제2 도금층으로 이루어지고, 상기 제1 도금층과 상기 제2 인출부의 노출단을 직접 덮는 도금막은 같은 금속을 포함하며,
상기 세라믹층의 적층방향을 따라, 상기 제1 내부전극 및 상기 제2 내부전극이 모두 존재하지 않는 영역을 비유효 영역이라고 정의했을 때,
상기 비유효 영역에 있어서, 상기 세라믹 소체의 상기 외표면의 적어도 2군데에 인출되도록 하면서, 상기 제2 외부전극에 전기적으로 접속되도록 해서, 더미 스루 도체가 형성되어 있고,
상기 더미 스루 도체는 1개의 상기 세라믹층에 대하여 1개 형성되어 있으며, 상기 더미 스루 도체의 적어도 중앙부는 제2 내부전극과 대향하고 있는 것을 특징으로 하는 적층 세라믹 전자부품.
제1항에 있어서,
상기 제2 내부전극은 상기 제1 측면에서 상기 제2 측면에 이르도록 해서 배치되고,
상기 제2 외부전극은 상기 제1 및 제2 측면상에 각각 배치되며,
상기 더미 스루 도체는 상기 제1 측면에서 상기 제2 측면에 이르도록 해서 배치되는 것을 특징으로 하는 적층 세라믹 전자부품.
제2항에 있어서,
상기 제2 외부전극은 상기 제1 및 제2 측면상에 각각 적어도 1개씩 배치되는 것을 특징으로 하는 적층 세라믹 전자부품.
제2항에 있어서,
상기 제2 외부전극의 상기 도금막은 상기 제1 및 제2 측면과 상기 제1 및 제2 주면을 주회(周回)하도록 배치되는 것을 특징으로 하는 적층 세라믹 전자부품.
제3항 또는 제4항에 있어서,
상기 더미 스루 도체의 적어도 일부가, 상기 제1 및 제2 주면의 각각상에 노출되는 것을 특징으로 하는 적층 세라믹 전자부품.
제4항에 있어서,
상기 더미 스루 도체의 적어도 일부가, 상기 제1 및 제2 주면의 각각상에, 또한 상기 제1 측면에서 상기 제2 측면에 걸쳐서 노출되는 것을 특징으로 하는 적층 세라믹 전자부품.
제2항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 내부전극은 상기 제1 단면에서 상기 제2 단면에 이르도록 배치되고,
상기 제1 외부전극은 상기 제1 및 제2 단면상에 각각 적어도 1개씩 배치되는 것을 특징으로 하는 적층 세라믹 전자부품.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 더미 스루 도체는 직사각형상으로 형성되는 것을 특징으로 하는 적층 세라믹 전자부품.