JP2001155954A - 三次元搭載用貫通型積層セラミックコンデンサ - Google Patents
三次元搭載用貫通型積層セラミックコンデンサInfo
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Abstract
(57)【要約】 （修正有）
【課題】 動作周波数が高速化する電子機器搭載用に好
適で、三次元の多層プリント基板等に表面実装するのに
好適な三次元搭載用貫通型積層セラミックコンデンサを
構成する。 【解決手段】 積層チップ素体を形成するセラミック層
２…の短辺２ａ，２ｂ側を高さ方向Ｈとし、且つ、第１
の内部電極１１…とセラミック層２…の各長辺２ｃ，２
ｄに露出する部分で電気的に導通する外部電極３を積層
チップ素体の上下の相対面に設けると共に、第２の内部
電極１２…と各引出し部１ｂ，１ｃで電気的に導通する
外部電極４を積層チップ素体の側端面全周に亘って設
け、外部電極３，４を回路基板の異なる回路パターンと
各々直に対面させて電気的に接合する三次元搭載用の貫
通型として構成した。
適で、三次元の多層プリント基板等に表面実装するのに
好適な三次元搭載用貫通型積層セラミックコンデンサを
構成する。 【解決手段】 積層チップ素体を形成するセラミック層
２…の短辺２ａ，２ｂ側を高さ方向Ｈとし、且つ、第１
の内部電極１１…とセラミック層２…の各長辺２ｃ，２
ｄに露出する部分で電気的に導通する外部電極３を積層
チップ素体の上下の相対面に設けると共に、第２の内部
電極１２…と各引出し部１ｂ，１ｃで電気的に導通する
外部電極４を積層チップ素体の側端面全周に亘って設
け、外部電極３，４を回路基板の異なる回路パターンと
各々直に対面させて電気的に接合する三次元搭載用の貫
通型として構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板等に表面実装するのに適する三次元搭載用の貫通型積
層セラミックコンデンサに関するものである。
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板等に表面実装するのに適する三次元搭載用の貫通型積
層セラミックコンデンサに関するものである。
【０００２】
【従来の技術】一般に、パソコン等の電子機器において
は動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる積層セラミックコンデンサが要請されてい
る。
は動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる積層セラミックコンデンサが要請されてい
る。
【０００３】従来、貫通型の積層セラミックコンデンサ
においては、図５で示すように内部電極１０…、１０
ａ，１０ｂ…としてセラミック層１１…を隔て交差する
方向に位置する二つの異なる電極パターンのものを交互
に複数積層形成した積層チップ素体を部品本体に構成す
るものが知られている（特公昭６２−３５２５７号）。
においては、図５で示すように内部電極１０…、１０
ａ，１０ｂ…としてセラミック層１１…を隔て交差する
方向に位置する二つの異なる電極パターンのものを交互
に複数積層形成した積層チップ素体を部品本体に構成す
るものが知られている（特公昭６２−３５２５７号）。
【０００４】その内部電極のうち、一つはセラミック層
１１…の中間辺で両辺の間に亘る一本の内部電極１０…
とし、他の一つは一本の内部電極１０…と直交する方向
でセラミック層１１…の他の辺間に亘る少なくとも二本
の平行した内部電極１０ａ，１０ｂ…として形成されて
いる。
１１…の中間辺で両辺の間に亘る一本の内部電極１０…
とし、他の一つは一本の内部電極１０…と直交する方向
でセラミック層１１…の他の辺間に亘る少なくとも二本
の平行した内部電極１０ａ，１０ｂ…として形成されて
いる。
【０００５】その積層チップ素体によっては、図６で示
すように各内部電極１０、１０ａ，１０ｂ…とセラミッ
ク層１１…の積層面に露出する部分で電気的に導通する
外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…（片側のみ
図示）を積層チップ素体の側端面に設けることにより貫
通型の積層セラミックコンデンサとして構成されてい
る。
すように各内部電極１０、１０ａ，１０ｂ…とセラミッ
ク層１１…の積層面に露出する部分で電気的に導通する
外部電極１２ａ，１２ｂ、１３ａ，１３ｂ…（片側のみ
図示）を積層チップ素体の側端面に設けることにより貫
通型の積層セラミックコンデンサとして構成されてい
る。
【０００６】その積層セラミックコンデンサは、各外部
電極１２ａ，１２ｂ、１３ａ，１３ｂ…を回路基板１４
の板面より直立方向に位置させて部品全体を回路基板１
５の板面上に載置し、外部電極１２ａ，１２ｂ、１３
ａ，１３ｂ…の側面と回路パターン１５ａ，１５ｂ、１
６ａ，１６ｂ…のランド部とを半田盛り１７…で接合固
定することにより表面実装されている。
電極１２ａ，１２ｂ、１３ａ，１３ｂ…を回路基板１４
の板面より直立方向に位置させて部品全体を回路基板１
５の板面上に載置し、外部電極１２ａ，１２ｂ、１３
ａ，１３ｂ…の側面と回路パターン１５ａ，１５ｂ、１
６ａ，１６ｂ…のランド部とを半田盛り１７…で接合固
定することにより表面実装されている。
【０００７】その積層セラミックコンデンサを長方形の
セラミック層で構成すると、内部電極の相対するいずれ
かがセラミック層の短辺間に亘って細長く延び、この外
部電極の相対する距離が長くなることによりインダクタ
ンス成分が大きくなる。これと共に、外部電極の間隔が
長いため、回路基板に形成する回路パターンが長くな
り、ランド部の引回しが長くなってインダクタンス成分
に影響を与える。
セラミック層で構成すると、内部電極の相対するいずれ
かがセラミック層の短辺間に亘って細長く延び、この外
部電極の相対する距離が長くなることによりインダクタ
ンス成分が大きくなる。これと共に、外部電極の間隔が
長いため、回路基板に形成する回路パターンが長くな
り、ランド部の引回しが長くなってインダクタンス成分
に影響を与える。
【０００８】特に、三次元の多層プリント基板等に表面
実装すると、上部位置のランド部と下部位置のランド部
とで構成される回路パターンが長くなり、ランド部の引
回しが長くなってインダクタンス成分に影響を与えるこ
ととなり、ノイズの発生を避けられない。また、ＥＳＬ
を低くし、例えば、半導体等の端子近傍に表面実装搭載
すると、三次元のプリント基板等に実装時におけるラン
ド部の引回しによるインダクタンス成分の影響を無視で
きない。
実装すると、上部位置のランド部と下部位置のランド部
とで構成される回路パターンが長くなり、ランド部の引
回しが長くなってインダクタンス成分に影響を与えるこ
ととなり、ノイズの発生を避けられない。また、ＥＳＬ
を低くし、例えば、半導体等の端子近傍に表面実装搭載
すると、三次元のプリント基板等に実装時におけるラン
ド部の引回しによるインダクタンス成分の影響を無視で
きない。
【０００９】それ以外に、部品全体の高さ方向が各層の
積層方向に相当するため、各層の積層数如何によって部
品全体の高さ方向を低く抑えられないところから、三次
元搭載用の貫通型積層セラミックコンデンサとして適さ
ない。
積層方向に相当するため、各層の積層数如何によって部
品全体の高さ方向を低く抑えられないところから、三次
元搭載用の貫通型積層セラミックコンデンサとして適さ
ない。
【００１０】
【発明が解決しようとする課題】本発明は、外部電極の
間隔を狭くすることにより低ＥＳＬで、且つ、低ＥＳＲ
なコンデンサとしてパソコン等の動作周波数が高速化す
る電子機器搭載用に好適で、電子機器の小型化から部品
全体の高さ方向を低く抑えて三次元の多層プリント基板
等に表面実装するのに好適な三次元搭載用貫通型積層セ
ラミックコンデンサを提供することを目的とする。
間隔を狭くすることにより低ＥＳＬで、且つ、低ＥＳＲ
なコンデンサとしてパソコン等の動作周波数が高速化す
る電子機器搭載用に好適で、電子機器の小型化から部品
全体の高さ方向を低く抑えて三次元の多層プリント基板
等に表面実装するのに好適な三次元搭載用貫通型積層セ
ラミックコンデンサを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る三次元搭載
用貫通型積層セラミックコンデンサにおいては、セラミ
ック層を介し、セラミック層の各短辺寄りを除く中間部
で両長辺に亘る第１の内部電極と、セラミック層の面内
に位置する主要部から各短辺に延びる二つの引出し部を
有する第２の内部電極とを交互に積層させて積層チップ
素体を形成し、その積層チップ素体を形成するセラミッ
ク層の短辺側を高さ方向とし、且つ、第１の内部電極と
セラミック層の各長辺に露出する部分で電気的に導通す
る外部電極を積層チップ素体の上下の相対面に設けると
共に、第２の内部電極と各引出し部で電気的に導通する
外部電極を積層チップ素体の側端面全周に亘って設け、
その各外部電極を回路基板の異なる回路パターンと各々
直に対面させて電気的に接合する三次元搭載用の貫通型
として構成されている。
用貫通型積層セラミックコンデンサにおいては、セラミ
ック層を介し、セラミック層の各短辺寄りを除く中間部
で両長辺に亘る第１の内部電極と、セラミック層の面内
に位置する主要部から各短辺に延びる二つの引出し部を
有する第２の内部電極とを交互に積層させて積層チップ
素体を形成し、その積層チップ素体を形成するセラミッ
ク層の短辺側を高さ方向とし、且つ、第１の内部電極と
セラミック層の各長辺に露出する部分で電気的に導通す
る外部電極を積層チップ素体の上下の相対面に設けると
共に、第２の内部電極と各引出し部で電気的に導通する
外部電極を積層チップ素体の側端面全周に亘って設け、
その各外部電極を回路基板の異なる回路パターンと各々
直に対面させて電気的に接合する三次元搭載用の貫通型
として構成されている。
【００１２】
【発明の実施の形態】以下、図１〜図４を参照して説明
すると、図示実施に形態に係る三次元搭載用の貫通型積
層セラミックコンデンサは、図１で示すように所定パタ
ーンの内部電極１１，１２…と長方形のセラミック層２
…とを交互に複数積層させて積層チップ素体を形成し、
その積層チップ素体の内部電極１１，１２…と電気的に
導通する外部電極３、４を積層チップ素体の所定面に設
けることにより構成されている。
すると、図示実施に形態に係る三次元搭載用の貫通型積
層セラミックコンデンサは、図１で示すように所定パタ
ーンの内部電極１１，１２…と長方形のセラミック層２
…とを交互に複数積層させて積層チップ素体を形成し、
その積層チップ素体の内部電極１１，１２…と電気的に
導通する外部電極３、４を積層チップ素体の所定面に設
けることにより構成されている。
【００１３】内部電極１１，１２…は、Ｎｉ等の導電性
ペーストをセラミックグリーンシートのシート面に塗
布，焼付処理することによりＮｉ若しくはＮｉ合金層等
で形成し、また、卑金属のＣｕ，貴金属のＰｄ若しくは
Ｐｄ−Ａｇ合金層等でも形成できる。セラミック層２…
は、チタン酸バリウム系，チタン系，ジルコン酸系等の
セラミック材料を主成分とするセラミックペーストをベ
ースフィルムのフィルム面上に塗布してから焼成，燒結
処理することにより形成する。
ペーストをセラミックグリーンシートのシート面に塗
布，焼付処理することによりＮｉ若しくはＮｉ合金層等
で形成し、また、卑金属のＣｕ，貴金属のＰｄ若しくは
Ｐｄ−Ａｇ合金層等でも形成できる。セラミック層２…
は、チタン酸バリウム系，チタン系，ジルコン酸系等の
セラミック材料を主成分とするセラミックペーストをベ
ースフィルムのフィルム面上に塗布してから焼成，燒結
処理することにより形成する。
【００１４】その内部電極１１，１２…は、図２で示す
ように第１の内部電極１１…としてセラミック層２…の
各短辺２ａ，２ｂ寄りを除く中間部で両長辺２ｃ，２ｄ
に亘る電極パターンのものと、第２の内部電極１２…と
してセラミック層の面内に位置する主要部１ａから各短
辺２ａ，２ｂに延びる二つの引出し部１ｂ，１ｃを有す
る電極パターンのものとから形成されている。なお、第
２の内部電極１２…の引出し部１ｂ，１ｃは主要部１ａ
と同じ幅に形成してもよい。
ように第１の内部電極１１…としてセラミック層２…の
各短辺２ａ，２ｂ寄りを除く中間部で両長辺２ｃ，２ｄ
に亘る電極パターンのものと、第２の内部電極１２…と
してセラミック層の面内に位置する主要部１ａから各短
辺２ａ，２ｂに延びる二つの引出し部１ｂ，１ｃを有す
る電極パターンのものとから形成されている。なお、第
２の内部電極１２…の引出し部１ｂ，１ｃは主要部１ａ
と同じ幅に形成してもよい。
【００１５】その内部電極１１，１２…と長方形のセラ
ミック層２…とを交互に複数積層させて積層チップ素体
を形成し、更には内部電極を設けないセラミック層２を
最外層の保護層として積層することにより積層チップ素
体を構成できる。
ミック層２…とを交互に複数積層させて積層チップ素体
を形成し、更には内部電極を設けないセラミック層２を
最外層の保護層として積層することにより積層チップ素
体を構成できる。
【００１６】その積層チップ素体を部品本体とし、セラ
ミック層２…の短辺２ａ，２ｂに相当する側を部品全体
の高さ方向Ｈ、セラミック層２…の短辺２ａ，２ｂで形
成する積層面を側端面、セラミック層２…の長辺２ｃ，
２ｄで形成する積層面を上下面とし、第１の内部電極１
１…とセラミック層２の長辺２ｃ，２ｄに沿って露出す
る部分で電気的に導通する各外部電極３（作図上、下側
は隠れている。）を積層チップ素体の上下面に設けると
共に、第２の内部電極１２…と主要部１ａからセラミッ
ク層２の各短辺２ａ，２ｂに延びる二つの引出し部１
ｂ，１ｃで電気的に導通する外部電極４（作図上、背面
側は隠れている。）を積層チップ素体の側端面全周に亘
って設ける。
ミック層２…の短辺２ａ，２ｂに相当する側を部品全体
の高さ方向Ｈ、セラミック層２…の短辺２ａ，２ｂで形
成する積層面を側端面、セラミック層２…の長辺２ｃ，
２ｄで形成する積層面を上下面とし、第１の内部電極１
１…とセラミック層２の長辺２ｃ，２ｄに沿って露出す
る部分で電気的に導通する各外部電極３（作図上、下側
は隠れている。）を積層チップ素体の上下面に設けると
共に、第２の内部電極１２…と主要部１ａからセラミッ
ク層２の各短辺２ａ，２ｂに延びる二つの引出し部１
ｂ，１ｃで電気的に導通する外部電極４（作図上、背面
側は隠れている。）を積層チップ素体の側端面全周に亘
って設ける。
【００１７】その外部電極３、４はＣｕペーストを塗
布，乾燥することにより下地層とし、Ｎｉ及びＳｎのメ
ッキ層を下地層に被着することにより形成できる。この
外部電極３、４によっては、回路基板の異なる回路パタ
ーンと各々直に対面させて電気的に接合する三次元搭載
用の貫通型積層セラミックコンデンサとして構成されて
いる。
布，乾燥することにより下地層とし、Ｎｉ及びＳｎのメ
ッキ層を下地層に被着することにより形成できる。この
外部電極３、４によっては、回路基板の異なる回路パタ
ーンと各々直に対面させて電気的に接合する三次元搭載
用の貫通型積層セラミックコンデンサとして構成されて
いる。
【００１８】その外部電極３，４のうち、第１の内部電
極１１…と電気的に導通する外部電極３はセラミック層
２…の長辺２ｃ，２っで形成する積層チップ素体の積層
面全面に形成できる。また、多層基板のランド形状によ
り外部電極３の広さを設定するところから、外部電極３
はセラミック層２…の長辺２ｃ，２ｄで形成する積層チ
ップ素体の積層面における少なくとも５０％以上の面積
を保つことによっても形成できる。
極１１…と電気的に導通する外部電極３はセラミック層
２…の長辺２ｃ，２っで形成する積層チップ素体の積層
面全面に形成できる。また、多層基板のランド形状によ
り外部電極３の広さを設定するところから、外部電極３
はセラミック層２…の長辺２ｃ，２ｄで形成する積層チ
ップ素体の積層面における少なくとも５０％以上の面積
を保つことによっても形成できる。
【００１９】その具体例としては、部品全体の寸法を高
さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ
１．６±０．１ｍｍの大きさに構成できる。セラミック
層一層分としては厚み４μｍで、形状的には短辺０．５
±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成
できる。外部電極３と相対する外部電極との間隔は、セ
ラミック層の短辺に相当する長さに設定できる。
さ０．５±０．１ｍｍ、幅０．８±０．１ｍｍ、長さ
１．６±０．１ｍｍの大きさに構成できる。セラミック
層一層分としては厚み４μｍで、形状的には短辺０．５
±０．１ｍｍ、長辺０．８±０．１ｍｍの大きさに形成
できる。外部電極３と相対する外部電極との間隔は、セ
ラミック層の短辺に相当する長さに設定できる。
【００２０】このように構成する貫通型の積層セラミッ
クコンデンサＣは、図４で示すような半導体装置Ｄを備
える電源回路において相対する回路基板５，６の間に挟
み込むよう組付け搭載できる。その三次元搭載は、上下
の相対する外部電極３，３’を回路基板５，６の異なる
回路パターン７ａ，７ｂと各々直に対面させ、また、側
端面全周に亘る外部端子４を別の回路パターン８ａ，８
ｂと各々直に対面させて+極／―極（ＧＮＤ）として電
気的に接合することにより行える。この三次元搭載で
は、部品全体の高さ方向Ｈを低く抑えられしかも回路基
板５，６の相対間隔を狭く保てることにより、ランド部
の引回しが長くなることによるインダクタンス成分の影
響を少なくできる。
クコンデンサＣは、図４で示すような半導体装置Ｄを備
える電源回路において相対する回路基板５，６の間に挟
み込むよう組付け搭載できる。その三次元搭載は、上下
の相対する外部電極３，３’を回路基板５，６の異なる
回路パターン７ａ，７ｂと各々直に対面させ、また、側
端面全周に亘る外部端子４を別の回路パターン８ａ，８
ｂと各々直に対面させて+極／―極（ＧＮＤ）として電
気的に接合することにより行える。この三次元搭載で
は、部品全体の高さ方向Ｈを低く抑えられしかも回路基
板５，６の相対間隔を狭く保てることにより、ランド部
の引回しが長くなることによるインダクタンス成分の影
響を少なくできる。
【００２１】その回路パターンのインダクタンスを低減
させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜
７ｍΩと低い積層セラミックコンデンサＣを回路基板５
に埋め込むことによりランド部のインダクタンス成分を
無視できる。これにより、従来例に係る静電容量値が
０．２２μＦの積層セラミックコンデンサと、本発明に
係る積層セラミックコンデンサ（従来例と同じ静電容量
値）とのＥＳＬ及びＥＳＲを比較すると、従来に係る積
層セラミックコンデンサを１００％とすると、本発明に
係る積層セラミックコンデンサは２〜３％と低くでき
た。
させるに、ＥＳＬ値は１０〜２０ｐＨ、ＥＳＲ値は５〜
７ｍΩと低い積層セラミックコンデンサＣを回路基板５
に埋め込むことによりランド部のインダクタンス成分を
無視できる。これにより、従来例に係る静電容量値が
０．２２μＦの積層セラミックコンデンサと、本発明に
係る積層セラミックコンデンサ（従来例と同じ静電容量
値）とのＥＳＬ及びＥＳＲを比較すると、従来に係る積
層セラミックコンデンサを１００％とすると、本発明に
係る積層セラミックコンデンサは２〜３％と低くでき
た。
【００２２】それは、本発明に係る貫通型積層セラミッ
クコンデンサでは外部電極３、４の間隔が短く、部品全
体の高さ方向を低く抑えられ、また、外部電極３が幅広
で表面実装し易いため、多層基板に搭載しても、ランド
部の引回しによるトータルインダクタンスを少なくでき
て多層基板に形成するランドも簡素化できることによ
る。
クコンデンサでは外部電極３、４の間隔が短く、部品全
体の高さ方向を低く抑えられ、また、外部電極３が幅広
で表面実装し易いため、多層基板に搭載しても、ランド
部の引回しによるトータルインダクタンスを少なくでき
て多層基板に形成するランドも簡素化できることによ
る。
【００２３】
【発明の効果】以上の如く、本発明に係る三次元搭載用
貫通型積層セラミックコンデンサに依れば、セラミック
層を介し、セラミック層の各短辺寄りを除く中間部で両
長辺に亘る第１の内部電極と、セラミック層の面内に位
置する主要部から各短辺に延びる二つの引出し部を有す
る第２の内部電極とを交互に積層させて積層チップ素体
を形成し、その積層チップ素体を形成するセラミック層
の短辺側を高さ方向とし、且つ、第１の内部電極とセラ
ミック層の各長辺に露出する部分で電気的に導通する外
部電極を積層チップ素体の上下の相対面に設けると共
に、第２の内部電極と各引出し部で電気的に導通する外
部電極を積層チップ素体の側端面全周に亘って設け、外
部電極を回路基板の異なる回路パターンと各々直に対面
させて電気的に接合する三次元搭載用の貫通型として構
成することにより、外部電極の間隔を短くしかも部品全
体の高さ方向を低く抑えられるため、多層基板に搭載し
ても、ランド部の引回しによるトータルインダクタンス
を少なくできて多層基板に形成するランドも簡素化で
き、低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパ
ソコン等の動作周波数が高速化する電子機器搭載用に好
適で、電子機器の小型化から部品全体の高さ方向を低く
抑えて三次元の多層プリント基板等に表面実装するのに
好適なものとして構成することができる。
貫通型積層セラミックコンデンサに依れば、セラミック
層を介し、セラミック層の各短辺寄りを除く中間部で両
長辺に亘る第１の内部電極と、セラミック層の面内に位
置する主要部から各短辺に延びる二つの引出し部を有す
る第２の内部電極とを交互に積層させて積層チップ素体
を形成し、その積層チップ素体を形成するセラミック層
の短辺側を高さ方向とし、且つ、第１の内部電極とセラ
ミック層の各長辺に露出する部分で電気的に導通する外
部電極を積層チップ素体の上下の相対面に設けると共
に、第２の内部電極と各引出し部で電気的に導通する外
部電極を積層チップ素体の側端面全周に亘って設け、外
部電極を回路基板の異なる回路パターンと各々直に対面
させて電気的に接合する三次元搭載用の貫通型として構
成することにより、外部電極の間隔を短くしかも部品全
体の高さ方向を低く抑えられるため、多層基板に搭載し
ても、ランド部の引回しによるトータルインダクタンス
を少なくできて多層基板に形成するランドも簡素化で
き、低ＥＳＬで、且つ、低ＥＳＲなコンデンサとしてパ
ソコン等の動作周波数が高速化する電子機器搭載用に好
適で、電子機器の小型化から部品全体の高さ方向を低く
抑えて三次元の多層プリント基板等に表面実装するのに
好適なものとして構成することができる。
【図面の簡単な説明】
【図１】本発明に係る三次元搭載用貫通型積層セラミッ
クコンデンサを内部構造の透視状態で示す斜視図であ
る。
クコンデンサを内部構造の透視状態で示す斜視図であ
る。
【図２】本発明に係る三次元搭載用貫通型積層セラミッ
クコンデンサを構成する内部電極のパターン形状を示す
説明図である。
クコンデンサを構成する内部電極のパターン形状を示す
説明図である。
【図３】本発明に係る三次元搭載用貫通型積層セラミッ
クコンデンサの外部電極を含む外観を示す斜視図であ
る。
クコンデンサの外部電極を含む外観を示す斜視図であ
る。
【図４】本発明に係る三次元搭載用貫通型積層セラミッ
クコンデンサの多層基板における挟込み搭載構造を示す
説明図である。
クコンデンサの多層基板における挟込み搭載構造を示す
説明図である。
【図５】従来例に係る貫通型積層セラミックコンデンサ
を構成する内部電極のパターン形状を示す説明図であ
る。
を構成する内部電極のパターン形状を示す説明図であ
る。
【図６】従来例に係る三次元搭載用貫通型積層セラミッ
クコンデンサの実装構造を示す説明図である。
クコンデンサの実装構造を示す説明図である。
Ｃ 三次元搭載用貫通型積層セラミック
コンデンサ １１… 第１の内部電極 １２… 第２の内部電極 １ａ 第２の内部電極の主要部 １ｂ，１ｃ 第２の内部電極の引出し部 ２… セラミック層 ２ａ，２ｂ セラミック層の短辺 ２ｃ，２ｄ セラミック層の長辺 ３、４ 外部電極 ５、６ 回路基板 ７ａ，７ｂ、８ａ，８ｂ 回路パターン Ｈ 部品全体の高さ方向
コンデンサ １１… 第１の内部電極 １２… 第２の内部電極 １ａ 第２の内部電極の主要部 １ｂ，１ｃ 第２の内部電極の引出し部 ２… セラミック層 ２ａ，２ｂ セラミック層の短辺 ２ｃ，２ｄ セラミック層の長辺 ３、４ 外部電極 ５、６ 回路基板 ７ａ，７ｂ、８ａ，８ｂ 回路パターン Ｈ 部品全体の高さ方向
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E001 AB03 AC02 AC04 AC09 AC10 AE02 AE03 AF00 AF06 AG00 AH01 AH05 AH07 AJ01 AJ02 AJ03 5E082 AA01 AB03 AB06 BB02 BC14 BC39 EE04 EE16 EE23 EE26 EE35 FG06 FG26 GG10 GG11 GG26 GG28 HH43 JJ03 JJ05 JJ12 JJ21 JJ23
Claims (1)
- 【請求項１】 所定パターンの内部電極と長方形のセラ
ミック層とを交互に複数積層させて積層チップ素体を形
成し、その積層チップ素体の内部電極と電気的に導通す
る外部電極を積層チップ素体の所定面に設ける三次元搭
載用の貫通型積層セラミックコンデンサにおいて、 セラミック層を介し、セラミック層の各短辺寄りを除く
中間部で両長辺に亘る第１の内部電極と、セラミック層
の面内に位置する主要部から各短辺に延びる二つの引出
し部を有する第２の内部電極とを交互に積層させて積層
チップ素体を形成し、その積層チップ素体を形成するセ
ラミック層の短辺側を高さ方向とし、且つ、第１の内部
電極とセラミック層の各長辺に露出する部分で電気的に
導通する外部電極を積層チップ素体の上下の相対面に設
けると共に、第２の内部電極と各引出し部で電気的に導
通する外部電極を積層チップ素体の側端面全周に亘って
設け、その各外部電極を回路基板の異なる回路パターン
と各々直に対面させて電気的に接合する三次元搭載用の
貫通型として構成したことを特徴とする三次元搭載用貫
通型積層セラミックコンデンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33757999A JP4906990B2 (ja) | 1999-11-29 | 1999-11-29 | 三次元搭載用貫通型積層セラミックコンデンサ |
| US09/611,310 US6292351B1 (en) | 1999-11-17 | 2000-07-06 | Multilayer ceramic capacitor for three-dimensional mounting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33757999A JP4906990B2 (ja) | 1999-11-29 | 1999-11-29 | 三次元搭載用貫通型積層セラミックコンデンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001155954A true JP2001155954A (ja) | 2001-06-08 |
| JP4906990B2 JP4906990B2 (ja) | 2012-03-28 |
Family
ID=18309989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33757999A Expired - Lifetime JP4906990B2 (ja) | 1999-11-17 | 1999-11-29 | 三次元搭載用貫通型積層セラミックコンデンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4906990B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068490B2 (en) * | 2004-04-16 | 2006-06-27 | Kemet Electronics Corporation | Thermal dissipating capacitor and electrical component comprising same |
| JP2007324251A (ja) * | 2006-05-31 | 2007-12-13 | Murata Mfg Co Ltd | 積層コンデンサ |
| WO2008044482A1 (fr) * | 2006-10-06 | 2008-04-17 | Sanyo Electric Co., Ltd. | Élément électrique |
| KR101540400B1 (ko) * | 2011-01-26 | 2015-07-29 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 전자부품 |
| US11948754B2 (en) | 2020-10-28 | 2024-04-02 | Murata Manufacturing Co., Ltd. | Three-terminal capacitor with cylindrical main body and electronic component including the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10340825A (ja) * | 1997-06-06 | 1998-12-22 | Murata Mfg Co Ltd | ３端子電子部品アレイ |
-
1999
- 1999-11-29 JP JP33757999A patent/JP4906990B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH10340825A (ja) * | 1997-06-06 | 1998-12-22 | Murata Mfg Co Ltd | ３端子電子部品アレイ |
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| US11948754B2 (en) | 2020-10-28 | 2024-04-02 | Murata Manufacturing Co., Ltd. | Three-terminal capacitor with cylindrical main body and electronic component including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4906990B2 (ja) | 2012-03-28 |
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