KR101402450B1 - 반도체소자 탑재용 기판 및 그 제조 방법 - Google Patents

반도체소자 탑재용 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101402450B1
KR101402450B1 KR1020127032408A KR20127032408A KR101402450B1 KR 101402450 B1 KR101402450 B1 KR 101402450B1 KR 1020127032408 A KR1020127032408 A KR 1020127032408A KR 20127032408 A KR20127032408 A KR 20127032408A KR 101402450 B1 KR101402450 B1 KR 101402450B1
Authority
KR
South Korea
Prior art keywords
substrate
layer
semiconductor element
mounting
crystal grain
Prior art date
Application number
KR1020127032408A
Other languages
English (en)
Other versions
KR20130036017A (ko
Inventor
히데히코 카모하라
준타로우 미카미
Original Assignee
에스에이치 메테리얼스 코퍼레이션 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스에이치 메테리얼스 코퍼레이션 리미티드 filed Critical 에스에이치 메테리얼스 코퍼레이션 리미티드
Publication of KR20130036017A publication Critical patent/KR20130036017A/ko
Application granted granted Critical
Publication of KR101402450B1 publication Critical patent/KR101402450B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09118—Moulded substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/188—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Wire Bonding (AREA)

Abstract

단자부가 밀봉수지와의 결합력이나 본딩 와이어와의 접속성이 뛰어나고 제조비용을 저감할 수 있으며, 반도체 장치의 소형화나 박형화에 충분히 대응할 수 있는 반도체소자 탑재용 기판 및 그 제조 방법을 제공한다. 동일한 종류의 금속 또는 합금을 사용하여 서로 인접하는 층(10, 11)끼리의 평균 결정입경이 다른 복수의 층 형상으로 구성된 층 형상부(12)를 가지고, 또, 층 형상부(12)의 측면에는 에칭 가공을 함으로써 서로 인접하는 층(10, 11)끼리에서 단차가 형성된 요부가 형성되어 있는 단자부(3)를 적어도 가진다.

Description

반도체소자 탑재용 기판 및 그 제조 방법{SUBSTRATE FOR MOUNTING SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SUBSTRATE}
본 발명은 도금에 의해 단자부가 형성되는 반도체소자 탑재용 기판 및 그 제조 방법에 관한 것이다.
종래, 도전성 기판의 일면측에 소정의 레지스트 패턴층을 형성하고, 그 레지스트 패턴층으로부터 도전성 기판이 노출한 면에 레지스트 패턴층의 두께보다 두껍게 도전성 금속을 전착(電着)함으로써, 상단부 주변에 돌출부를 갖는 반도체소자 탑재용 금속층과 전극층을 독립적으로 병설 형성한 후, 레지스트 패턴층을 제거하고, 금속층 위에 반도체소자를 탑재하고, 반도체소자 상의 전극과 전극층을 본딩 와이어에 의해 전기적으로 접속하여, 반도체소자 탑재부분을 수지로 밀봉한 후, 기판을 제거하여 금속층과 전극층의 각 이면이 노출된 수지 밀봉체를 얻도록 한 반도체 장치의 제조 방법이 알려져 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 기재의 반도체 장치의 제조 방법에 의하면, 돌출부가 밀봉수지에 박힌 상태로 위치하기 때문에, 앵커 효과에 의해 금속층 및 전극층과 밀봉수지의 결합력이 향상하고, 후공정에서 기판을 박리할 때, 금속층이나 전극층의 필요 부품이 기판측에 남지 않고 수지 밀봉체측에 매몰한 상태로 전사되어 금속층이나 전극층의 엇갈림이나 결락 등을 효과적으로 방지할 수 있다.
또, 금속층 및 전극층의 상단부 주변 전체에 걸쳐 형성되는 특유의 돌출 형상에 의해 반도체 장치 이면측으로부터의 금속층 및 전극층의 각층과 밀봉수지의 경계 부분을 통해 침입하는 수분을 저지하여 내습성이 뛰어난 것으로 할 수 있다.
그러나, 특허 문헌 1 기재의 제조 방법에서는 레지스트 패턴층보다 두껍게 전착하기 때문에, 레지스트 패턴층의 두께보다 두꺼운 부분의 전착은 레지스트 패턴층의 제약이 전혀 없는 상태가 되어 버려 전류 밀도의 분포 등 영향을 받기 쉽고, 돌출부의 길이를 일정하게 유지하기 어려우며, 금속층이나 전극층과 밀봉수지의 결합력에 불균형이 발생한다고 하는 문제가 있었다. 또, 금속층이나 전극층의 상면도 아무런 제약이 없는 전착이 되기 때문에, 상면이 평면으로 되지 않고, 반구면 형상으로 형성되어 본딩 와이어의 접속 불량이 발생하기 쉽다고 하는 문제가 있었다.
또, 종래의 특허 문헌 1 기재의 반도체 장치의 제조 방법과는 별도로, 도전성 기판의 일면측에 소정의 패턴을 실시한 레지스트 패턴층을 형성하고, 레지스트 패턴층으로부터 기판이 노출한 면에, 레지스트 패턴층의 두께를 초과하지 않는 범위에서, 하층, 중간층 및 상층을 포함한 3층 이상으로 이루어지는 도전성 금속을 도금에 의해 형성한 후, 레지스트 패턴층을 제거하고, 에칭처리를 하여 상기 중간층에 상기 하층 및 상층보다 그 폭을 작게 하는 가공을 실시함으로써 그 단면 형상에서 중간층이 오목하게 형성된 반도체소자 탑재용 금속층(패드부)과 전극층(단자부)을 독립적으로 병설 형성한 후, 금속층 위에 반도체소자를 탑재하고, 반도체소자 상의 전극과 전극층을 본딩 와이어에 의해 전기적으로 접속하고, 반도체소자 탑재 부분을 수지로 밀봉한 후, 기판을 제거하여 금속층과 전극층의 각 이면이 노출된 수지 밀봉체를 얻도록 한 반도체소자 탑재용 기판의 제조 방법이 알려져 있다(예를 들면, 특허 문헌 2 참조).
특허 문헌 2 기재의 반도체소자 탑재용 기판의 제조 방법에 의하면, 금속층 및 전극층의 중간층이 상하층보다 작게 형성되어 있기 때문에, 밀봉수지와 금속층 및 전극층이 뛰어난 밀착성을 나타내고, 또, 기판상에 최초로 형성되는 하층을 금도금으로 형성함으로써 기판과의 밀착성이 향상되고, 밀봉수지가 기판과 하층 사이로 돌아 들어가는 것을 방지할 수 있다.
또, 레지스트 패턴층의 두께보다 두껍게 전기주조하지 않기 때문에, 금속층이나 전극층의 가로방향의 크기가 균일하고, 밀봉수지와의 결합력이 안정적으로 높고, 전극층의 상면이 평탄하여 본딩성이 뛰어나며, 또 반도체 장치의 소형화나 박형화에 충분히 대응할 수 있다.
특허 문헌 1: 일본특허공개 2002－9196호 공보 특허 문헌 2: 일본특허공개 2009－135417호 공보
그러나, 특허 문헌 2 기재의 구성에서는, 복수 종류의 도전성 금속을 적층하여 도금을 해야하기 때문에, 그 공정이 번잡해지고, 비용 저감 과제가 남아 있었다.
본 발명은, 상기 종래 기술의 문제점을 감안하여 안출된 것으로, 단자부가 밀봉수지와의 결합력이나 본딩 와이어와의 접속성이 뛰어나고, 제조비용을 저감할 수 있으며, 반도체 장치의 소형화나 박형화에 충분히 대응할 수 있는 반도체소자 탑재용 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체소자 탑재용 기판은, 같은 종류의 금속 또는 합금을 사용하여 서로 인접하는 층 끼리의 평균 결정입경이 다른 복수의 층 형상으로 구성된 층 형상부를 가지고, 또, 상기 층 형상부의 측면에는 상기 서로 인접하는 층 끼리에서 단차가 형성된 요부가 형성되어 있는 단자부를 적어도 가지는 것을 특징으로 하고 있다. 또, 본 발명의 반도체소자 탑재용 기판에 있어서는, 상기 층 형상부는 3층 이상으로 구성되어 있는 것이 바람직하다. 또, 본 발명의 반도체소자 탑재용 기판에 있어서는, 상기 층 형상부에 있어서의 상기 서로 인접하는 층 끼리에서의 상기 같은 종류의 금속 또는 합금의 평균 결정입경의 차이가 0.5㎛ 이상인 것이 바람직하다.
또, 본 발명에 의한 반도체소자 탑재용 기판의 제조 방법은, 단자부 형성용 영역을 적어도 포함하는 소정의 노출 영역을 가지는 레지스트 패턴층이 형성된 도전성 기판에 대해 도금 처리를 실시함으로써, 상기 도전성 기판의 노출 영역에 같은 종류의 금속 또는 합금을 사용한 서로 인접하는 층 끼리의 평균 결정입경이 다른 복수의 층 형상으로 구성된 층 형상부를 레지스트 패턴층의 두께 이하의 두께를 갖도록 형성하는 층 형상부 형성공정과, 상기 층 형상부 형성공정을 통해 상기 층 형상부가 형성된 도전성 기판에 대해 에칭 가공을 함으로써, 상기 층 형상부의 측면에 상기 서로 인접하는 층 끼리에서 단차가 형성된 요부를 형성하는 단차 형성공정을 포함하는 것을 특징으로 하고 있다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법에 있어서는, 상기 층 형상부 형성공정에 있어서, 전류 밀도를 변경하여 도금 처리를 실시함으로써, 상기 층 형상부에 있어서의 서로 인접하는 층 마다 상기 같은 종류의 금속 또는 합금의 평균 결정입경을 변화시키는 것이 바람직하다.
본 발명에 의하면, 제조비용을 저감할 수 있고, 그 제조 방법이 간략한 공정이면서도, 단자부와 밀봉수지의 결합성이 뛰어나고, 기판을 수지 밀봉체로부터 박리했을 때, 형성한 도금층이 남지 않고, 또, 단자부와 본딩 와이어의 접속성이 뛰어나고, 신뢰성이 높은 반도체소자 탑재용 기판 및 그 제조 방법을 얻을 수 있다.
도 1은 본 발명의 일실시 형태에 따른 반도체소자 탑재용 기판에 있어서의 단자부의 개략 구성을 나타내는 단면도로서, (a)는 그 일례에 따른 반도체소자 탑재용 기판의 단자부를 나타내는 단면도이고, (b)는 다른 예에 따른 반도체소자 탑재용 기판의 단자부를 나타내는 단면도이다.
도 2는 본 발명의 일실시 형태에 따른 반도체소자 탑재용 기판의 제조 방법을 포함하는 반도체 장치의 제조 공정을 단면으로 나타내는 설명도로서, (a)는 도전성 기판상에 레지스트 마스크를 형성한 상태를 나타내는 도이고, (b)는 (a)의 레지스트 마스크가 형성된 기판의 노출 영역에 층 형상부를 포함하는 도금층을 형성한 상태를 나타내는 도이며, (c)는 도금층이 형성된 기판으로부터 레지스트 마스크를 제거하고, 에칭 처리를 하여 본 발명의 일실시 형태에 따른 반도체소자 탑재용 기판이 형성된 상태를 나타내는 도이고, (d)는 (c)의 반도체소자 탑재용 기판에 구비된 층 형상부의 측면에 형성되는 단차를 나타내는 확대도이며, (e)는 (c)의 반도체소자 탑재용 기판에 반도체소자를 탑재하고, 반도체소자의 전극과 단자부를 본딩 와이어로 접속한 후, 이들을 수지로 밀봉한 상태를 나타내는 도이고, (f)는 (e)에 나타내는 밀봉수지체로부터 도전성 기판을 박리하여 완성한 반도체 장치를 나타내는 도이다.
도 3은 본 발명의 변형예로서 단자부만 가지고 반도체 탑재부를 가지지 않는 반도체소자 탑재용 기판을 사용하여 제조되는 반도체 장치의 개략 구성을 나타내는 단면도이다.
도 4는 본 발명의 실시예 1에 따른 반도체소자 탑재용 기판의 제조 시, 같은 종류의 금속 또는 합금을 사용하여 서로 인접하는 층 끼리의 평균 결정입경이 다른 복수의 층 형상으로 구성된 층 형상부가 형성된 도전성 기판에 대해, 에칭 가공을 했을 때의, 에칭액에의 침지시간과 서로 인접하는 층 끼리의 단차의 관계를 나타내는 그래프이다.
실시예의 설명에 앞서 본 발명의 작용 효과에 대해 설명한다.
본 발명의 반도체소자 탑재용 기판 및 그 제조 방법에 의하면, 단자부에 있어서의 층 형상부를 평균 결정입경이 다른 동일한 금속 또는 합금을 도금함으로써 형성하므로, 층 형상부의 형성을 위해 사용하는 도금액은 1 종류면 되고, 도금 장치도 복수 종류 준비할 필요가 없어 관리도 용이해진다.
이 층 형상부를 구성하는 평균 결정입경이 다른 도금층은, 에칭액에 대한 용해성이 다르고, 결정입경이 작은 층이 더 빨리 용해한다. 이것은, 에칭이 결정립계에 따라 진행되기 때문에, 결정립계(結晶粒界)가 많으며 평균 결정입경이 작은 층이 우선적으로 용해하기 때문이다.
이와 같이 얻어진 단자부는, 그 측면에 서로 인접하는 층 끼리에서 단차가 형성된 요부가 형성된다. 이 때문에, 본 발명에 의하면, 특허 문헌 1의 제조 방법과 같이, 레지스트 패턴층의 두께보다 두껍게 전기주조하는 것에 의해 돌출부를 형성하지 않고, 형성 밀봉수지와의 결합성을 향상시킬 수 있다. 또, 레지스트 패턴층의 두께보다 두껍게 전기주조하지 않기 때문에, 층 형상부의 상면을 평탄하게 형성할 수 있고, 본딩 와이어와의 접속성이 뛰어나게 된다.
도 1a 및 도 1b는, 본 발명의 일실시 형태에 따른 반도체소자 탑재용 기판에 있어서의 단자부의 개략 단면도이다. 본 발명의 일실시 형태에 따른 반도체소자 탑재용 기판은, 기판(1) 상에 있어서의, 최상층과 최하층이 금도금층(13)으로 구성되어 있다. 금도금층(13)의 사이에는, 평균 결정입경이 큰 니켈 도금층(10)과 평균 결정입경이 작은 니켈 도금층(11)이 적층된 층 형상부(12)를 가지고 있다. 층 형상부(12)는 에칭 가공을 실시함으로써, 적층된 측면에 서로 인접하는 층 끼리에서 평균 결정입경의 작은 편의 니켈 도금층(11)이 평균 결정입경이 큰 니켈 도금층(10)에 대해 측면이 함몰된 상태의 단차가 형성되어 있다.
그리고, 도 1a은, 그 일례에 따른 반도체소자 탑재용 기판으로서, 단자부(3)의 층 형상부(12)가, 4층의 평균 결정입경이 큰 니켈 도금층(10)과 3층의 평균 결정입경이 작은 니켈 도금층(11)으로 구성되어 있는 상태를 나타내는 도이고, 도 1b는, 다른 예에 따른 반도체소자 탑재용 기판으로서 단자부(3)의 층 형상부(12)가 2층의 평균 결정입경이 큰 니켈 도금층(11)과 1층의 평균 결정입경이 작은 니켈 도금층(10)으로 구성되어 있는 상태를 나타내는 도이다.
그 다음, 본 발명의 반도체소자 탑재용 기판의 제조 방법의 일실시 형태를 반도체 장치의 제조 공정 중에서 설명한다. 도 2는 본 발명의 반도체소자 탑재용 기판의 제조 방법의 공정을 포함하는 반도체 장치의 제조 공정을 단면으로 나타내는 설명도이다.
본 발명의 반도체소자 탑재용 기판의 제조 시에는, 전 공정으로서 예를 들어, 스테인레스강으로 이루어지는 도전성 기판(1)의 양면에 감광성 드라이 필름으로 이루어지는 레지스트 마스크(2)를 붙힌다. 그 후, 기판(1)의 일면의 레지스트 마스크(2) 위에 도금용 노출 영역을 가지는 마스크 패턴이 형성된 유리 마스크(미도시)를 씌워 노광, 현상 처리를 함으로써, 단자부 형성용 영역을 적어도 포함하는 소정의 노출 영역을 가지는 레지스트 패턴층(2a)을 형성한다(도 2a). 또한, 도 2의 예에서는, 노출 영역은 단자부 형성용 영역(2a1) 외에, 반도체소자 탑재부(패드부) 형성용 영역(2a2)를 가지고 있다.
그 다음에, 레지스트 패턴층(2a)이 형성된 기판(1)에 대해서 도금 전처리를 실시한 후, 노출 영역(2a1, 2a2)에 금도금을 실시한다.
그 다음에, 금도금을 실시한 노출 영역(2a1, 2a2)에, 예를 들어, 니켈 등 동일한 종류의 금속 또는 합금을 이용하여, 서로 인접하는 층 끼리의 평균 입경이 다르게 적층되도록 도금 처리를 하고, 예를 들어, 도 1a 및 도 1b에 나타내는 바와 같은 복수의 층 형상으로 구성된 층 형상부(12)를 레지스트 패턴층(2a)의 두께 이하의 두께를 갖게 형성한다.
그 다음에, 형성한 층 형상부(12) 위에 금도금을 실시한다(도 2b).
그 다음에, 기판(1)의 양면에 형성되어 있던 레지스트 마스크(2a, 2b)를 박리하여 제거하고, 니켈을 용해시키는 용액에 소정시간 침지함으로써 에칭 가공 처리를 한다. 이에 의해, 도 2c에 나타내는 바와 같이, 기판(1)에 단자부(3)와 반도체소자 탑재부(패드부)(4)를 구비한, 반도체소자 탑재용 기판이 완성된다. 이때, 상술한 바와 같이, 층 형상부(12)를 구성하는 평균 결정입경이 다른 도금층(10, 11)은, 에칭액에 대한 용해성이 다르고, 결정입경이 작은 층이 더 빨리 용해하기 때문에 층 형상부(12)의 측면에, 서로 인접하는 층(10, 11)끼리에서 단차가 형성된 요부가 형성된다(도 2d).
이와 같이 본 발명의 반도체소자 탑재용 기판이 얻어진다.
반도체 장치의 제조 시에는, 상기 제조 방법으로 얻은 반도체소자 탑재용 기판상의 소정 부위(도 2의 예에서는 반도체소자 탑재부(4))에 반도체소자(5)를 탑재하고, 반도체소자(5)의 전극과 단자부(3)를 본딩 와이어(6)로 접속한 후, 기판에 있어서의 본딩 와이어(6)로 접속된 반도체소자(5) 및 단자부(3) 측을 수지(7)로 밀봉한다(도 2e).
그 다음에, 밀봉한 수지(7)가 경화한 후, 수지 밀봉체로부터 도전성 기판(1)을 박리한다. 이에 의해, 단자부(3) 및 반도체소자 탑재부(4)에 있어서의 반도체소자(5) 측이 수지(7)로 밀봉되고, 그 뒤편이 노출된 반도체 장치를 얻을 수 있다(도 2f).
또한, 본 발명의 반도체 탑재용 기판은, 도 2에 도시한 바와 같은, 단자부(3)와 반도체 탑재부(4)를 구비한 구성으로 한정되는 것이 아니고, 도 3에 도시한 바와 같은 반도체 장치의 제조에 적용하도록 단자부(3)만 가지고 반도체 탑재부를 가지지 않는 구성이어도 좋다.
도 3에 나타내는 반도체 장치의 제조 시에는, 상기 도시하지 않는 도전성 기판 위에 단자부만 형성된 본 발명의 반도체소자 탑재용 기판에 대해, 반도체소자를 도전성 기판의 소정 위치에 직접 탑재하고, 반도체소자의 전극과 단자부를 본딩 와이어로 접속한 후, 기판에 있어서의 본딩 와이어로 접속된 반도체소자 및 단자부측을 수지로 밀봉한다.
그 다음에, 밀봉한 수지가 경화한 후, 수지 밀봉체로부터 도전성 기판을 박리한다. 이에 의해, 단자부(3) 및 반도체소자(5)의 본딩 와이어(6)를 접속하는 측이 수지(7)로 밀봉되고 그 뒤편이 노출된 상태의 반도체 장치를 얻을 수 있다.
실시예 1
실시예 1은 도 1a에 나타낸 구성을 구비한 반도체소자 탑재용 기판의 실시예이다.
판 두께가 0.2mm의 스테인레스강(SUS430)을 기판(1)으로서, 탈지·산세척 처리를 실시한 후, 두께 0.050mm의 감광성 드라이 필름 레지스트를 래미네이트 롤에 의해 기판(1)의 양면에 붙인 후, 도금 마스크 패턴이 형성된 유리 마스크를 기판(1)의 일면의 드라이 필름 레지스트 위로부터 씌우고, 그 위로부터 자외선을 더 조사함으로써 노광하여 현상 처리를 실시하고, 드라이 필름 레지스트에 의한 소정의 패턴이 형성된 레지스트 마스크(2a)를 형성하고, 기판(1)의 반대측 면에는 전면을 덮는 레지스트 마스크(2b)를 형성하였다(도 2a).
그 다음에, 기판(1)에 있어서의 레지스트 마스크(2a)로부터 노출한 영역(2a1, 2a2)에 대해서 도금 전처리를 실시한 후, 금도금을 두께 1㎛가 되도록 실시한 다음, 그 위에 술팜산니켈조를 이용하여 니켈 도금을 전류 밀도 15A/dm2로, 평균 결정입경이 약 0.8㎛의 니켈 도금층(10)을 두께 5㎛가 되도록 형성하고, 그 다음 전류 밀도 5A/dm2이고, 평균 결정입경이 약 0.3㎛의 니켈 도금층(11)을 두께 5㎛가 되도록 형성했다. 더욱이 그 위에 마찬가지로, 평균 결정입경이 약 0.8㎛의 니켈 도금층(10)과 평균 결정입경이 약 0.3㎛의 니켈 도금층(11)을 교대로 적층하여 적층부(12)를 형성하고, 그 위에 3㎛ 두께의 금도금을 실시했다. 이에 의해, 평균 결정입경이 약 0.8㎛의 니켈 도금층(10)이 4층, 평균 결정입경이 약 0.3㎛의 니켈 도금층(11)이 3층으로, 최하층과 최상층이 금도금층(13)으로 구성되는 단자부(3)를 형성했다(도 2b).
다음에, 기판(1)의 양면에 형성되어 있던 레지스트 마스크(2a, 2b)를 박리하여 제거하고(도 2c), 니켈을 용해시키는 용액(예를 들어, NH－1860시리즈：MEC COMPANY LTD 제조)을 이용하여, 실온에서 0.5분, 1.5분, 2.5분, 3.5분간 침지 처리함으로써, 단자부(3) 측면의 니켈 도금층(10, 11)에 약 0.3~2.8㎛의 단차를 형성했다(도 2d). 이 단차는, 평균 결정입경이 작은 니켈 도금층(11)의 에칭 속도가 평균 결정입경의 큰 니켈 도금층(10)보다 빨라지는 것을 이용하여 형성된다. 그 침지 시간과 단차의 결과를 도 4에 나타낸다.
접합성을 판단하기 위해서, 상기 공정을 통해 얻은 반도체소자 탑재용 기판에 다이본드용 페이스트를 사용하여 반도체소자(5)를 탑재하고, 반도체소자(5)의 전극과 단자부(3)를 본딩 와이어(6)로 접속한 후, 수지(7)로 밀봉하고(도 2e), 밀봉수지 경화 후에 기판(1)인 스테인레스강을 수지 밀봉체로부터 박리하였다(도 2f).
박리된 스테인레스강을 상세하게 관찰한 결과, 0.5분간의 침지처리를 하여, 단자부(3) 측면의 니켈 도금층에 약 0.3㎛의 단차가 형성된 반도체소자 탑재용 기판은 스테인레스강 측에 형성한 도금층이 남아 있는 부분이 보이고 단자부(3)와 밀봉수지(7)의 접합성이 낮은 것이 확인되었지만, 1.5분 이상의 침지 처리를 하여 단자부(3) 측면의 니켈 도금층에 약 1㎛ 이상의 단차가 형성된 반도체소자 탑재용 기판은 스테인레스강 측에 도금층이 남아 있는 부분은 전혀 없으며, 또, 밀봉수지(7)로부터 단자부(3)가 뜨거나 탈락하지 않고, 그 접합성이 양호하게 유지되어 있는 것을 확인할 수 있었다.
비교예 1
비교예 1은 실시예 1의 반도체소자 탑재용 기판에 대한 비교예이다.
실시예 1과 마찬가지로 스테인레스강을 기판으로서 레지스트 마스크를 형성하고 도금 전처리를 한 다음, 금도금을 두께 1㎛가 될 때까지 실시한다. 그 다음, 그 위에 술팜산니켈조를 이용한 니켈 도금을 전류 밀도 15A/dm2이고, 평균 결정입경이 약 0.8㎛의 니켈 도금층을 두께 5㎛ 될 때까지 형성한 다음 전류 밀도 10A/dm2이고, 평균 결정입경이 약 0.5㎛의 니켈 도금층을 두께 5㎛가 될 때까지 형성했다. 더욱이 그 위에 마찬가지로 평균 결정입경이 약 0.8㎛의 니켈 도금층과 평균 결정입경이 약 0.5㎛의 니켈 도금층을 교대로 적층하고, 그 위에 금도금을 두께 3㎛가 되도록 실시하였다. 이에 의해, 평균 결정입경이 약 0.8㎛의 니켈 도금층이 4층, 평균 결정입경이 약 0.5㎛의 니켈 도금층이 3층으로, 최하층과 최상층이 금도금층으로 구성되는 단자부를 형성했다.
그 다음, 실시예 1과 마찬가지로, 레지스트 마스크를 박리하여 제거하고, 니켈을 용해시키는 용액을 사용하여, 실온에서 1.5분간 침지처리를 했지만, 단자부의 니켈 도금층 측면에 단차는 0.3㎛정도 밖에 얻을 수 없었다. 때문에 실시예 1의 결과보다 비교예 1은 생산성이 나쁘고, 또, 0.3㎛정도의 단차에서는, 접합성이 낮은 것으로 판단했다.
실시예 2
실시예 2는 도 1b에 나타낸 구성을 구비한 반도체소자 탑재용 기판의 실시예이다.
실시예 1과 마찬가지로 스테인레스강을 기판으로서 레지스트 마스크를 형성하고, 도금 전처리를 진행하고, 금도금을 1㎛의 두께가 되도록 실시한 다음, 그 위에 술팜산니켈조를 이용한 니켈 도금을, 전류 밀도 15A/dm2에서 실시하여, 평균 결정입경이 약 0.8㎛의 니켈 도금층을 두께 10㎛가 되도록 형성하고, 그 위에 전류 밀도 5A/dm2이고, 평균 결정입경이 약 0.3㎛의 니켈 도금층을 두께 15㎛가 되도록 형성하고, 더욱이 전류 밀도 15A/dm2이고, 평균 결정입경이 약 0.8㎛의 니켈 도금층을 두께 10㎛가 되도록 형성하고, 그 위에 금도금을 두께 3㎛가 되도록 실시하였다.
그 다음에, 실시예 1과 마찬가지로, 레지스트 마스크를 박리하여 제거하고, 니켈을 용해시키는 용액을 사용하여 실온에서 1.5분간 침지처리를 하고, 반도체소자를 탑재하여, 반도체소자의 전극과 단자부를 본딩 와이어로 접속하고, 수지로 밀봉한 다음 스테인레스강을 수지 밀봉체로부터 박리하여, 스테인레스강 측을 관찰한 결과 도금층이 남아 있는 부분은 전혀 없었다.
산업상의 이용 가능성
본 발명의 반도체 탑재용 기판 및 그 제조 방법은, 제조비용을 저감할 수 있고, 그 제조 방법이 간략한 공정이면서도, 단자부와 밀봉수지의 밀착성이 뛰어나고, 기판을 수지 밀봉체로부터 박리했을 때, 형성한 도금층이 남아있지 않고, 신뢰성이 높은 반도체소자 탑재용 기판 및 그 제조 방법으로서 매우 뛰어난 효과를 얻을 수 있기 때문에, 본 산업분야에서 폭넓게 사용될 것으로 기대된다.
1 기판
2 레지스트 마스크
2a 레지스트 패턴층이 형성된 레지스트 마스크
2a1 단자부 형성용 노출 영역
2a2 반도체소자 탑재부 형성용 노출 영역
2b 기판 전면을 덮는 레지스트 마스크
3 단자부
4 반도체소자 탑재부
5 반도체소자
6 와이어
7 수지
10 평균 결정입경이 큰 층
11 평균 결정입경이 작은 층
12 층 형상부
13 금도금층

Claims (5)

  1. 적어도 단자부를 가지는 반도체소자 탑재용 기판으로서, 상기 단자부는, 동일한 종류의 금속 또는 합금을 사용하여 서로 인접하는 층 끼리의 평균 결정입경이 다른 복수의 층 형상으로 구성된 층 형상부를 가지고, 또, 상기 층 형상부의 측면에는 상기 서로 인접하는 층 끼리에서 단차가 형성된 요부가 형성되어 있는 것을 특징으로 하는 반도체소자 탑재용 기판.
  2. 제 1 항에 있어서,
    상기 층 형상부는 3층 이상의 층 형상으로 구성되어 있는 것을 특징으로 하는 반도체소자 탑재용 기판.
  3. 제 1 항에 있어서,
    상기 층 형상부에 있어서의 상기 서로 인접하는 층 끼리에서의 상기 동일한 종류의 금속 또는 합금의 평균 결정입경의 차이가 0.5㎛ 이상인 것을 특징으로 하는 반도체소자 탑재용 기판.
  4. 단자부 형성용 영역을 적어도 포함하는 소정의 노출 영역을 갖는 레지스트 패턴층이 형성된 도전성 기판에 대해 도금 처리를 함으로써, 상기 도전성 기판의 노출 영역에 동일한 종류의 금속 또는 합금을 사용한 서로 인접하는 층 끼리의 평균 결정입경이 다른 복수의 층 형상으로 구성된 층 형상부를, 레지스트 패턴층의 두께 이하의 두께를 갖게 형성하는 층 형상부 형성공정과,
    상기 층 형상부 형성공정을 통해 상기 층 형상부가 형성된 도전성 기판에 대해 상기 레지스트 패턴층을 제거한 후 에칭 가공을 함으로써, 상기 층 형상부의 측면에 상기 서로 인접하는 층 끼리에서 단차가 형성된 요부를 형성하는 단차 형성공정을 포함하는 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 층 형상부 형성공정에 있어서, 전류 밀도를 변경하여 도금 처리를 실시함으로써, 상기 층 형상부에 있어서의 서로 인접하는 층 마다 상기 동일한 종류의 금속 또는 합금의 평균 결정입경을 변화시키는 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
KR1020127032408A 2010-06-14 2011-06-09 반도체소자 탑재용 기판 및 그 제조 방법 KR101402450B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2010-135411 2010-06-14
JP2010135411A JP5333353B2 (ja) 2010-06-14 2010-06-14 半導体素子搭載用基板及びその製造方法
PCT/JP2011/063266 WO2011158731A1 (ja) 2010-06-14 2011-06-09 半導体素子搭載用基板及びその製造方法

Publications (2)

Publication Number Publication Date
KR20130036017A KR20130036017A (ko) 2013-04-09
KR101402450B1 true KR101402450B1 (ko) 2014-06-03

Family

ID=45348132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127032408A KR101402450B1 (ko) 2010-06-14 2011-06-09 반도체소자 탑재용 기판 및 그 제조 방법

Country Status (5)

Country Link
JP (1) JP5333353B2 (ko)
KR (1) KR101402450B1 (ko)
CN (1) CN102971845B (ko)
TW (1) TWI469291B (ko)
WO (1) WO2011158731A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6362337B2 (ja) * 2014-01-21 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2017133758A1 (en) * 2016-02-02 2017-08-10 Osram Opto Semiconductors Gmbh Lead frame and method for producing a lead frame
JP2018170333A (ja) * 2017-03-29 2018-11-01 株式会社東芝 半導体装置及びその製造方法
TWI660225B (zh) * 2017-04-21 2019-05-21 新加坡商先進科技新加坡有限公司 製作在可佈線襯底上的顯示面板
TWI664706B (zh) * 2017-04-21 2019-07-01 新加坡商先進科技新加坡有限公司 包含可去除載體的可佈線電鑄襯底
JP6863846B2 (ja) * 2017-07-19 2021-04-21 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP6927634B2 (ja) * 2017-09-20 2021-09-01 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060101348A (ko) * 2005-03-17 2006-09-22 히다찌 덴센 가부시끼가이샤 전자 장치 기판 및 그 제조 방법, 그리고 전자 장치 및 그제조 방법
KR20070030828A (ko) * 2004-07-15 2007-03-16 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 그들의 제조방법
KR20080108908A (ko) * 2007-06-11 2008-12-16 신꼬오덴기 고교 가부시키가이샤 반도체 장치, 그 제조 방법 및 반도체 장치 제품

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196324A (ja) * 1992-12-25 1994-07-15 Matsushita Electric Ind Co Ltd 多層構造薄膜およびその製法
JP3626075B2 (ja) * 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
JP3833892B2 (ja) * 2000-12-20 2006-10-18 本田技研工業株式会社 Ｎｉ−Ｃｕ合金メッキ被膜
US6774470B2 (en) * 2001-12-28 2004-08-10 Dai Nippon Printing Co., Ltd. Non-contact data carrier and method of fabricating the same
JP2004253574A (ja) * 2003-02-19 2004-09-09 Fuji Electric Holdings Co Ltd 半導体装置
JP4245370B2 (ja) * 2003-02-21 2009-03-25 大日本印刷株式会社 半導体装置の製造方法
JP2005072290A (ja) * 2003-08-26 2005-03-17 Mitsui Mining & Smelting Co Ltd プリント配線板用銅箔及びそのプリント配線板用銅箔の製造方法並びにそのプリント配線板用銅箔を用いた銅張積層板
US20090114345A1 (en) * 2007-11-07 2009-05-07 Sumitomo Metal Mining Co., Ltd. Method for manufacturing a substrate for mounting a semiconductor element
JP2009135417A (ja) * 2007-11-07 2009-06-18 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070030828A (ko) * 2004-07-15 2007-03-16 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 그들의 제조방법
KR20060101348A (ko) * 2005-03-17 2006-09-22 히다찌 덴센 가부시끼가이샤 전자 장치 기판 및 그 제조 방법, 그리고 전자 장치 및 그제조 방법
KR20080108908A (ko) * 2007-06-11 2008-12-16 신꼬오덴기 고교 가부시키가이샤 반도체 장치, 그 제조 방법 및 반도체 장치 제품

Also Published As

Publication number Publication date
CN102971845B (zh) 2015-07-01
CN102971845A (zh) 2013-03-13
KR20130036017A (ko) 2013-04-09
TWI469291B (zh) 2015-01-11
WO2011158731A1 (ja) 2011-12-22
TW201214645A (en) 2012-04-01
JP5333353B2 (ja) 2013-11-06
JP2012004186A (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
KR101402450B1 (ko) 반도체소자 탑재용 기판 및 그 제조 방법
TWI666737B (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
JP5532570B2 (ja) リードフレーム型基板とその製造方法ならびに半導体装置
US6370768B1 (en) Circuit board, a method for manufacturing same, and a method of electroless plating
US6667235B2 (en) Semiconductor device and manufacturing method therefor
US20170162520A1 (en) Lead frame, electronic component device, and methods of manufacturing them
JP5948881B2 (ja) 半導体装置用リードフレーム
JP2008182240A (ja) インターロック構造を備えたチップキャリア
JP6492930B2 (ja) 半導体装置用リードフレームおよびその製造方法
KR101006945B1 (ko) 반도체 소자 탑재용 기판의 제조 방법
JP6689691B2 (ja) 配線基板及びその製造方法
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
JP2009117721A (ja) 配線基板、回路基板、これらの製造方法
JP6457881B2 (ja) 配線基板及びその製造方法
JP2013012727A (ja) プリント回路基板及びその製造方法
JP2009141180A (ja) 半導体装置製造用基板とその製造方法
CN111739864A (zh) 半导体元件搭载用基板
TWI722290B (zh) 配線用基板之製造方法
JP3993218B2 (ja) 半導体装置の製造方法
JP2003301293A (ja) 半導体装置の製造方法
JP6913993B2 (ja) 半導体装置用基板、半導体装置の製造方法
JP6493312B2 (ja) 樹脂封止型半導体装置およびその製造方法
US20230123307A1 (en) Electronic device having chemically coated bump bonds
JP2017005052A (ja) 基板及び回路基板の製造方法
KR100911204B1 (ko) 빌드업 고집적 회로기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee