KR101346877B1 - 회로기판, 반도체 장치, 회로기판의 제조방법 및 반도체 장치의 제조방법 - Google Patents

회로기판, 반도체 장치, 회로기판의 제조방법 및 반도체 장치의 제조방법 Download PDF

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Abstract

본 발명의 회로기판(1)은 제1 절연층(21)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)가 3 ppm／℃ 이상, 35 ppm／℃ 이하이다. 또한, 제2 절연층(23)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)와 제3 절연층(25)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 동일하다. (B)와 (C)가 (A)보다 크고, (A)와 (B)의 차이, (A)와 (C)의 차이가 5 ppm／℃ 이상, 35 ppm／℃ 이하이다.

Description

회로기판, 반도체 장치, 회로기판의 제조방법 및 반도체 장치의 제조방법 {CIRCUIT BOARD, SEMICONDUCTOR DEVICE, MANUFACTURING METHOD FOR CIRCUIT BOARD, AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 회로기판, 반도체 장치, 회로기판의 제조방법 및 반도체 장치의 제조방법에 관한 것이다.
종래, 반도체 칩 등을 탑재하는 기판으로서 여러가지 것들이 제안되었다. 예를 들어, 인터 포저 기판 등이 제안되고 있다(특허문헌 1 참조).
특허문헌 1: 특개평 10-321990호 공보
최근 큰 회로기판을 형성한 후, 복수의 반도체 칩을 올려놓고 그 회로기판을 다이싱하여 개개의 반도체 장치를 얻는 제조방법이 실시되고 있다. 이와 같은 제조방법에 있어서, 회로기판의 휨 발생이 큰 과제가 되고 있다. 특히, 회로기판 위에 반도체 칩을 탑재할 때 회로기판 및 반도체 칩을 가열하여, 회로기판에 설치된 땜납층과 반도체 칩의 금속층을 땜납 접합한다. 그 후 냉각한다. 이 때, 회로기판에 휨이 발생한다.
본 발명에 의하면,
도전체가 관통하는 제1 절연층,
상기 제1 절연층의 한쪽에 설치되어 상기 도전체에 접속된 제1 회로층,
상기 제1 회로층을 피복하면서, 상기 제1 회로층의 일부 위에 개구가 형성된 제2 절연층,
상기 제1 절연층의 다른쪽에 설치되어 상기 도전체에 접속된 제2 회로층,
제2 회로층을 피복하는 제3 절연층 및
상기 제2 절연층의 개구 내에 설치되어 상기 제1 회로층 위에 설치된 땜납층을 구비하며,
상기 제1 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)가 3 ppm／℃ 이상, 30 ppm／℃ 이하이며,
상기 제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)가 상기 제3 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 동일하고,
상기 제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B) 및 상기 제3 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 상기 제1 절연층의 평균 선팽창 계수(A)보다 크고,
상기 제1 절연층의 상기 평균 선팽창 계수(A)와 상기 제2 절연층의 평균 선팽창 계수(B)의 차이와, 상기 제1 절연층의 상기 평균 선팽창 계수(A)와 상기 제3 절연층의 평균 선팽창 계수(C)의 차이가 5 ppm／℃ 이상, 35 ppm／℃ 이하인 회로기판이 제공된다.
본 발명에 의하면, 제1 절연층의 평균 선팽창 계수(A)를 30 ppm／℃이하로 함으로써 제1 절연층에 발생하는 휨을 억제할 수 있다. 또한 제1 절연층을 사이에 두고, 제1 절연층보다 소정량만 평균 선팽창 계수가 크고 서로 평균 선팽창 계수가 동일한 제2 절연층 및 제3 절연층을 설치함으로써 회로기판의 휨 발생을 확실히 억제할 수 있다.
또한 본 발명에 의하면, 상술한 회로기판을 분할하여 얻어진 회로기판부와, 이 회로기판부 위에 적층되어 상기 회로기판부의 기판면 측에서 보아서 상기 회로기판부와 대략 동일한 사이즈인 반도체 칩을 갖고, 상기 회로기판부의 측면과 상기 반도체 칩의 측면이 면일(面一)하게 형성되는 반도체 장치도 제공할 수 있다.
또한 본 발명에 의하면, 내부에 도전체가 관통하면서, 한쪽면 측에 상기 도전체에 접속된 제1 회로층이 설치되고 다른쪽 면측에 상기 도전체에 접속된 제2 회로층이 설치된 제1 절연층을 준비하는 공정, 상기 제1 회로층을 피복하는 제2 절연층을 설치하는 공정, 상기 제2 회로층을 피복하는 제3 절연층을 설치하는 공정, 상기 제2 절연층에 상기 제1 회로층의 일부가 노출되는 개구를 형성하는 공정 및 상기 개구 내에 땜납층을 설치하는 공정을 포함하며,
제1 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)가 3 ppm／℃ 이상, 30 ppm／℃ 이하이며, 상기 제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)와 상기 제3 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 동일하고,
제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B) 및 제3 절연층의 25℃ 이상 유리 전이점 이하에 있어서의 기판 면내 방향의 평균 선팽창 계수(C)가 상기 제1 절연층의 평균 선팽창 계수(A)보다 크고,
상기 제1 절연층의 상기 평균 선팽창 계수(A)와 상기 제2 절연층의 평균 선팽창 계수(B)의 차이, 상기 제1 절연층의 상기 평균 선팽창 계수(A)와 제3 절연층의 평균 선팽창 계수(C)의 차이가 5 ppm／℃ 이상, 35 ppm／℃ 이하인 회로기판의 제조방법도 제공할 수 있다.
또한 본 발명에 의하면, 상술한 회로기판의 제조방법에 있어서, 상기 제2 절연층을 피복하면서, 상기 땜납층 위에 플럭스 기능을 갖는 화합물을 포함하는 수지층을 설치하는 공정을 포함하는 회로기판의 제조방법도 제공할 수 있다. 또한, 상술한 회로기판의 제조방법을 포함하며, 상기 플럭스 기능을 갖는 화합물을 포함하는 수지층 위에 복수의 반도체 칩을 배치하는 공정과, 상기 회로기판을 분할하며 상기 반도체 칩과 분할한 상기 회로기판을 구비하는 복수의 반도체 장치를 얻는 공정을 포함하는 반도체 장치의 제조방법도 제공할 수 있다.
본 발명에 의하면, 휨 발생을 억제할 수 있는 회로기판, 반도체 장치, 회로기판의 제조방법 및 반도체 장치의 제조방법이 제공된다.
상술한 목적 및 그 외의 목적, 특징 및 장점은 이하에 언급하는 바람직한 실시 형태 및 그에 따른 이하 도면에 의해 더욱 분명해진다.
도 1은 제1 실시 형태에 따른 회로기판의 단면도이다.
도 2는 회로기판의 제조 공정을 나타내는 단면도이다.
도 3은 회로기판의 제조 공정을 나타내는 단면도이다.
도 4는 회로기판의 제조 공정을 나타내는 단면도이다.
도 5는 회로기판의 제조 공정을 나타내는 단면도이다.
도 6은 회로기판 위에 반도체 칩을 탑재하는 공정을 나타내는 도면이다.
도 7은 반도체 장치를 나타내는 도면이다.
(제1 실시 형태)
이하, 본 발명의 제1 실시 형태를 도면에 근거해 설명한다.
먼저, 도 1을 참조하여 본 실시 형태의 회로기판(1)의 개요에 대해서 설명한다. 회로기판(1)은 도전체(20)가 관통하는 제1 절연층(21), 제1 절연층(21)의 한쪽에 설치되어 도전체(20)에 접속된 제1 회로층(22), 이 제1 회로층(22)을 피복하면서, 제1 회로층(22)의 일부 위에 개구가 형성된 제2 절연층(23), 제1 절연층(21)의 다른쪽에 설치되어 도전체(20)에 접속된 제2 회로층(24), 제2 회로층(24)을 피복하는 제3 절연층(25) 및 제2 절연층(23)의 개구 내에 설치된 땜납층(26)을 갖는다.
제1 절연층(21)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)는 3 ppm／℃ 이상, 30 ppm／℃ 이하이다.
제2 절연층(23)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)와 제3 절연층(25)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)는 동일하다. 또한 제2 절연층(23)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B) 및 제3 절연층(25)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 상기 제1 절연층(21)의 평균 선팽창 계수(A) 보다 크고, 제1 절연층(21)의 평균 선팽창 계수(A)와 제2 절연층(23)의 평균 선팽창 계수(B)의 차이, 상기 제1 절연층(21)의 상기 평균 선팽창 계수(A)와 제3 절연층(25)의 평균 선팽창 계수(C)의 차이가 5 ppm／℃ 이상, 35 ppm／℃ 이하이다.
여기서 평균 선팽창 계수는 다음과 같이 측정할 수 있다.
각 절연층으로부터 5 mm 각의 샘플을 잘라내고, TMA(TA인스투르먼트(주) 제)를 이용해 25℃로부터 5℃／분으로 샘플을 가열하면서, 샘플의 면 내 방향의 변위량을 측정한다. 그리고 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수를 산출한다.
본 발명에서 언급하는 회로기판(1)은 도 1과 같이 제2 절연층(23), 제3 절연층(25)까지를 형성한 형태 외에, 도 5와 같이 후술하는 플럭스 기능을 갖는 수지층(3)을 갖춘 형태도 포함한다. 어느 쪽의 형태로도 반도체 칩을 탑재하는 어셈블리-메이커(assembly-maker) 등의 거래 형태로 공급할 수 있다. 이하, 회로기판(1)은 특별한 언급이 없는 한, 어느 쪽의 형태도 포함하는 것으로 한다.
이하 본 발명의 실시 형태의 회로기판(1)에 대해 상세하게 설명한다.
(제1 절연층(21))
제1 절연층(21)은 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)가 3 ppm／℃ 이상, 30 ppm／℃ 이하이다.
평균 선팽창 계수(A)를 30 ppm／℃ 이하로 함으로써 회로기판(1)의 휨 발생을 억제할 수 있다.
또한, 평균 선팽창 계수(A)를 3 ppm／℃ 이상으로 함으로써 탑재되는 반도체 칩(5)(도 6 참조)과의 선팽창 계수 차이를 줄일 수 있고 반도체 칩(5)에 힘이 가해져 버리는 것을 억제할 수 있다.
또한, 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)는 3 ppm／℃ 이상, 20 ppm／℃ 이하인 것이 보다 바람직하다.
또한, 제1 절연층(21)은 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향과 직교하는 방향(두께 방향)의 평균 선팽창 계수가 3 ppm／℃ 이상, 30 ppm／℃ 이하인 것이 바람직하다. 이렇게 함으로써 휨을 억제하면서, 반도체 장치(6)의 온도 사이클 시험에 대한 신뢰성을 향상시킬 수 있다.
절연층(21)을 구성하는 수지 조성물로서는 예를 들어, (a) 노볼락형 에폭시 수지, (b) 경화제, (c) 무기 충전재를 포함하는 것을 들 수 있다.
(a) 노볼락형 에폭시 수지는 특별히 한정되지는 않지만, 예를 들어, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비페닐 아랄킬형 노볼락 에폭시 수지, 나프탈렌 아랄킬형 노볼락 에폭시 수지, 디시클로펜타디엔형 노볼락 에폭시 수지 등을 들 수 있다. 이 중 1 종류를 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나, 1 종류 또는 2 종류 이상과 그 프리폴리머를 병용할 수도 있다. 이 중에서도 비페닐 아랄킬형 노볼락 에폭시 수지, 나프탈렌 아랄킬형 노볼락 에폭시 수지 등과 같은 메틸렌 결합을 갖는 노볼락형 에폭시 수지가 내열성, 난연성의 점에서 우수하며, 그 중에서도 비페닐 아랄킬형 노볼락 에폭시 수지가 바람직하다.
상기 비페닐 아랄킬형 노볼락 에폭시 수지란, 반복 단위 중 하나 이상의 비페닐 알킬렌기를 갖는 에폭시 수지를 말한다. 예를 들어 크실렌형 에폭시 수지, 비페닐 디메틸렌형 에폭시 수지 등을 들 수 있다. 이 중 비페닐 디메틸렌형 에폭시 수지가 바람직하다. 비페닐 디메틸렌형 에폭시 수지는 예를 들어 식 (III)으로 나타낼 수 있다.
Figure 112012087528816-pct00001
식 (III)
상기 식 (III)으로 나타내는 비페닐 디메틸렌형 에폭시 수지의 평균 반복 단위 n은 특별히 한정되지는 않지만, 1 이상 10 이하가 바람직하고, 특히 2 이상 5 이하가 바람직하다. 평균 반복 단위 n이 상기 하한치 미만이면 비페닐 디메틸렌형 에폭시 수지가 결정화하기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하되기 때문에 취급이 곤란해지는 경우가 있다. 또한, 평균 반복 단위 n이 상기 상한치를 초과하면 수지의 유동성이 저하되어 성형 불량 등의 원인이 될 수 있다.
(a) 노볼락형 에폭시 수지의 함유량은 특별히 한정되지는 않지만, 상기 수지 조성물 전체의 1 중량％ 이상 65 중량％ 이하가 바람직하고, 특히 5 중량％ 이상 40 중량％ 이하가 바람직하다. 함유량이 상기 하한치 미만이면 얻어지는 제품의 내습성이 저하될 수 있으며 상기 상한치를 초과하면 내열성이 저하될 수 있다.
(a) 노볼락형 에폭시 수지의 중량 평균 분자량은 특별히 한정되지는 않지만, 중량 평균 분자량 5.0×102 이상 2.0×104 이하가 바람직하고, 특히 8.0×102 이상 1.5×104 이하가 바람직하다. 중량 평균 분자량이 상기 하한치 미만이면 점성(tackiness)이 발생할 수 있으며, 상기 상한치를 초과하면 프리프레그(prepreg) 제작시 기재에의 함침성이 저하하고 균일한 제품을 얻을 수 없는 경우가 있다.
(a) 노볼락형 에폭시 수지의 중량 평균 분자량은 예를 들어 GPC(겔 투과 크로마토그래피, 표준 물질：폴리스티렌 환산)로 측정할 수 있다.
또한, 상기 수지 조성물은 (c) 무기 충전재를 포함하는 것이 바람직하다. 이로써, 회로기판(1)을 얇게(두께 0.4 mm 이하) 해도 충분한 강도를 얻을 수 있다. 게다가 회로기판(1) 전체의 저열팽창화를 향상할 수도 있다.
(b) 경화제는 (a) 노볼락형 에폭시 수지의 에폭시기와 반응하는 화합물(예를 들어, 페놀 수지) 또는 에폭시기끼리의 반응을 촉진하는 경화촉진제(예를 들어, 이미다졸)를 이용할 수 있다.
상기 페놀 수지는 특별히 한정되지는 않지만, 예를 들어, 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀A 노볼락 수지, 아릴 알킬렌형 노볼락 수지 등의 노볼락형 페놀 수지, 미변성의 레졸 페놀 수지, 동유(桐油), 아마니유, 호두유 등으로 변성된 유(油) 변성 레졸 페놀 수지 등의 레졸형 페놀 수지 등을 들 수 있다. 이 중 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그 프리폴리머를 병용할 수도 있다. 이 중에서도 특히, 아릴 알킬렌형 페놀 수지가 바람직하다.
상기 경화촉진제는 특별히 한정되지는 않지만, 예를 들어, 나프텐산아연, 나프텐산 코발트, 옥틸산 주석, 옥틸산 코발트, 비스아세틸아세토나토코발트(II), 트리스아세틸아세토나토코발트(Ⅲ) 등의 유기 금속염, 트리에틸아민, 트리부틸아민, 디아자비시클로［2,2,2］옥탄 등의 3급 아민류, 2－메틸 이미다졸, 2－페닐 이미다졸, 2－페닐-4－메틸 이미다졸, 2－에틸-4－에틸 이미다졸, 1－벤질-2－메틸 이미다졸, 1－벤질-2－페닐 이미다졸, 2－운데실 이미다졸, 1－시아노에틸-2－에틸-4－메틸 이미다졸, 1－시아노에틸-2－운데실 이미다졸, 2－페닐-4－메틸-5－히드록시 이미다졸, 2－페닐-4,5－디히드록시 이미다졸, 2,3－디히드로-1H－피로로(1,2-a) 벤즈 이미다졸 등의 이미다졸류, 페놀, 비스페놀 A, 노닐 페놀 등의 페놀 화합물, 아세트산, 벤조산, 살리실산, 파라톨루엔술폰산 등의 유기산 등 또는 그 혼합물을 들 수 있다. 이들 중 유도체를 포함하여 1 종류를 단독으로 이용할 수도 있고, 이들 유도체를 포함하여 2 종류 이상을 병용할 수도 있다.
(c) 무기 충전재는 특별히 한정되지는 않지만, 예를 들어, 탈크, 소성 탈크, 소성 점토, 미소성 점토, 운모, 유리 등의 규산염, 산화 티타늄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 히드로탈사이트 등의 탄산염, 수산화 알루미늄, 수산화 마그네슘, 수산화 칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산 칼슘 등의 황산염 또는 아황산염, 붕산 아연, 메타붕산 바륨, 붕산 알루미늄, 붕산 칼슘, 붕산 나트륨 등의 붕산염, 질화 알루미늄, 질화 붕소, 질화 규소, 질화 탄소 등의 질화물, 티탄산스트론튬, 티탄산바륨 등의 티탄산염 등을 들 수 있다. (c) 무기 충전재로서는 이들 중 1 종류를 단독으로 이용할 수도 있고, 2 종류 이상을 병용할 수도 있다. 이 중에서도 수산화 마그네슘, 수산화 알루미늄, 실리카, 용융 실리카, 탈크, 소성 탈크, 알루미나가 바람직하고, 특히 용융 실리카가 저열팽창성이 우수한 점에서 바람직하다. 그 형상은 파쇄상, 구상이 있지만, 섬유 기재에의 함침성을 확보하기 위해서 수지 조성물의 용융 점도를 내리는 데에는 구상 실리카를 사용하는 등 그 목적에 맞게 사용 방법이 채용된다.
(c) 무기 충전재의 함유량은 특별히 한정되지는 않지만, 수지 조성물 전체의 20 중량％ 이상 80 중량％ 이하가 바람직하고, 특히 30 중량％ 이상 75 중량％ 이하가 바람직하다. 함유량이 상기 범위 내인 경우 특히 저열팽창, 저흡수로 할 수 있다.
제1 절연층(21)을 구성하는 수지 조성물은 노볼락형 에폭시 수지 외에 열경화성수지(실질적으로 할로겐을 포함하지 않음)를 추가로 병용하는 것이 바람직하다. 상기 열경화성 수지는 예를 들어, 우레아(요소) 수지, 멜라민 수지 등의 트리아진 고리를 갖는 수지, 불포화 폴리에스테르수지, 비스말레이미드 수지, 폴리우레탄 수지, 디알릴 프탈레이트 수지, 실리콘 수지, 벤조옥사딘 고리를 갖는 수지, 시아네이트 수지 등을 들 수 있다.
이들 중의 1 종류를 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그 프리폴리머를 병용할 수도 있다.
또한, 이들 중에서도 특히 시아네이트 수지(시아네이트 수지의 프리폴리머를 포함한다)가 바람직하다. 이로써 제1 절연층(21)의 열팽창 계수를 작게 할 수 있다. 또한, 제1 절연층(21)의 전기 특성(저유전율, 저유전탄젠트), 기계 강도 등도 우수하다.
상기 시아네이트 수지는 예를 들어, 할로겐화 시안 화합물과 페놀류를 반응시켜 필요에 따라 가열 등의 방법으로 프리폴리머화 함으로써 얻을 수 있다. 구체적으로는 노볼락형 시아네이트 수지, 비스페놀A형 시아네이트 수지, 비스페놀E형 시아네이트 수지, 테트라메틸 비스페놀F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이로써 가교 밀도 증가에 의해 내열성이 향상되고 수지 조성물의 난연성이 향상된다. 특히 노볼락형 시아네이트 수지는 경화 반응 후에 트리아진 고리를 형성하기 때문에 벤젠 고리의 비율이 높고 탄화하기 쉽기 때문이라고 생각된다. 게다가 가열시 강성이 우수하므로 반도체 칩 실장의 신뢰성이 특히 우수하다.
상기 노볼락형 시아네이트 수지는 예를 들어, 식 (I)로 나타나는 것을 사용할 수 있다.
Figure 112012087528816-pct00002
식 (I)
상기 식 (I)로 나타내는 노볼락형 시아네이트 수지의 평균 반복 단위 n은 특별히 한정되지는 않지만, 1 이상 10 이하가 바람직하고, 특히 2 이상 7 이하가 바람직하다. 평균 반복 단위 n이 상기 하한치 미만이면 노볼락형 시아네이트 수지는 내열성이 저하되어 가열시에 저분자량 성분이 탈리, 휘발하는 경우가 있다. 또한, 평균 반복 단위 n이 상기 상한치를 초과하면 용융 점도가 너무 높아져서 제1 절연층(21)의 성형성이 저하될 수 있다.
상기 시아네이트 수지의 함유량은 특별히 한정되지는 않지만, 상기 수지 조성물 전체의 5 중량％ 이상 42 중량％ 이하가 바람직하고, 특히 10 중량％ 이상 40 중량％ 이하가 바람직하다. 함유량이 상기 하한치 미만이면 열팽창율이 높아질 수 있으며, 상기 상한치를 초과하면 내습성이 저하될 수 있다.
상기와 같은 수지 조성물을 기재에 함침시킨 프리프레그로 제1 절연층(21)을 구성할 수 있다.
상기 기재는 특별히 한정되지는 않지만, 유리 직포, 유리 부직포 등의 유리 섬유 기재, 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유, 전(全)방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유, 전방향족 폴리에스테르 수지 섬유 등의 폴리에스테르계 수지 섬유, 폴리이미드 수지 섬유, 불소 수지 섬유 등을 주성분으로 하는 직포 또는 부직포로 구성되는 합성 섬유 기재, 크라프트지, 코튼린터지, 린터와 크라프트 펄프의 혼초지 등을 주성분으로 하는 종이 기재 등의 유기 섬유 기재 등을 들 수 있다. 이 중에서도 유리 섬유 기재가 바람직하다. 이로써 프리프레그의 강도, 흡수율을 향상시킬 수 있다. 또한, 프리프레그의 열팽창 계수를 작게 할 수 있다.
또한, 제1 절연층(21)으로서 하기와 같은 수지 필름을 사용할 수 있다. 수지 필름으로서는 예를 들어, 폴리이미드 수지 필름, 폴리에테르이미드 수지 필름, 폴리 아미드이미드 수지 필름 등의 폴리이미드 수지계 수지 필름, 폴리아미드 수지 필름 등의 폴리아미드 수지계 필름, 폴리에스테르 수지 필름 등의 폴리에스테르 수지계 필름이 있다. 이 중에서도 주로 폴리이미드 수지계 필름이 바람직하다. 이로써 탄성률과 내열성을 특히 향상시킬 수 있다.
이상과 같은 제1 절연층(21)의 두께는 예를 들어, 40μm정도이다. 또한, 제1 절연층(21) 내부를 도전체(20)가 관통하고 있다. 도전체(20)는 금속, 예를 들어, 구리의 비어이며, 제1 절연층(21)의 표리면에 각각 설치된 제1 회로층(22) 및 제2 회로층(24)에 접속되어 있다. 제1 회로층(22) 및 제2 회로층(24)은 각각 금속제의 회로, 예를 들어, 구리 회로이다.
(제2 절연층(23), 제3 절연층(25))
제2 절연층(23)은, 제1 회로층(22)을 피복하면서, 제1 회로층(22)의 일부 위쪽에 위치하는 부분에 개구가 형성되어 있다. 또한, 이 개구 내에는 제1 회로층(22)에 접속된 금속층(27)과 이 금속층(27) 위에 설치된 땜납층(26)이 배치되어 있다.
금속층(27)은 예를 들어, 구리층(271), 니켈층(272) 등의 적층 구조이다.
제3 절연층(25)은 제2 회로층(24)을 피복하면서, 제2 회로층(24)의 일부 중 제1 절연층(21)의 반대 측에 위치하는 부분에 개구가 형성되어 있다. 또한, 이 개구 내에는 제2 회로층(24)에 접속된 금속층(28)이 형성되어 있다. 금속층(28)은 예를 들어, 금 도금층이다.
또한, 제2 절연층(23)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)와 제3 절연층(25)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)는 동일하다. 또한, 상기 "평균 선팽창 계수가 동일하다"란 선팽창 계수의 측정 오차 범위에서 동일한 것을 말한다. 예를 들어, 제2 절연층(23)과 제3 절연층(25)는 동일한 수지 조성물로부터 형성되어 있다. 또한, 제2 절연층(23)과 제3 절연층(25)의 수지 조성물의 조성비가 달라서, 제2 절연층(23)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)와 제3 절연층(25)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 오차 범위에서 동일한 상태를 포함한다.
또한, 제2 절연층(23)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B) 및 제3 절연층(25)의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 제1 절연층(21)의 평균 선팽창 계수(A)보다 크다.
이와 같이 함으로써, 제1 절연층(21)을 사이에 두고, 평균 선팽창 계수가 동일한 제2 절연층(23) 및 제3 절연층(25)이 대칭으로 배치되어 회로기판(1)의 휨 발생이 억제되게 된다.
구체적으로 제2 절연층(23)의 평균 선팽창 계수(B) 및 제3 절연층(25)의 평균 선팽창 계수(C)가 각각 20 ppm／℃ 이상, 40 ppm／℃ 이하, 특히 25 ppm／℃ 이상, 35 ppm／℃ 이하인 것이 바람직하다.
40ppm／℃ 이하로 함으로써 회로기판(1)의 휨 발생이 억제되게 된다.
한편, 20 ppm／℃ 이상으로 하면, 후술하는 바와 같이, 플럭스 활성 수지층(3)이 땜납층 위에 제2 절연층(23)을 피복하도록 형성되어 있는 경우에, 제1 절연층(21) 및 플럭스 활성 수지층(3)의 층간의 변형을 억제하는 효과가 있다.
또한, 제2 절연층(23) 및 제3 절연층(25)은 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향과 직교하는 방향(두께 방향)의 평균 선팽창 계수가 30 ppm／℃ 이하, 3 ppm／℃ 이상인 것이 바람직하다. 이와 같이 함으로써 휨을 억제할 수 있으면서, 반도체 장치(6)의 온도 사이클 시험에 대한 신뢰성을 향상시킬 수 있다.
또한, 제1 절연층(21)의 평균 선팽창 계수(A)와 제2 절연층(23)의 평균 선팽창 계수(B)의 차이, 제1 절연층(21)의 평균 선팽창 계수(A)와 제3 절연층(25)의 평균 선팽창 계수(C)의 차이가 5 ppm／℃ 이상, 35 ppm／℃ 이하이다.
제1 절연층(21)의 평균 선팽창 계수(A)와 제2 절연층(23)의 평균 선팽창 계수(B)의 차이, 제1 절연층(21)의 평균 선팽창 계수(A)와 제3 절연층(25)의 평균 선팽창 계수(C)의 차이를 5 ppm／℃ 이상으로 하면, 제1 절연층(21)과, 후술하는 반도체 칩(5)과 접합하기 위한 수지층(3)과의 층간 변형을 억제하는 효과가 있다. 반도체 칩(5)과 접합하기 위한 수지층(3)은 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 선팽창 계수가 제1 절연층(21) 보다 크기 때문에, 상기 차이를 5 ppm／℃ 이상으로 함으로써 제1 절연층(21)과 수지층(3)과의 층간 변형를 억제할 수 있다.
한편, 제1 절연층(21)의 평균 선팽창 계수(A)와 제2 절연층(23)의 평균 선팽창 계수(B)의 차이, 제1 절연층(21)의 상기 평균 선팽창 계수(A)와 제3 절연층(25)의 평균 선팽창 계수(C)의 차이를 35 ppm／℃ 이하로 함으로써 휨 억제 효과가 있다.
그 중에서도 제1 절연층(21)의 평균 선팽창 계수(A)와 제2 절연층(23)의 평균 선팽창 계수(B)의 차이, 절연층(21)의 평균 선팽창 계수(A)와 제3 절연층(25)의 평균 선팽창 계수(C)의 차이가 10 ppm／℃ 이상, 20 ppm／℃ 이하인 것이 바람직하다.
또한, 제2 절연층(23)의 두께(T1)는 10μm 이상, 100μm 이하이며, 제3 절연층(25)의 두께(T2)는 10μm 이상, 100μm 이하인 것이 바람직하다.
여기서, 제2 절연층(23)의 두께(T1)와 제3 절연층(25)의 두께(T2)는 동일해도 되지만, 제2 절연층(23)의 두께(T1)와 제3 절연층(25)의 두께(T2)가 상이한 것이 바람직하다. 제2 절연층(23)의 두께(T1)와 제3 절연층(25)의 두께(T2)의 비인 T1／T2는 1 이상인 것이 바람직하다.
T1／T2를 1 이상으로 함으로써 휨 억제 효과가 있다.
또한, 제1 절연층(21)의 표리 위에 설치된 제1 회로층(22), 제2 회로층(24) 패턴의 차이, 제2 절연층(23)에 형성된 개구의 비율, 제3 절연층(25)에 형성된 개구의 비율 차이에 의해 회로기판(1)에 휨이 발생할 수 있다.
이 휨 발생을 억제하기 위해서, 제2 절연층(23), 제3 절연층(25)의 두께를 상이한 것, 특히 T1／T2를 1 이상, 특히 상이한 두께로 함으로써 보다 평평한(flat) 회로기판(1)을 얻을 수 있다.
또한, 제2 절연층(23) 및 제3 절연층(25)의 두께는, 제1 절연층(21)보다 얇고, 제1 절연층(21)의 두께의 1／10 이상인 것이 바람직하다. 이와 같이 함으로써 휨 억제 효과가 있다.
상기의 제2 절연층(23) 및 제3 절연층(25)은 프리프레그가 아니라, 수지 조성물로 이루어지는 것이 바람직하다. 제2 절연층(23) 및 제3 절연층(25)은 동일한 수지 조성물로 구성될 수 있다. 제2 절연층(23) 및 제3 절연층(25)은 예를 들어, (d) 다관능 시아네이트 수지, (e) 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지, (f) 하기 일반식 (1)로 나타내는 비스페놀아세토페논 구조를 갖는 페녹시 수지, (g) 무기 충전재를 필수 성분으로 하는 수지 조성물로 구성될 수 있다.
Figure 112012087528816-pct00003
(1)
(식 중, R1은 서로 동일하거나 상이해도 되고, 수소 원자, 탄소수 1 이상 10 이하의 탄화수소기 또는 할로겐 원소로부터 선택되는 기이며, R2는 수소 원자, 탄소수 1 이상 10 이하의 탄화수소기 또는 할로겐 원소로부터 선택되는 기이고, R3는 수소 원자 또는 탄소수 1 이상 10 이하의 탄화수소기이며, m은 0 이상 5 이하의 정수이다.)
이러한 수지 조성물을 사용함으로써 절연 신뢰성을 높일 수 있다. 또한, 수지층(3)과의 밀착성도 양호하게 할 수 있다.
상기 (d) 다관능 시아네이트 수지는 분자 내에 2개 이상의 시아네이트기(－O－CN)를 갖는 수지이다. 예를 들어, 2,2'－비스(4－시아나토페닐) 이소프로필리덴, 1,1'－비스(4－시아나토페닐) 에탄, 비스(4－시아나토-3,5－디메틸 페닐) 메탄, 1,3－비스(4－시아나토페닐-1－(1－메틸에틸리덴)) 벤젠, 디시클로펜타디엔형 시아네이트에스테르, 페놀 노볼락형 시아네이트에스테르, 비스(4－시아나토페닐) 티오에테르, 비스(4－시아나토페닐) 에테르, 1,1,1－트리스(4－시아나토페닐) 에탄, 트리스(4－시아나토페닐) 포스파이트, 비스(4－시아나토페닐) 술폰, 2,2-비스(4－시아나토페닐) 프로판, 1,3-, 1,4-, 1,6-, 1,8-, 2,6- 또는 2,7-디시아나토나프탈렌, 1,3,6-트리시아나토나프탈렌, 4,4'－디시아나토비페닐, 및 페놀의 노볼락형, 크레졸 노볼락형의 다가 페놀류와 할로겐화 시안과의 반응에서 얻어지는 시아네이트에스테르 수지 등을 들 수 있다. 이들 중, 페놀 노볼락형 시아네이트에스테르 수지가 난연성 및 저열팽창성이 우수하며, 2,2'－비스(4－시아나토페닐) 이소프로필리덴 및 디시클로펜타디엔형 시아네이트에스테르가 가교 밀도의 제어 및 내습 신뢰성이 우수하다. 본 발명의 실시 형태에서 페놀 노볼락형 시아네이트에스테르 수지가 저열팽창을 위해 바람직하다. 또한, 다른 시아네이트에스테르 수지를 1 종류 혹은 2 종류 이상 추가로 병용할 수 있으며 특별히 한정되지 않는다.
또한, 상기(d) 다관능 시아네이트 수지는 이것을 프리폴리머화한 것도 이용할 수 있다. 즉, 상기 다관능 시아네이트 수지를 단독으로 이용하거나 중량 평균 분자량이 상이한 다관능 시아네이트 수지를 병용하거나 상기 다관능 시아네이트 수지와 그 프리폴리머를 병용할 수 있다.
상기 프리폴리머는 일반적으로 상기 다관능 시아네이트 수지를 가열 반응 등에 의해 예를 들어, 3 량화 함으로써 얻을 수 있다. 이로써 수지 조성물의 성형성, 유동성을 조정하기 때문에 바람직하게 사용된다.
상기 프리폴리머는 특별히 한정되지는 않지만 예를 들어, 3 량화율이 20 중량％ 이상 50 중량％ 이하의 프리폴리머를 이용한 경우, 양호한 성형성, 유동성을 발현할 수 있다.
상기 (d) 다관능 시아네이트 수지의 함유량은 특별히 한정되지는 않지만, (g) 무기 충전재를 제외한 수지 조성물의 10 중량％ 이상 60 중량％ 이하가 바람직하고, 특히 20 중량％ 이상 50 중량％ 이하가 바람직하다. 함유량이 상기 하한치 미만이면 저열팽창성이 저하되거나 내열성이 저하될 수 있다. 한편, 상기 상한치를 초과하면 절연 수지층의 강도가 저하되거나 기계 강도가 저하될 수 있다.
상기 (e) 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지는 나프탈렌, 안트라센, 페난트렌, 테트라센, 크리센, 피렌, 트리페닐렌 및 테트라 펜, 그 외의 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지이다. 상기 (e) 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지는 복수의 방향환이 규칙적으로 배열할 수 있어서 저열팽창성이 우수하다. 또한 유리 전이 온도도 높기 때문에 내열성이 우수하다. 게다가 반복 구조의 분자량이 크기 때문에 종래의 노볼락형 에폭시에 비해 난연성이 우수하다. 또한 시아네이트 수지와 조합함으로써 시아네이트 수지 약점의 취약성을 개선할 수 있다. 따라서, 상기 (d) 다관능 시아네이트 수지와 병용해 이용함으로써 유리 전이 온도가 더욱 높아지기 때문에 납프리(lead-free) 대응의 실장 신뢰성이 우수하다.
상기 (e) 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지는 페놀류 화합물과 포름알데히드류 화합물 및 축합환 방향족 탄화수소 화합물로부터 합성된 노볼락형 페놀 수지를 에폭시화한 것이다.
상기 페놀류 화합물은 특별히 한정되지는 않지만 예를 들어, 페놀, o－크레졸, m－크레졸, p－크레졸 등의 크레졸류, 2,3－크실레놀, 2,4－크실레놀, 2,5－크실레놀, 2,6－크실레놀, 3,4－크실레놀, 3,5－크실레놀 등의 크실레놀류, 2,3,5-트리메틸 페놀 등의 트리메틸 페놀류, o－에틸 페놀, m－에틸 페놀, p－에틸 페놀 등의 에틸 페놀류, 이소프로필 페놀, 부틸 페놀, t－부틸 페놀 등의 알킬 페놀류, o－페닐 페놀, m－페닐 페놀, p－페닐 페놀, 카테콜, 1,5－디히드록시 나프탈렌, 1,6－디히드록시 나프탈렌, 2,7－디히드록시 나프탈렌 등의 나프탈렌 디올류, 레조르신, 카테콜, 히드로퀴논, 피로가롤, 플루오로글루신 등의 다가 페놀류, 알킬레조르신, 알킬 카테콜, 알킬 히드로퀴논 등의 알킬 다가 페놀류를 들 수 있다. 이들 중, 비용면 및 분해 반응에 미치는 효과에 있어서 페놀이 바람직하다.
상기 알데히드류 화합물은 특별히 한정되지는 않지만 예를 들어, 포름알데히드, 파라포름알데히드, 트리옥산, 아세트알데히드, 프로피온 알데히드, 폴리옥시메틸렌, 클로랄(chloral), 헥사메틸렌테트라민, 퍼퓨랄, 글리옥살, n-부틸 알데히드, 카프로 알데히드, 아릴 알데히드, 벤즈 알데히드, 크로톤 알데히드, 아크로레인(acrolein), 테트라옥시메틸렌, 페닐 아세트알데히드, o-톨루알데히드, 살리실 알데히드, 디히드록시 벤즈 알데히드, 트리히드록시 벤즈 알데히드, 4－히드록시-3－메톡시알데히드파라포름알데히드 등을 들 수 있다.
상기 축합환 방향족 탄화수소 화합물은 특별히 한정되지는 않지만 예를 들어, 메톡시 나프탈렌, 부톡시 나프탈렌 등의 나프탈렌 유도체, 메톡시 안트라센 등의 안트라센 유도체, 메톡시 페난트렌 등의 페난트렌 유도체, 그 외 테트라센 유도체, 크리센 유도체, 피렌 유도체, 트리페닐렌 유도체 및 테트라펜 유도체 등을 들 수 있다.
상기 (e) 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지는 특별히 한정되지는 않지만 예를 들어, 메톡시 나프탈렌 변성 오르쏘 크레졸 노볼락 에폭시, 부톡시나프탈렌 변성 메타 (파라) 크레졸 노볼락 에폭시 및 메톡시 나프탈렌 변성 노볼락 에폭시 등을 들 수 있다. 이 중, 아래의 식 (2)로 나타낸 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지가 바람직하다.
Figure 112012087528816-pct00004
(2)
(식 중, Ar는 축합환 방향족 탄화수소기이며, R4는 서로 동일하거나 상이해도 되고, 수소 원자, 탄소수 1 이상 10 이하의 탄화수소기 또는 할로겐 원소, 페닐기, 벤질기 등의 아릴기 및 글리시딜 에테르를 포함하는 유기기로부터 선택되는 기이며, n, p 및 q는 1 이상의 정수이고, p 및 q의 값은 반복 단위마다 동일하거나 상이해도 된다.)
Ar은 하기의 (3)에 나타낸 (Ar1) 내지 (Ar4)로 표현되는 구조 중 하나인 것이 바람직하다.
Figure 112012087528816-pct00005
(3)
(식 중, R5는 서로 동일하거나 상이해도 되고, 수소 원자, 탄소수 1이상 10 이하의 탄화수소기 또는 할로겐 원소, 페닐기, 벤질기 등의 아릴기 및 글리시딜 에테르를 포함하는 유기기로부터 선택되는 기이다.)
그 중 다른 수지와의 상용성 관점에서 R4가 메틸기, 에틸기, 이소프로필기 등의 알킬기이고, p가 1 이상 2 이하이며, q가 1 이상 2 이하이고, Ar이 나프탈렌인 것이 바람직하다.
상기 (e) 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지의 함유량은 특별히 한정되지는 않지만, (g) 무기 충전재를 제외한 수지 조성물의 20 중량％ 이상 80 중량％ 이하가 바람직하고, 특히 30 중량％ 이상 50 중량％ 이하가 바람직하다. 함유량이 상기 하한치 미만이면 절연 수지층의 밀착성이 저하되거나 기계 강도가 저하될 수 있다. 한편, 상기 상한치를 초과하면 내열성이 저하되거나 얻어지는 제품의 신뢰성이 저하될 수 있다.
상술한 (f) 일반식 (1)로 나타내는 비스페놀아세토페논 구조를 포함하는 페녹시 수지는 부피가 큰 구조를 갖기 때문에 용제 용해성이나 배합하는 열경화성 수지 성분과의 상용성이 우수하다. 또한, 낮은 조도로 균일한 조면을 형성할 수 있다.
식 (1)에서, 상용성, 내열성의 관점에서 R1은 수소 또는 메틸기이고, R2는 수소 또는 메틸기이며, R3는 수소 또는 메틸기이고, m은 1 이상 2 이하인 것이 바람직하다.
상기 (f) 페녹시 수지는 에폭시 수지와 페놀 수지를 촉매로 고분자량화시키는 방법 등의 공지의 방법으로 합성할 수 있다.
상기 에폭시 수지는 특별히 한정되지는 않지만, 예를 들어, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 M형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 Z형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 비페닐 아랄킬형 에폭시 수지, 아릴 알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보르넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등의 에폭시 수지 등이 있다.
이들 중 1 종류를 단독으로 이용할 수 있다. 또는 2 종류 이상을 병용할 수도 있다.
상기 페놀 수지는 특별히 한정되지는 않지만 예를 들어, 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀A 노볼락 수지, 아릴 알킬렌형 노볼락 수지 등의 노볼락형 페놀 수지, 미변성의 레조르페놀수지, 동유, 아마니유, 호두유 등으로 변성된 유 변성 레조르페놀수지 등의 레조르형 페놀 수지를 들 수 있다. 이들 중, 1 종류를 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상의 전술한 수지와 그 프리폴리머를 병용할 수도 있다. 이들 중에서도 특히, 아릴 알킬렌형 페놀 수지가 바람직하다. 이로써 흡습 땜납 내열성을 더욱 향상시킬 수 있다.
상기 촉매는 에폭시 수지와 페놀 수지의 반응 또는 에폭시기와 페놀성 수산기의 반응에 의해 생성하는 알코올성 수산기나 카르복실기와의 반응을 진행시키는 촉매 기능을 갖는 화합물이면 특별히 한정되지 않는다. 예를 들어, 알칼리 금속 화합물, 유기인 화합물, 제3급 아민, 제4급 암모늄염, 환상 아민류, 이미다졸류 등이 있다. 알칼리 금속 화합물의 구체적인 예로는 수산화 나트륨, 수산화 리튬, 수산화 칼륨 등의 알칼리 금속 수산화물, 탄산나트륨, 중탄산나트륨, 염화 나트륨, 염화 리튬, 염화 칼륨 등의 알칼리 금속염, 나트륨메톡시드, 나트륨에톡시드 등의 알칼리 금속 알콕시드, 알칼리 금속 페녹시드, 수소화 나트륨, 수소화 리튬 등, 아세트산 나트륨, 스테아린산나트륨 등의 유기산의 알칼리 금속염을 들 수 있다.
이러한 촉매는 병용할 수 있다. 일반적으로 촉매의 사용량은 반응 고형분에 대해 0.001 중량％ 이상 1 중량％ 이하이다. 촉매로서 알칼리 금속 화합물을 사용하는 경우, 페녹시 수지 중에 알칼리 금속분이 잔류하고 그것을 사용한 프린트 배선판의 절연 특성을 악화시키기 때문에, 페녹시 수지 중 Li, Na 및 K의 함유량의 합계는 바람직하게는 5 ppm 이하이며, 보다 바람직하게는 4 ppm 이하이며, 더욱 바람직하게는 3 ppm 이하이다. 5 ppm 이상에서는 절연 특성이 나빠져 바람직하지 않다. 또한, 유기인 화합물을 촉매로 사용하는 경우에도 페녹시 수지 중에 촉매 잔사로 잔류하여 프린트 배선판의 절연 특성을 악화시키기 때문에, 페녹시 수지 중 인의 함유량은 바람직하게는 150 ppm 이하이며, 보다 바람직하게는 140 ppm 이하이며, 더욱 바람직하게는 100 ppm 이하이다. 150 ppm를 초과하는 경우에는 절연 특성이 나빠져 바람직하지 않다.
상기 (f) 페녹시 수지는 일반식 (1)의 비스페놀아세토페논 구조 이외의 구조가 포함될 수 있으며, 그 구조는 특별히 한정되지는 않지만, 비스페놀 A형, 비스페놀 F형, 비스페놀 S형, 비페닐형, 페놀 노볼락형, 크레졸 노볼락형의 구조 등을 들 수 있다. 그 중, 비페닐형의 구조를 포함하는 것이 유리 전이 온도가 높고 매우 적합하다.
상기 (f) 페녹시 수지 중 일반식 (1)의 비스페놀아세토페논 구조의 함유량은 특별히 한정되지는 않지만, 5 몰％ 이상, 95 몰％ 이하가 바람직하고, 보다 바람직하게는 10 몰％ 이상, 85 몰％ 이하이며, 더욱 바람직하게는 15 몰％ 이상, 75 몰％ 이하이다. 함유량이 하한치에 못 미치면 내열성, 내습 신뢰성을 향상시키는 효과를 얻을 수 없을 가능성이 있다. 또한, 함유량이 상한치를 초과하면, 용제 용해성이 나빠져서 바람직하지 않다.
상기 (f) 페녹시 수지의 중량 평균 분자량은 특별히 한정되지는 않지만, 5.0×103 이상 1.0×105 이하가 바람직하고, 1.0×104 이상 7.0×104 이하가 더 바람직하고, 2.0×104 이상 5.0×104 이하가 가장 바람직하다. 중량 평균 분자량이 상한치 이상이면 다른 수지와의 상용성이나 용제에 대한 용해성이 매우 나빠지기 때문에 바람직하지 않다. 한편, 하한치 이하이면, 제막성이 나빠질 수 있다.
상기 (f) 페녹시 수지의 함유량은 특별히 한정되지는 않지만, (g) 충전재를 제외한 수지 조성물의 5 중량％ 이상 40 중량％ 이하가 바람직하고, 특히 10 중량％ 이상 20 중량％ 이하가 바람직하다. 함유량이 상기 하한치 미만이면 절연 수지층의 기계 강도가 저하될 가능성이 있다. 한편, 상기 상한치를 초과하면 절연 수지층의 열팽창율이 높아져 내열성이 저하될 수 있다.
상기 (g) 무기 충전재는, 특별히 한정되지는 않지만, 상술한 (c) 무기 충전재와 같은 것을 사용할 수 있다.
상기 (g) 무기 충전재의 함유량은 특별히 한정되지는 않지만, (g) 무기 충전재를 제외한 수지 조성물 100 중량부에 대해, 20 중량부 이상 250 중량부 이하 함유하는 것이 바람직하다. 더욱 바람직하게는 50 중량부 이상 150 중량부 이하로 함으로써 저열팽창성, 성형성 및 저흡수성을 부여하는 효과를 발현할 수 있다.
또한, 상기 수지 조성물은 추가로 열가소성 수지를 포함하는 것이 바람직하다. 이로써 얻어지는 절연 수지층의 기계 강도의 향상, 내습 신뢰성의 향상을 도모할 수 있다.
상기 열가소성 수지로서, 폴리이미드 수지, 폴리 아미드이미드 수지, 폴리페닐렌 옥시드 수지, 폴리에테르술폰 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리스티렌 수지 등의 열가소성 수지, 스티렌-부타디엔 공중합체, 스티렌-이소프렌 공중합체 등의 폴리스티렌계 열가소성 엘라스토머, 폴리올레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머, 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리 부타디엔, 에폭시 변성 폴리 부타디엔, 아크릴 변성 폴리 부타디엔 및 메타크릴 변성 폴리 부타디엔 등의 디엔계 엘라스토머를 들 수 있지만, 본 발명은 이것들로 한정되지 않는다. 단독으로 이용할 수도 있고, 상이한 중량 평균 분자량을 갖는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그 프리폴리머를 병용할 수도 있다. 이들 중, 페녹시 수지가 바람직하다. 이로써 도금 밀착성 및 기계 강도가 향상된다.
상기 수지 조성물은 필요에 따라서 경화제 또는 경화촉진제를 포함할 수 있다.
(플럭스 기능을 갖는 화합물을 포함하는 수지층(3))
도 5와 같이, 땜납층(26) 위에는 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)이 제2 절연층(23)을 피복하도록 형성될 수 있다.
플럭스 기능을 갖는 화합물을 포함하는 수지층(3)은 경화 후의 실온에서 탄성률이 0.5 GPa 이상, 15 GPa 이하인 것이 바람직하다. 또한, 탄성률은 이하의 방법으로 측정한 것이다.
폭 4 mm×길이 45 mm×두께 0.1 mm의 필름 모양의 시험편을 180℃, 1시간에 경화시켜 제작한 후, 주파수 10 Hz, 3℃／분의 승온 속도로 0℃ 이상 300℃ 이하의 온도 범위에서 동적 점탄성 측정기(DMA)에서 인장 모드로 계측해 25℃에서의 탄성률을 산출했다.
플럭스 기능을 갖는 화합물을 포함하는 수지층(3)은 예를 들어, 1 핵체부터 3 핵체의 합계 함유량이 30％ 이상 70％ 이하인 페놀계 노볼락 수지(h)와 25℃에서 액상인 에폭시 수지(i)와 플럭스 기능을 갖는 화합물(j)과 성막성 수지(k)를 포함하는 것이 바람직하다.
상기 페놀계 노볼락 수지(h)로서는, 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A형 노볼락 수지, 비스페놀 F형 노볼락 수지, 비스페놀 AF형 노볼락 수지 등을 들 수 있다. 그 중, 접착 필름의 경화물의 유리 전이 온도를 효과적으로 높일 수 있으며 아웃 가스로 되는 페놀계 노볼락 수지의 양을 저감할 수 있는 페놀 노볼락 수지, 크레졸 노볼락 수지가 바람직하다.
상기 페놀계 노볼락 수지의 함유량은 특별히 한정되지는 않지만, 수지층(3) 중에 3 중량％ 이상, 30 중량% 이하 포함되는 것이 바람직하고, 5 중량％ 이상, 25 중량％ 이하 포함되는 것이 특히 바람직하다. 상기 페놀계 노볼락 수지의 함유량을 상기 범위로 함으로써, 수지층(3)의 경화물의 유리 전이 온도를 효과적으로 높이고 또한 아웃 가스로 되는 페놀계 노볼락 수지의 양을 효과적으로 저감하는 것을 양립할 수 있다.
상기 1 핵체부터 3 핵체의 합계 함유량이 30％ 미만(4 핵체 이상의 합계 함유량이 70％ 이상)인 경우, 25℃에서 액상인 에폭시 수지와의 반응성이 저하되고 수지층(3)의 경화물 중에 미반응의 페놀계 노볼락 수지가 잔류하기 때문에, 수지층(3)이 무너져 작업성이 저하되어버리는 문제가 발생한다. 또한, 상기 1 핵체부터 3 핵체의 합계 함유량이 70％ 보다 큰(4 핵체 이상의 합계 함유량이 30％ 미만) 경우, 수지층(3)을 경화시킬 때의 아웃 가스량이 증대할 가능성이 있다. 게다가 수지층(3)의 점성이 너무 커질 가능성도 있다.
상기 페놀계 노볼락 수지 중 2 핵체와 3 핵체의 합계 함유량은 특별히 한정되지는 않지만, 30％ 이상 70％ 이하인 것이 바람직하다. 상기 하한치 이상으로 하면 수지층(3)을 경화시킬 때의 아웃 가스량이 증대되어 버리는 것을 억제할 수 있다. 또한 상기 상한치 이하로 하면 수지층(3)의 유연성과 굴곡성을 보다 효과적으로 확보할 수 있다.
상기 페놀계 노볼락 수지(h) 중 1 핵체의 함유량은 특별히 한정되는 것은 아니지만, 수지층(3) 중에 1％ 이하인 것이 바람직하고, 0.8％ 이하인 것이 특히 바람직하다. 상기 1 핵체의 함유량을 상기 범위로 하면 수지층(3)을 경화할 때의 아웃 가스량을 저감할 수 있다.
상기 페놀계 노볼락 수지(h)의 중량 평균 분자량은 특별히 한정되는 것은 아니지만, 300 이상 1,500 이하인 것이 바람직하고, 400 이상 1400 이하인 것이 특히 바람직하다. 상기 하한치 이상으로 하면 수지층(3)을 경화시킬 때의 아웃 가스량을 억제할 수 있다. 또한 상기 상한치 이하로 하면 수지층(3)의 유연성과 굴곡성을 보다 효과적으로 확보할 수 있다.
플럭스 기능을 갖는 화합물을 포함하는 수지층(3)은 25℃에서 액상인 에폭시 수지(i)를 포함하는 것이 바람직하다. 이로써 수지층(3)에 유연성 및 굴곡성을 부여할 수 있다.
25℃에서 액상인 에폭시 수지(i)로서는 특별히 한정되는 것은 아니지만, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 글리시딜 아민형 에폭시 수지, 글리시딜 에스테르형 에폭시 수지 등을 들 수 있다. 이 중, 접착 필름의 지지체 및 피착체에 대한 밀착성, 접착 필름 경화 후의 기계적 특성이 우수한 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지가 바람직하다.
또한, 상기 25℃에서 액상인 에폭시 수지(i)로서는 보다 바람직하게는 25℃에서의 점도가 500 mPa·s 이상, 50, 000 mPa·s 이하인 것, 보다 더 바람직하게는 800 mPa·s 이상, 40, 000 mPa·s 이하인 것이 있다. 25℃에서의 점도를 상기 하한치 이상으로 하면 수지층(3)의 유연성과 굴곡성을 확보할 수 있다. 또한, 25℃에서의 점도를 상기 상한치 이하로 하면 수지층(3)의 점성이 강해져서 핸들링성이 저하되는 것을 방지할 수 있다.
또한, 상기 25℃에서 액상인 에폭시 수지(i)의 함유량은 특별히 한정되는 것은 아니지만, 10 중량％ 이상 80 중량％ 이하가 바람직하고, 15 중량％ 이상 75 중량％ 이하가 특히 바람직하다. 상기 하한치 이상으로 하면 수지층(3)의 유연성과 굴곡성을 보다 효과적으로 발현시킬 수 있다. 또한, 상기 상한치 이하로 하면 수지층(3)의 점성이 강해져서 핸들링성이 저하되는 것을 보다 효과적으로 방지할 수 있다.
플럭스 기능을 갖는 화합물(j)로서는 땜납 표면의 산화막을 제거하는 기능이 있으면 특별히 한정되는 것은 아니지만, 카르복실기 또는 페놀성 수산기 중 하나 또는 카르복실기 및 페놀 수산기 모두를 갖춘 화합물이 바람직하다.
플럭스 기능을 갖는 화합물(j)의 배합량은 1 중량％ 이상 30 중량％ 이하가 바람직하고, 3 중량％ 이상 20 중량％ 이하가 특히 바람직하다. 플럭스 기능을 갖는 화합물의 배합량이 상기 범위이면 플럭스 활성을 향상시킬 수 있다. 또한, 수지층(3)을 경화할 때 미반응의 화합물이 잔존하는 것을 방지할 수 있고 내(耐)마이그레이션성을 향상시킬 수 있다.
또한, 에폭시 수지의 경화제로서 작용하는 화합물 중에는 플럭스 기능을 갖는 화합물이 존재한다(이하, 이와 같은 화합물을 플럭스 활성 경화제라고도 기재한다). 예를 들어, 에폭시 수지의 경화제로서 작용하는 지방족 디카르복실산, 방향족 디카르복실산 등은 플럭스 작용도 가지고 있다. 이와 같이 플럭스로도 작용하고 에폭시 수지의 경화제로도 작용하는 플럭스 활성 경화제를 적절하게 이용할 수 있다.
또한, 카르복실기를 갖고 플럭스 기능을 갖는 화합물이란, 분자 중에 카르복실기가 1개 이상 존재하는 것을 말하며, 액상 또는 고체일 수 있다.
또한, 페놀성 수산기를 갖고 플럭스 기능을 갖는 화합물이란, 분자 중에 페놀성 수산기가 1개 이상 존재하는 것을 말하며, 액상 또는 고체일 수 있다. 또한, 카르복실기 및 페놀성 수산기를 갖고 플럭스 기능을 갖는 화합물이란, 분자 중에 카르복실기 및 페놀성 수산기가 각각 1개 이상 존재하는 것을 말하며, 액상 또는 고체일 수 있다.
이들 중, 카르복실기를 갖고 플럭스 기능을 갖는 화합물로서는, 지방족 산무수물, 지환식 산무수물, 방향족 산무수물, 지방족 카르복실산, 방향족 카르복실산 등을 들 수 있다.
상기 카르복실기를 갖고 플럭스 기능을 갖는 화합물과 관련된 지방족 산무수물로서는 무수 호박산, 폴리 아디프산 무수물, 폴리 아젤라산 무수물, 폴리 세바신산 무수물 등을 들 수 있다.
상기 카르복실기를 갖고 플럭스 기능을 갖는 화합물과 관련된 지환식 산무수물로서는 메틸 테트라히드로 무수 프탈산, 메틸 헥사히드로 무수 프탈산, 무수 메틸 하이믹산, 헥사히드로 무수 프탈산, 테트라히드로 무수 프탈산, 트리알킬 테트라히드로 무수 프탈산, 메틸 시클로헥센 디카르복실산무수물 등을 들 수 있다.
상기 카르복실기를 갖고 플럭스 기능을 갖는 화합물과 관련된 방향족 산무수물로서는 무수 프탈산, 무수 트리멜리트산, 무수 피로멜리트산, 벤조페논 테트라카르복실산 무수물, 에틸렌글리콜 비스트리멜리테이트, 글리세롤 트리스트리멜리테이트 등을 들 수 있다.
상기 카르복실기를 갖고 플럭스 기능을 갖는 화합물과 관련된 지방족카르복실산로서는 하기 일반식 (II)로 나타내는 화합물이나, 포름산, 아세트산, 프로피온산, 부티르산, 발레르산, 피발산 카프로산, 카프릴산, 라우린산, 미리스틴산, 팔미트산, 스테아린산, 아크릴산, 메타크릴산, 크로톤산, 올레인산, 푸마르산, 말레인산, 옥살산, 말론산, 호박산 등을 들 수 있다.
HOOC－(CH2)n－COOH (II)
(식 (II) 중, n은 1 이상 20 이하의 정수를 나타낸다.)
상기 카르복실기를 갖고 플럭스 기능을 갖는 화합물과 관련된 방향족 카르복실산으로서는 벤조산, 프탈산, 이소프탈산, 테레프탈산, 헤미멜리트산, 트리멜리트산, 트리메신산, 멜로판산, 프레니트산, 피로멜리트산, 멜리트산, 트리일산, 크시릴산, 헤멜리트산(hemellitic acid), 메시틸렌산, 프레니틸산(prehnitylic acid), 톨루산, 계피산, 살리실산, 2,3－디히드록시 벤조산, 2,4－디히드록시 벤조산, 겐티딘산 (2,5－디히드록시 벤조산), 2, 6－디히드록시 벤조산, 3,5－디히드록시 벤조산, 몰식자산 (3,4,5－트리 히드록시 벤조산), 1,4－디히드록시-2－나프토에산, 3,5－디히드록시-2－나프토에산 등의 나프토에산 유도체, 페놀프탈린, 디페놀산 등을 들 수 있다.
이러한 상기 카르복실기를 갖고 플럭스 기능을 갖는 화합물 가운데, 플럭스 기능을 갖는 화합물이 가지는 활성도, 수지층(3)의 경화시 아웃 가스의 발생량 및 경화 후의 수지층(3)의 탄성률이나 유리 전이 온도 등의 밸런스가 좋은 점에서 상기 일반식 (II)로 나타내는 화합물이 바람직하다. 그리고, 상기 일반식 (1)로 나타내는 화합물 가운데, 식 (II)의 n이 3 이상 10 이하인 화합물이 경화 후의 수지층(3)에서 탄성률이 증가하는 것을 억제할 수 있으면서 접착성을 향상시킬 수 있다는 점에서 특히 바람직하다.
상기 일반식 (II)로 나타내는 화합물 가운데, 식 (II)의 n이 3 이상 10 이하인 화합물은 예를 들어, n=3의 글루타르산 (HOOC－(CH2)3－COOH), n=4의 아디프산 (HOOC－(CH2)4－COOH), n=5의 피메린산 (HOOC－(CH2)5－COOH), n=8의 세바신산 (HOOC－(CH2)8－COOH) 및 n=10의 HOOC－(CH2)10－COOH－ 등을 들 수 있다.
상기 페놀성 수산기를 갖고 플럭스 기능을 갖는 화합물로서는, 페놀류를 들 수 있으며, 구체적으로 예를 들어, 페놀, o－크레졸, 2, 6－크실레놀, p－크레졸, m－크레졸, o－에틸 페놀, 2,4－크실레놀, 2,5-크실레놀, m－에틸 페놀, 2,3－크실레놀, 메지톨, 3,5－크실레놀, p－터셔리부틸 페놀, 카테콜, p－터셔리아밀 페놀, 레조르시놀, p－옥틸 페놀, p－페닐 페놀, 비스페놀A, 비스페놀F, 비스페놀AF, 비페놀, 디알릴 비스페놀F, 디알릴 비스페놀A, 트리스 페놀, 테트라키스 페놀 등의 페놀성 수산기를 함유하는 모노머류 등을 들 수 있다.
상술한 카르복실기 또는 페놀 수산기 중 하나, 또는 카르복실기 및 페놀 수산기 모두를 갖춘 화합물은 에폭시 수지와의 반응에서 삼차원적으로 받아들여진다.
따라서 경화 후 에폭시 수지의 삼차원적인 네트워크의 형성을 향상시킨다는 관점에서, 플럭스 기능을 갖는 화합물로서는 플럭스 작용을 갖는 한편 에폭시 수지의 경화제로서 작용하는 플럭스 활성 경화제가 바람직하다. 플럭스 활성 경화제로서는 예를 들어, 1 분자 중 에폭시 수지에 부가할 수 있는 2 이상의 페놀성 수산기와 플럭스 작용(환원 작용)을 나타내는 방향족에 직접 결합된 1 이상의 카르복실기를 갖는 화합물을 들 수 있다. 이러한 플럭스 활성 경화제로는 2,3－디히드록시 벤조산, 2,4－디히드록시 벤조산, 겐티딘산(2,5－디히드록시 벤조산), 2,6－디히드록시 벤조산, 3,4－디히드록시 벤조산, 몰식자산(3,4,5－트리히드록시 벤조산) 등의 벤조산유도체； 1,4－디히드록시-2－나프토에산, 3,5－디히드록시-2－나프토에산, 3,7－디히드록시-2－나프토에산 등의 나프토에산 유도체； 페놀프탈린；및 디페놀산 등을 들 수 있으며, 이들은 1종 단독 또는 2종 이상을 조합할 수 있다.
이 중, 땜납 표면의 산화막을 제거하는 효과와 에폭시 수지와의 반응성이 우수한 2,3－디히드록시 벤조산, 겐티딘산, 페놀프탈린이 바람직하다.
또한, 수지층(3) 중 플럭스 활성 경화제의 배합량은 1 중량％ 이상, 30 중량％ 이하가 바람직하고, 3 중량％ 이상, 20중량％ 이하가 특히 바람직하다. 수지층(3) 중 플럭스 활성 경화제의 배합량이 상기 범위이면 수지층(3)의 플럭스 활성을 향상시킬 수 있다. 게다가 수지층(3) 중에 에폭시 수지와 미반응의 플럭스 활성 경화제가 잔존하는 것이 방지된다.
수지층(3)은 성막성을 향상하기 위해서 성막성 수지(k)를 포함하는 것이 바람직하다. 이로써 필름상태로 하는 것이 용이해진다. 또한, 기계적 특성도 우수하다.
상기 성막성 수지(k)는 특별히 한정되는 것은 아니지만, 예를 들어, (메타) 아크릴계 수지, 페녹시 수지, 폴리에스테르 수지, 폴리우레탄 수지, 폴리이미드 수지, 실록산 변성 폴리이미드 수지, 폴리 부타디엔, 폴리프로필렌, 스티렌-부타디엔-스티렌 공중합체, 스티렌-에틸렌-부티렌-스티렌 공중합체, 폴리아세탈 수지, 폴리비닐 부티랄 수지, 폴리비닐 아세탈 수지, 부틸 고무, 클로로프렌 고무, 폴리아미드 수지, 아크릴로니트릴-부타디엔 공중합체, 아크릴로니트릴-부타디엔-아크릴산 공중합체, 아크릴로니트릴-부타디엔-스티렌 공중합체, 폴리 아세트산 비닐, 나일론 등을 들 수 있다. 이들은 1종으로 이용하거나 2종 이상을 병용할 수 있다. 그 중, (메타) 아크릴계 수지, 페녹시 수지 및 폴리이미드 수지로 이루어진 군으로부터 선택된 적어도 1종인 것이 바람직하다.
상기 성막성 수지(k)의 함유량은 특별히 한정되지 않지만, 상기 수지층(3) 중의 10 중량％ 이상, 50 중량％ 이하가 바람직하고, 15 중량％ 이상, 40 중량％ 이하가 보다 바람직하고, 특히 20 중량％ 이상, 35 중량％ 이하가 바람직하다. 함유량이 상기 범위 내이면 수지층(3)의 유동성을 억제할 수 있어 수지층(3)의 취급이 용이해진다.
또한, 상기 수지층(3)은 경화촉진제나 실란 커플링제를 더 포함할 수 있다.
이상과 같은 회로기판(1)은 다음과 같이 제조한다.
도 2(a)와 같이, 처음에 표리면에 금속막(41) (예를 들어, 구리막)이 형성된 제1 절연층(21)을 준비한다. 다음, 도 2(b)와 같이, 한쪽의 금속막(41) 및 제1 절연층(21)을 관통하는 구멍(211)을 형성한다. 한쪽의 금속막(41)을 관통하는 구멍을 에칭에 의해 형성한 후, 제1 절연층(21)을 관통하는 구멍을 레이저로 형성할 수 있다.
또한, 도 2(c)와 같이, 다른쪽의 금속막(41)도 관통하는 관통공(211)을 형성할 수 있다.
다음, 금속막(41) 위 및 제1 절연층(21)의 구멍(211) 내부에 화학 도금을 실시한다. 그 후 도 3(a)와 같이, 마스크 M을 배치하고 구멍(211) 내부를 충전하면서, 금속막(41) 위에 도금을 실시한다. 이로써, 비어로 되는 도전체(20)를 형성하면서, 금속막(42)을 형성한다 (금속막(42)은 금속막(41)과 금속막(41) 위의 도금막을 나타낸다).
다음, 마스크 M이 형성되어 있는 부분의 금속막(42)을 플래시 에칭에 의해 제거하고 도 3(b)와 같이 제1 회로층(22), 제2 회로층(24)을 형성한다.
그 후, 도 4(a)와 같이, 제1 회로층(22) 위에 시트 모양의 제2 절연층(23)을 붙인다. 또한, 제2 회로층(24) 위에 시트 모양의 제3 절연층(25)을 붙인다. 이 때 제2 절연층(23), 제3 절연층(25)을 동시에 붙여도 된다.
그 후, 시트 모양의 제2 절연층(23), 시트 모양의 제3 절연층(25)을 가열하여 경화시킨다.
다음, 도 4(b)와 같이, 제2 절연층(23), 제3 절연층(25) 각각에 개구를 형성한다. 제2 절연층(23)에 예를 들어, UV 레이저를 조사하고 제3 절연층(25)에 탄산 레이저를 조사하여 개구를 형성할 수 있다.
그 후, 도 1과 같이, 제2 절연층(23)의 개구 내에 금속층(27) 및 땜납층(26), 제3 절연층(25)의 개구 내에 금속층(28)을 형성한다. 상술하였듯이, 도 1 상태도 거래 형태가 될 수 있다.
또한, 도 5와 같이, 제2 절연층(23) 위에 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)을 압착시켜도 된다.
이상의 공정에 의해 회로기판(1)이 완성된다.
이하, 도 5의 회로기판(1)을 사용한 반도체 장치의 제조방법에 대해서 설명한다.
(위치 결정 가접착)
도 6과 같이, 회로기판(1) 위에 복수의 반도체 칩(5)을 설치한다. 복수의 반도체 칩(5)은 회로기판(1)의 면방향에 따라 정렬된다. 반도체 칩(5)의 전극(51)은 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)을 관통하여 땜납층(26)과 접촉한다. 조건은 특별히 한정되지 않지만, 25℃ 이상 175℃ 이하, 반도체 칩(5) 하나당 0.5 kgf 이상 5 kgf 이하에서 전극(51)과 땜납층(26)의 위치를 맞추어 가접착한다.
(접합)
그 후, 회로기판(1) 및 복수의 반도체 칩(5)으로 이루어진 적층체를 가열하고, 전극(51)과 땜납층(26)을 땜납 접합시킨다. 조건은 특별히 한정되지 않지만, 200℃ 이상 300℃ 미만으로 1 초 이상 60 분 이하, 반도체 칩(5) 하나당 0.1 kgf 이상 15 kgf 이하가 바람직하다. 특히 200℃ 이상 260℃ 이하에서 5초 이상 300초 이하가 바람직하다. 접합 온도는 땜납층(26)의 융점에 의존하며 하중은 접합하는 단자수에 의존한다. 여기서, 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)을 통하여 전극(51)과 땜납층(26)을 접합하므로 땜납층(26)의 표면이 산화되는 것을 억제하면서(표면 산화막을 제거하면서) 땜납을 접속할 수 있게 된다.
(경화)
이 적층체를 더욱 가열함으로써 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)을 구성하는 수지를 경화시키는 것이 바람직하다.
이 때 가열 조건은 특별히 한정되지 않지만, 120℃ 이상 200℃ 이하에서 30분 이상 180분 이하가 바람직하고, 이로써 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)이 경화됨으로써 전극(51)과 땜납층(26) 사이를 봉지하여 접속 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시 형태에서 적층체를 얻은 후, 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)을 경화시키는데 이에 한정되지 않고, 플럭스 기능을 갖는 화합물을 포함하는 수지층(3)을 경화시킨 후에 적층체를 얻는 방법도 가능하다.
(수지 봉지)
얻어진 적층체에 반도체 칩(5) 쪽에서 에폭시 수지 조성물을 금형을 이용하여 압축 성형한다. 그 뒤 꺼내서 건조기로 경화 건조시킨다. 이 때 가열 조건은 특별히 한정되지 않지만, 압축 성형은 두께 30μm 이상 300μm 이하, 120℃ 이상 200℃ 이하, 1분 이상 5분 이하, 경화는 120℃ 이상 200℃ 이하에서 3시간 이상 5시간 이하가 바람직하고, 이것에 의해 적층체를 봉지하여 신뢰성을 확보할 수 있다.
(땜납볼 탑재)
또한, 회로기판(1)의 금속층(28) 위에 땜납볼을 형성한다. 이로써 다른 기판 등에 대한 2차 실장이 용이해진다.
땜납볼을 부여하는 방법으로는, 예를 들어 도금법, 페이스트 인쇄법, 볼 탑재법을 들 수 있다.
(다이싱)
다음, 도 7(a)와 같이, 회로기판(1)을 분할하여 하나의 반도체 칩(5)과 분할된 하나의 회로기판(1) (이하, 회로기판부(10)라고도 한다)으로 구성되는 복수의 반도체 장치(6)를 얻는다.
분할할 때 땜납볼이 부여되어 있는 것과 반대측의 면에 다이싱 시트를 부여하고 다이싱을 실시한다.
이 반도체 장치는 도 7(b)와 같이, 회로기판부(10)의 기판면 측에서 보아서, 회로기판부(10) 측면과 반도체 칩(5) 측면이 면일하게 된다. 이로써, 반도체 장치(6)의 외형 치수를 가능한 한 작게 할 수 있다.
또한, 다이싱 하기 전 적층체의 땜납볼이 부여되고 있는 측의 면에 플럭스 기능을 갖는 화합물을 포함하는 수지층을 배치해 두는 것이 바람직하다. 이로써 2차 실장의 땜납 접속이 용이해지며 플럭스 처리를 생략할 수 있고 생산성이나 온도 사이클성, 낙하 시험 등의 2차 실장 후의 신뢰성을 향상시킬 수 있다.
여기서 사용하는 다이싱 시트는 시판되고 있는 것을 그대로 이용할 수 있다.
(제2 실시 형태)
제2 실시 형태는 제2 절연층(23), 제3 절연층(25)에서 감광성 수지를 이용하는 점을 제외하고는 제1 실시 형태와 같다.
제2 절연층(23), 제3 절연층(25)은 예를 들어, (l) 감광성 수지를 필수 성분으로 하는 수지 조성물로 구성될 수 있다.
이러한 수지 조성물을 사용하면 노광 및 현상에 의해 제2 절연층(23), 제3 절연층(25)의 개구를 용이하게 패터닝 할 수 있다.
상기 (l) 감광성 수지는 특별히 한정되는 것은 아니며, 공지의 감광성 수지 조성물을 이용하여 형성할 수 있다. 상기 (l) 감광성 수지는 네가티브형, 포지티브형 어느 것도 가능하다.
상기 (l) 감광성 수지는 예를 들어, 아크릴 수지 등을 포함하고, 에폭시 변성 아크릴 수지 등을 이용할 수 있다. 또한, 아크릴 수지 등의 광경화성 수지 외에 에폭시 수지 등의 열경화성 수지 등을 첨가할 수 있다.
상기 (l) 감광성 수지는 중합 개시제, 증감제, 레벨링제 등을 포함할 수 있다. 또한, 실리카 등의 충전제를 포함할 수 있다. 이 충전재는 특별히 한정되지 않지만, 상술한 (c)(g)의 무기 충전재와 같은 것을 사용할 수 있다. 이 때, 입경 사이즈는 노광시 빛의 파장보다 작은 것이 바람직하다.
또한, 상기 (l) 감광성 수지로서 액상 타입 또는 필름 타입 등의 형태를 이용할 수 있다. 제1 회로층(22), 제2 회로층(24)에 대한 피복성을 고려하는 경우 필름 타입을 이용하는 것이 바람직하다.
액상 타입의 경우는 스크린 인쇄법, 코터법 등으로 형성할 수 있다. 또한, 본 발명의 실시 형태의 회로기판(1)을 액상 레지스터 중에 침지함으로써 양면 동시에 제2 절연층(23) 및 제3 절연층(25)을 형성하는 것도 가능하다.
필름 타입의 경우는 진공 라미네이터 등을 이용하여 형성할 수 있다. 필름 타입의 경우도 양면 동시에 제2 절연층(23) 및 제3 절연층(25)을 형성하는 것이 가능하다.
제2의 실시 형태에서, 회로기판(1)은 다음과 같이 제조한다.
여기서, 제1의 실시 형태와 동일하게 하여 도(3)(b)와 같이 제1 회로층(22), 제2 회로층(24)이 형성되어 있다.
그 후, 도 4(a)와 같이, 진공 라미네이터를 이용해 제1 회로층(22) 위에 필름 타입의 감광성 수지인 제2 절연층(23)을, 또 제2 회로층(24) 위에 동일한 재료의 제3 절연층(25)을 동시에 첩부한다.
이어서, 소정의 개구를 얻도록 포토 마스크를 위치 조정하여 노광한다.
이어서, 알칼리 수용액 등의 현상액에 침지하여 현상한다. 이로써, 도 4(b)와 같이 제2 절연층(23), 제3 절연층(25)에 개구를 형성한다.
이어서, 이용한 감광성 수지에 따라 적절하게 가열하고 나아가 UV 노광하여 경화시킨다.
또한, 소망하는 개구의 지름이 감광성 수지의 해상도보다 작아지는 경우에는 가열하고 경화시킨 후, 제1 실시 형태와 마찬가지로, 예를 들어 제2 절연층(23)에 UV 레이저를 조사하고 제3 절연층(25)에 탄산 레이저를 조사하여 개구를 형성할 수 있다.
이하, 제1 실시 형태와 같은 방법으로 반도체 장치(6)를 얻는다.
또한, 본 발명은 상술한 두 개의 실시 형태로 한정되는 것이 아니고, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함되는 것이다.
예를 들어, 두 실시 형태에서 제2 절연층, 제3 절연층은 단층이지만, 이것에 한정하지 않고, 제2 절연층이나 제3 절연층이 복수의 층으로 구성될 수 있다. 평균 선팽창 계수(B)는 제2 절연층 전체의 평균 선팽창 계수가 된다. 평균 선팽창 계수(C)는 제3 절연층 전체의 평균 선팽창 계수가 된다.
실시예
이하 본 발명의 실시예에 대해 설명한다.
(실시예 1)
상기 실시 형태와 같은 방법으로 회로기판을 제조했다.
(제1 절연층)
이하와 같이 하여 제1 절연층을 제작했다.
에폭시 수지로서 비페닐 디메틸렌형 에폭시 수지(일본 화약사 공업사 제, 상품명 NC3000FH) 11 중량부, 노볼락형 시아네이트 수지(론자 재팬 주식회사 제, 프리마 세트 PT－30) 20 중량부, 경화제로서 페놀 수지(메이와 화성사 공업제사 제, 상품명 MEH7851－4 H) 9.0 중량부를 메틸 에틸 케톤에 용해, 분산시켰다. 또한 무기 충전재로서 구상 용융 실리카(아드마텍스사 제·「SO－25 R」, 평균 입경 0.5μm) 60 중량부와 고속 교반 장치를 이용하여 10분간 교반하고, 고형분 50 중량％의 수지 바니시를 조제했다.
상술한 수지 바니시를 유리 직포(두께 0.1 m, 닛토보사 제, 상품명 WEA－2116)에 함침하고 150℃의 가열로에서 2분간 건조하여 프리프레그 중 바니시 고형분이 약 50 중량％인 프리프레그(제1 절연층)를 얻었다.
(적층판)
이어서, 상술한 프리프레그의 표리면에 18μm의 동박을 겹치고, 압력 4 MPa, 온도 200℃에서 2시간 가열 가압 성형했다. 이로써, 두께 0.136 mm의 양면이 동장(銅張)의 적층판을 얻었다.
그 후, CO2 레이저에 의해 동장의 적층판에 관통공을 형성했다. 이어서 전기구리 도금에서 동장 적층판의 관통공 내를 구리 도금으로 충전시키면서, 회로 패턴 형성을 실시하고 제1 회로층 및 제2 회로층을 형성했다.
(제2 절연층 및 제3 절연층)
먼저, 제2 절연층, 제3 절연층에서 사용한 페녹시 수지의 합성에 대해 설명한다.
[비스페놀아세토페논 구조를 포함하는 페녹시 수지 A의 합성］
용량 1 L의 반응 용기에 테트라메틸 비페닐형 에폭시 수지(재팬 에폭시 레진 주식회사제 「YX－4000」, 에폭시 당량 185 g／eq) 100 g, 비스페놀아세토페논 80 g 및 시클로헥산온 70 g를 넣어 교반하여 용해시켰다. 다음, 50 wt％ 테트라메틸 암모늄 클로라이드 용액 0.4 g을 적하하고, 질소 분위기 하, 180℃에서 5시간 반응시켰다. 반응 종료후, 석출물을 여과하고 진공 건조기에서, 95℃로 8시간 진공 건조하여, 구조식 (A)로 나타내는 중량 평균 분자량 38,000, 유리 전이 온도 130℃의 비스페놀아세토페논 구조를 포함하는 페녹시 수지 A를 얻었다.
Figure 112012087528816-pct00006
(A)
이어서, 다관능 시아네이트 수지로서 시아네이트 A(노볼락형(론자 재팬 주식회사 제 「프리마 세트 PT-30」))을 18 중량부, 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지로서 에폭시 A(나프탈렌 구조를 갖는 노볼락형(DIC 주식회사 제 「HP－5000」, 에폭시 당량 250 g／eq))을 30 중량부, 비스페놀아세토페논 구조를 포함하는 페녹시 수지 A를 20 중량부, 무기 충전재 A(구상 실리카(아드마텍스사 제 「SO-25H」, 평균 입자 지름 0.5μm))를 40 중량부, 경화촉진제(이미다졸 화합물(시코쿠 화성공업 주식회사 제 「큐아조르 1B2PZ」)) 0.3 중량부, 커플링제(에폭시 실란(신에츠 화학공업사 제 「KBM－403E」))을 1 중량부를 메틸에틸 케톤 및 시클로헥산온에 혼합 용해시켰다. 이어서, 고속 교반 장치를 이용하여 60분간 교반하고, 고형분 중량 60％의 수지 바니시를 조정했다. 또한, 수지 조성물 중 무기 충전재의 비율은 약 41 중량％였다.
상기에서 얻은 수지 바니시를 콤마 코터 장치를 이용하고, 폴리에틸렌 테레프탈레이트(이하, PET라 한다) 필름 위에 건조 후 절연 수지층의 두께가 40μm가 되도록 도공하고 이것을 150℃의 건조 장치로 5분간 건조하여 수지 시트(제2 절연층 및 제3 절연층)를 제조했다.
(플럭스 기능을 갖는 화합물을 포함하는 수지층)
페놀 노볼락 수지(스미토모 베이클리트사 제, PR55617) 15.0 중량부와 액상 비스페놀 A형 에폭시 수지(다이닛폰 잉크 화학공업사 제, EPICLON－840S) 45.0 중량부와 플럭스 활성 화합물인 페놀프탈린(도쿄 화성공업사 제) 15.0 중량부와 성막성 수지로서 비스페놀 A형 페녹시 수지(동도 화성사 제, YP－50) 24.4 중량부와 경화촉진제로서 2―페닐-4－메틸 이미다졸(시코쿠 화성공업사 제, 2P4MZ) 0.1 중량부와 실란 커플링제로서β－(3, 4 에폭시 시클로헥실) 에틸트리메톡시실란(신에츠 화학공업사 제, KBM－303) 0.5 중량부를 메틸 에틸 케톤에 용해하여 수지 농도 50％의 수지 바니시를 조제했다. 얻어진 수지 바니시를 기재 폴리에스테르 필름(토레이 주식회사 제, 루미라)에 두께 50μm가 되도록 도포하고, 100℃에서 5분간 건조시켰다. 이로써, 두께 25μm의 플럭스 활성을 갖는 접착 필름을 얻었다.
(회로기판)
제2 절연층을 제1 회로층 측에, 제3 절연층을 제2 회로층 측에 진공 라미네이터로 라미네이트하여 경화시켰다. 그 후, UV 레이저로 제2 절연층에 개구부를 형성하여 구리, 니켈, 땜납 도금을 하였다. 또, CO2 레이저로 제3 절연층에 개구부를 형성하여 니켈, 금도금을 하였다.
그 후, 플럭스 기능을 갖는 화합물을 포함하는 수지층을 진공 라미네이터로 라미네이트 하였다.
(실시예 2)
실시예 1과 같은 제1 절연층을 사용하여 적층판을 얻었다.
(제2 절연층 및 제3 절연층)
제2 절연층, 제3 절연층에서 사용한 페녹시 수지의 합성에 대해서 설명한다.
[비스페놀아세토페논 구조를 포함하는 페녹시 수지 B의 합성］
용량 1 L의 반응 용기에 비스페놀 A형 에폭시 수지(재팬 에폭시 레진 주식회사 제 「jER828」, 에폭시 당량 186 g／eq) 100 g, 비스페놀아세토페논 70g 및 시클로헥산온 70g를 넣고 교반하여 용해시켰다. 이어서, 50 wt％ 테트라메틸 암모늄 클로라이드 용액 0.4 g을 적하하고 질소 분위기하, 180℃에서 5시간 반응시켰다. 반응 종료후, 석출물을 여과하고 진공 건조기로 95℃에서 8시간 진공 건조시켰다. 이로써, 구조식 (B)로 나타내는 중량 평균 분자량 46,000, 유리 전이 온도 110℃의 비스페놀아세토페논 구조를 포함하는 페녹시 수지 B를 얻었다
Figure 112012087528816-pct00007
(B)
다관능 시아네이트 수지로서 시아네이트 B (비스 A형 프리폴리머(론자 재팬 주식회사 제 「프리마 세트 BA230」))를 26 중량부, 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지로서 에폭시 B(나프탈렌 구조를 갖는 노볼락형(DIC 주식회사 제 「EXA－9900」, 에폭시 당량 270 g／eq))을 26 중량부, 비스페놀아세토페논 구조를 포함하는 페녹시 수지 C를 8 중량부, 무기 충전재 A(구상 실리카(아드마텍스사 제 「SO-25 H」, 평균 입자 지름 0.5μm))를 40 중량부, 경화촉진제(이미다졸 화합물(시코쿠 화성공업 주식회사 제 「큐아조르 1B2PZ」)) 0.3 중량부, 커플링제(에폭시실란(신에츠 화학공업사 제 「KBM－403 E」))를 1중량부를 메틸에틸케톤 및 시클로헥산온에 혼합 용해시켰다. 이어서, 고속 교반 장치를 이용하여 60분간 교반하고, 고형분 중량 60％의 수지 바니시를 조정했다. 또한, 수지 조성물 중 무기 충전재의 비율은 약 41 중량％였다.
이 수지 바니시를 이용하고 실시예 1과 같게 하여 제2 절연층, 제3 절연층을 제작했다.
그 후, 실시예 1과 동일하게 하여 회로기판을 얻었다.
(실시예 3)
이하와 같이 제1 절연층을 제작했다.
에폭시 수지로서 비페닐 디메틸렌형 에폭시 수지(일본 화약 공업사 제, 상품명 NC3000FH) 17 중량부, 노볼락형 시아네이트 수지(론자 재팬 주식회사 제, 프리마 세트 PT－30) 30 중량부, 경화제로서 페놀 수지(메이와 화성공업사 제, 상품명 MEH7851－4H) 13 중량부를 메틸에틸케톤에 용해, 분산시켰다. 이어서 무기 충전재로서 구상 용융 실리카(아드마텍스사 제·「SO－25 R」, 평균 입경 0.5μm) 40 중량부를 첨가하여 고속 교반 장치를 이용해 10분간 교반하고, 고형분 50 중량％의 수지 바니시를 조제했다.
상술한 수지 바니시를 유리 직포(두께 0.1 m, 닛토방사 제, 상품명 WEA－2116)에 함침하고 150℃의 가열로에서 2분간 건조시켰다. 이로써, 프리프레그 중 바니시 고형분이 약 50 중량％인 프리프레그(제1 절연층)를 얻었다.
(적층판)
다음, 상술한 프리프레그의 표리면에 18μm의 동박을 겹치고, 압력 4 MPa, 온도 200℃에서 2시간 가열 가압 성형했다. 이로써, 두께 0.1 mm의 양면이 동장의 적층판을 얻었다.
그 후, CO2 레이저에 의해 동장의 적층판에 관통공을 형성했다. 이어서, 전기 구리 도금에서 동장 적층판의 관통공 내를 구리 도금으로 충전시키면서, 회로 패턴 형성을 실시하고 제1 회로층 및 제2 회로층을 형성했다.
(제2 절연층, 제3 절연층)
제2 절연층, 제3 절연층으로서는 실시예 1과 동일한 것을 사용했다.
그리고, 실시예 1과 동일하게 하여 회로기판을 얻었다.
(실시예 4)
제1 절연층, 적층판은 실시예 3과 동일한 것을 사용했다.
제2 절연층, 제3 절연층으로서는 실시예 2와 동일한 것을 사용했다.
그리고, 실시예 1과 동일하게 하여 회로기판을 얻었다.
(실시예 5)
상기 제2의 실시 형태와 동일한 방법으로 회로기판을 제조했다. 제2 절연층, 제3 절연층을 제외하고 실시예 3와 동일한 것을 사용했다.
(제2 절연층 및 제3 절연층)
제2 절연층, 제3 절연층은 시판되고 있는 감광성의 에폭시 변성 아크릴 수지를 사용했다.
이 수지 바니시를 이용해 상기 제2 실시 형태와 같은 방법으로 제2 절연층, 제3 절연층을 제작했다.
그 후, 실시예 1과 동일하게 하여 회로기판을 얻었다.
(선팽창 계수)
제1 절연층, 제2 절연층, 제3 절연층의 선팽창 계수를 이하와 같이 측정했다.
열기계 측정 장치(TA 인스투르먼트사 제)를 이용해 질소 분위기 하, 인장 모드로 승온 속도 10℃／min, 온도 25℃ 이상 300℃ 이하, 하중 5 g, 2 사이클 측정을 실시했다. 평균 선팽창율은 2 사이클째의 온도 25℃ 이상 유리 전이점 이하에 서의 평균선열팽창 계수로 했다.
또한, 유리 전이점은 tanδ의 피크 위치로 했다. 또한, 평가 샘플은 상기에서 얻은 절연층을 2장 라미네이트 하고, 계속해서 질소 분위기하의 건조기에 의해 200℃에서 1시간 가열 경화한 수지판을 이용하여 측정을 실시했다.
결과를 표 1에 나타낸다.
실시예 1 실시예 2 실시예 3 실시예 4 실시예 5
제1 절연층(A) 7 ppm／℃ 7 ppm／℃ 18 ppm／℃ 18 ppm／℃ 18 ppm／℃
제2 절연층(B) 31 ppm／℃ 30 ppm／℃ 31 ppm／℃ 30 ppm／℃ 45 ppm／℃
제3 절연층(C) 31 ppm／℃ 30 ppm／℃ 31 ppm／℃ 30 ppm／℃ 45 ppm／℃
(A-(B)) 24 ppm／℃ 23 ppm／℃ 13 ppm／℃ 12 ppm／℃ 27 ppm／℃
(휨의 평가)
반도체 칩을 얻어진 회로기판의 플럭스 기능을 갖는 화합물을 포함하는 수지의 소정의 위치에 맞추어서 배치하고 230℃ 피크의 리플로우 처리에서 접합 처리, 경화를 실시했다. 그 후 에폭시 수지 조성물로 봉지하여 땜납볼을 탑재한 후 다이싱하여 분할한 반도체 장치의 휨 양을 측정해 40μm 이하(측정 범위 15 mm×20 mm)면 양호하다고 판단했다.
실시예 1 내지 5에서 얻은 회로기판을 이용한 반도체 장치는 모두 휨 양이 40μm 이하이며, 양호했다.
이 출원은, 2010년 3월 26일에 출원된 일본 출원 특원 2010－071917호 및 2010년 10월 28일에 출원된 일본 출원 특원 2010－242628호를 기초로 하는 우선권을 주장하여 그 공개 전부를 본 발명에 포함한다.

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  14. 회로기판부, 및 상기 회로기판부 위에 적층되어 상기 회로기판부의 기판면 측에서 보아서 상기 회로기판부와 동일한 크기인 반도체 칩을 가지며,
    상기 회로기판부는 도전체가 관통하는 제1 절연층, 상기 제1 절연층의 한쪽에 설치되고 상기 도전체에 접속된 제1 회로층, 상기 제1 회로층을 피복하면서 상기 제1 회로층의 일부 위에 개구가 형성된 제2 절연층, 상기 제1 절연층의 다른쪽에 설치되고 상기 도전체에 접속된 제2 회로층, 상기 제2 회로층을 피복하는 제3 절연층, 상기 제2 절연층의 개구 내에 설치되고 상기 제1 회로층 위에 설치된 땜납층을 구비하고,
    상기 제1 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)가 3 ppm／℃ 이상, 30 ppm／℃ 이하이며,
    상기 제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)와 상기 제3 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 동일하고,
    상기 제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B) 및 상기 제3 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 상기 제1 절연층의 평균 선팽창 계수(A)보다 크고,
    상기 제1 절연층의 평균 선팽창 계수(A)와 상기 제2 절연층의 평균 선팽창 계수(B)의 차이, 상기 제1 절연층의 평균 선팽창 계수(A)와 상기 제3 절연층의 평균 선팽창 계수(C)의 차이가 5 ppm／℃ 이상, 35 ppm／℃ 이하이며,
    상기 회로기판부의 측면과 상기 반도체 칩의 측면이 면일(面一)하게 형성되는 반도체 장치.
  15. 청구항 14에 있어서,
    상기 회로기판부의 상기 제2 절연층과 상기 제3 절연층은 동일한 수지 조성물로부터 형성되는 반도체 장치.
  16. 청구항 14에 있어서,
    상기 회로기판부는 플럭스 기능을 갖는 화합물을 포함하는 수지층을 갖고, 상기 플럭스 기능을 갖는 화합물을 포함하는 수지층은 상기 제2 절연층을 피복하면서 상기 땜납층 위에 설치되어 있는 반도체 장치.
  17. 청구항 14에 있어서,
    상기 회로기판부의 상기 제2 절연층의 평균 선팽창 계수(B) 및 상기 제3 절연층의 평균 선팽창 계수(C)가 각각 20 ppm／℃ 이상, 40 ppm／℃ 이하인 반도체 장치.
  18. 청구항 14에 있어서,
    상기 회로기판부의 상기 제1 절연층은
    (a) 노볼락형 에폭시 수지
    (b) 경화제
    (c) 무기 충전재를 포함하는 반도체 장치.
  19. 청구항 14에 있어서,
    상기 회로기판부의 상기 제2 절연층 및 상기 제3 절연층은 각각
    (d) 다관능 시아네이트 수지
    (e) 축합환 방향족 탄화수소 구조를 갖는 노볼락형 에폭시 수지
    (f) 하기 일반식 (1)로 나타내는 비스페놀아세토페논 구조를 갖는 페녹시 수지
    (g) 무기 충전재를 포함하는 반도체 장치.
    Figure 112012087729437-pct00022
    (1)
    (식 중, R1은 서로 동일하거나 상이해도 되고, 수소 원자, 탄소수 1 이상 10 이하의 탄화수소기 또는 할로겐 원소로 이루어진 군으로부터 선택되는 기이며, R2는 수소 원자, 탄소수 1 이상 10 이하의 탄화수소기 또는 할로겐 원소로 이루어진 군으로부터 선택되는 기이고, R3는 수소 원자 또는 탄소수 1 이상 10 이하의 탄화수소기이며, m는 0 이상 5 이하의 정수이다.)
  20. 청구항 14에 있어서,
    상기 회로기판부의 상기 제2 절연층 및 상기 제3 절연층이 각각 감광성 수지를 포함하는 반도체 장치.
  21. 청구항 14에 있어서,
    상기 회로기판부의 상기 제1 절연층은 기재에 수지 조성물을 함침시킨 프리프레그이며, 상기 제2 절연층, 제3 절연층은 수지 조성물로 이루어진 것을 특징으로 하는 반도체 장치.
  22. 청구항 14에 있어서,
    상기 제2 절연층의 두께(T1)와 상기 제3 절연층의 두께(T2)의 비인 T1／T2가 1 이상인 반도체 장치.
  23. 회로기판을 제조하는 공정,
    상기 회로기판 위에 복수의 반도체 칩을 배치하는 공정,
    상기 회로기판을 분할하여 회로기판부를 얻고, 상기 반도체 칩과 상기 회로기판부를 구비하는 복수의 반도체 장치를 얻는 공정을 포함하며,
    회로기판을 제조하는 상기 공정은
    내부에 도전체가 관통하면서, 한쪽면에 상기 도전체에 접속된 제1 회로층이 설치되고 다른쪽 면에 상기 도전체에 접속된 제2 회로층이 설치된 제1 절연층을 준비하는 공정,
    상기 제1 회로층을 피복하는 제2 절연층을 설치하는 공정,
    상기 제2 회로층을 피복하는 제3 절연층을 설치하는 공정,
    상기 제2 절연층에 상기 제1 회로층의 일부가 노출되는 개구를 형성하는 공정 및
    상기 개구 내에 땜납층을 설치하는 공정을 포함하며,
    상기 제1 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(A)가 3 ppm／℃ 이상, 30 ppm／℃ 이하이며,
    상기 제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B)와 상기 제3 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 동일하고,
    상기 제2 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(B) 및 상기 제3 절연층의 25℃ 이상 유리 전이점 이하에서의 기판 면내 방향의 평균 선팽창 계수(C)가 상기 제1 절연층의 평균 선팽창 계수(A)보다 크고,
    상기 제1 절연층의 평균 선팽창 계수(A)와 상기 제2 절연층의 평균 선팽창 계수(B)의 차이, 상기 제1 절연층의 평균 선팽창 계수(A)와 상기 제3 절연층의 평균 선팽창 계수(C)의 차이가 5 ppm／℃ 이상, 35 ppm／℃ 이하이며,
    반도체 장치를 얻는 상기 공정에서는
    상기 회로기판부의 측면과 상기 반도체 칩의 측면이 면일하게 반도체 장치를 얻는 반도체 장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5593897B2 (ja) * 2010-07-12 2014-09-24 住友ベークライト株式会社 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
CN104302708B (zh) * 2012-02-20 2016-08-31 株式会社Lg化学 光固化和热固化的树脂组合物、及阻焊干膜
ES2715994T3 (es) 2012-02-22 2019-06-07 Novomer Inc Métodos de producción de ácido acrílico
KR20140078291A (ko) * 2012-12-17 2014-06-25 삼성전기주식회사 인쇄회로기판
TWI613781B (zh) * 2015-12-11 2018-02-01 I-Shou University 中介層結構及其製造方法
KR102466362B1 (ko) * 2016-02-19 2022-11-15 삼성전자주식회사 지지 기판 및 이를 사용한 반도체 패키지의 제조방법
CN107567195A (zh) * 2016-07-01 2018-01-09 立迈科技股份有限公司 电路板的制作方法
JP2018046230A (ja) * 2016-09-16 2018-03-22 イビデン株式会社 プリント配線板
JP2018046231A (ja) * 2016-09-16 2018-03-22 イビデン株式会社 プリント配線板
KR102436225B1 (ko) * 2017-07-28 2022-08-25 삼성전기주식회사 인쇄회로기판
CN109427725B (zh) * 2017-09-05 2021-04-27 恒劲科技股份有限公司 中介基板及其制法
TWI631684B (zh) * 2017-09-05 2018-08-01 恆勁科技股份有限公司 中介基板及其製法
CN111344859A (zh) * 2018-07-19 2020-06-26 东丽先端材料研究开发（中国）有限公司 一种半导体器件及太阳能电池

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329966A (ja) * 2001-04-27 2002-11-15 Sumitomo Bakelite Co Ltd 多層配線板製造用配線基板及び多層配線板
WO2007129662A1 (ja) * 2006-05-08 2007-11-15 Sekisui Chemical Co., Ltd. 絶縁材料、電子部品装置の製造方法及び電子部品装置
WO2008032620A1 (fr) * 2006-09-13 2008-03-20 Sumitomo Bakelite Co., Ltd. Dispositif à semi-conducteurs
KR20090008293A (ko) * 2006-04-20 2009-01-21 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
JPH10321990A (ja) * 1997-05-22 1998-12-04 Oki Electric Ind Co Ltd プリント配線板とその製造方法及び素子実装方法
US6841862B2 (en) * 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
JP3668463B2 (ja) * 2002-03-06 2005-07-06 ジャパンエポキシレジン株式会社 高分子量エポキシ樹脂とその製造方法、該エポキシ樹脂を用いた電気積層板用樹脂組成物及び電気積層板
EP1491927B1 (en) * 2002-04-01 2013-02-27 Ibiden Co., Ltd. Ic chip mounting substrate, and ic chip mounting substrate manufacturing method
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US7217651B2 (en) * 2004-07-28 2007-05-15 Intel Corporation Interconnects with interlocks
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
JPWO2007069427A1 (ja) * 2005-12-15 2009-05-21 パナソニック株式会社 電子部品内蔵モジュールとその製造方法
KR101037229B1 (ko) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
JP5324051B2 (ja) * 2007-03-29 2013-10-23 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5284235B2 (ja) * 2008-09-29 2013-09-11 日本特殊陶業株式会社 半導体パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329966A (ja) * 2001-04-27 2002-11-15 Sumitomo Bakelite Co Ltd 多層配線板製造用配線基板及び多層配線板
KR20090008293A (ko) * 2006-04-20 2009-01-21 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치
WO2007129662A1 (ja) * 2006-05-08 2007-11-15 Sekisui Chemical Co., Ltd. 絶縁材料、電子部品装置の製造方法及び電子部品装置
WO2008032620A1 (fr) * 2006-09-13 2008-03-20 Sumitomo Bakelite Co., Ltd. Dispositif à semi-conducteurs

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