TWI613781B - 中介層結構及其製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000000463 material Substances 0.000 claims abstract description 44
- 239000012212 insulator Substances 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 86
- 238000000034 method Methods 0.000 claims description 40
- 239000007769 metal material Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 12
- 239000004642 Polyimide Substances 0.000 claims description 11
- 229920001721 polyimide Polymers 0.000 claims description 11
- 229920000139 polyethylene terephthalate Polymers 0.000 claims description 10
- 239000005020 polyethylene terephthalate Substances 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- -1 polyethylene terephthalate Polymers 0.000 claims description 5
- 230000008569 process Effects 0.000 description 16
- 239000000654 additive Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000017525 heat dissipation Effects 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005553 drilling Methods 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000002207 thermal evaporation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
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Abstract
本發明提供一種中介層結構及其製造方法。中介層結構包括可撓性基板、多個導電柱、第一圖案化導電層以及第二圖案化導電層。可撓性基板包括彼此相對的第一表面以及第二表面,且具有自第一表面延伸至第二表面的多個通孔。可撓性基板的材料為絕緣體。導電柱配置於通孔中。第一圖案化導電層配置於可撓性基板的第一表面上且與導電柱電性連接。第二圖案化導電層配置於可撓性基板的第二表面上且與導電柱電性連接。
Description
本發明是有關於一種中介層結構,且特別是有關於一種具有可撓性基板的中介層結構。
積體電路發展至今,由於各種電子元件的積體密度持續增進,半導體工業經歷持續且快速的成長。這些在積體密度上的改善多來自於尺寸屢次的縮減,使更多的元件被整合在特定面積內。其中,中介層可作為異質晶片之間的導通平台,以實現特定面積內元件的整合。
傳統中介層材質以矽或玻璃為主,然而矽和玻璃具有較高的介電常數(dielectric constant),會降低異質晶片之間訊號的傳輸速度,造成積體電路中訊號傳輸的延遲。除此之外,矽和玻璃的可饒性也較差,無法因應未來穿戴式產品的需求。另一方面,傳統的中介層結構的製作方式會使得在中介層上的金屬凸塊具有
相同厚度,無法應用在不同高度的連接點上。
本發明提供一種中介層結構及其製造方法,可有效地加快訊號傳輸速度,並能夠應用在更廣泛的用途上。
本發明提供一種中介層結構,包括可撓性基板、多個導電柱、第一圖案化導電層以及第二圖案化導電層。可撓性基板包括彼此相對的第一表面以及第二表面且具有多個通孔。通孔自第一表面延伸至第二表面。可撓性基板的材料為絕緣體。導電柱配置於通孔中。第一圖案化導電層配置於可撓性基板的第一表面上且與導電柱電性連接。第二圖案化導電層配置於可撓性基板的第二表面上且與導電柱電性連接。
在本發明一實施例中,第一圖案化導電層更包括多個第一導電凸塊以及多個第二導電凸塊。第一導電凸塊以及第二導電凸塊中至少其中一者與導電柱電性連接。第二圖案化導電層更包括多個第三導電凸塊以及多個第四導電凸塊。第三導電凸塊以及第四導電凸塊中至少其中一者與導電柱電性連接。
在本發明一實施例中,第一導電凸塊以及第二導電凸塊具有相同厚度。
在本發明一實施例中,第一導電凸塊以及第二導電凸塊具有不同厚度。
在本發明一實施例中,可撓性基板的材料為聚醯亞胺
(Polyimide;PI)或是聚對苯二甲酸乙二醇酯(Polyethylene Terephthalate;PET)。
在本發明一實施例中,可撓性基板的厚度為7.5μm至400μm。
本發明提供一種中介層結構的製造方法。首先,提供可撓性基板。可撓性基板包括彼此相對的第一表面以及第二表面,且其材料為絕緣體。接著,於可撓性基板中形成多個通孔並於可撓性基板的第一表面以及通孔內形成第一種子層。填入導電材料於通孔中以形成多個導電柱。然後,於第一種子層上形成第一圖案化導電層,且第一圖案化導電層與導電柱電性連接。移除第一種子層並於可撓性基板的第二表面上形成第二種子層。於第二種子層上形成第二圖案化導電層,且第二圖案化導電層與導電柱電性連接。接著,移除第二種子層。
在本發明一實施例中,形成該第一圖案化導電層的步驟包括先於第一種子層上形成第一圖案化光阻層,且第一圖案化光阻層具有多個開口。接著,填入第一金屬層材料於開口中,並移除第一圖案化光阻層以形成第一圖案化導電層。
在本發明一實施例中,形成第一圖案化導電層的步驟包括先於第一種子層上形成第一圖案化光阻層,且第一圖案化光阻層具有多個開口。接著,填入第一金屬層材料於開口中,並移除第一圖案化光阻層以形成多個第一導電凸塊。然後,形成第二圖案化光阻層於可撓性基板的第一表面上,且第二圖案化光阻層暴
露出部分第一導電凸塊。形成金屬材料於被暴露的第一導電凸塊上,以形成多個第二導電凸塊。接著,移除第二圖案化光阻層,以形成第一圖案化導電層,且第一圖案化導電層包括第一導電凸塊以及第二導電凸塊。
在本發明一實施例中,第二導電凸塊的厚度大於第一導電凸塊的厚度。
在本發明一實施例中,可撓性基板的材料為聚醯亞胺(Polyimide;PI)或是聚對苯二甲酸乙二醇酯(Polyethylene Terephthalate;PET)。
基於上述,本發明的中介層結構藉由使用具有較低介電常數的可饒性基板,能夠有效地提升中介層結構的導電性以及散熱性,從而提供半導體元件較高的信賴性。另一方面,由於本發明的中介層結構具有高低不同之金屬凸塊,能夠適用在具有高低差的連接點上,故能夠被應用在更廣泛的用途上。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
10、20、30、40‧‧‧中介層結構
100a‧‧‧第一載板
100b‧‧‧第二載板
200a‧‧‧第一緩衝層
200b‧‧‧第二緩衝層
300‧‧‧可撓性基板
400a‧‧‧第一種子層
400b‧‧‧第二種子層
500‧‧‧光阻材料層
500a‧‧‧圖案化光罩
502‧‧‧光阻層
600‧‧‧導電材料
602‧‧‧導電柱
700‧‧‧第一金屬材料層
702‧‧‧第一導電凸塊
704‧‧‧第二導電凸塊
800‧‧‧第二金屬材料層
802‧‧‧第三導電凸塊
804‧‧‧第四導電凸塊
S1‧‧‧第一表面
S2‧‧‧第二表面
C1‧‧‧第一圖案化導電層
C2‧‧‧第二圖案化導電層
PR1‧‧‧第一圖案化光阻層
PR2‧‧‧第二圖案化光阻層
PR3‧‧‧第三圖案化光阻層
PR4‧‧‧第四圖案化光阻層
OP1、OP2、OP3、OP4‧‧‧開口
L‧‧‧雷射光束
TH‧‧‧通孔
UV‧‧‧紫外線光
H1、H2、H3、H4‧‧‧厚度
圖1A至圖1S是依照本發明一實施例的中介層結構的製造流程剖面示意圖。
圖2A至圖2C是依照本發明另一實施例的中介層結構的部分
製造流程剖面示意圖。
圖2D是依照圖2A至圖2C的實施例的中介層結構的剖面示意圖。
圖3A至圖3C是依照本發明再一實施例的中介層結構的部分製造流程剖面示意圖。
圖3D是依照圖3A至圖3C的實施例的中介層結構剖面示意圖。
圖4是依照本發明又一實施例的中介層結構剖面示意圖。
圖1A至圖1S是依照本發明一實施例的中介層結構10的剖面製造流程示意圖。請參照圖1A,首先,提供第一載板100a,並依序在第一載板上100a形成第一緩衝層200a以及可撓性基板300。第一載板100a例如是玻璃基板、矽基板、陶瓷基板或碳化矽基板。本發明並不針對第一載板100a的材質特別作限制,只要能夠承載第一緩衝層200a以及可撓性基板300即可。第一緩衝層200a的材料可以為光阻材料。在本實施例中,是以S1818光阻作為第一緩衝層200a的材料,但本發明不限於此。在其他實施例中,其他合適的光阻材料亦可以作為第一緩衝層200a的材料。
可撓性基板300為絕緣體,且具有第一表面S1以及與第一表面S1相對的第二表面S2。可撓性基板300的材料例如是聚醯亞胺(Polyimide;PI)或是聚對苯二甲酸乙二醇酯(Polyethylene
Terephthalate;PET),但本發明不限於此。可撓性基板300的介電常數(dielectric constant)介於2.8至3.2之間,且具有0.7kgf/cm至1.5kgf/cm的剝離強度(peel strength)以及1x1012Ωcm至1x1015Ωcm的絕緣電阻。另一方面,為了確保可撓性基板300的可撓性,其厚度約為7.5μm至400μm,且較佳為11.25μm至13.75μm之間。在形成可撓性基板300於第一緩衝層200a上之前,可以針對可撓性基板300進行前處理程序,以移除可撓性基板300上的濕氣。具體來說,前處理程序包括先將可撓性基板300利用去離子水(Deionized Water;DI Water)以及乙醇洗淨後,再用氮氣將其乾燥。在此之後,將可撓性基板300加熱至110℃並烘烤10分鐘,以確保所有濕氣得以蒸發。
接著,使用雷射光束L對可撓性基板300進行鑽孔程序,於可撓性基板300中形成多個通孔TH,如圖1B所示。通孔TH貫穿可撓性基板300,並由第一表面S1延伸至第二表面S2。在本實施例中,雷射光束L包括紫外線(Ultraviolet;UV)Nd:YAG雷射光,但本發明不限於此。其他適用的雷射光亦可以作為本發明的雷射光束L。值得注意的是,在本實施例中,鑽孔程序是以雷射鑽孔程序為例示,但本發明不限於此。在其他實施例中,亦可以利用機械鑽孔程序或是圖案化製程來形成通孔TH。
請參照圖1C,在可撓性基板300的第一表面S1以及通孔TH中形成第一種子層400a。第一種子層400a的材料例如是銅、鈦、鉭、鎢、鋁或其合金。形成第一種子層400a的方法例如是無
電電鍍法、化學鍍製程、熱蒸鍍法以及濺鍍法(sputtering),但本發明不限於此。在本實施例中,是在10-6托(Torr)的壓力下進行熱蒸鍍,並以3-5Å/s的沉積速率形成厚度為200nm的第一種子層400a。第一種子層400a能夠幫助在後續製程中其他金屬層順利地沉積於可撓性基板300上。
請參照圖1D,在第一種子層400a上形成光阻材料層500。光阻材料層500例如是感光性樹脂或其他感光性材料。舉例來說,在本實施例中,是使用AZ4620光阻為光阻材料層500,但本發明不限於此。另一方面,在本實施例中,是使用旋轉塗布法以3000rpm的轉速在第一種子層400a上形成厚度為6μm的光阻材料層500,但本發明不限於此。其他適用的塗布方法亦可以用以形成光阻材料層500。
接著,利用圖案化光罩500a作為罩幕,並搭配紫外線光UV對光阻材料層500進行一曝光程序,以形成光阻層502,如圖1E所示。在本實施例中,紫外線光UV的波長為350nm至450nm之間,且具有100mJ/cm2的強度(intensity),但本發明不限於此。紫外線光UV的波長以及強度可以依據所使用的光阻材料層500作調整。另一方面,請參照圖1E,光阻層502暴露出位於通孔TH內的第一種子層400a。
請參照圖1F,在形成光阻層502之後,將導電材料600填入通孔TH中。如前述,由於光阻層502僅暴露出通孔TH,故可以利用光阻層502為罩幕,而將導電材料600僅填入通孔TH
中。在本實施例中,導電材料600是以銅為例示,但本發明不限於此。在其他實施例中,導電材料600的材料亦可以是鈦、鉭、鎢、鋁或其合金。另一方式,導電材料600的製程方式例如是進行電鍍或沉積製程,以將導電材料600填入通孔TH中。
接著,請同時參照圖1G以及圖1H,將光阻層502移除並減少導電材料600的厚度,以形成位於通孔TH內的導電柱602。減少導電材料600厚度的方式例如是化學機械研磨(Chemical Mechanical Polishing;CMP),但本發明不限於此。
請參照圖1I,在形成導電柱602之後,於第一種子層400a上形成第一圖案化光阻層PR1。第一圖案化光阻層PR1具有多個開口OP1,且至少一個開口OP1對應導電柱602設置。第一圖案化光阻層PR1的材料以及形成方式可以參照光阻層502,在此不再贅述。
接著,請參照圖1J,將第一金屬材料層700填入開口OP1中。第一金屬材料層700的材料可以與導電材料600的材料相同或不同。具體來說,第一金屬材料層700的材料例如是銅、鈦、鉭、鎢、鋁或其合金。如前述,由於第一圖案化光阻層PR1的開口OP1對應導電柱602設置,故填入開口OP1的第一金屬材料層700會與導電柱602電性連接。在形成第一金屬材料層700之後,移除第一圖案化光阻層PR1,以形成第一圖案化導電層C1,如圖1K所示。第一圖案化導電層C1包括多個第一導電凸塊702以及多個第二導電凸塊704。在圖1K的實施例中,由於並非是所有的
開口OP1皆是對應導電柱602設置,故並非所有的第一導電凸塊702以及第二導電凸塊704皆與導電柱602連接。換言之,在本實施例中,只要至少一個第一導電凸塊702或是至少一個第二導電凸塊704與導電柱602連接,其餘第一導電凸塊702以及第二導電凸塊704亦可以不與導電柱602連接。然而,本發明不限於此。
在其他實施例中,所有的第一導電凸塊702以及第二導電凸塊704皆可分別與不同的導電柱602電性連接。
接著,請參照圖1L,以乾式蝕刻或是濕式蝕刻的方式移除第一種子層400a未被第一導電凸塊702或是第二導電凸塊704覆蓋的部份。在此步驟中,可撓性基板300的第一表面S1上的製程已大致完成。值得注意的是,圖1B至圖1L的步驟又稱為半加成法製程(Semi-additive Process;SAP),能夠有效地形成細小的線路。另一方面,在本實施例中,由於第一導電凸塊702以及第二導電凸塊704是藉由同一第一圖案化光阻層PR1所形成,故第一導電凸塊702的厚度H1會等於第二導電凸塊704的厚度H2。
請參照圖1M,將可撓性基板300與第一緩衝層200a以及第一載板100a分離,並將可撓性基板300翻面,以於第二表面S2進行另一道半加成法製程。具體來說,提供第二載板100b以及配置於第二載板100b上的第二緩衝層200b,並將第一導電凸塊702以及第二導電凸塊704置放於第二緩衝層200b上,以對可撓性基板300的第二表面S2進行半加成法製程。第二載板100b以及第二緩衝層200b的材質可以分別與第一載板100a以及第一緩
衝層200a的材質相似,故在此不再贅述。以下將對第二表面S2的半加成法製程進行說明。
請參照圖1N,先在可撓性基板300的第二表面S2上形成第二種子層400b。類似於第一種子層400a,第二種子層400b的材料例如是銅、鈦、鉭、鎢、鋁或其合金,且其形成的方法例如是無電電鍍法、化學鍍製程、熱蒸鍍法以及濺鍍法(sputtering)。
接著,在第二種子層400b上形成第三圖案化光阻層PR3,如圖1O所示。第三圖案化光阻層PR3具有多個開口OP2,且至少一個開口OP2與導電柱602對應設置。第三圖案化光阻層PR3的材料以及形成方式可以參照第一圖案化光阻層PR1以及光阻層502,在此不再贅述。
請參照圖1P,將第二金屬材料層800填入第三圖案化光阻層PR3的開口OP2中。第二金屬材料層800的材料可以與第一金屬材料層700的材料相同或不同。具體來說,第二金屬材料層800的材料例如是銅、鈦、鉭、鎢、鋁或其合金。
在形成第二金屬材料層800之後,移除第三圖案化光阻層PR3,以形成第二圖案化導電層C2,如圖1Q所示。第二圖案化導電層C2包括多個第三導電凸塊802以及多個第四導電凸塊804。接著,請參照圖1R,以乾式蝕刻或是濕式蝕刻的方式移除第二種子層400b未被第三導電凸塊802或是第四導電凸塊804覆蓋的部份。值得注意的是,在本實施例中,由於並非是所有的開口OP2皆是對應導電柱602設置,故並非所有的第三導電凸塊802
以及第四導電凸塊804皆與導電柱602連接。然而,在其他實施例中,所有的第三導電凸塊802以及第四導電凸塊804皆可分別與不同的導電柱602電性連接。類似於第一導電凸塊702以及第二導電凸塊704,由於第三導電凸塊802以及第四導電凸塊804是藉由同一第三圖案化光阻層PR3所形成,故第三導電凸塊802的厚度H3會等於第四導電凸塊804的厚度H4。
接著,請參照圖1S,在將第一導電凸塊702以及第二導電凸塊704與第二載板100b以及第二緩衝層200b分離後,即得到本實施例的中介層結構10。
本實施例的中介層結構10包括可撓性基板300、導電柱602、第一圖案化導電層C1以及第二圖案化導電層C2。第一圖案化導電層C1以及第二圖案化導電層C2分別配置於可撓性基板300相對的兩個表面,且藉由埋在可撓性基板300內的導電柱602彼此電性連接。第一圖案化導電層C1包括第一導電凸塊702以及第二導電凸塊704,且第二圖案化導電層C2包括第三導電凸塊802以及第四導電凸塊804。在本實施例中,第一導電凸塊702的厚度H1與第二導電凸塊704的厚度H2相同。另一方面,第三導電凸塊802的厚度H3與第四導電凸塊804的厚度H4相同。
由於本實施例的中介層結構10包括具有較低介電常數的可撓性基板300,故能有效提升半導體元件的導電性以及散熱性。另一方面,由於本實施例的中介層結構10是使用半加成法製程在可撓性基板300的兩個表面形成第一圖案化導電層C1以及第二圖
案化導電層C2,故能夠有效地形成細小的線路,增進積體電路的微型化。
圖2A至圖2C是依照本發明另一實施例的中介層結構20的部分製造流程剖面示意圖。圖2D是依照圖2A至圖2C的實施例的中介層結構20的剖面示意圖。本實施例與圖1A至圖1S的實施例相似,而差異點在於在完成圖1K的步驟並在進行圖1L的步驟之前,本實施例更包括圖2A至圖2C的步驟。具體來說,在本實施中,在完成圖1K的步驟後,僅形成多個第一導電凸塊702,而需要進行圖2A至圖2C的步驟後,才會形成第二導電凸塊704。
請先參照圖2A,在第一導電凸塊702以及第一種子層400a上形成第二圖案化光阻層PR2。第二圖案化光阻層PR2的材料以及形成方式可以參照第一圖案化光阻層PR1,在此不再贅述。第二圖案化光阻層PR2具有開口OP3,以暴露出部分的第一導電凸塊702。換言之,在本實施例中,第二圖案化光阻層PR2覆蓋部分第一導電凸塊702並暴露出其餘第一導電凸塊702。
接著,請參照圖2B,將金屬材料填入第二圖案化光阻層PR2的開口OP3中,以形成第二導電凸塊704。在此之後,將第二圖案化光阻層PR2移除,如圖2C所示。由於第二導電凸塊704除了第一圖案化光阻層PR1外,更需要藉由第二圖案化光阻層PR2所形成,故第二導電凸塊704的厚度H2與第一導電凸塊702的厚度H1並不相同。更具體來說,在本實施例中,第二導電凸塊704的厚度H2大於第一導電凸塊702的厚度H1。
在完成圖2C的步驟後,進行圖1L至圖1S的步驟,以得到如圖2D所繪示的中介層結構20。本實施例的中介層結構20與圖1S的中介層結構10相似,而差異點在於中介層結構20的第二導電凸塊704的厚度H2大於第一導電凸塊702的厚度H1。
值得注意的是,在本實施例中第二圖案化光阻層PR2是在第一圖案化光阻層PR1被移除後才形成於第一種子層400a上。換言之,本實施例是以圖2A的步驟緊接在圖1K的步驟後為例示,但本發明不限於此。在其他的實施例中,亦可以在移除第一圖案化光阻層PR1之前先行形成第二圖案化光阻層PR2於第一圖案化光阻層PR1上,並等到第二導電凸塊704形成後再一併移除第一圖案化光阻層PR1以及第二圖案化光阻層PR2。換言之,在其他實施例中,亦可以在圖1J的步驟後緊接著進行圖2A的步驟。除此之外,在其他的實施例中,還可以在完成圖1A至圖1S的步驟之後,再進行圖2A至圖2D的步驟。換言之,可以在完成可撓性基板300的第一表面S1以及第二表面S2的製程之後,再針對第一表面S1進行將第二導電凸塊704加高的程序。
類似於圖1A至圖1S的實施例,由於本實施例的中介層結構20包括具有較低介電常數的可撓性基板300,故能有效提升半導體元件的導電性以及散熱性。另一方面,由於本實施例的中介層結構20是使用半加成法製程在可撓性基板300的兩個表面形成第一圖案化導電層C1以及第二圖案化導電層C2,故能夠有效地形成細小的線路,增進積體電路的微型化。除此之外,由於本
實施例的第二導電凸塊704的厚度H2與第一導電凸塊702的厚度H1不同,故能夠適用在具有高低差的連接點上。舉例來說,除了積體電路之外,中介層結構20亦可以被應用在測試頭上。因此,本實施例的中介層結構20能夠被廣泛的利用在不同用途上。
圖3A至圖3C是依照本發明再一實施例的中介層結構的部分製造流程剖面示意圖。圖3D是依照圖3A至圖3C的實施例的中介層結構剖面示意圖。本實施例與圖1A至圖1S的實施例相似,而差異點在於在完成圖1Q的步驟並在進行圖1R的步驟之前,本實施例更包括圖3A至圖3C的步驟。具體來說,在本實施中,在完成圖1Q的步驟後,僅形成多個第三導電凸塊802,而需要進行圖3A至圖3C的步驟後,才會形成第四導電凸塊804。
請先參照圖3A,在第三導電凸塊802以及第二種子層400b上形成第四圖案化光阻層PR4。第四圖案化光阻層PR4的材料以及形成方式可以參照第三圖案化光阻層PR3,在此不再贅述。第四圖案化光阻層PR4具有開口OP4,以暴露出部分的第三導電凸塊802。換言之,在本實施例中,第四圖案化光阻層PR4覆蓋部分第三導電凸塊802並暴露出其餘第三導電凸塊802。
接著,請參照圖3B,將金屬材料填入第四圖案化光阻層PR4的開口OP4中,以形成第四導電凸塊804。在此之後,將第四圖案化光阻層PR4移除,如圖3C所示。由於第四導電凸塊704除了第三圖案化光阻層PR3外,更需要藉由第四圖案化光阻層PR4所形成,故第四導電凸塊804的厚度H4與第三導電凸塊802的厚
度H3並不相同。更具體來說,在本實施例中,第四導電凸塊804的厚度H4大於第三導電凸塊802的厚度H3。
在完成圖3C的步驟後,進行圖1R至圖1S的步驟,以得到如圖3D所繪示的中介層結構30。本實施例的中介層結構30與圖1S的中介層結構10相似,而差異點在於中介層結構30的第四導電凸塊804的厚度H4大於第三導電凸塊802的厚度H3。
值得注意的是,在本實施例中第四圖案化光阻層PR4是在第三圖案化光阻層PR3被移除後才形成於第二種子層400b上。換言之,本實施例是以圖3A的步驟緊接在圖1Q的步驟後為例示,但本發明不限於此。在其他的實施例中,亦可以在移除第三圖案化光阻層PR3之前先行形成第四圖案化光阻層PR4於第三圖案化光阻層PR3上,並等到第四導電凸塊804形成後再一併移除第三圖案化光阻層PR3以及第四圖案化光阻層PR4。換言之,在其他實施例中,亦可以在圖1P的步驟後緊接著進行圖3A的步驟。除此之外,在其他的實施例中,還可以在完成圖1A至圖1S的步驟之後,再進行圖3A至圖3D的步驟。換言之,可以在完成可撓性基板300的第一表面S1以及第二表面S2的製程之後,再針對第一表面S1進行將第四導電凸塊804加高的程序。
類似於圖1A至圖1S的實施例,由於本實施例的中介層結構30包括具有較低介電常數的可撓性基板300,故能有效提升半導體元件的導電性以及散熱性。另一方面,由於本實施例的中介層結構30是使用半加成法製程在可撓性基板300的兩個表面形
成第一圖案化導電層C1以及第二圖案化導電層C2,故能夠有效地形成細小的線路,增進積體電路的微型化。除此之外,由於本實施例的第四導電凸塊804的厚度H4與第三導電凸塊802的厚度H3不同,故能夠適用在具有高低差的連接點上。舉例來說,除了積體電路之外,中介層結構30亦可以被應用在測試頭上。因此,本實施例的中介層結構30能夠被廣泛的利用在不同用途上。
圖4是依照本發明又一實施例的中介層結構剖面示意圖。本實施例與前述三個實施例相似,而差異點在於在本實施例中,是完成圖1A至圖1K的步驟後,先行進行圖2A至圖2C的步驟,並接著進行圖1L至圖1Q的步驟,並在完成圖1Q的步驟後,再進行圖3A至圖3C的步驟,並在此之後進行圖1R以及圖1S的步驟,以得到如圖4所繪示的中介層結構40。換言之,本實施例的中介層結構40與圖1S的中介層結構10相似,而差異點在於中介層結構40的第二導電凸塊704的厚度H2大於第一導電凸塊702的厚度H1,且第四導電凸塊804的厚度H4大於第三導電凸塊802的厚度H3。
類似於圖1A至圖1S的實施例,由於本實施例的中介層結構40包括具有較低介電常數的可撓性基板300,故能有效提升半導體元件的導電性以及散熱性。另一方面,由於本實施例的中介層結構40是使用半加成法製程在可撓性基板300的兩個表面形成第一圖案化導電層C1以及第二圖案化導電層C2,故能夠有效地形成細小的線路,增進積體電路的微型化。除此之外,由於本
實施例的第二導電凸塊704的厚度H2與第一導電凸塊702的厚度H1不同,且第四導電凸塊804的厚度H4亦與第三導電凸塊802的厚度H3不同,故能夠使中介層結構40的兩個表面皆適用在具有高低差的連接點上。舉例來說,除了積體電路之外,中介層結構40亦可以被應用在測試頭上。因此,本實施例的中介層結構40能夠被廣泛的利用在不同用途上。
綜上所述,本發明的中介層結構藉由使用具有較低介電常數的可饒性基板,能夠有效地提升中介層結構的導電性以及散熱性,從而提供半導體元件較高的信賴性。另一方面,由於本發明的中介層結構具有高低不同之金屬凸塊,能夠適用在具有高低差的連接點上,故能夠被應用在更廣泛的用途上。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧中介層結構
300‧‧‧可撓性基板
602‧‧‧導電柱
702‧‧‧第一導電凸塊
704‧‧‧第二導電凸塊
802‧‧‧第三導電凸塊
804‧‧‧第四導電凸塊
H1、H2、H3、H4‧‧‧厚度
C1‧‧‧第一圖案化導電層
C2‧‧‧第二圖案化導電層
S1‧‧‧第一表面
S2‧‧‧第二表面
Claims (8)
- 一種中介層結構,包括:一可撓性基板,包括彼此相對的一第一表面以及一第二表面,該可撓性基板具有多個通孔,且該些通孔自該第一表面延伸至該第二表面,其中該可撓性基板的材料為絕緣體;多個導電柱,配置於該些通孔中;一第一圖案化導電層,配置於該可撓性基板的該第一表面上,與該些導電柱電性連接,其中該第一圖案化導電層更包括多個第一導電凸塊以及多個第二導電凸塊,該些第一導電凸塊以及該些第二導電凸塊中至少其中一者與該些導電柱電性連接,且該些第一導電凸塊以及該些第二導電凸塊具有不同厚度;以及一第二圖案化導電層,配置於該可撓性基板的該第二表面上,與該些導電柱電性連接,其中該第二圖案化導電層更包括多個第三導電凸塊以及多個第四導電凸塊,且該些第三導電凸塊以及該些第四導電凸塊中至少其中一者與該些導電柱電性連接。
- 如專利範圍第1項所述的中介層結構,其中該可撓性基板的材料為聚醯亞胺(Polyimide;PI)或是聚對苯二甲酸乙二醇酯(Polyethylene Terephthalate;PET)。
- 如專利範圍第1項所述的中介層結構,其中該可撓性基板的厚度為7.5μm至400μm。
- 一種中介層結構的製造方法,包括:提供一可撓性基板,其中該可撓性基板包括彼此相對的一第 一表面以及一第二表面,且該可撓性基板的材料為絕緣體;於該可撓性基板中形成多個通孔;於該可撓性基板的該第一表面以及該些通孔內形成一第一種子層;填入一導電材料於該些通孔中以形成多個導電柱;於該第一種子層上形成一第一圖案化導電層,其中該第一圖案化導電層與該些導電柱電性連接;移除該第一種子層;於該可撓性基板的該第二表面上形成一第二種子層;於該第二種子層上形成一第二圖案化導電層,其中該第二圖案化導電層與該些導電柱電性連接;以及移除該第二種子層。
- 如專利範圍第4項所述的中介層結構的製造方法,其中形成該第一圖案化導電層的步驟包括:於該第一種子層上形成一第一圖案化光阻層,其中該第一圖案化光阻層具有多個開口;填入一第一金屬層材料於該些開口中;以及移除該第一圖案化光阻層,以形成該第一圖案化導電層。
- 如專利範圍第4項所述的中介層結構的製造方法,其中形成該第一圖案化導電層的步驟包括:於該第一種子層上形成一第一圖案化光阻層,其中該第一圖案化光阻層具有多個開口; 填入一第一金屬層材料於該些開口中;移除該第一圖案化光阻層,以形成多個第一導電凸塊;形成一第二圖案化光阻層於該可撓性基板的該第一表面上,其中該第二圖案化光阻層暴露出部分該些第一導電凸塊;形成一金屬材料於被暴露的該些第一導電凸塊上,以形成多個第二導電凸塊;以及移除該第二圖案化光阻層,以形成該第一圖案化導電層,其中該第一圖案化導電層包括該些第一導電凸塊以及該些第二導電凸塊。
- 如專利範圍第6項所述的中介層結構的製造方法,其中該些第二導電凸塊的厚度大於該些第一導電凸塊的厚度。
- 如專利範圍第4項所述的中介層結構的製造方法,其中該可撓性基板的材料為聚醯亞胺(Polyimide;PI)或是聚對苯二甲酸乙二醇酯(Polyethylene Terephthalate;PET)。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW104141631A TWI613781B (zh) | 2015-12-11 | 2015-12-11 | 中介層結構及其製造方法 |
US14/983,574 US20170170099A1 (en) | 2015-12-11 | 2015-12-30 | Interposer structure and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW104141631A TWI613781B (zh) | 2015-12-11 | 2015-12-11 | 中介層結構及其製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201721823A TW201721823A (zh) | 2017-06-16 |
TWI613781B true TWI613781B (zh) | 2018-02-01 |
Family
ID=59020858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104141631A TWI613781B (zh) | 2015-12-11 | 2015-12-11 | 中介層結構及其製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20170170099A1 (zh) |
TW (1) | TWI613781B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111722723B (zh) * | 2020-06-29 | 2021-07-13 | 北京化工大学 | 一种双向弯曲柔性传感器、手语识别系统及方法 |
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TW201212176A (en) * | 2010-03-26 | 2012-03-16 | Sumitomo Bakelite Co | Circuit board, semiconductor device, method for manufacturing circuit board, and method for manufacturing semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5334804A (en) * | 1992-11-17 | 1994-08-02 | Fujitsu Limited | Wire interconnect structures for connecting an integrated circuit to a substrate |
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JP6029958B2 (ja) * | 2012-12-04 | 2016-11-24 | 新光電気工業株式会社 | 配線基板の製造方法 |
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2015
- 2015-12-11 TW TW104141631A patent/TWI613781B/zh not_active IP Right Cessation
- 2015-12-30 US US14/983,574 patent/US20170170099A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
TW201721823A (zh) | 2017-06-16 |
US20170170099A1 (en) | 2017-06-15 |
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MM4A | Annulment or lapse of patent due to non-payment of fees |