KR20090008293A - 반도체 장치 - Google Patents

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KR20090008293A
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미츠오 스기노
다케시 호소미
마사히로 와다
마사타카 아라이
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스미토모 베이클리트 컴퍼니 리미티드
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Abstract

반도체 장치 (1)는 기판 (3)과, 기판 (3) 위에 실장(實裝)된 반도체 칩 (4)과, 기판 (3)과, 기판 (3)과 반도체 칩 (4)을 접속하는 범프 (5), 및 범프 (5)의 주위에 충전된 언더필 (6)을 갖춘다. 범프 (5)가 융점이 230℃ 이상의 고융점 땜납인 경우에는 언더필 (6)은 탄성률이 30MPa 이상, 3000MPa 이하의 수지 재료로 이루어진다. 범프 (5)가 무연 땜납인 경우에는 언더필 (6)은 탄성률이 150MPa 이상, 800MPa 이하의 수지 재료로 이루어진다. 또, 25℃ 이상 유리 전이점 이하에서의 기판 (3) 빌드업층 (31)의 절연층 (311)의 기판면 안쪽 방향의 선팽창 계수는 35ppm/℃ 이하이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
기판 위에 반도체 칩(반도체 소자)을 페이스다운(face-down) 실장하는 경우, 기판과 반도체 칩 사이에 공극부가 생기기 때문에 그 공극에 언더필이라 불리는 절연 재료를 충전하는 것이 필요하다. 언더필의 재료로는 종래 에폭시 수지를 비롯한 열경화성 수지가 널리 이용되어 왔다(특허문헌 1).
특허 문헌 1: 일본 특개평 11-233571호 공보
기판과 반도체 칩은 일반적으로 선팽창 계수가 다르다. 기판은 유기 수지를 함유하는 재료로 구성되어 있으며, 반도체 칩보다 큰 선팽창 계수를 갖는다. 이 때문에 기판 위에 반도체 칩을 실장한 구조의 반도체 장치가 열 이력을 받으면 양자의 선팽창 계수의 차이에 기인하여 기판의 휘어짐이 발생한다. 종래의 반도체 장치에서는 이 휨 발생으로 인하여 반도체 칩이나, 반도체 칩과 범프의 계면, 범프와 기판의 계면 등에 크랙 등의 손상이 발생하는 경우가 있다.
이에 덧붙여, 근래 기판으로서 빌드업층을 갖는 기판이 사용되고 있다. 이와 같은 기판으로는 종래 코어층 위에 빌드업층을 형성한 것이 사용되고 있다. 반도체 칩의 클록 주파수의 고주파수화가 급속히 진행되고 있기 때문에 반도체 칩을 실장하는 기판에는 인덕턴스를 저감시킬 수 있는 것이 요구되고 있다. 코어층과 빌드업층을 갖는 기판에서는 코어층의 스루 홀의 인덕턴스가 매우 크다. 인덕턴스의 저감 요청에 부응하기 위해서는 코어층을 가능한 한 얇게 하던가 코어층을 갖지 않고 빌드업층만으로 구성된 기판을 사용하는 것이 제안되고 있다.
여기서, 일반적으로 코어층은 기판의 선팽창 계수를 저감시킬 목적으로 설치되어 있다. 따라서, 코어층을 얇게 하거나 빌드업층만으로 이루어진 기판을 사용하거나 했을 경우에는 열 이력을 받았을 때의 기판의 휘어짐이 증대하게 된다고 하는 문제가 있다.
본 발명의 목적은 반도체 소자나, 반도체 소자와 범프의 계면, 범프와 기판의 계면 등에서의 손상의 발생을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 의하면, 기판과,
상기 기판 위에 실장된 반도체 소자와,
상기 기판과 상기 반도체 소자를 접속하는 범프 및 범프의 주위에 충전된 언더필을 구비하고,
상기 범프는 융점이 230℃ 이상의 고융점 땜납이며,
상기 언더필은 탄성률이 30MPa 이상, 3000MPa 이하의 수지 재료로 이루어지고,
상기 기판은
수지를 함유하는 절연층과 도체 배선층이 번갈아 적층되며, 각 도체 배선층이 절연층의 비아 홀에 형성된 도체층으로 접속되어 이루어진 빌드업층을 가지며,
25℃ 이상 유리 전이점 이하에서의 빌드업층의 절연층의 기판면 안쪽 방향의 선팽창 계수가 35ppm/℃ 이하인 반도체 장치가 제공된다.
이 구성의 발명에 의하면, 언더필의 탄성률을 30MPa 이상, 3000MPa 이하로 함으로써, 범프의 주위가 견고하게 고정되어 범프의 크랙이 방지된다. 또한, 25℃ 이상 유리 전이점 이하에서의 빌드업층의 절연층의 기판면 안쪽 방향의 선팽창 계수가 35ppm/℃ 이하이기 때문에 빌드업층의 휘어짐이 저감되어 반도체 소자의 손상, 나아가서는 반도체 소자와 범프의 계면에서의 손상, 범프와 기판의 계면 등에서의 손상 발생이 효과적으로 억제된다.
또한, 여기서 말하는 언더필의 탄성률이란, 125℃ 분위기하에서 측정하여 얻어진 응력-변형곡선으로 얻어진 탄성률이다.
또, 본 발명에 의하면,
기판과,
상기 기판 위에 실장된 반도체 소자와,
상기 기판과 상기 반도체 소자를 접속하는 범프 및 범프의 주위에 충전된 언더필을 구비하고,
상기 범프는 무연 땜납(lead-free solder)이며,
상기 언더필은 탄성률이 150MPa 이상, 800MPa 이하의 수지 재료로 이루어지고,
상기 기판은
수지를 함유하는 절연층과 도체 배선층이 번갈아 적층되고, 각 도체 배선층이 절연층의 비아 홀에 형성된 도체층에서 접속되어서 이루어진 빌드업층을 가지며,
25℃ 이상 유리 전이점 이하에서의 빌드업층의 절연층의 기판면 안쪽 방향의 선팽창 계수가 35ppm/℃ 이하인 반도체 장치도 제공할 수 있다.
이 구성의 발명에 의하면, 언더필의 탄성률을 150MPa 이상, 800MPa 이하로 함으로써, 인성(靭性)이 높지 않은 무연 땜납인 범프를 사용하는 경우에도 범프의 크랙이 방지된다. 또한, 25℃ 이상 유리 전이점 이하에서의 빌드업층의 절연층의 기판면 안쪽 방향의 선팽창 계수가 35ppm/℃ 이하이기 때문에 빌드업층의 휘어짐이 저감되어 반도체 소자의 손상, 나아가서는 반도체 소자와 범프의 계면에서의 손상, 범프와 기판의 계면 등에서의 손상의 발생이 효과적으로 억제된다.
또한, 여기서 말하는 언더필 탄성률이란, 125℃ 분위기하에서 측정하여 얻어진 응력-변형곡선으로 얻어진 탄성률이다.
또, 본 발명에 의하면, 반도체 소자는 실리콘 기판과, 상기 실리콘 기판 위에 설치된 비유전율 3.3 이하의 저유전율막을 포함하는 층간 절연막과, 상기 층간 절연막 중에 설치된 배선을 포함하는 반도체 장치인 것이 바람직하다.
본 발명에 관계된 반도체 장치에서는 범프의 크랙을 방지할 수 있으며, 나아가서는 반도체 소자의 손상도 억제할 수 있다.
따라서, 반도체 소자를 비유전율 3.3 이하의 저유전율막(low-k 막)을 갖는 것으로 하더라도, 반도체 소자의 low-k 막의 손상을 방지할 수 있다.
또한, 25℃ 이상 유리 전이점 이하에서의 언더필의 선팽창 계수와 빌드업층의 절연층의 선팽창 계수의 차가 25ppm/℃ 이하인 것이 바람직하다.
25℃ 이상 유리 전이점 이하에서의 언더필의 선팽창 계수와 빌드업층의 절연층의 선팽창 계수의 차를 25ppm/℃ 이하로 함으로써 언더필과 기판 사이에서 발생하는 일그러짐을 저감할 수 있다.
또, 25℃ 이상 유리 전이점 이하에 있어서의 언더필의 선팽창 계수와 범프의 선팽창 계수의 차가 10ppm/℃ 이하인 것이 바람직하다.
25℃ 이상 유리 전이점 이하에서의 언더필의 선팽창 계수와 범프의 선팽창 계수의 차를 10ppm/℃ 이하로 함으로써, 언더필과 범프의 계면에서 발생하는 일그러짐을 저감할 수 있다.
여기서, 기판은 절연층의 내부에 도체층이 설치된 스루 홀이 형성되고, 이 스루 홀 중의 도체층이 빌드업층의 도체 배선층에 접속되는 코어층을 갖는 것이어도 된다.
또, 기판은 코어층을 갖지 않는 것이어도 된다.
또한, 빌드업층의 절연층의 수지는 시아네이트 수지를 함유하는 것이 바람직하며, 나아가서는 시아네이트 수지는 노볼락형 시아네이트 수지인 것이 특히 바람직하다.
절연층의 수지가 시아네이트 수지, 특히 노볼락형 시아네이트 수지를 함유함으로써, 25℃ 이상 유리 전이점 이하에서의 절연층의 기판면 안쪽 방향의 선팽창 계수를 확실히 35ppm/℃ 이하로 할 수 있다. 나아가서는 절연층의 수지가 시아네이트 수지, 특히 노볼락형 시아네이트 수지를 함유함으로써 기판의 두께 방향의 선팽창 계수도 저감시킬 수 있다.
본 발명에 따르면, 반도체 소자나, 반도체 소자와 범프의 계면, 범프와 기판의 계면 등에서의 손상의 발생을 방지할 수 있는 반도체 장치가 제공된다.
발명을 실시하기 위한 바람직한 형태
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
우선, 도 1을 참조하여, 본 실시형태의 반도체 장치 (1)의 개요에 대하여 설명한다.
반도체 장치 (1)는 기판 (3)과, 기판 (3) 위에 실장된 반도체 소자(반도체 칩) (4)와, 기판 (3)과, 기판 (3)과 반도체 칩 (4)을 접속하는 범프 (5), 및 범프 (5)의 주위에 충전된 언더필 (6)을 구비한다.
범프 (5)가 융점이 230℃ 이상인 고융점 땜납(예를 들어, 납 함유율이 85 wt%를 넘는 주석/납땜납 합금)인 경우에는 언더필 (6)은 탄성률이 30MPa 이상, 3000 MPa 이하의 수지 재료로 이루어진다.
또, 범프 (5)가 무연 땜납인 경우에는 언더필 (6)은 탄성률이 150MPa 이상, 800MPa 이하의 수지 재료로 이루어진다.
또, 기판 (3)은 도 2에 나타내는 바와 같이 수지를 함유하는 절연층 (311)과 도체 배선층 (312)이 번갈아 적층되고, 각 도체 배선층 (312)이 절연층 (311)의 비아 홀 (311A)에 형성된 도체층 (313)으로 접속되어 이루어진 빌드업층 (31)을 갖는다.
25℃ 이상 유리 전이점 이하에서의 빌드업층 (31)의 절연층 (311)의 기판면 안쪽 방향의 선팽창 계수는 35ppm/℃ 이하이다.
[기판]
우선, 기판 (3)에 대하여 설명한다.
기판 (3)은 반도체 칩 (4)을 플립 칩(flip-chip) 실장하기 위한 소자 탑재 기판이다.
도 2에 나타내는 바와 같이 기판 (3)은 수지를 함유하는 절연층 (311)과 도체 배선층 (312)이 번갈아 적층된 빌드업층 (31)을 가지고 있어, 이른바 빌드업 기판이다. 예를 들어, 본 실시형태에서는 빌드업층 (31)은 복수(5층)의 절연층 (311)과 복수(6층)의 도체 배선층 (312)이 번갈아 적층된 것으로 되어 있다. 이 기판 (3)은 코어층은 갖고 있지 않다.
또, 기판 (3)은 땜납 범프(B)를 통하여 프린트 배선 기판(메인 보드, mother board) (2) 위에 실장되는 BGA 기판이다(도 1 참조). 또한, 기판 (3)의 두께는 800㎛ 이하, 바람직하게는 500㎛ 이하이다.
절연층 (311)은 탄소섬유, 유리섬유의 직물 혹은 한 방향으로 가지런히 합해진 섬유에 각종 수지를 함침한 프리프레그가 아니라, 수지 조성물만으로 이루어진다. 즉, 절연층 (311)은 탄소섬유, 유리섬유 등의 섬유에 의한 보강이 이루어져 있지 않은 것이다.
여기서, 절연층 (311)을 구성하는 수지로는 에폭시 수지, BT 레진, 시아네이트 수지 등을 들 수 있다. 그 중에서도 시아네이트 수지를 사용하는 것이 바람직하다. 시아네이트 수지로는 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸 비스페놀 F형 시아네이트 수지 등을 들 수 있다. 그 중에서도 노볼락형 시아네이트 수지를 사용하는 것이 바람직하다.
노볼락형 시아네이트 수지로는 이하의 화학식에서 예로 든 것을 사용할 수 있다. 식 중, n은 정수를 나타낸다.
(화 1)
Figure 112008074856631-PCT00001
이와 같은 노볼락형 시아네이트 수지는 예를 들어, 노볼락형 페놀과, 염화시안, 브롬화시안 등의 화합물을 반응시킴으로써 얻을 수 있다.
또, 노볼락형 시아네이트 수지의 중량 평균 분자량으로는 예를 들어 500 이상 4500 이하인 것이 바람직하다. 나아가서는 600 이상 3000 이하인 것이 바람직하다.
중량 평균 분자량이 500 미만인 경우에는 기계적 강도가 저하되는 경우가 있다. 또, 중량 평균 분자량이 4500을 넘으면, 수지 조성물의 경화 속도가 빨라지기 때문에 보존성이 저하되는 경우가 있다.
또, 시아네이트 수지로 시아네이트 수지의 프레폴리머를 사용해도 된다. 시아네이트 수지나 프레폴리머를 단독으로 사용해도 되며, 시아네이트 수지 및 프레폴리머를 병용해도 된다. 여기서, 프레폴리머란, 통상 시아네이트 수지를 가열 반응 등에 의해, 예를 들어 3량화함으로써 얻어지는 것이다. 프레폴리머로는 특별히 한정되지 않으나, 예를 들어, 3량화율이 20 중량% 이상 50 중량% 이하인 것을 이용할 수 있다. 이 3량화율은 예를 들어 적외분광 분석장치를 이용하여 구할 수 있다.
상기 시아네이트 수지의 함유량은 특별히 한정되지 않으나, 절연층 (311)의 수지 조성물 전체의 5 중량% 이상 50 중량% 이하인 것이 바람직하다. 더욱 바람직하게는 10 중량% 이상 40 중량% 이하이다. 시아네이트 수지의 함유량을 5 중량% 이상으로 함으로써 내열성을 높게 할 수 있다. 또, 50 중량% 이하로 함으로써 내습성의 저하를 억제할 수 있다.
또, 시아네이트 수지에 대해 에폭시 수지, 페녹시 수지 등을 첨가해도 된다. 에폭시 수지로는 비페닐 알킬렌 골격을 가지는 것이 바람직하다.
여기서는 실질적으로 할로겐 원자를 함유하지 않는 에폭시 수지를 이용하는 것이 바람직하다. 이로써, 내열성, 난열분해성을 부여할 수 있는 동시에 절연층 (311)의 성막성을 향상시킬 수 있다. 여기서, 실질적으로 할로겐 원자를 함유하지 않는다는 것은 예를 들어 에폭시 수지 중의 할로겐 원자의 함유량이 1 중량% 이하인 것을 말한다.
여기서, 절연층 (311)에 사용되는 에폭시 수지로는 특별히 한정되지 않으나, 예를 들어 페놀 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 나프탈렌형 에폭시 수지, 아릴알킬렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도, 아릴알킬렌형 에폭시 수지가 바람직하다. 이로써, 난연성, 흡습성, 땜납 내열성을 향상시킬 수 있다. 여기서, 아릴알킬렌형 에폭시 수지란, 반복 단위 중에 하나 이상의 아릴알킬렌기를 갖는 에폭시 수지를 가리키며, 예를 들어 크실렌형 에폭시 수지, 비페닐 디메틸렌형 에폭시 수지 등을 들 수 있다.
상기 에폭시 수지의 중량 평균 분자량은 특별히 한정되지 않으나 4,000 이하인 것이 바람직하다. 더욱 바람직하게는 500 이상 4,000 이하이며, 특히 바람직하게는 800 이상 3,000 이하이다. 중량 평균 분자량이 상기 하한값 미만이면, 절연층 (311)에 점성(tackiness)을 생기게 하는 경우가 있다. 또, 상기 상한값을 넘으면 땜납 내열성이 저하되는 경우가 있다.
상기 에폭시 수지의 함유량으로는 특별히 한정되지 않으나, 절연층 (311)의 수지 조성물 전체의 5 중량% 이상 50 중량% 이하인 것이 바람직하다. 더욱 바람직하게는 10 중량% 이상 40 중량% 이하이다. 에폭시 수지의 함유량을 5 중량% 이상으로 함으로써 흡습성, 땜납 내열성, 밀착성을 양호하게 할 수 있다.
또한, 절연층 (311)은 실질적으로 할로겐 원자를 함유하지 않는 페녹시 수지를 함유하는 것이 바람직하다. 이로써, 절연층 (311)을 제조할 때의 성막성을 향상시킬 수 있다. 여기서, 실질적으로 할로겐 원자를 포함하지 않는다는 것은 예를 들어, 페녹시 수지 중의 할로겐 원자의 함유량이 1 중량% 이하인 것을 말한다.
상기 페녹시 수지로는 특별히 한정되지 않으나, 예를 들어, 비스페놀 골격을 가지는 페녹시 수지, 노볼락 골격을 가지는 페녹시 수지, 나프탈렌 골격을 가지는 페녹시 수지, 비페닐 골격을 가지는 페녹시 수지 등을 들 수 있다. 또, 이들 골격을 복수 종 가진 구조를 가지는 페녹시 수지를 이용할 수도 있다. 이들 중에서도, 비페닐 골격과 비스페놀 S 골격을 가지는 것을 이용할 수 있다. 이로써, 비페닐 골격이 갖는 강직성으로 인하여 유리 전이점을 높게 할 수 있는 동시에, 비스페놀 S 골격에 의해 도금 금속의 부착성을 향상시킬 수 있다. 또, 비스페놀 A 골격과 비스페놀 F 골격을 가지는 것을 이용할 수 있다. 또, 상기 비페닐 골격과 비스페놀 S 골격을 가지는 것과, 비스페놀 A 골격과 비스페놀 F 골격을 가지는 것을 병용할 수 있다. 이로써, 이들 특성을 균형있게 발현시킬 수 있다. 상기 비스페놀 A 골격과 비스페놀 F 골격을 가지는 것 (1)과, 상기 비페닐 골격과 비스페놀 S 골격을 가지는 것 (2)를 병용하는 경우, 그 병용 비율로는 특별히 한정되지 않으나, 예를 들어 (1):(2)=2:8~9:1로 할 수 있다.
페녹시 수지의 분자량으로는 특별히 한정되지 않으나, 중량 평균 분자량이 5000 이상 50000 이하인 것이 바람직하다. 더욱 바람직하게는 10000 이상 40000 이하이다. 중량 평균 분자량을 5000 이상으로 함으로써 성막성을 향상시킬 수 있다. 또, 평균 분자량을 50000 이하로 함으로써 페녹시 수지의 용해성의 저하를 방지할 수 있다.
페녹시 수지의 함유량으로는 특별히 한정되지 않으나, 절연층 (311)의 수지 조성물 전체의 1 중량% 이상 40 중량% 이하인 것이 바람직하다. 더욱 바람직하게는 5 중량% 이상 30 중량% 이하이다. 함유량이 1 중량% 미만이면 성막성을 향상시키는 효과가 저하되는 경우가 있다. 또, 40 중량%를 넘으면 저열팽창성이 저하되는 경우가 있다.
절연층 (311)은 경화제로서 이미다졸 화합물을 함유해도 된다. 이로써, 절연층 (311)의 절연성을 저하시키지 않고, 절연층 (311)이 시아네이트 수지나 에폭시 수지를 함유하는 경우에 이들 수지의 반응을 촉진할 수 있다. 이미다졸 화합물로는 특별히 한정되지 않으나, 예를 들어 2-페닐-4-메틸이미다졸, 2-페닐-4-메틸-5-히드록시 메틸이미다졸, 2-페닐-4,5-디히드록시 메틸이미다졸, 2,4-디아미노-6-〔2'-메틸이미다졸(1')〕-에틸-s-트리아진, 2,4-디아미노-6-(2'-운데실이미다졸)-에틸-s-트리아진, 2,4-디아미노-6-〔2'-에틸-4-메틸이미다졸(1')〕-에틸-s-트리아진, 1-벤질-2-페닐이미다졸 등을 들 수 있다. 이들 중에서도 지방족 탄화수소기, 방향족 탄화수소기, 히드록시알킬기 및 시아노알킬기 중에서 선택되는 관능기를 2개 이상 갖고 있는 이미다졸 화합물이 바람직하며, 특히 2-페닐-4,5-디히드록시 메틸이미다졸이 바람직하다. 이로써, 절연층 (311)의 내열성을 향상시킬 수 있는 동시에, 절연층 (311)을 저열팽창율화, 저흡수율화시킬 수 있다.
상기 이미다졸 화합물의 함유량으로는 특별히 한정되지 않으나, 상기 시아네이트 수지와 에폭시 수지를 절연층 (311)이 함유하는 경우에는 이들 수지의 합계에 대해 0.1 중량% 이상 5 중량% 이하가 바람직하며, 특히 0.3 중량% 이상 3 중량% 이하가 바람직하다. 이로써, 특히 내열성을 향상시킬 수 있다.
또한, 절연층 (311)은 커플링제를 함유하는 것이 바람직하다. 이로써, 수지와의 계면의 습윤성을 향상시킬 수 있기 때문에 내열성, 특히 흡습성, 땜납 내열성을 향상시킬 수 있다.
상기 커플링제로는 특별히 한정되지 않으나, 에폭시 실란 커플링제, 티타네이트계 커플링제, 아미노 실란 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이로써, 수지와 무기 충전재의 계면의 습윤성을 특히 높일 수 있으며 내열성을 보다 향상시킬 수 있다.
또한, 절연층 (311)은 이상에 설명한 성분 외에, 필요에 따라 소포제, 레벨링제 등의 첨가제를 함유할 수 있다.
이와 같은 기판 (3) 빌드업층 (31)의 절연층 (311)의 기판면 안쪽 방향의 선팽창 계수는 35ppm/℃ 이하이다. 나아가서는 기판 (3)의 빌드업층 (31)의 절연층 (311)의 기판면 안쪽 방향의 선팽창 계수는 30ppm/℃ 이하인 것이 바람직하다.
또, 기판 (3)의 빌드업층 (31)의 절연층 (311)의 기판 두께 방향의 선팽창 계수는 35ppm/℃ 이하인 것이 바람직하며, 나아가서는 30ppm/℃ 이하인 것이 보다 바람직하다.
또한, 언더필 (6)의 선팽창 계수와 빌드업층 (31)의 절연층 (311)의 선팽창 계수의 차이는 25ppm/℃ 이하, 즉, 기판 (3)의 기판면 안쪽 방향의 선팽창 계수와 언더필 (6)의 선팽창 계수의 차이는 25ppm/℃ 이하인 것이 바람직하며, 나아가서는 10ppm/℃ 이하인 것이 바람직하다.
또한, 절연층 (311)의 선팽창 계수는 TMA 장치(TA인스트루먼트(주)제)를 이용하여 계측된다.
절연층 (311) 및 언더필 (6)의 선팽창 계수는 25℃ 이상 유리 전이점 이하에서의 선팽창 계수이다.
또, 기판 (3)의 빌드업층 (31)의 절연층 (311)은 높은 유리 전이점을 가지고 있는 것이 바람직하다. 예를 들어, 절연층 (311)의 유리 전이점은 230℃ 이상인 것이 바람직하며, 나아가서는 250℃ 이상인 것이 바람직하다.
다음에, 기판 (3)의 빌드업층 (31)의 도체 배선층 (312)에 대하여 설명한다.
절연층 (311)을 사이에 두고 배치되는 한 쌍의 도체 배선층 (312)은 절연층 (311)의 비아 홀 (311A)에 형성된 구리제의 도체층 (313)으로 접속되어 있다.
도체 배선층 (312) 중 최하층의 도체 배선층 (312A)은 예를 들면 구리제의 배선층이며, 도 3에 나타낸 구조로 되어 있다. 도 3 가운데, 검은 부분이 구리를 나타내고 있다.
이 도체 배선층 (312A)의 잔동율(절연층 (311)을 피복하는 도체 배선층 (312A)이 차지하는 비율)은 80%이다.
도체 배선층 (312A) 위에 배치된 도체 배선층 (312B)은 도 4에 나타내는 평면 형상이며, 복수의 대략 원형상의 개구부 (312B1)가 형성되어 있다. 또한, 도 4의 오른쪽 아래의 도면은 도체 배선층 (312B)의 확대도이다.
개구부 (312B1)의 지름은 예를 들어 500㎛이다. 또, 이 도체 배선층 (312A)의 잔동율은 60% 이상 90% 이하이며, 바람직하게는 75% 이상 85% 이하이다.
[반도체 칩]
반도체 칩 (4)은 도 1에 나타내는 바와 같이 실리콘 기판 (41) 위에, 이른바 low-k 막으로 이루어진 배선층 (42)을 구비하는 것이다.
그 기능은 특별히 한정되지 않으며, 로직 디바이스, 메모리 디바이스 혹은 이들의 혼재 등을 들 수 있다.
low-k 막은 층간 절연막으로서 설치되어 있다.
여기서, low-k 막이란 비유전율이 3.3 이하인 막을 말한다. low-k 막으로는 예를 들어 SiOC, MSQ(methylsilsesquioxane), 벤조시클로부텐 등의 유기막이나, HSQ(hydroxysilsesquioxane) 등의 무기막을 들 수 있으며, 이것들을 다공질화한 막도 바람직하게 사용된다.
디바이스의 연산 능력의 향상 및 고속 처리화가 진행되고 있어, 종래의 SiO2 절연막으로는 대응할 수 없는 상황이다. 따라서, 배선간의 기생 용량 저감의 관점에서, 층간 절연막으로 저유전율막, 특히 다공질 저유전율막이 바람직하게 사용되고 있다. 그러나, 유전율이 3.3 이하인 low-k 막은 취약하여, low-k 막을 반도체 칩을 페이스 다운 실장하면, 도통 불량이나 반도체 칩 크랙이 발생한다고 하는 문제가 발생한다. 비유전율 2.7 이하의 low-k 막에서는 다공질화가 필요해져서 low-k 막의 취약화가 더욱 진행되고 있다.
이 반도체 칩 (4)의 두께는 100㎛ 이하이다.
또, 25℃ 이상 유리 전이점 이하에서의 반도체 칩 (4)의 선팽창 계수는 2ppm/℃ 이상, 5ppm/℃ 이하인 것이 바람직하다. 또한, 반도체 칩 (4)의 선팽창 계수와 절연층 (311)의 기판면 안쪽 방향의 선팽창 계수의 차이는 32ppm/℃ 이하인 것이 바람직하다.
[언더필]
언더필 (6)은 기판 (3)과 반도체 칩 (4)을 접합하는 범프 (5)의 주위에 충전되어 있으며, 범프 (5) 주위의 공극을 메우도록 배치되어 있다.
언더필 (6)의 구성 재료로는 액상의 열경화성 수지나 필름상의 열경화성 수지를 이용할 수 있다. 이 중, 액상의 열경화성 수지가 바람직하다. 기판 (3)과 반도체 칩 (4) 사이의 틈새를 효율적으로 메울 수 있기 때문이다.
본 실시형태에서는 범프 (5)가 융점이 230℃ 이상인 고융점 땜납(예를 들어, 납 함유율이 85 wt%를 넘는 주석/무연 합금)인 경우에는 언더필 (6)은 탄성률이 30MPa 이상, 3000MPa 이하의 수지 재료로 이루어진다. 그 중에서도, 탄성률이 45MPa 이상인 것이 보다 바람직하다.
한편, 범프 (5)가 무연 땜납인 경우에는 언더필 (6)은 탄성률이 150MPa 이상, 800MPa 이하의 수지 재료로 이루어진다. 그 중에서도 탄성률이 200MPa 이상인 것이 보다 바람직하다.
언더필 (6)의 페이스트를 폭 10㎜, 길이 약 150㎜, 두께 4㎜로 성형하고, 200℃ 오븐 중에 30분간 경화한 후, 텐시론 시험기로 속도 1㎜/분, 125℃ 분위기하에서 측정하여 얻어진 응력-변형곡선의 초기 기울기로부터 탄성률을 산출한다.
언더필 (6)에 이용되는 수지 재료로는 여러 가지의 것을 이용할 수 있다. 예를 들어, 에폭시 수지, BT 레진, 시아네이트 수지 등을 이용할 수도 있다. 시아네이트 수지로는 기판 재료의 항에서 기술한 노볼락형 시아네이트 수지가 바람직하게 이용된다.
언더필 (6)을 구성하는 수지 재료는 다관능 에폭시 수지를 포함하는 것이 바람직하다. 이로써, 수지 경화체의 가교 밀도가 향상되어 높은 탄성률을 실현할 수 있다.
언더필 (6)은 실리카 입자 등 무기 필러를 함유하고 있어도 된다. 이렇게 함으로써, 선팽창 계수를 저감시켜 반도체 칩 (4)이나, 반도체 칩 (4)과 기판 (3) 사이의 손상을 보다 효과적으로 저감할 수 있다.
언더필 (6)은 커플링제를 포함하는 것으로 해도 된다. 이렇게 함으로써, 범프나 무기 필러와 언더필의 밀착성을 향상시키고, 이렇게 함으로써, 선팽창 계수를 저감시켜 반도체 칩이나, 반도체 칩과 기판 (3) 사이의 손상을 보다 효과적으로 저감할 수 있다. 커플링제로는 에폭시 실란, 아미노 실란 등의 실란 커플링제나, 티타네이트계 커플링제 등을 사용할 수 있다. 이들을 복수 종류 사용해도 된다. 커플링제는 언더필의 바인더 일부분에 분산하는 형태여도 되고, 실리카 입자 등의 무기 필러의 표면에 부착한 형태여도 된다. 혹은 이들 형태가 혼재하고 있어도 된다. 예를 들어 실리카 입자를 배합하는 경우는 실리카 표면을 미리 커플링제로 처리해도 된다.
언더필 (6)의 선팽창 계수는 40ppm/℃ 이하인 것이 바람직하며, 30ppm/℃ 이하인 것이 보다 바람직하다. low-k 막의 손상의 억제와 범프 (5) 주변 부분의 손상의 억제를 보다 효과적으로 도모할 수 있다.
[범프]
범프 (5)는 무연 땜납 혹은 고융점 땜납으로 구성된다.
무연 땜납으로는 예를 들어 주석-은계 땜납, 주석-비스무트계 땜납, 주석-아연계 땜납주석-구리계 땜납, 구리 필러나 구리 포스트 등의 구리계 재료, 금 스터드 등의 금계 재료를 이용할 수 있다.
고융점 땜납으로는 주석-납 땜납을 들 수 있다.
언더필 (6)의 선팽창 계수와 범프 (5)의 선팽창 계수의 차이가 10ppm/℃ 이하인 것이 바람직하다.
나아가서는 범프 (5)의 선팽창 계수는 10ppm/℃ 이상, 30ppm/℃ 이하인 것이 바람직하다.
다음에, 이상과 같은 반도체 장치 (1)의 제조 방법에 대하여 설명한다. 도 5, 6을 참조하여 설명한다.
우선 절연층 (311)을 준비한다. 절연층 (311)을 구성하는 수지 바니시를 조정하고, 이 수지 바니시를 기재 위에 도포한다. 이 기재 위의 수지 바니시를 건조시켜 절연층 (311)을 형성한다. 여기서, 기재로는 예를 들어 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트 등의 폴리에스테르 수지나, 불소계 수지, 폴리이미드 등의 내열성을 갖는 열가소성 수지 필름을 사용할 수 있다.
또, 절연층 (311)의 두께는 10㎛ 이상 100㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 20~80㎛이다. 이와 같은 두께로 함으로써 절연층 (311)의 갈라짐 발생을 방지할 수 있다.
다음에, 소정 두께의 구리판(C)의 표면에 소정 패턴의 도체 배선층 (312C)을 형성한다.
이 도체 배선층 (312C)은 2층 구성이며, 제1 금속층 (312C1)과 이 제1 금속층 위에 적층되어 전술한 도체 배선층 (312A)을 구성하는 제2 금속층 (312A)을 갖는다.
제1 금속층 (312C1)은 예를 들어 니켈제이며, 제2 금속층 (312A)은 전술한 바와 같이 구리제이다. 또한, 도체 배선층 (312C)의 패턴은 도 3에 나타낸 패턴이다.
다음에, 구리판(C)의 표면 및 도체 배선층 (312C)을 약액으로 거칠게 하고, 도체 배선층 (312C) 위에 절연층 (311)을 라미네이트한다(라미네이트 공정). 여기서는 기재 위의 절연층 (311)의 표면을 도체 배선층 (312C)에 맞닿게 한 후 가열 및 가압한다. 그 후, 기재를 제거한다.
또한, 이 절연층 (311)의 소정 위치에 레이저에 의해 비아 홀 (311A)을 형성한다(비아 홀 형성 공정).
다음에, 세미액티브 공법으로 비아 홀 (311A) 중의 도체층 (313), 나아가서는 도 4에 나타내는 도체 배선층 (312B)을 형성한다.
구체적으로는 무전해 도금에 의해 절연층 (311) 전체 면에 구리막(시드막)을 1㎛ 정도 형성한다. 다음에, 절연층 (311) 위에 소정 패턴의 포토레지스트(마스크)를 형성한다. 그 후, 전해 도금에 의해, 마스크가 형성되어 있지 않은 부분(예를 들어, 비아 홀 (311A) 등)에 도금 피막을 형성한다. 이로써, 비아 홀 (311A) 중에 도체층 (313)이 형성되고, 나아가서는 도체 배선층 (312B)이 형성되게 된다(도체층 (313) 및 도체 배선층 (312B) 형성 공정).
그 후, 마스크를 제거하는 동시에 노출된 시드막을 제거한다.
다음에, 도체 배선층 (312B)을 거칠게 하고, 전술한 라미네이트 공정, 비아 홀 형성 공정, 도체층 (313) 및 도체 배선층 (312B) 형성 공정을 실시한다.
이와 같은 조작을 반복함으로써, 도 6에 나타내는 바와 같이 복수(5층)의 절연층 (311)과 복수(6층)의 도체 배선층 (312)을 갖는 빌드업층 (31)을 얻을 수 있다.
그 후, 최상층의 도체 배선층 (312B) 위에 에칭 레지스터막(도시 생략)을 형성한다. 그리고, 구리판(C)을 에칭에 의해 제거한다.
또한, 니켈 제거액에 의해 제1 금속층 (312C1)을 제거한다. 이로써, 도 2에 나타낸 것과 같은 기판 (3)을 얻을 수 있다.
다음에, 이와 같이 하여 얻어진 기판 (3) 위에 반도체 칩 (4)을 실장한다. 반도체 칩 (4)의 이면(裏面)에는 미리 땜납 범프 (5)가 설치되어 있다. 기판 (3) 위에 땜납 범프 (5)를 통하여 반도체 칩 (4)을 설치하고, 땜납 범프 (5)를 리플로우 로(reflow furnace) 중에서 용융시킴으로써 기판 (3) 위에 반도체 칩 (4)이 고착되게 된다.
이어서, 기판 (3)과 반도체 칩 (4) 사이에 언더필 (6)을 충전한다. 이상과 같은 공정으로 반도체 장치 (1)를 얻을 수 있게 된다.
이와 같이 하여 얻어진 반도체 장치 (1)는 도 1에 나타낸 바와 같이 땜납 범프(B)를 통하여 프린트 배선 기판 (2) 위에 실장되게 된다.
다음에, 본 실시형태의 효과에 대하여 설명한다.
본 실시형태에서는 범프 (5)가 융점이 230℃ 이상의 고융점 땜납인 경우, 언더필 (6)의 탄성률을 30MPa 이상, 3000MPa 이하로 하고, 범프 (5)가 무연 땜납인 경우에는 언더필 (6)의 탄성률을 150MPa 이상, 800MPa 이하로 하고 있다.
이와 같은 탄성률의 언더필 (6)을 사용함으로써 범프 (5)의 주위가 견고하게 고정되어 범프 (5)의 크랙이 방지된다.
또, 25℃ 이상 유리 전이점 이하에서의 빌드업층 (31)의 절연층 (311) 기판면 안쪽 방향의 선팽창 계수가 35ppm/℃ 이하이기 때문에 빌드업층 (31)의 휨 상태가 저감되어 반도체 칩 (4)의 손상, 나아가서는 반도체 칩 (4)과 범프 (5)의 계면에서의 손상, 범프 (5)와 기판 (3)의 계면 등에서의 손상의 발생이 효과적으로 억제된다.
또, 이와 같이 본 실시형태의 반도체 장치 (1)에서는 범프 (5)의 크랙을 방지할 수 있으며, 나아가서는 반도체 칩 (4)의 손상도 억제할 수 있다.
따라서, 반도체 칩 (4)을 비유전율 3.3 이하의 저유전율막(low-k 막)을 갖는 것으로 하더라도 반도체 칩 (4)의 low-k 막의 손상을 방지할 수 있다.
또, 25℃ 이상 유리 전이점 이하에서의 언더필 (6)의 선팽창 계수와 빌드업층 (31)의 절연층 (311)의 선팽창 계수의 차이를 25ppm/℃ 이하로 함으로써 언더필 (6)과 기판 (3) 사이에 발생하는 일그러짐(distortion)을 저감할 수 있다.
또한, 25℃ 이상 유리 전이점 이하에서의 언더필 (6)의 선팽창 계수와 범프 (5)의 선팽창 계수의 차이를 10ppm/℃ 이하로 함으로써, 언더필 (6)과 범프 (5)의 계면에서 발생하는 일그러짐을 저감할 수 있다.
또, 절연층 (311)의 수지가 시아네이트 수지, 특히 노볼락형 시아네이트 수지를 포함함으로써, 25℃ 이상 유리 전이점 이하에서의 기판 (3)의 기판면 안쪽 방향의 선팽창 계수를 확실히 35ppm/℃ 이하로 할 수 있다. 나아가서는 절연층 (311)의 수지가 시아네이트 수지, 특히 노볼락형 시아네이트 수지를 포함함으로써 기판 (3)의 두께 방향의 선팽창 계수도 저감시킬 수 있다.
또한, 본 발명은 전술의 실시형태로 한정되지 않고, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함되는 것이다.
예를 들어, 상기 실시형태에서는 기판 (3)은 빌드업층 (31)만을 갖는 것이었으나, 이에 한정되지 않고, 예를 들어 도 7에 나타내는 것과 같은 기판 (7)(내층 회로층(코어층) 부착 빌드업 기판)이어도 된다. 이 기판 (7)은 상기 실시형태와 같은 빌드업층 (31)과, 내부에 도체층 (711)이 설치되는 스루 홀 (712)이 형성되고 이 스루 홀 (712) 중의 도체층 (711)이 도체 배선층 (312)에 접속되는 코어층 (71)을 가지는 것이어도 된다.
여기서, 코어층 (71)은 프리프레그를 적층함으로써 형성된 절연층을 갖는다. 프리프레그는 에폭시 수지, BT 수지(비스말레이미드-트리아진 수지), 시아네이트 수지(예를 들어, 노볼락형 시아네이트 수지) 중 적어도 어느 하나를 함유하는 수지 조성물을 유리 크로스에 함침시킨 것이다. 그 중에서도, 코어층 (71)의 절연층은 시아네이트 수지(특히, 노볼락형 시아네이트 수지)를 함유하는 것인 것이 바람직하다. 이와 같이 코어층 (71)을 시아네이트 수지(특히, 노볼락형 시아네이트 수지)를 함유하는 것으로 함으로써, 기판의 기판면 안쪽 방향의 선팽창 계수, 기판의 두께 방향의 선팽창 계수를 작은 값으로 할 수 있다.
또, 코어층 (71)의 두께는 0.2㎜ 이하인 것이 바람직하다. 코어층 (71)의 두께를 0.2㎜ 이하로 함으로써 기판 (7)의 인덕턴스를 저감할 수 있다.
코어층 (71)의 절연층 중에는 스루 홀 (712)이 형성되어 있다.
또한, 기판 (7)에서는 한 쌍의 빌드업층 (31)이 코어층 (71)을 사이에 두도록 배치되어 있다. 코어층 (71)의 한쪽 측에 배치되는 빌드업층 (31)(빌드업층 (31A)은 절연층 (311)과 도체 배선층 (312B)을 갖고 있다. 코어층 (71)의 다른 한쪽 측에 배치되는 빌드업층 (31)(빌드업층 (31B)은 절연층 (311)과 도체 배선층 (312B)과 도체 배선층 (312A)을 갖는다.
또한, 상기 실시형태에서는 빌드업층 (31)의 절연층 (311)은 탄소섬유, 유리섬유의 직물 혹은 한 방향으로 가지런히 합해진 섬유에 각종 수지를 함침한 프리프레그가 아니라고 하였으나, 이에 한정되지 않는다.
절연층 (311)에 유리 크로스, 자이론(등록상표), 아라미드 등 섬유포의 골격재를 함유시켜도 된다. 이와 같게 함으로써, 절연층의 면 안쪽 방향의 선팽창 계수를 낮게 억제하는 것이 가능해진다.
또, 절연층 (311)은 무기 충전재를 함유해도 된다. 이로써, 저열팽창성 및 난소성의 향상을 도모할 수 있다. 또한, 시아네이트 수지 및/또는 그 프레포리마(특히, 노볼락형 시아네이트 수지)와 무기 충전재를 조합하면 절연층 (311)의 탄성률을 향상시킬 수 있다.
상기 무기 충전재로는 특별히 한정되지 않으나, 예를 들어 탈크, 알루미나, 유리, 실리카, 마이카 등을 들 수 있다. 이들 중에서도 실리카가 바람직하며, 융용 실리카가 저팽창성이 뛰어난 점에서 바람직하다. 용융 실리카의 형상으로는 파쇄상, 구상이 있으나, 구상인 것이 바람직하다. 이로써, 절연층 (311) 중의 배합량을 많게 할 수 있으며, 그 경우에도 양호한 유동성을 부여할 수 있다.
상기 무기 충전재의 평균 입경으로는 특별히 한정되지 않으나, 0.01㎛ 이상 5㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 0.2㎛ 이상 2㎛ 이하이다.
상기 무기 충전재의 함유량으로는 특별히 한정되지 않으나, 절연층 (311) 전체의 20 중량% 이상 70 중량% 이하인 것이 바람직하다. 더욱 바람직하게는 30 중량% 이상 60 중량% 이하이다. 함유량을 20 중량% 이상으로 함으로써 절연층 (311)을 저열팽창, 저흡수로 할 수 있다. 또, 70 중량% 이하로 함으로써 수지 조성물의 유동성의 저하를 방지할 수 있다.
상술한 목적 및 그 밖의 목적, 특징 및 이점은 이하에 기술하는 바람직한 실시의 형태 및 그에 부수된 이하의 도면에 의해 더욱 분명해진다.
도 1은 본 발명의 일실시형태에 관련된 반도체 장치를 나타내는 모식도이다.
도 2는 기판을 나타내는 단면도이다.
도 3은 기판의 도체 배선층을 나타내는 평면도이다.
도 4는 기판의 도체 배선층을 나타내는 평면도이다.
도 5는 기판의 제조 공정을 나타내는 단면도이다.
도 6은 기판의 제조 공정을 나타내는 단면도이다.
도 7은 본 발명의 변형예에 관련된 기판을 나타내는 단면도이다.
다음에, 본 발명의 실시예에 대하여 설명한다.
우선 언더필 재료에 대하여 기술한다.
<실시예 1-1>
수지 조성물의 조정: 비스페놀 F형 에폭시 수지(에폭시 당량 165)를 11 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사제, ELM-100)를 11 중량부, 4,4′-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사제, 카야하드 AA)를 10 중량부, γ-글리시딜프로필트리에톡시실란(신에츠화학공업 주식회사제, KBE403)을 1 중량부, 구상 용융 실리카(평균 입자 지름 0.5㎛, 주식회사 아드마텍스사제, SO-25R) 65 중량부를 칭량하고 3본 롤로 혼련하여 진공탈포한 후 액상 수지 조성물을 얻었다.
<실시예 1-2>
수지 조성물의 배합을 이하와 같이 한 이외에는 실시예 1-1과 같게 하였다.
비스페놀 F형 에폭시 수지(에폭시 당량 165)를 18 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사제, ELM-100)를 6 중량부, 4,4'-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사제, 카야하드 AA)를 10 중량부 사용하였다.
<실시예 1-3>
수지 조성물의 배합을 이하와 같이 한 이외에는 실시예 1-1과 같게 하였다.
비스페놀 F형 에폭시 수지(에폭시 당량 165)를 25 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사제, ELM-100)를 사용하지 않고, 4,4'-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사제, 카야하드 AA)를 8 중량부 사용하였다.
<실시예 1-4>
수지 조성물의 조정: 비스페놀 F형 에폭시 수지(에폭시 당량 165)를 5 중량 부, N-[4-(옥시라닐메톡시)페닐]-N-(옥시라닐-메틸)옥시란메탄아민(재팬에폭시레진 주식회사제, jER630)를 10 중량부, 페놀, 4,4'-(1-메틸에틸리덴)비스[2-(2-프로페닐)]-, (클로로메틸)옥시란과의 중합체(일본화약 주식회사제, RE-810NM) 5 중량부, 4,4′-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사제, 카야하드 AA)를 6 중량부, 4,4'-메틸렌비스(N-메틸아닐린)(산요화성공업 주식회사제, T12)를 6 중량부, γ-글리시딜프로필트리에톡시실란(신에츠화학공업 주식회사제, KBE403)을 1 중량부, 구상 용융 실리카(평균 입자 지름 0.5㎛, 주식회사 아드마텍스사제, SO-25R) 65 중량부를 칭량하고 3본 롤로 혼련하여 진공탈포한 후 액상 수지 조성물을 얻었다.
<실시예 1-5>
수지 조성물의 배합을 이하와 같이 한 이외에는 실시예 1-4와 같게 하였다.
비스페놀 F형 에폭시 수지(에폭시 당량 165)를 9 중량부, N-[4-(옥시라닐메톡시)페닐]-N-(옥시라닐-메틸)옥시란메탄아민(재팬에폭시레진 주식회사제, jER630)를 6 중량부 사용하였다.
<실시예 1-6>
수지 조성물의 배합을 이하와 같이 한 이외에는 실시예 1-4와 같게 하였다. 비스페놀 F형 에폭시 수지(에폭시 당량 165)를 17 중량부, N-[4-(옥시라닐메톡시)페닐]-N-(옥시라닐-메틸)옥시란메탄아민(재팬에폭시레진 주식회사제, jER630)를 사용하지 않고, 페놀, 4,4'-(1-메틸에틸리덴)비스[2-(2-프로페닐)]-, (클로로메틸)옥시란과의 중합체(일본화약 주식회사제, RE-810NM) 6 중량부, 4,4′-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사제, 카야하드 AA)를 4 중량부, 4,4'-메틸렌비스(N-메틸아닐린)(산요화성공업 주식회사제, T12)를 4 중량부 사용하였다.
<비교예 1-1>
수지 조성물의 배합을 이하와 같이 한 이외에는 실시예 1-1과 같게 하였다.
비스페놀 F형 에폭시 수지(에폭시 당량 165)를 27 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사제, ELM-100)를 사용하지 않고, 4,4'-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사제, 카야하드 AA)를 5 중량부 사용하였다.
<비교예 1-2>
수지 조성물의 배합을 이하와 같이 한 이외에는 실시예 1-1과 같게 하였다.
비스페놀 F형 에폭시 수지(에폭시 당량 165)를 20 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사제, ELM-100)을 20 중량부, 4,4'-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사제, 카야하드 AA)를 19 중량부, γ-글리시딜프로필트리에톡시실란(신에츠화학공업 주식 회사제, KBE403)을 1 중량부, 구상 용융 실리카 SO-25R(평균 입자 지름 0.5㎛, 주식회사 아드마텍스사제)을 40 중량부 사용하였다.
상기 실시예 1-1~1-6, 비교예 1-1, 1-2에서 얻어진 수지 조성물에 대하여 다음의 평가를 실시하였다. 평가 항목을 평가방법과 함께 나타낸다. 얻어진 결과를 표 1에 나타낸다.
실시예 1-1 실시예 1-2 실시예 1-3 비교예 1-1 비교예 1-2 실시예 1-4 실시예 1-5 실시예 1-6
비스페놀 F형 에폭시 수지(등량 165) 11 18 25 27 20 5 9 17
N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민 *1 11 6 0 0 20 0 0 0
N-[4-(옥시라닐메톡시)페닐]-N-(옥시라닐-메틸)옥시란메탄아민 *2 0 0 0 0 0 10 6 0
페놀, 4,4'-(1-메틸에틸리덴)비스[2-(2-프로페닐)]-, (클로로메틸)옥시란과의 중합체 *3 0 0 0 0 0 5 5 6
4,4'-메틸렌비스-(2-에틸아닐린) *4 10 10 8 5 19 6 6 4
4,4'-메틸렌비스(N-메틸아닐린) *5 0 0 0 0 0 6 6 4
γ-글리시딜프로필트리에톡시실란 *6 1 1 1 1 1 1 1 1
구상 용융 실리카(평균 입자 지름 0.5㎛) *7 65 65 65 65 40 65 65 65
합계 98 100 99 98 100 98 98 97
유리 전이 온도(℃) 100 90 80 70 100 100 90 80
휨 탄성율(MPa:125℃) 510 160 30 20 350 400 120 30
선팽창 계수(ppm/℃) 25 26 26 26 45 26 26 26
*1 ELM-100, 스미토모화학 주식회사제
*2 jER630, 재팬에폭시레진 주식회사제
*3 RE-810NM, 일본화약 주식회사제
*4 카야하드 AA, 일본화약 주식회사제
*5 T12, 산요화성공업 주식회사제
*6 KBM403, 신에츠화학공업 주식회사제
*7 SO-25R, 주식회사 아드마텍스사제
탄성률: 수지 조성물을 폭 10㎜, 길이 약 150㎜, 두께 4㎜로 성형하고 200℃ 오븐에서 30분간 경화한 후, 텐시론 시험기로 속도 1㎜/분으로 125℃ 분위기하에서 측정하여 얻어진 응력-변형곡선의 초기 기울기로부터 탄성률을 산출하였다.
유리 전이점·선팽창 계수: 수지 조성물을 150℃×120분으로 경화한 후, 절삭에 의해 5×5×10㎜의 시험편을 얻었다. 이것을 세이코제 TMA/SS120을 이용하여 압축 하중 5g, -100℃로부터 300℃의 온도 범위를 승온 속도 10℃/분의 조건으로 측정하였다. 같은 측정에 의해 25℃ 이상 유리 전이점 이하에서의 선팽창 계수도 얻었다.
다음에, 기판에 대하여 기술한다.
실시예 및 비교예에서 사용한 원재료는 이하와 같다.
(1) 시아네이트 수지 A/노볼락형 시아네이트 수지: 론자사제·「프리마세트 PT-30」, 중량 평균 분자량 700
(2) 시아네이트 수지 B/노볼락형 시아네이트 수지: 론자사제·「프리마세트 PT-60」, 중량 평균 분자량 2600
(3) 에폭시 수지/비페닐 디메틸렌형 에폭시 수지: 일본화약사제·「NC-3 000P」, 에폭시 당량 275, 중량 평균 분자량 2000
(4) 페녹시 수지 A/비페닐 에폭시 수지와 비스페놀 S 에폭시 수지의 공중합체로, 말단부는 에폭시기를 가지고 있음: 재팬에폭시레진사제·「YX-8100H30」, 중량 평균 분자량 30000
(5) 페녹시 수지 B/비스페놀 A형 에폭시 수지와 비스페놀 F형 에폭시 수지의 공중합체로, 말단부는 에폭시기를 가지고 있음: 재팬에폭시레진사제·「에피코트4275」, 중량 평균 분자량 60000
(6) 경화 촉매/이미다졸 화합물: 시코쿠화성공업사제·「2-페닐-4,5-디히드록시메틸이미다졸」
(7) 무기 충전재/구상 용융 실리카: 아드마텍스사제·「SO-25H」, 평균 입자 지름 0.5㎛
(8) 커플링제/에폭시 실란 커플링제: 일본유니카사제·「A-187」
또한, (1), (2)의 노볼락형 시아네이트 수지는 식(I)에서 나타낸 구조를 갖는 것이다.
<실시예 2-1>
(1) 수지 바니시의 조제
시아네이트 수지 A 25 중량부, 에폭시 수지 25 중량부, 페녹시 수지 A 5 중량부, 페녹시 수지 B 5 중량부, 경화 촉매 0.4 중량부를 메틸에틸케톤에 용해, 분산시켰다. 또한, 무기 충전재 40 중량부와 커플링제 0.2 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여 고형분 50 중량%의 수지 바니시를 조제하였다.
(2) 기재부착 절연층의 제조
(1)에서 얻어진 수지 바니시를 두께 38㎛의 PET(폴리에틸렌 테레프탈레이트) 필름(기재)의 한쪽 면에 콤마 코터 장치를 이용하여 도포하였다. 그 후, 이것을 160℃의 건조 장치로 10분간 건조하였다. 건조 후의 절연층의 두께는 60㎛이다.
(3) 내층 회로층(코어층) 부착 빌드업 기판의 제조
소정의 내층 회로가 양면에 형성된 내층 회로 기판의 표리에, 상기에서 얻어진 기재부착 절연층의 절연층 표면을 내측으로 하여 겹쳤다. 그 후, 진공 가압식 래미네이터 장치를 이용하여 압력 0.5MPa, 온도 100℃에서 60초간, 진공 가열 가압 성형을 실시하였다. 또한, 기재를 박리 제거하고, 열풍 건조기에서 온도 150℃, 시간 60분간 가열 경화시켰다. 그 후, 일반적인 애디티브법으로 구리 도금하였다. 이를 반복하여, 각 빌드업층이 3층 구성인 내층 회로층(코어층) 부착 빌드업 기판을 얻었다.
또한, 내층 회로층(코어층)으로는 하기의 것을 사용하였다.
ㆍ 절연층: 할로겐프리 FR-5 상당재(히타치화성공업 주식회사제, MCL-E-679F), 두께 0.2㎜
ㆍ 도체층: 구리박 두께 18㎛, L/S=120/180㎛, 클리어런스 홀 1㎜φ, 3㎜φ, 슬릿 2㎜
(4) 코어층이 없는 빌드업 기판의 제조
200㎛ 두께의 구리판에, 상기에서 얻어진 기재부착 절연층의 절연층 표면을 내측으로 하여 겹쳤다. 그 후, 이것을 진공 가압식 래미네이터 장치를 이용하여 압력 0.5MPa, 온도 100℃에서 60초간, 진공 가열 가압 성형을 실시하였다. 다음에, 기재를 박리 제거하고 열풍 건조기에서 온도 150℃, 시간 60 분간 가열 경화시켰다. 그 후, 일반적인 애디티브법으로 구리 도금하였다. 이를 반복하여 소정의 층수를 얻은 후, 구리판을 에칭으로 제거하여 층의 수가 8층인 코어층이 없는 빌드업 기판을 얻었다.
<실시예 2-2>
시아네이트 수지 A 15 중량부, 시아네이트 수지 B 10 중량부, 에폭시 수지 25 중량부, 페녹시 수지 A 5 중량부, 페녹시 수지 B 5 중량부, 경화 촉매 0.4 중량부를 메틸에틸케톤에 용해, 분산시켰다. 또한, 무기 충전재 40 중량부와 커플링제 0.2 중량부를 첨가하고 고속 교반 장치를 이용하여 10분간 교반하여 고형분 50 중량%의 수지 바니시를 조제하였다.
이 수지 바니시를 이용하고, 실시예 2-1과 같게 하여 기재 부착 절연층, 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 얻었다.
<실시예 2-3>
시아네이트 수지 A 40 중량부, 에폭시 수지 10 중량부, 페녹시 수지 A 5 중량부, 페녹시 수지 B 5 중량부, 경화 촉매 0.4 중량부를 메틸에틸케톤에 용해, 분산시켰다. 또한, 무기 충전재 40 중량부와 커플링제 0.2 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여 고형분 50 중량%의 수지 바니시를 조제하였다.
이 수지 바니시를 이용하고, 실시예 2-1과 같게 하여 기재부착 절연층, 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 얻었다.
<실시예 2-4>
시아네이트 수지 A 20 중량부, 에폭시 수지 30 중량부, 페녹시 수지 A 5 중량부, 페녹시 수지 B 5 중량부, 경화 촉매 0.4 중량부를 메틸에틸케톤에 용해, 분산시켰다. 또한, 무기 충전재 40 중량부와 커플링제 0.2 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여 고형분 50 중량%의 수지 바니시를 조제하였다.
이 수지 바니시를 이용하고, 실시예 2-1과 같게 하여 기재부착 절연층, 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 얻었다.
<실시예 2-5>
시아네이트 수지 A 30 중량부, 에폭시 수지 15 중량부, 페녹시 수지 A 10 중량부, 페녹시 수지 B 5 중량부, 경화 촉매 0.4 중량부를 메틸에틸케톤에 용해, 분산시켰다. 또한, 무기 충전재 40 중량부와 커플링제 0.2 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여 고형분 50 중량%의 수지 바니시를 조제하였다.
이 수지 바니시를 이용하고, 실시예 2-1과 같게 하여 기재부착 절연층, 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 얻었다.
<실시예 2-6>
시아네이트 수지 A 17 중량부, 에폭시 수지 17 중량부, 페녹시 수지 A 3 중량부, 페녹시 수지 B 3 중량부, 경화 촉매 0.4 중량부를 메틸에틸케톤에 용해, 분산시켰다. 또한, 무기 충전재 60 중량부와 커플링제 0.3 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여 고형분 50 중량%의 수지 바니시를 조제하였다.
이 수지 바니시를 이용하고, 실시예 2-1과 같게 하여 기재부착 절연층, 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 얻었다.
<비교예 2-1>
에폭시 수지 50 중량부, 페녹시 수지 A 7 중량부, 페녹시 수지 B 3 중량부, 경화 촉매 0.4 중량부를 메틸에틸케톤에 용해, 분산시켰다. 또한, 무기 충전재 40 중량부와 커플링제 0.2 중량부를 첨가하고, 고속 교반 장치를 이용하여 10분간 교반하여 고형분 50 중량%의 수지 바니시를 조제하였다.
이 수지 바니시를 이용하고, 실시예 2-1과 같게 하여 기재부착 절연층, 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 얻었다.
<비교예 2-2>
시아네이트 수지 A 30 중량부, 시아네이트 수지 B 10 중량부, 에폭시 수지 50 중량부, 페녹시 수지 A 3 중량부, 페녹시 수지 B 7 중량부, 경화 촉매 0.8 중량부를 메틸에틸케톤에 용해, 분산시켜 고형분 50 중량%의 수지 바니시를 조제하였다.
이 수지 바니시를 이용하고, 실시예 2-1과 같게 하여 기재부착 절연층, 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 얻었다.
이상의 실시예 2-1~2-6, 비교예 2-1~2-2에서 얻어진 기재부착 절연층에 대하여 특성의 평가를 실시하였다. 결과를 표 2에 나타낸다.
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
시아네이트 수지 프리마세트 PT-30 25 15 40 20 30 17 30
프리마세트 PT-60 10 10
에폭시 수지 NC-3000P 25 25 10 30 15 17 50 50
페녹시 수지 YX-8100H30 5 5 5 5 10 3 7 3
EP-4275 5 5 5 5 5 3 3 7
경화 촉매 이미다졸 화합물 0.4 0.4 0.4 0.4 0.4 0.4 0.4 0.8
무기 충전재 SO-25H 40 40 40 40 40 60 40
커플링제 A-187 0.2 0.2 0.2 0.2 0.2 0.3 0.2
합계 100.6 100.6 100.6 100.6 100.6 100.7 100.6 100.8
유리 전이 온도 ℃ 240 240 260 220 250 240 170 230
선팽창 계수 ppm/℃ 30 30 25 33 35 20 40 45
또한, 평가 방법은 하기와 같다.
(1) 유리 전이점
기재부착 절연층 2매의 절연층측끼리를 내측으로 하여 겹치고, 이것을 진공 프레스 장치를 이용하여 압력 2MPa, 온도 200℃에서 2시간 가열 가압 성형을 실시하였다. 그 후, 기재를 박리 제거하였다. 얻어진 절연층의 경화물로부터 10㎜×30㎜의 평가용 시료를 잘라내어 DMA(TA 인스트루먼트사제)를 이용하여 5℃/분으로 승온시켜 tanδ의 피크 위치를 유리 전이점으로 하였다.
(2) 선팽창 계수
기재부착 절연층 2매의 절연 시트측끼리를 내측으로 하여 겹치고, 이것을 진공 프레스 장치를 이용하여 압력 2MPa, 온도 200℃에서 2시간 가열 가압 성형을 실시하였다. 그 후, 기재를 박리 제거하였다. 얻어진 절연층의 경화물로부터 4㎜×20㎜의 평가용 시료를 채취하고, TMA 장치(TA 인스트루먼트사제)를 이용하여 10℃/분으로 온도를 상승시켜 측정하였다.
또한, 여기서는 25℃ 이상 유리 전이점 이하의 선팽창 계수를 측정하였다. 또, 절연층의 경화물의 평면 방향(기판면 내측 방향)의 선팽창 계수를 측정하였다. 단, 본 실시예, 비교예에서는 절연층의 경화물의 두께 방향(기판 두께 방향)의 선팽창 계수는 절연층의 경화물의 평면 방향(기판면 안쪽 방향)의 선팽창 계수와 같다.
<평가용 반도체 장치의 제작 및 평가 1>
실시예 2-1~2-6 및 비교예 2-1, 2-2에서 작성한 내층 회로층(코어층) 부착 빌드업 기판 및 코어층이 없는 빌드업 기판에 범프 전극을 형성하였다.
다음에, 플립 칩 본더(flip-chip bonder)를 이용하여 무연 땜납(조성: Sn-3.5Ag, 융점: 221℃, 열팽창율: 22ppm/℃, 탄성률: 44GPa)을 위치 결정하고, 저유전율 재료(CVD로 형성한 다공화(porous) SiOC막, 비유전율=22)를 층간 절연막으로 이용한 반도체 소자(이하, 반도체 소자 A라고 함)와 가접합하였다. 또한, 리플로우(리플로우 조건: 최고 온도 260℃, 최저 온도 183℃에서 60초의 IR 리플로우) 로에 통과시켜 땜납 범프를 접합시켰다.
마찬가지로, 고융점 땜납(조성: Sn-95Pb, 융점: 314℃, 열팽창율: 30ppm/℃, 탄성률: 16GPa)을 이용하여 반도체 소자 A를 접합하였다. 기판측의 전땜납(presolder)에는 공정(共晶) 땜납을 이용하며, 리플로우 조건은 최고 온도 245℃, 최저 온도 183℃에서 60초의 IR 리플로우를 실시하였다.
계속해서, 실시예 1-1~1-6, 비교예 1-1, 1-2에서 작성한 수지 조성물을 언더필로 봉입하고 평가용 반도체 장치를 제작하였다.
여기서, 반도체 소자 A의 선팽창 계수는 3ppm/℃이므로, (빌드업 기판의 빌드업층의 절연층의 기판면 안쪽 방향의 선팽창 계수)-(반도체 소자 A의 선팽창 계수)의 값은 실시예 2-1, 실시예 2-2, 실시예 2-3, 실시예 2-4, 실시예 2-5, 실시예 2-6, 비교예 2-1, 비교예 2-2의 순으로 27, 27, 22, 30, 32, 17, 37, 17, 37, 42ppm/℃이 되어 있다.
또, 무연 땜납 범프의 선팽창 계수는 22ppm/℃이므로 (언더필의 선팽창 계수)-(무연 땜납 범프의 선팽창 계수)의 값은 실시예 1-1, 실시예 1-2, 실시예 1-3, 실시예 1-4, 실시예 1-5, 실시예 1-6, 비교예 1-1, 비교예 1-2의 순으로 3, 4, 4, 4, 4, 4, 4, 23ppm/℃이 되어 있다.
한편, 고융점 땜납 범프의 선팽창 계수는 30ppm/℃이므로 (언더필의 선팽창 계수)-(고융점 땜납 범프의 선팽창 계수)의 값은 실시예 1-1, 실시예 1-2, 실시예 1-3, 비교예 1-1, 비교예 1-2의 순으로 5, 4, 4, 4, 4, 4, 4, 15ppm/℃이 되어 있다.
또한, 표 3에는 각 실험 샘플에 대해 (언더필의 선팽창 계수)-(빌드업층의 절연층의 선팽창 계수)의 값을 나타낸다.
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 5 5 0 8 10 5 15 20
실시예 1-2 4 4 1 7 9 6 14 19
실시예 1-3 4 4 1 7 9 6 14 19
비교예 1-1 4 4 1 7 9 6 14 19
비교예 1-2 15 15 20 12 10 25 5 0
실시예 1-4 4 4 1 7 9 6 14 19
실시예 1-5 4 4 1 7 9 6 14 19
실시예 1-6 4 4 1 7 9 6 14 19
이어서, 얻어진 평가용 반도체 장치를 이용하여 냉열 사이클 시험을 실시하였다.
냉열 사이클 시험(냉각 상태 - 55℃, 가열 상태 125℃에서 1000 사이클) 후, 도통 시험을 실시하여 모든 범프가 도통한 것을 양품(良品)으로 하여 카운트하였다. 표 4~표 7에 결과를 나타낸다.
도통 시험 결과는 시료 수 10에 대해 도통 불량이 없는 합격품 수위 비율을 가지고 그 지표로 한다.
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
비교예 1-1 1/10 2/10 1/10 3/10 3/10 1/10 5/10 7/10
비교예 1-2 2/10 2/10 1/10 3/10 3/10 1/10 6/10 7/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
비교예 1-1 3/10 3/10 2/10 6/10 10/10 2/10 8/10 8/10
비교예 1-2 4/10 4/10 2/10 6/10 10/10 2/10 9/10 9/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-3 1/10 1/10 1/10 2/10 3/10 1/10 6/10 8/10
비교예 1-1 3/10 4/10 2/10 5/10 7/10 2/10 10/10 10/10
비교예 1-2 4/10 4/10 2/10 6/10 7/10 2/10 10/10 10/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 4/10 5/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-3 2/10 2/10 2/10 2/10 3/10 1/10 10/10 8/10
비교예 1-1 5/10 6/10 2/10 8/10 10/10 3/10 10/10 10/10
비교예 1-2 5/10 6/10 3/10 9/10 10/10 4/10 10/10 10/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 8/10 8/10
고융점 땜납 범프를 사용했을 경우는 표 4, 5에 나타낸 것처럼, 실시예 1-1, 1-2, 1-3, 1-4, 1-5, 1-6의 언더필을 이용하여 작성한 평가용 반도체 장치에서는 도통 불량은 발생하지 않았다.
이에 비해, 비교예 1-1, 1-2의 언더필을 사용하여 작성한 평가용 반도체 장치에서는 도통 불량이 발생하였다.
무연 땜납 범프를 사용했을 경우, 표 6, 7에 나타낸 것처럼, 실시예 1-1, 1-2, 1-4, 1-5, 1-6의 언더필을 사용하여 작성한 평가용 반도체 장치에서는 도통 불량은 발생하지 않았다.
이에 비해, 비교예 1-3, 비교예 1-1, 1-2의 수지 조성물을 이용하여 작성한 평가용 반도체 장치에서는 도통 불량이 발생하였다.
도통 불량이 발생한 개소의 땜납 범프 접합 부분을 절단하고 단면을 관찰하면, 모든 도통 불량 개소에서는 땜납 범프 접합 부분에 크랙이 관찰되었다. 이 결과로부터, 냉열 사이클 시험에서의, 무연 땜납, 혹은 고융점 땜납 접합 부분의 크랙 방지에는 가열 상태에서의 탄성률이 높은 것이 중요함을 알 수 있다.
또한, 냉열 사이클 시험(냉각 상태 - 55℃, 가열 상태 125℃에서 1000 사이클) 후의 평가용 반도체 장치의 반도체 소자 A의 층간 절연막의 크랙 발생에 대하여 검토하였다. 냉열 사이클 시험후의 평가용 반도체 장치를 절단하고, 반도체 소자 A의 층간 절연막의 크랙 발생의 여부를 관찰하였다.
결과를 표 8~표 11에 나타낸다.
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 8/10 10/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 6/10 8/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 3/10 6/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 1/10 3/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 8/10 7/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 6/10 9/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 5/10 7/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 2/10 5/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 10/10 10/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 8/10 10/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 6/10 8/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 3/10 5/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 10/10 7/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 9/10 10/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 7/10 8/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 4/10 7/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 9/10 10/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 6/10 8/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 3/10 6/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 1/10 3/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 8/10 9/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 8/10 9/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 4/10 7/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 1/10 5/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 10/10 10/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 10/10 10/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 6/10 10/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 3/10 5/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 10/10 10/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 10/10 10/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 9/10 10/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 4/10 8/10
표 8~11에 나타내는 바와 같이 실시예 2-1, 2-2, 2-3, 2-4, 2-5, 2-6의 내층 회로판(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 사용한 평가용 반도체 장치에서는 냉열 사이클 시험 후에 층간 절연막의 크랙은 발생하지 않았다.
이에 비해, 비교예 2-1, 2-2의 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 사용한 평가용 반도체 장치에서는 층간 절연막의 크랙이 발생하였다.
이 결과로부터, 반도체 소자의 층간 절연막의 크랙 방지에는 선팽창 계수가 작은 절연막을 갖는 기판을 이용하는 것이 중요함을 알 수 있다.
<반도체 장치의 제작 및 평가 2>
다음에, 반도체 소자 A 대신에 반소체 소자 B를 사용하고, <반도체 장치의 제작 및 평가 1>과 마찬가지로 평가용 반도체 장치를 제작하였다. 여기서, 반도체 소자 B는 층간 절연막으로 SiO2를 사용하고 있으며, 비유전율 3.3 이하의 저유전율막을 사용하고 있지 않은 것이다. 반도체 칩 B는 두께가 100㎛의 박형 칩이다.
이어서, 얻어진 평가용 반도체 장치를 이용하여 냉열 사이클 시험(냉각 상태 - 55℃, 가열 상태 125℃에서 1000 사이클)을 실시하였다.
그 후, 반도체 소자 B의 갈라짐을 평가하였다. 결과를 표 12~표 15에 나타낸다.
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 6/10 7/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 5/10 5/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 2/10 4/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 1/10 1/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 5/10 6/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 4/10 6/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 4/10 5/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 1/10 2/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 9/10 9/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 8/10 7/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 6/10 6/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 1/10 3/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 9/10 9/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 7/10 9/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 6/10 6/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 4/10 5/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 9/10 8/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 6/10 5/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 3/10 6/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 1/10 3/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 8/10 6/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 7/10 7/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 5/10 6/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 2/10 4/10
빌드업 기판의 절연층
실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 실시예 2-6 비교예 2-1 비교예 2-2
실시예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 10/10 10/10
실시예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 9/10 10/10
실시예 1-3 0/10 0/10 0/10 0/10 0/10 0/10 6/10 10/10
비교예 1-1 0/10 0/10 0/10 0/10 0/10 0/10 2/10 2/10
비교예 1-2 0/10 0/10 0/10 0/10 0/10 0/10 10/10 9/10
실시예 1-4 0/10 0/10 0/10 0/10 0/10 0/10 9/10 10/10
실시예 1-5 0/10 0/10 0/10 0/10 0/10 0/10 7/10 7/10
실시예 1-6 0/10 0/10 0/10 0/10 0/10 0/10 5/10 8/10
표 12~표 15에 나타낸 바와 같이 실시예 2-1, 2-2, 2-3, 2-4, 2-5, 2-6의 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 사용한 평가용 반도체 장치에서는 냉열 사이클 시험 후에 반도체 소자에 크랙은 발생하지 않았다.
이에 비해, 비교예 2-1, 2-2의 내층 회로층(코어층) 부착 빌드업 기판, 코어층이 없는 빌드업 기판을 사용한 평가용 반도체 장치에서는 반도체 소자에 크랙이 발생하였다.
이 결과로부터, 반도체 소자의 크랙 방지에는 선팽창 계수가 작은 절연층을 갖는 기판을 사용하는 것이 중요함을 알 수 있다.

Claims (14)

  1. 기판과,
    상기 기판 위에 실장된 반도체 소자와,
    상기 기판과 상기 반도체 소자를 접속하는 범프 및 상기 범프의 주위에 충전된 언더필을 구비하고,
    상기 범프는 융점이 230℃ 이상의 고융점 땜납이며,
    상기 언더필은 탄성율이 30MPa 이상, 3000MPa 이하의 수지 재료로 이루어지고,
    상기 기판은
    수지를 함유하는 절연층과 도체 배선층을 번갈아 적층하고, 상기 각 도체 배선층이 상기 절연층의 비아 홀에 형성된 도체층으로 접속되어 이루어진 빌드업층을 가지며,
    25℃ 이상 유리 전이점 이하에서의 상기 빌드업층의 절연층의 기판면 안쪽 방향의 선팽창 계수가 35ppm/℃ 이하인 반도체 장치.
  2. 청구항 1에 있어서,
    상기 반도체 소자는 실리콘 기판과, 상기 실리콘 기판 위에 설치된 비유전율 3.3 이하의 저유전율막을 포함하는 층간 절연막과, 상기 층간 절연막 중에 설치된 배선을 포함하는 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    25℃ 이상 유리 전이점 이하에서의 상기 언더필의 선팽창 계수와 상기 빌드업층의 절연층의 선팽창 계수의 차가 25ppm/℃ 이하인 반도체 장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    25℃ 이상 유리 전이점 이하에서의 상기 언더필의 선팽창 계수와 상기 범프의 선팽창 계수의 차가 10ppm/℃ 이하인 반도체 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 기판은
    절연층의 내부에 도체층이 설치된 스루 홀이 형성되고, 이 스루 홀 중의 상기 도체층이 상기 빌드업층의 상기 도체 배선층에 접속된 코어층을 갖는 반도체 장치.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 빌드업층의 절연층의 수지는 시아네이트 수지를 포함하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 시아네이트 수지는 노볼락형 시아네이트 수지인 반도체 장치.
  8. 기판과,
    상기 기판 위에 실장된 반도체 소자와,
    상기 기판과 상기 반도체 소자를 접속하는 범프 및 상기 범프의 주위에 충전된 언더필을 구비하고,
    상기 범프는 무연 땜납이며,
    상기 언더필은 탄성률이 150MPa 이상, 800MPa 이하의 수지 재료로 이루어지고,
    상기 기판은
    수지를 함유하는 절연층과 도체 배선층이 번갈아 적층되며, 상기 각 도체 배선층이 상기 절연층의 비아 홀에 형성된 도체층으로 접속되어 이루어진 빌드업층을 갖고,
    25℃ 이상 유리 전이점 이하에서의 상기 빌드업층의 절연층의 기판면 안쪽 방향의 선팽창 계수가 35ppm/℃ 이하인 반도체 장치.
  9. 청구항 8에 있어서,
    상기 반도체 소자는 실리콘 기판과, 상기 실리콘 기판 위에 설치된 비유전율 3.3 이하의 저유전율막을 포함하는 층간 절연막과, 상기 층간 절연막 중에 설치된 배선을 포함하는 반도체 장치.
  10. 청구항 8 또는 청구항 9에 있어서,
    25℃ 이상 유리 전이점 이하에서의 상기 언더필의 선팽창 계수와 상기 빌드업층의 절연층의 선팽창 계수의 차가 25ppm/℃ 이하인 반도체 장치.
  11. 청구항 8 내지 청구항 10 중 어느 한 항에 있어서,
    25℃ 이상 유리 전이점 이하에서의 상기 언더필의 선팽창 계수와 상기 범프의 선팽창 계수의 차가 10ppm/℃ 이하인 반도체 장치.
  12. 청구항 8 내지 청구항 11 중 어느 한 항에 있어서,
    상기 기판은
    절연층의 내부에 도체층이 설치된 스루 홀이 형성되고, 이 스루 홀 중의 상기 도체층이 상기 빌드업층의 상기 도체 배선층에 접속되는 코어층을 갖는 반도체 장치.
  13. 청구항 8 내지 청구항 12 중 어느 한 항에 있어서,
    상기 빌드업층의 절연층의 수지는 시아네이트 수지를 포함하는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 시아네이트 수지는 노볼락형 시아네이트 수지인 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101346877B1 (ko) * 2010-03-26 2014-01-02 스미토모 베이클리트 컴퍼니 리미티드 회로기판, 반도체 장치, 회로기판의 제조방법 및 반도체 장치의 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200926375A (en) * 2007-12-05 2009-06-16 Sumitomo Bakelite Co Substrate and semiconductor device
JP5292847B2 (ja) * 2008-02-20 2013-09-18 住友ベークライト株式会社 半導体素子搭載基板
CN101937891B (zh) * 2010-05-12 2012-05-23 谢国华 一种具有双层引脚的芯片
US8643154B2 (en) * 2011-01-31 2014-02-04 Ibiden Co., Ltd. Semiconductor mounting device having multiple substrates connected via bumps
CN102842666B (zh) * 2011-06-22 2015-03-18 赛恩倍吉科技顾问（深圳）有限公司 Led覆晶结构及其制造方法
US8698297B2 (en) 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
US8716065B2 (en) 2011-09-23 2014-05-06 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and method of manufacture thereof
JP6412587B2 (ja) * 2014-12-19 2018-10-24 富士フイルム株式会社 多層配線基板
US10399256B1 (en) 2018-04-17 2019-09-03 Goodrich Corporation Sealed circuit card assembly

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3726318B2 (ja) * 1995-08-22 2005-12-14 株式会社日立製作所 チップ サイズ パッケージとその製造方法及びセカンド レヴェル パッケージング
US6333206B1 (en) * 1996-12-24 2001-12-25 Nitto Denko Corporation Process for the production of semiconductor device
JP3947296B2 (ja) * 1997-04-02 2007-07-18 日東電工株式会社 シート状封止材料およびそれを用いた半導体装置の製法
JPH11220077A (ja) 1997-10-15 1999-08-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JP3509507B2 (ja) * 1997-11-10 2004-03-22 松下電器産業株式会社 バンプ付電子部品の実装構造および実装方法
JPH11233571A (ja) 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びアンダーフィル材並びに熱硬化性フィルム材
EP1120449B1 (en) * 1998-08-13 2005-06-15 Hitachi Chemical Company, Ltd. Adhesive for bonding circuit members, circuit board, and method of producing the same
US6332988B1 (en) * 1999-06-02 2001-12-25 International Business Machines Corporation Rework process
JP2003105054A (ja) * 2001-09-28 2003-04-09 Sumitomo Bakelite Co Ltd 液状封止樹脂組成物及び半導体装置
JP2003273482A (ja) * 2002-03-15 2003-09-26 Fujitsu Ltd 回路基板及びその製造方法及び電子装置
US7038142B2 (en) * 2002-01-24 2006-05-02 Fujitsu Limited Circuit board and method for fabricating the same, and electronic device
JP2004249557A (ja) 2003-02-19 2004-09-09 Sumitomo Bakelite Co Ltd 積層板の製造方法
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
JP2004277671A (ja) * 2003-03-19 2004-10-07 Sumitomo Bakelite Co Ltd プリプレグおよびそれを用いたプリント配線板
JP2004296905A (ja) * 2003-03-27 2004-10-21 Toshiba Corp 半導体装置
US7582510B2 (en) * 2003-11-10 2009-09-01 Henkel Corporation Electronic packaging materials for use with low-k dielectric-containing semiconductor devices
TWI262041B (en) * 2003-11-14 2006-09-11 Hitachi Chemical Co Ltd Formation method of metal layer on resin layer, printed wiring board, and production method thereof
US7170159B1 (en) * 2005-07-07 2007-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Low CTE substrates for use with low-k flip-chip package devices
JP5109258B2 (ja) 2006-01-18 2012-12-26 住友ベークライト株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101346877B1 (ko) * 2010-03-26 2014-01-02 스미토모 베이클리트 컴퍼니 리미티드 회로기판, 반도체 장치, 회로기판의 제조방법 및 반도체 장치의 제조방법

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