KR101177472B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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미츠토시 히가시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 장치(50)는 관통 전극(56)을 통해 Al 전극 패드(20)와 재배선 패턴(52)을 접속시키고, 반도체 소자(14)의 재배선 패턴(52)과 배선 기판(12) 상의 배선 패턴(24)을 솔더 범프(58)를 통해 플립-칩 접속시키도록 구성되어 있다. 반도체 소자(14)의 상면에 장치 형성층(18)과 복수의 Al 전극 패드(20)를 형성한다. Al 전극 패드(20)와 재배선 패턴(52) 사이에 반도체 소자(14)를 관통하는 관통홀(54)이 형성되고, Cu 도금에 의해 관통홀(54)의 내부에 관통 전극(56)을 형성한다. 장치 형성층(18)은 반도체 소자(14)의 상면에 배치되어, 수광 및 발광이 용이하게 실행된다.
반도체 소자, 장치 형성층, Al 전극 패드, 관통 전극, 보호 필름

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명에 따른 반도체 장치의 일 실시예를 나타내는 종단면도.
도 2는 제 1 실시예에서 관통 전극(56)의 구성을 확대하여 나타내는 종단면도.
도 3a는 제 1 실시예의 반도체 장치를 제조하는 방법에서 개구(opening)를 형성하는 단계(제 1)를 설명하는 도면.
도 3b는 제 1 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 2)를 설명하는 도면.
도 3c는 제 1 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 3)를 설명하는 도면.
도 3d는 제 1 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 4)를 설명하는 도면.
도 3e는 제 1 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 5)를 설명하는 도면.
도 4a는 제 1 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 1)를 설명하는 도면.
도 4b는 제 1 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 2)를 설명하는 도면.
도 4c는 제 1 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 3)를 설명하는 도면.
도 4d는 제 1 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 4)를 설명하는 도면.
도 4e는 제 1 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 5)를 설명하는 도면.
도 5a는 제 1 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계(제 1) 및 전극 패드에 도통을 확보하는 단계를 설명하는 도면.
도 5b는 제 1 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계(제 2) 및 전극 패드에 도통을 확보하는 단계를 설명하는 도면.
도 5c는 제 1 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계(제 3) 및 전극 패드에 도통을 확보하는 단계를 설명하는 도면.
도 5d는 제 1 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계(제 4) 및 전극 패드에 도통을 확보하는 단계를 설명하는 도면.
도 6a는 제 1 실시예의 반도체 장치를 제조하는 방법에서 재배선(rewiring) 및 레지스트를 제거하는 단계(제 1)를 설명하는 도면.
도 6b는 제 1 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 2)를 설명하는 도면.
도 6c는 제 1 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 3)를 설명하는 도면.
도 6d는 제 1 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 4)를 설명하는 도면.
도 6e는 제 1 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 5)를 설명하는 도면.
도 7a는 제 2 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 1)를 설명하는 도면.
도 7b는 제 2 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 2)를 설명하는 도면.
도 7c는 제 2 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 3)를 설명하는 도면.
도 7d는 제 2 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 4)를 설명하는 도면.
도 7e는 제 2 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 5)를 설명하는 도면.
도 7f는 제 2 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 6)를 설명하는 도면.
도 8a는 제 2 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 1)를 설명하는 도면.
도 8b는 제 2 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 2)를 설명하는 도면.
도 8c는 제 2 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 3)를 설명하는 도면.
도 8d는 제 2 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 4)를 설명하는 도면.
도 8e는 제 2 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 5)를 설명하는 도면.
도 8f는 제 2 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 6)를 설명하는 도면.
도 9a는 제 2 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계(제 1)를 설명하는 도면.
도 9b는 제 2 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계(제 2)를 설명하는 도면.
도 9c는 제 2 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계(제 3)를 설명하는 도면.
도 9d는 제 2 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계(제 4)를 설명하는 도면.
도 10a는 제 2 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 1)를 설명하는 도면.
도 10b는 제 2 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 2)를 설명하는 도면.
도 10c는 제 2 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 3)를 설명하는 도면.
도 10d는 제 2 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 4)를 설명하는 도면.
도 10e는 제 2 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 5)를 설명하는 도면.
도 10f는 제 2 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 6)를 설명하는 도면.
도 11은 종래 기술에서 반도체 장치의 일례를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
14 : 반도체 소자 66, 72 : Ni/Au 전극층
18 : 장치 형성층 68 : 절연층
20 : Al 전극 패드 70 : 솔더 레지스트층
50 : 반도체 장치 82 : 제 1 레지스트층
52 : 재배선 패턴 84, 86 :개구
54 : 관통홀 90 : 보호 필름
56 : 관통 전극 96 : 제 2 레지스트층
58 : 솔더 범프 100 : 접착층
62 : 절연층 102 : Cu 급전층
64 : Cr/Cu 보호막 200 : 금속층
본 발명은 일면 측에 장치(device) 형성층과 전극 패드를 갖는 반도체 소자의 전극 패드에 접속되는 전극을 형성하도록 구성된 반도체 장치 및 그 제조 방법에 관한 것이다.
예를 들어, 수광 소자, 발광 소자 등과 같은 광전자 소자로 대표되는, 기판 상에 장치 형성층이 형성된 반도체 소자의 전극을 기판 상에 형성된 배선 패턴에 접속시키는 구조를 갖는 반도체 장치로서, 도 11에 나타낸 바와 같이 구성된 반도체 장치가 있다. 이 반도체 장치(10)에서, 반도체 소자(14)는 접착제(16)에 의해 배선기판(12) 상에 접착되어 있고, 장치 형성층(18) 및 Al 전극 패드(20)는 반도체 소자(14)의 상면 상에 형성되어 있다. 장치 형성층(18)의 주변에 제공된 복수의 Al 전극 패드(20)는 와이어 본딩(wire bonding)에 의해 연신된 Au 와이어(22)를 통해 배선 기판(12) 상의 배선 패턴(24)에 접속되어 있다. 또한, 패시베이션층(passivation layer)(보호막)(26)이 장치 형성층(18)의 표면(장치 표면) 상에 적층되어 있다.
이 방식으로 구성된 반도체 장치(10)에서, 반도체 소자(14)의 주변에 Au 와이어(22)를 인출하는데 필요한 공간이 제공되어야 하고, 따라서 전체 장치의 크기 가 증가되어 있다. 따라서, 장치의 소형화를 이루기가 어렵다.
또한, 복수의 Al 전극 패드(20)를 솔더 범프를 통해 배선 패턴(24)에 접속하는 플립-칩의 방법이 고려될 수도 있다. 이 경우에, 장치 형성층(18)이 배선 기판(12)에 대향하기 때문에 배선 기판(12)에 의해 광이 차단되어 있다. 따라서, 장치 형성층(18)이 수광 또는 발광을 행하는 광전자 소자에서 사용될 수 없다.
그러한 문제를 해결하는 방법으로서, 장치의 소형화를 얻도록 기판에 관통 전극을 제공하여 상기 와이어 본딩을 제거하는 접근법이 고려된다.
관통 전극을 사용한 반도체 장치로서, 복수의 반도체 소자를 적층하고, 관통 전극에 의해 각각의 반도체 소자를 접속시키는 적층된 반도체 장치가 있다(예를 들어, 특허 문헌 1(일본국 공개 특허 소 63-156348호 공보) 및 비 특허 문헌 1(수직 상호 접속을 갖는 3D 칩 스택의 프로세스 집적화(Process Integration of 3D Chip Stack with Vertical Interconnection); 켄지 타카하시, 유이치 다구치, 마나부 토미사키, 히토시 요네무라, 마사타케 호시노, 미트수오 우에노, 요시미 에가와, 요시히코 네모토, 야수히로 야마지, 히로시 테라오, 미트수오 우메모토, 코지로 카메야마, 아키라 스즈키, 요시오 오카야마, 토시히로 요네자키, 카주오 콘도; 최첨단 전자 기술 개발 기구(ASET)) 참조).
또한, 종래의 관통 전극을 제조하는 방법으로, 반도체 장치의 관통홀 내에 솔더를 매립하는 방법이 있다(특허 문헌 2; 일본국 공개 특허 평 2-239627호 공보(일본국 특허 2569789호)참조).
그러나, 특허 문헌 1 및 비-특허 문헌 1에 기재된 방법을 사용함으로써 장치 형성층이 기판 상에 형성되어 있는 반도체 소자가 배선 기판에 플립-칩 접속되는 경우, 단계 수가 증가되며, 따라서 그러한 방법은 실용화에 부적합하다. 또한, 특허 문헌 2에 기재된 제조 방법에서, 관통홀의 직경이 극소의 직경인 경우, 관통홀 내에 솔더를 매립하기가 어렵고, 따라서 반도체 장치의 소형화에 대응하기 어렵다는 문제가 발생하였다.
또한, 고 종횡비(high aspect ratio)를 갖는 미세 관통홀이 형성되어야 할 필요가 있는 경우, 건식 에칭을 사용하는 방법이 고려된다. 이 경우에, 반도체 소자의 장치 형성층이 건식 에칭의 플라스마 분위기에 의해 손상 받는 문제를 발생시킨다.
본 발명의 실시예는 장치의 소형화를 달성 가능하고, 장치 형성층을 보호하는 상태에서 관통홀 및 관통 전극을 형성 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 하나 이상의 실시예의 제 1 측면에 따르면, 일면 측에 장치 형성층 및 전극 패드를 갖는 반도체 소자와, 반도체 소자의 타면 측에 형성된 배선 패턴과, 반도체 소자의 전극 패드와 배선 패턴을 접속시키는 관통 전극을 갖는 반도체 장치를 제조하는 방법으로서,
반도체 소자의 일면 측에 제 1 레지스트층을 형성하는 제 1 단계와,
제 1 레지스트층 및 전극 패드의 중심에 에칭에 의해 개구를 형성하는 제 2 단계와,
반도체 소자의 개구와 연통하는 위치에 관통홀을 형성하는 제 3 단계와,
반도체 소자의 타면 측과 관통홀의 내주(inner periphery)에 절연층을 형성하는 제 4 단계와,
제 1 레지스트층의, 전극 패드 표면을 덮는 부분을 제거하는 제 5 단계와,
반도체 소자의 타면 측에 급전층(power feeding layer)을 형성하는 제 6 단계와,
급전층의 관통홀에 대향하는 부분에 도금에 의해 도전 재료를 퇴적시켜서 관통홀 내부 및 전극 패드의 표면에 관통 전극을 형성하는 제 7 단계와,
급전층을 제거하는 제 8 단계와,
상기 반도체 소자의 타면 측에 상기 배선 패턴을 형성하는 제 9 단계
를 가지며,
상기 제 2 단계 내지 제 9 단계의 각 단계에서 상기 제 1 레지스트층이 상기 장치 형성층을 보호하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 하나 이상의 실시예의 제 2 측면에 따르면, 제 1 단계와 제 2 단계 사이에서, 반도체 소자의 일면 측 및 전극 패드의 표면에 금속층을 형성하고, 제 8 단계 후에, 금속층을 제거한다.
본 발명의 하나 이상의 실시예의 제 3 측면에 따르면, 제 5 단계 전에, 제 1 레지스트층의 표면에 제 2 레지스트층을 형성하며, 제 5 단계에서, 애싱(ashing)에 의해 전극 패드의 표면에 적층된 제 1 레지스트층을 제거한다.
본 발명의 하나 이상의 실시예의 제 4 측면에 따르면, 제 5 단계와 제 6 단계 사이에서, 제 1 레지스트층을 제거한 후에 전극 패드의 표면에 보호막을 형성한다.
본 발명의 하나 이상의 실시예의 제 5 측면에 따르면, 제 5 단계와 제 6 단계 사이에서, 제 2 레지스트층을 리프팅 오프(lifting off)에 의해 전극 패드의 표면에 적층된 보호막을 제외한 부분의 보호막을 제거한다.
본 발명의 하나 이상의 실시예의 제 6 측면에 따르면, 급전층은 접착층을 통해 반도체 소자의 타면 측에 접착된다.
본 발명의 하나 이상의 실시예의 제 7 측면에 따르면, 관통 전극은 전극 패드에 전체 둘레에서 접속되는 칼라 형상(collar-like) 접속부와, 일단이 칼라 형상 접속부에 일체로 결합되고 타단이 반도체 소자의 타면 측으로 연장되도록 관통홀 내에 형성된 봉 형상(rod-like) 접속부를 갖는다.
본 발명의 하나 이상의 실시예의 제 8 측면에 따르면, 반도체 장치로서,
일면 측에 장치 형성층 및 전극 패드를 갖는 반도체 소자와,
반도체 소자의 타면 측에 형성된 배선 패턴과,
반도체 소자의 전극 패드와 배선 패턴을 접속시키는 관통 전극을 포함하고,
전극 패드는 그 중심에 개구를 갖고, 반도체 소자는, 전극 패드의 개구와 연통하고 반도체 소자의 일면 측으로부터 반도체 소자의 타면 측으로 관통하는 관통홀을 가지며,
관통 전극은 전극 패드에 전체 둘레에서 접속되는 칼라 형상 접속부와, 일단이 칼라 형상 접속부에 일체로 결합되고 타단이 반도체 소자의 타면 측으로 연장되도록 관통홀 내에 형성된 봉 형상 접속부를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 하나 이상의 실시예의 제 9 면에 따르면, 장치 형성층은 광을 수광하고 발광하는 광기능 소자이다.
다양한 구현예가 하나 이상의 다음 이점들을 포함할 수도 있다. 예를 들어, 반도체 소자의 일면 측에 제 1 레지스트층을 형성하기 때문에, 제 1 레지스트층 및 전극 패드의 중심에 에칭에 의해 개구를 형성하는 경우, 플라스마 분위기로부터 장치 형성층을 보호할 수 있다. 또한, 급전층의 관통홀에 대향하는 부분에 도금에 의해 도전 재료를 퇴적시켜서 관통홀 내 및 전극 패드의 표면 상에 관통 전극을 형성한다. 따라서, 보이드(공동)를 갖지 않는 관통 전극이 미세 관통홀 내에서 형성될 수 있고, 반도체 소자가 와이어를 통해 접속되는 반도체 장치보다 오히려 반도체 장치의 소형화를 달성할 수 있다.
또한, 반도체 소자의 일면 측 및 전극 패드의 표면에 금속층을 형성하기 때문에, 장치 형성층을 플라스마 분위기로부터 보호할 수 있고, 전극의 표면의 산화를 방지할 수 있다. 또한, 제 1 레지스트층의 표면에 제 2 레지스트층을 형성하기 때문에, 애싱에 의해 전극 패드의 표면에 적층된 제 1 레지스트층을 제거하는 경우, 제 2 레지스트층에 의해 장치 형성층을 보호할 수 있다.
또한, 전극 패드의 표면에 보호막을 형성하기 때문에, 관통홀에 전해 도금을 적용하는 경우, 사용된 도금 용액으로부터 전극 패드를 보호할 수 있다. 또한, 제 2 레지스트층을 리프팅 오프(lifting off)하여 전극 패드의 표면에 적층된 보호막을 제외한 부분의 보호막을 용이하게 제거할 수 있다. 또한, 접착층에 의해 반도체 소자의 타면 측에 급전층을 접착시키기 때문에, 급전층의 제거를 용이하게 실행할 수 있다.
또한, 장치 형성층이 광기능 소자로 이루어지는 경우, 기판의 상면 측에 광 기능 소자를 배치시킨 상태에서 관통 전극을 형성할 수 있고, 반도체 소자의 타면 측의 재배선을 통한 플립-칩 접속에 의해 배선 기판에 관통 전극을 부착할 수 있으며, 광기능 소자의 수광 또는 발광을 방해하지 않도록 관통 전극을 구성할 수 있다.
또한, 관통 전극은 전극 패드에 전체 둘레에서 접속되는 칼라 형상 접속부와, 일단이 칼라 형상 접속부에 일체적으로 결합되고 타단이 반도체 소자의 타면 측으로 연장되도록 관통홀 내에 형성되는 봉 형상 접속부를 갖는다. 따라서, 전극 패드의 표면과 관통 전극 사이의 전기적 접속을 확실하게 달성할 수 있고, 또한, 칼라 형상 접속부가 전극 패드를 덮기 때문에 전극 패드를 보호할 수 있다.
이하, 도면을 참조하여 본 발명을 실행하기 위한 최량(最良)(best mode)의 형태를 설명한다.
[제 1 실시예]
도 1은 본 발명에 따른 반도체 장치의 일 실시예를 나타내는 종단면도이다. 도 1에서, 도 11에 나타낸 것과 같이 동일한 부분에 동일한 참조 번호를 첨부한다. 도 1에 나타낸 바와 같이, 반도체 장치(50)는 광 기능 소자로 형성된 장치 형성층(18), Al 전극 패드(20), 패시베이션층(26) 및 절연층(62)을 포함하는 반도체 소자(14)에, Al 전극 패드(20)와 재배선 패턴(52)을 접속하는 관통 전극(56)을 형성하여 구성된다. 또한, 장치 형성층(18)으로서는, 예를 들어 광을 수신하는 수광 소자(light receiving element), 광을 발광하는 발광 소자(light emitting element), 광을 검지(檢知)하여 화상 신호를 출력하는 이미지 센서 등을 들 수 있 다.
장치 형성층(18)에 전기적으로 접속된 복수의 Al 전극 패드(20)를 장치 형성층(18) 주변에 설치하고, 반도체 소자(14)의 하면 상에 재배선 패턴(52)을 설치한다. Al 전극 패드(20)와 재배선 패턴(52) 사이에 반도체 소자(14)를 관통하는 관통홀(54)을 건식 에칭(dry etching)에 의해 형성한다. Cu 도금에 의해 관통홀(54) 내부에 관통 전극(56)을 형성한다.
또한, 반도체 소자(14)의 하면 상에 설치된 재배선 패턴(52)을 배선 기판(12) 상의 배선 패턴(24)에 솔더 범프(58)를 통해 접속한다.
이러한 방법으로, 반도체 장치(50)는 관통 전극(56)을 통해 Al 전극 패드(20)와 재배선 패턴(52)을 접속시키고, 반도체 소자(14)의 재배선 패턴(52)과 배선 기판(12) 상의 배선 패턴(24)을 솔더 범프(58)를 통해 플립-칩(flip-chip) 접속시키도록 구성된다. 따라서, 종래 기술에서 와이어 본딩(wire bonding)(도 11 참조)을 사용한 구성보다 상당한 사이즈 감소가 실현될 수 있다. 또한, 반도체 소자(14)의 상면 상에 장치 형성층(18)을 배치하기 때문에, 반도체 장치(50)는 장치 형성층(18)의 수광 또는 발광을 방해하지 않도록 구성된다.
여기서, 반도체 장치(50)의 관통 전극(56)의 구성을 이하에 설명한다. 도 2는 제 1 실시예에서 관통 전극(56)의 구성을 확대하여 나타내는 종단면도이다. 도 2에 도시된 바와 같이, 관통 전극(56)은 Al 전극 패드(20)에 전체 둘레에서 접속되는 칼라 형상 접속부(collar-like connection portion)(56a) 및 일단(一端)이 칼라 형상 접속부(56a)와 일체적으로 결합되고, 타단(他端)이 반도체 소자(14)의 하면 측으로 연장하도록 관통홀(54) 내에 형성된 봉 형상 접속부(rod-like connection portion)(56b)를 갖는다. Al 전극 패드(20)는 그 중심 영역에 개구(60)를 갖는 환형 형상으로 되어 있다. 다음, 칼라 형상 접속부(56a)가 Al 전극 패드(20)의 상면을 덮고, 봉 형상 접속부가 Al 전극 패드(20)의 개구 및 관통홀(54)로 삽입되도록 관통 전극(56)을 형성한다. 다음, Al 전극 패드(20)의 표면과 관통 전극(56) 사이의 전기적 접속은 칼라 형상 접속부(56a)에 의해 확실하게 행할 수 있고, 또한, 칼라 형상 접속부(56a)는 Al 전극 패드(20)를 보호할 수 있다. 본 실시예에서, 칼라 형상 접속부(56a)의 외경(outer diameter)은 120 ㎛로 설정하고, 봉 형상 접속부(56b)의 외경은 60 ㎛ 이하로 설정한다. 또한, 칼라 형상 접속부(56a)와 봉 형상 접속부(56b) 사이의 외경비는 2:1 이하이지만, 이 외경비는 임의의 값으로 설정될 수 있다.
Al 전극 패드(20)의 하면 측에는 반도체 소자(14)의 절연층(SiO2)(62)이 형성되고, Al 전극 패드(20)의 상면 측에는 Cu 전기 도금 실행시 보호 목적으로 Cr층과 Cu층으로 형성된 Cr/Cu 보호막(64)이 형성된다. 따라서, Al 전극 패드(20)는 Cr/Cu 보호막(64)을 통해 칼라 형상 접속부(56a)에 접속된다. 본 실시예에서, Cr/Cu층으로 보호막(64)을 형성하지만, Ti, Cr, Ti/Cu, Cr/Au, Ti/Au 등과 같은 도전성을 갖는 금속 재료로 보호막을 형성할 수 있다. 또한, 칼라 형상 접속부(56a)의 표면 상에는 Ni층과 Au층으로 형성된 Ni/Au 전극층(66)을 형성한다.
또한, 관통홀(54)의 내주면과 반도체 소자(14)의 하면 상에는 절연층(SiO2 또는 SiN)(68)을 형성한다. 또한, 절연층(68)의 하면과 재배선 패턴(52)의 표면 상에는 솔더 레지스트층(70)을 적층한다. 솔더 범프(58)는 Ni/Au 전극층(72)을 통해 솔더 레지스트층(70)의 개구로부터 노출되어 있는 재배선 패턴(52)에 접속된다.
반도체 장치(50)를 제조하는 방법으로써, 예를 들어 후술하는 (a) 내지 (c) 제조 방법이 있다. (a) 제 1 제조 방법에서, 각각의 반도체 소자(14)를 구성하는 복수의 장치 형성층(18)과, Al 전극 패드(20)와, 패시베이션층(26)과, 절연층(62)을 복수의 반도체 소자(14)를 형성하는 Si 웨이퍼 상에 형성한다. 다음, 관통 전극(56)을 형성하고, 다음으로, 재배선 단계와 솔더 범프 형성 단계를 적용한다. 최종적으로, 다이싱(dicing) 단계에 의해 각각의 반도체 장치(50)를 절단한다.
(b) 제 2 제조 방법에서, 각각의 반도체 소자(14)를 구성하는 복수의 장치 형성층(18)과, Al 전극 패드(20)와, 패시베이션층(26)과, 절연층(62)을 복수의 반도체 소자(14)를 형성하는 Si 웨이퍼 상에 형성한다. 다음, 다이싱 단계에 의해 각각의 반도체 소자(14)를 절단하고, 각각의 반도체 소자(14)마다 관통 전극(56)을 형성한다. 최종적으로, 재배선 단계와 솔더 범프 형성 단계를 적용한다.
(c) 제 3 제조 방법에서, 반도체 소자(14)를 구성하는 각각의 Si 소편(小片)을 다이싱에 의해 Si 웨이퍼로부터 절단한다. 다음, 이 Si 소편 상에 장치 형성층(18)과, Al 전극 패드(20)와, 패시베이션층(26)과, 절연층(62)을 형성하여 반도체 소자(14)를 획득하고, 다음으로, 각각의 반도체 소자(14)마다 관통 전극(56)을 형성한다. 최종적으로, 재배선 단계와 솔더 범프 형성 단계를 적용한다.
본 실시예에서, (c)의 제조 방법을 사용한 경우를 예로 들어 이하에서 설명 할 것이다.
다음으로, 반도체 장치(50)의 관통 전극(56)을 제조하는 단계가 이하에 설명될 것이다. 관통 전극(56)을 제조하는 단계는 (1) 개구를 형성하는 단계, (2) 절연층을 형성하는 단계, (3) 관통 전극을 형성하는 단계와 전극 패드와의 도통을 확보하는 단계, 및 (4) 재배선 단계 및 레지스트를 제거하는 단계로 개략적으로 분류된다.
(1) 제 1 실시예에서 개구를 형성하는 단계
도 3a 내지 3e는 제 1 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 1 내지 제 5)를 설명하는 도면이다. 도 3a에 나타낸 단계에서, 반도체 소자(14)를 형성하도록 사용된 평판 실리콘 재료(실리콘 기판)를 준비한다. 다음, 실리콘 기판은 예를 들어 다이싱 단계에 의해 소정 치수의 반도체 소자(14)로 분리한다. 반도체 소자(14)의 절연층(SiO2)(62)의 상면 상에 장치 형성층(18)을 형성하고, 다음, 증착 등과 같은 박막 형성법에 의해 장치 형성층(18) 주변에 Al 전극 패드(20)를 형성한다. 또한, 절연층(62)의 표면과 중심부를 제외한 Al 전극 패드(20)의 상면 상에 SiN, 폴리이미드 등과 같은 패시베이션층(26)을 적층한다. 패시베이션층(26)의 개구(80)로부터 Al 전극 패드(20)의 상면을 노출시킨다. 본 실시예에서, 개구(80)의 직경은 120 ㎛로 설정하고, 개구(80)의 형상에 의해서 관통 전극(56)의 칼라 형상 접속부(56a)의 윤곽 형상을 결정한다.
도 3b에 나타낸 단계에서, 패시베이션층(26)의 표면 상에 포토레지스트를 도 포하여 제 1 레지스트층(82)을 형성한다. 건식 에칭을 적용하는 경우, 제 1 레지스트층(82)은 장치 형성층(18)을 보호하는데 목적이 있고, 건식 에칭을 가능한 복수회 실시하여 통상의 것보다 두껍게 제 1 레지스트층을 도포한다.
다음, Al 전극 패드(20)에 대응하는 마스크 패턴을 갖는 마스크(도시하지 않음)를 통해 제 1 레지스트층(82)에 노광/현상이 행해진다. 포토레지스트가 포지티브 레지스트(positive resist)인 경우, Al 전극 패드(20)의 상면의 중심부 상에 광을 조사하여 Al 전극 패드(20)의 상면 중심부 상에 도포된 포토레지스트를 가용(可溶)시킨다. 따라서, Al 전극 패드(20)의 상면의 중심부에 대향하도록 개구(84)를 형성한다.
또한, 포토레지스트가 네가티브 레지스트인 경우, Al 전극 패드(20)의 상면의 중심부를 제외한 주변부 상에 광을 조사하여 Al 전극 패드(20)의 상면의 중심부 상에 도포된 포토레지스트를 가용시킨다. 그리하여, 개구(84)가 형성된다. 본 실시예에서, 개구(84)의 직경은 60 ㎛로 설정한다. 이 개구(84)와 연통된 관통홀(54)을 동일한 직경으로 형성하기 때문에, 관통 전극(56)의 봉 형상 접속부(56b)의 윤곽 형상은 개구(84)에 의해 결정된다. 또한, 이 단계에서, 반도체 소자(14)의 상측으로부터 광을 조사하여 제 1 레지스트층(82)에 개구(84)를 형성하기 때문에, 반도체 소자(14)의 하면(후면) 상에 얼라인먼트(alignment)가 필요하지 않다.
도 3c에 나타낸 단계에서, 건식 에칭에 의해 Al 전극 패드(20)의 중심부에 개구(86)를 제공한다. 염소계 가스를 반응 가스(reaction gas) 등으로 사용하는 반응성 이온 에칭(reactive ion etching)과 같은 건식 에칭에서, 플라스마의 포지 티브 이온이 제 1 레지스트층(82)으로 덮이지 않은 Al 전극 패드(20)의 상면의 중심부 내로 주입되고, 그리하여 상방으로부터 수직으로 Al 전극 패드(20)의 중심부를 제거한다. 따라서, Al 전극 패드(20)는 중심부에 개구(86)를 갖는 중공 형상(hollow shape)을 갖는다. 또한, 장치 형성층(18)은 개구(86)의 건식 에칭시 제 1 레지스트층(82)으로 덮이기 때문에, 플라스마 분위기로부터 장치 형성층(18)을 보호한다.
도 3d에 나타낸 단계에서, Al 전극 패드(20)의 하측에 형성된 절연층(62)의 개구(84, 86)에 대향하는 부분은 건식 에칭법에 의해 상방으로부터 제거된다. 예를 들어, CHF3, CF4 등과 같은 반응 가스에 의해 플라스마를 생성하고, 화학적 반응에 기초한 에칭에 의해 절연층(62)의 노출된 부분을 제거한다. 동시에, 제 1 레지스트층(82)에 의해 플라스마 분위기로부터 장치 형성층(18)을 보호한다.
도 3e에 나타낸 단계에서, 개구(86)와 연통하는 반도체 소자(14)의 부분을 건식 에칭법에 의해 상방으로부터 제거하고, 그리하여, 반도체 소자(14)의 하면 측까지 관통홀(54)을 관통시킨다. 따라서, 개구(84, 86)와 관통홀(54)이 하나의 홀로 관통된다. 동시에, 제 1 레지스트층(82)에 의해 플라스마 분위기로부터 장치 형성층(18)을 보호한다. 이 경우, 제 1 레지스트층(82)의 두께가 감소되지만, 제 1 레지스트층(82)은 그 본래의 두께가 두껍게 설정되기 때문에, 에칭 공정 이후에도 장치 형성층(18)을 여전히 보호할 수 있다.
이러한 방법으로, 장치 형성층(18)이 형성되어 있는 반도체 소자(14)의 상방 으로부터의 건식 에칭에 의해 관통홀(54)을 형성할 수 있다. 따라서, 고종횡비(high aspect ratio)를 갖는 미세 관통홀(54)을 형성할 수 있고, 제 1 레지스트층(82)에 의해 플라스마 분위기로부터 장치 형성층(18)을 보호할 수 있다. 또한, 상면 측으로부터 개구(84, 86)와 관통홀(54)을 가공할 수 있기 때문에, 후면 측으로부터 적용되는 얼라인먼트를 생략할 수 있고, 또한, 개구 형성 단계를 용이하게 실행할 수 있다.
(2) 제 1 실시예에서 절연층을 형성하는 단계
도 4a 내지 4e는 제 1 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 1 내지 제 5)를 설명하는 도면이다. 도 4a에 나타낸 단계에서, 제 1 레지스트층(82)의 상면 상에 보호 필름(90)을 점착한다. 이 보호 필름(90)은 장치 형성층을 보호하고, 관통홀(54)과 연통하는 개구(84, 86)를 상면 측으로부터 폐쇄한다.
도 4b에 나타낸 단계에서, 플라스마 CVD(화학 증기 증착) 등과 같은 박막 형성 방법에 의해 반도체 소자(14)의 하면 측으로부터 절연층(68)을 형성한다. 이 절연층(68)을 형성하기 위해, 예를 들어 250 ℃ 이하의 온도에서 TEOS(테트라 에틸 오르쏘실리케이트: Si(OC2H3)4)와 O3를 사용하는 동안, 산화막을 형성하는 방법을 사용한다. 절연층(68)은 반도체 소자(14)의 하면 측과, 관통홀(54)의 내주면과, 개구(84, 86)의 내주면 상에 형성한다. 또한, 보호 필름(90)에 의해 개구(84)의 상면 측을 폐쇄하기 때문에, 절연층(68)은 개구(84)와 접촉하는 보호 필름(90)의 하 면 상에도 형성된다.
도 4c에 나타낸 단계에서, 보호 필름(90)을 박리한다. 그러한 보호 필름(90)은 개구(84)를 폐쇄하는 절연층(68) 부분이 그 하면에 부착되는 동안 박리되기 때문에, 관통홀(54)의 내주면과 개구(84)를 덮기 위한 원통형의 절연층(68)은 상면 측으로부터 하면 측까지 관통하도록 형성된다. 관통홀(54)과 개구(84, 86)의 건식 에칭으로부터 절연층(68)의 형성까지 적용된 모든 단계가 건식 단계이기 때문에, 관통홀(54)의 내주면과 개구(84, 86)를 청정 상태로 유지된다. 따라서, 관통홀(54)과 개구(84, 86)를 세정하는 단계를 생략할 수 있다.
도 4d에 나타낸 단계에서, 제 1 레지스트층(82)의 표면 상에 포토레지스트를 도포하고, 그 포토레지스트를 패터닝(patterning)하여 제 2 레지스트층(96)을 형성한다. 다음, Al 전극 패드(20) 상방에 적층된 제 2 레지스트층(96)을 패터닝(노광/현상)에 의해 부분적으로 제거하여, 개구(98)를 형성한다.
도 4e에 나타낸 단계에서, 오존 애싱 장치(ozone ashing equipment) 또는 플라스마 애싱 장치(plasma ashing equipment)를 사용하여 Al 전극 패드(20)의 표면 상에 적층된 제 1 레지스트층(82)의, 개구(98)로부터 노출된 부분을 제거한다. 또한, 관통홀(54)과 개구(84, 86)의 내주면 상에 형성된 원통형의 절연층(68)의 Al 전극 패드(20)로부터 상방으로 돌출된 상단 부분을 제거한다. 따라서, Al 전극 패드(20)의 표면을 노출시킨다. 이 경우에, 애싱 단계에 의해 제 2 레지스트층의 두께가 감소되지만, 애싱에 의한 두께의 감소분을 고려해서 통상의 두께보다 두껍게 제 2 레지스트층(96)을 도포한다.
(3) 제 1 실시예에서 관통홀을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계
도 5a 내지 5d는 제 1 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계(제 1 내지 제 4) 및 전극 패드와의 도통을 확보하는 단계를 설명하는 도면이다. 도 5a에 나타낸 단계에서, 스퍼터법과 같은 박막 형성 방법에 의해 Al 전극 패드(20)의 상면 측과, Al 전극 패드(20)의 개구(86)와 개구(98)의 내부 측 상에 Cr층과 Cu층으로 형성된 Cr/Cu 보호막(64)을 형성한다.
전기 도금법에 기초한 Cu 도금에 의해 관통 전극(56)을 형성하는 경우, 도금 용액이 Al 전극 패드(20)에 직접 접촉하면, Al 전극 패드(20)의 표면을 부식시킨다. 이러한 이유 때문에, Al 전극 패드(20)를 보호하기 위해 Al 전극 패드(20)의 표면을 Cr/Cu 보호막(64)으로 덮는다. 또한, Al 전극 패드(20)의 표면 상에 Cr/Cu 보호막(64)을 형성하기 때문에, Al 및 Cu 사이의 직접 접속을 피할 수 있다. 따라서, 상호 확산을 방지할 수 있고, Cu 도금되는 관통 전극(56)과 Al 전극 패드(20) 사이에 도통 및 접착성을 확보할 수 있다.
도 5b에 나타낸 단계에서, 리프트 오프(lift off)법에 의해 제 2 레지스트층(96)을 박리하고, 제 2 레지스트층(96) 표면 상에 적층된 Cr/Cu 보호막(64) 부분을 제거한다. 리프트 오프법을 사용하기 때문에, Al 전극 패드(20) 및 Al 전극 패드(20)의 개구(86)의 내측에 형성된 절연층(68)의 내벽의 상부 영역에만 Cr/Cu 보호막(64)을 용이하게 남길 수 있다. 여기서, 제 2 레지스트층(96)을 제거한 이후에 표면 상에 제 1 레지스트층(82)을 노출시킨다.
도 5c에 나타낸 단계에서, 접착 필름 등과 같은 접착층(100)의 점착성을 이용하여 절연층(68)의 하면 상에 Cu 급전층(102)을 접착한다. Cu 급전층(102)은 전기 도금을 적용시 도금 전극으로 작용한다. 다음, 접착층(100)에서 관통홀(54)의 하부를 폐쇄하는 부분에 노광/현상하여 개구(104)를 형성한다. 따라서, Cu 급전층(102)의 표면이 개구(104)를 통해 관통홀(54)과 연통된다.
도 5d에 나타낸 단계에서, 관통홀(54)과 연통하는 Cu 급전층(102)의 표면 상에, 전해 도금법에 의해 Cu를 퇴적시킨다. 따라서, 관통 전극(56)은 급전층(102) 상에 퇴적된 Cu에 의해 관통홀(54) 내에서 상방으로 성장된다. 이 방법에서, Cu는 바닥으로부터 상방으로 퇴적되기 때문에, 관통 전극(56) 내에는 보이드(공동)가 발생하기 어렵다.
다음, 전기 도금법에 의해 퇴적된 Cu가 관통홀(54)의 상부 영역에 도달하는 경우, 봉 형상 접속부(56b)의 상부는 Cr/Cu 보호막(64)을 밀착시킨다. 또한, Cu 도금에 의해 Al 전극 패드(20)의 표면 상에 형성된 Cr/Cu 보호막(64) 상에 Cu를 더 퇴적시키는 경우, 칼라 형상 접속부(56a)가 형성된다. Cr/Cu 보호막(64)으로 Al 전극 패드(20)의 표면을 덮기 때문에, 도금 용액의 직접 접촉으로부터 Al 전극 패드(20)의 표면을 보호한다.
이와 같은 방법으로, 관통홀(54) 내에 충진된 봉 형상 접속부(56b)와 봉 형상 접속부(56b)의 상부로부터 Al 전극 패드(20)의 표면을 덮도록 반경 방향으로 연장된 칼라 형상 접속부(56a)를 갖도록 관통 전극(56)을 형성하기 때문에, Cr/Cu 보호막(64)을 통해 Al 전극 패드(20)와의 도통을 확보할 수 있다. 전기 도금 동안, 제 1 레지스트층(82)에 의해 장치 형성층(18)을 보호한다.
(4) 제 1 실시예에서 재배선 및 레지스트를 제거하는 단계
도 6a 내지 6e는 제 1 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 1 내지 제 5)를 설명하는 도면이다. 도 6a에 나타낸 단계에서, 반도체 소자(14)의 하면(후면)에 평탄화 처리를 적용한다. 이 평탄화 처리에서, Cu 급전층(102)을 제거한 이후에 접착층(100)을 박리하고, 다음으로, 연마(polishing)에 의해 절연층(68)의 하면을 평탄화한다.
도 6b에 나타낸 단계에서, Cu 스퍼터법 등에 의해 반도체 소자(14)의 하면 측(후면 측) 상에 금속막을 형성하고, 다음, 금속막 에칭에 의해 재배선 패턴(52)을 형성한다. 재배선 패턴(52)을 형성하는 방법으로서, 예를 들어 세미 에디티브법(semi-additive method)을 사용하고, (a) 내지 (e)의 다음 절차에 따라 이 세미 에디티브법을 실행한다. (a) 스퍼터법에 의해 절연층(68)의 하면 상에 Cr/Cu층을 형성한다. (b) 레지스트층을 패터닝함으로써 재배선 패턴(52)의 형상에 대응하는 개구를 형성하여 Cr/Cu층을 노출시킨다. (c) Cu 전해 도금법에 의해 Cr/Cu층의 표면 상에 Cu층을 형성한다. (d) 레지스트층을 박리한다. (e) 여분의 Cr/Cu층을 제거한다. 이러한 방식으로, 절연층(68)의 하면 상에 소정 형상의 재배선 패턴(52)을 남겨둔다.
도 6c에 나타낸 단계에서, 절연층(68)의 하면 상에 솔더 레지스트층(70)을 형성한다. 솔더 레지스트층(70)의 재배선 패턴(52)에 대향하는 부분을 제거하여 재배선 패턴(52)과 연통하는 개구(108)를 형성한다. 다음, 반도체 소자(14)의 하 면 측(후면 측) 상에 개구(108)로부터 노출되는 재배선 패턴(52)의 표면 및 반도체 소자(14)의 상면 측(전면 측) 상에 노출되는 칼라 형상 접속부(56a)의 표면 상에 Ni층과 Au층으로 형성된 Ni/Au 전극층(66,72)을 무전해 도금법에 의해 형성한다.
도 6d에 나타낸 단계에서, 반도체 소자(14)의 하면 측(후면 측) 상에 형성된 Ni/Au 전극층(72) 상에 솔더 범프(58)를 탑재한다.
도 6e에 나타낸 단계에서, 반도체 소자(14)의 상면 측(전면 측) 상에 남아있는 제 1 레지스트층(82)을 제거한다. 따라서, 반도체 장치(50)를 완성한다. 이러한 방식으로, 최초에 장치 형성층(18)을 보호하기 위한 제 1 레지스트층(82)을 형성하고, 최종 단계에서 제거한다. 따라서, (1) 개구를 형성하는 단계, (2) 절연층을 형성하는 단계, (3) 관통 전극을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계, (4) 재배선 및 레지스트를 제거하는 단계의 각 단계를 완료할 때까지, 장치 형성층(18)을 보호할 수 있다.
[제 2 실시예]
다음, 제 2 실시예에서 관통 전극(56)을 제조하는 단계를 이하에 설명할 것이다. 제 2 실시예에서, 제 1 실시예에서의 것과 동일한 부분에 동일한 참조 번호를 첨부한다.
(1) 제 2 실시예에서 개구를 형성하는 단계
도 7a 내지 7f는 제 2 실시예의 반도체 장치를 제조하는 방법에서 개구를 형성하는 단계(제 1 내지 제 6)를 설명하는 도면이다. 도 7a에 나타낸 단계에서, 반도체 소자(14)를 형성하도록 사용된 평판 실리콘 재료(실리콘 기판)를 준비한다. 다음, 예를 들어 다이싱 단계에 의해 소정 치수의 반도체 소자(14)로 실리콘 기판을 분리한다. 반도체 소자(14)의 절연층(SiO2)(62)의 상면 상에 장치 형성층(18)을 형성하고, 다음, 증착 등과 같은 박막 형성법에 의해 장치 형성층(18) 주변에 Al 전극 패드(20)를 형성한다. 또한, 절연층(62)의 표면과 중심부를 제외한 Al 전극 패드(20)의 상면 상에 SiN, 폴리이미드 등과 같은 패시베이션층(26)을 적층한다. 패시베이션층(26)의 개구(80)로부터 Al 전극 패드(20)의 상면을 노출시킨다. 본 실시예에서, 개구(80)의 직경은 120 ㎛로 설정하고, 개구(80)의 형상에 의해서 관통 전극(56)의 칼라 형상 접속부(56a)의 윤곽 형상을 결정한다.
도 7b에 나타낸 단계에서, Al 전극 패드(20)의 표면 및 패시베이션층(26)의 표면 상에 플라스마 분위기로부터 장치 형성층(18)을 보호하기 위해 스퍼터법 등과 같은 박막 형성법에 의해 금속층(200)을 형성한다. 상면 측 전면(全面) 상에 금속층(200)을 형성하기 때문에, 반도체 소자(14)의 전면이 등전위로 설정되어, 장치 형성층(18)의 정전 파괴(electrostatic breakdown)를 방지할 수 있다. 또한, 모든 Al 전극 패드(20)는 건식 에칭에 의한 플라스마 분위기에서 등전위로 설정되어, 특정 Al 전극 패드가 전하 축적(charged up)하는 것을 방지할 수 있다. 이 경우에, 스퍼터를 적용한 금속층(200)으로써, Ti, Cr, Cr/Cu, Ti/Cu, Cr/Au, Ti/Au 등과 같은 도전성을 갖는 금속 재료를 사용할 수 있다. 또한, Al 전극 패드는 부식되기 쉽지만, Al 전극 패드가 금속층(200)으로 덮이기 때문에, 내습성(moisture resistance)을 향상시킬 수 있고, 내식성(corrosion resistance)을 개선할 수 있다.
도 7c에 나타낸 단계에서, 포토레지스트를 도포하여 제 1 레지스트층(82)을 형성한다. 건식 에칭을 적용하는 경우, 제 1 레지스트층(82)은 장치 형성층(18)을 보호하는데 목적이 있고, 건식 에칭을 가능한 복수회 실시하여 통상의 것보다 두껍게 제 1 레지스트층을 도포한다.
다음, Al 전극 패드(20)에 대응하는 마스크 패턴을 갖는 마스크(도시하지 않음)를 통해 제 1 레지스트층(82)에 노광/현상을 적용한다. 따라서, Al 전극 패드(20)의 상면의 중심 부분 상에 도포된 포토레지스트를 가용시켜서 Al 전극 패드(20)의 상면의 중심 부분에 대향하는 개구(84)를 형성한다. 본 실시예에서, 개구(84)의 직경은 60 ㎛로 설정한다. 이 개구(84)와 연통되는 관통홀(54)을 동일한 직경으로 형성하기 때문에, 관통 전극(56)의 봉 형상 접속부(56b)의 윤곽 형상은 개구(84)에 의해 결정된다. 또한, 이 단계에서, 반도체 소자(14)의 상측으로부터 광을 조사하여 제 1 레지스트층(82)에 개구(84)를 형성하기 때문에, 반도체 소자(14)의 하면(후면) 상에 얼라인먼트(alignment)가 필요하지 않다.
도 7d에 나타낸 단계에서, 건식 에칭에 의해 Al 전극 패드(20)의 중심부의 금속층(200)의 개구(84)에 대향하는 부분에 개구(86)를 제공한다. 염소계 가스를 반응 가스 등으로 사용하는 반응성 이온 에칭(RIE)과 같은 건식 에칭에서, 플라스마의 포지티브 이온이 제 1 레지스트층(82)으로 덮이지 않은 금속층(200) 및 Al 전극 패드(20)의 상면의 중심부로 주입되고, 그리하여 상방으로부터 수직으로 Al 전극 패드(20)의 중심부를 제거한다.
따라서, Al 전극 패드(20)는 중심부에 개구(86)를 갖는 중공(hollow) 형상을 갖는다. 또한, 건식 에칭에 의해 개구(86)를 제거하는 경우, 제 1 레지스트층(82)으로 장치 형성층(18)을 덮기 때문에, 플라스마 분위기에 의해 장치 형성층이 손상 받는 것이 불가능하다. 여기서, 습식 에칭에 의해 개구(86)를 형성할 수도 있다. 이러한 습식 에칭을 사용하는 경우, 에칭 용액에 접촉하지 않도록 제 1 레지스트층(82)과 금속층(200)에 의해 장치 형성층(18)을 보호한다.
도 7e에 나타낸 단계에서, Al 전극 패드(20)의 하측 상에 형성된 절연층(62)의, 개구(84, 86)에 대향하는 부분을 건식 에칭법에 의해 상방으로부터 제거한다. 예를 들어, CHF3, CF4 등과 같은 반응 가스에 의해 플라스마를 생성하고, 다음으로 화학적 반응에 의한 에칭에 의해 절연층(62)의 노출된 부분을 제거한다. 동시에, 제 1 레지스트층(82)에 의해 플라스마 분위기로부터 장치 형성층(18)을 보호한다.
도 7f에 나타낸 단계에서, 건식 에칭법에 의해 반도체 소자(14)의 개구(86)로 연통된 부분을 상방으로부터 제거하여, 반도체 소자(14)의 하면 측까지 관통홀(54)을 관통시킨다. 따라서, 개구(84, 86)와 관통홀(54)이 하나의 홀로 관통된다. 동시에, 제 1 레지스트층(82)에 의해 플라스마 분위기로부터 장치 형성층(18)을 보호한다. 이 경우, 제 1 레지스트층(82)의 두께가 감소되지만, 제 1 레지스트층(82)은 그 본래의 두께가 두껍게 설정되기 때문에, 에칭 공정 이후에도 장치 형성층(18)을 여전히 보호할 수 있다.
이러한 방법으로, 장치 형성층(18)이 형성되어 있는 반도체 소자(14)의 상방으로부터의 건식 에칭에 의해 관통홀(54)을 형성할 수 있다. 따라서, 고 종횡 비(high aspect ratio)를 갖는 미세 관통홀(54)을 형성할 수 있고, 제 1 레지스트층(82)에 의해 플라스마 분위기로부터 장치 형성층(18)을 보호할 수 있다. 또한, 상면 측으로부터 개구(84, 86)와 관통홀(54)을 가공할 수 있기 때문에, 후면 측으로부터 적용되는 얼라인먼트를 생략할 수 있고, 또한, 개구 형성 단계를 용이하게 실행할 수 있다.
(2) 제 2 실시예에서 절연층을 형성하는 단계
도 8a 내지 8f는 제 2 실시예의 반도체 장치를 제조하는 방법에서 절연층을 형성하는 단계(제 1 내지 제 6)를 설명하는 도면이다. 도 8a에 나타낸 단계에서, 제 1 레지스트층(82)의 상면 상에 보호 필름(90)을 점착한다. 이 보호 필름(90)은 장치 형성층을 보호하고, 관통홀(54)과 연통하는 개구(84, 86)를 상면 측으로부터 폐쇄한다.
도 8b에 나타낸 단계에서, 플라스마 CVD(화학 증기 증착) 등과 같은 박막 형성 방법에 의해 반도체 소자(14)의 하면 측으로부터 절연층(68)을 형성한다. 이 절연층(68)을 형성하기 위해, 예를 들어 250 ℃ 이하의 온도에서 TEOS(테트라 에틸 오르쏘실리케이트: Si(OC2H3)4)와 O3를 사용하는 동안, 산화막을 형성하는 방법을 사용한다. 절연층(68)은 반도체 소자(14)의 하면 측과, 관통홀(54)의 내주면과, 개구(84, 86)의 내주면 상에 형성한다. 또한, 보호 필름(90)에 의해 개구(84)의 상면 측을 폐쇄하기 때문에, 절연층(68)은 개구(84)와 접촉하는 보호 필름(90)의 하면 상에도 형성된다.
도 8c에 나타낸 단계에서, 보호 필름(90)을 박리한다. 그러한 보호 필름(90)은 개구(84)를 폐쇄하는 절연층(68) 부분이 그 하면에 부착되는 동안 박리되기 때문에, 관통홀(54)의 내주면과 개구(84)를 덮기 위한 원통형의 절연층(68)은 상면 측으로부터 하면 측까지 관통하도록 형성된다. 관통홀(54)과 개구(84, 86)의 건식 에칭으로부터 절연층(68)의 형성까지 적용된 모든 단계가 건식 단계이기 때문에, 관통홀(54)의 내주면과 개구(84, 86)를 청정 상태로 유지된다. 따라서, 관통홀(54)과 개구(84, 86)를 세정하는 단계를 생략할 수 있다.
도 8d에 나타낸 단계에서, 제 1 레지스트층(82)의 표면 상에 포토레지스트를 도포하고, 그 포토레지스트를 패터닝하여 제 2 레지스트층(96)을 형성한다. 다음, Al 전극 패드(20) 상방에 적층된 제 2 레지스트층(96)을 패터닝(노광/현상)에 의해 부분적으로 제거하여 개구(98)를 형성한다.
도 8e에 나타낸 단계에서, 오존 애싱 장치 또는 플라스마 애싱 장치를 사용하여 Al 전극 패드(20)의 표면 상에 적층된 제 1 레지스트층(82)의, 개구(98)로부터 노출된 부분을 제거한다. 따라서, Al 전극 패드의 표면 상에 형성된 금속층(200)을 노출시키도록 환형 형상의 오목부(202)를 형성한다. 이 경우에, 애싱 단계에 의해 제 2 레지스트층(96)의 두께를 감소시키지만, 애싱에 의한 두께의 감소분을 고려해서 통상의 두께보다 두껍게 제 2 레지스트층(96)을 도포한다. 또한, Al 전극 패드(20)는 금속층(200)에 의해 애시 공정의 플라즈마 분위기로부터 보호된다.
도 8f에 나타낸 단계에서, 습식 에칭법에 의해 제 2 레지스트층(96)을 제거한다. 따라서, 제 1 레지스트층(82)을 노출시킨다. 습식 에칭법을 사용하기 때문 에, 제 1 레지스트층(82) 하측에 형성된 패시베이션층(26)을 손상시키지 않도록하여 제 2 레지스트층을 제거할 수 있다.
(3) 제 2 실시예에서 관통홀을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계
도 9a 내지 9d는 제 2 실시예의 반도체 장치를 제조하는 방법에서 관통 전극을 형성하는 단계(제 1 내지 제 4) 및 전극 패드와의 도통을 확보하는 단계를 설명하는 도면이다. 도 9a에 나타낸 단계에서, 접착 필름 등과 같은 접착층(100)의 점착성을 사용하여 절연층(68)의 하면 상에 Cu 급전층(102)을 접착한다. Cu 급전층(102)은 전기 도금 적용시 도금 전극으로 작용한다.
도 9b에 나타낸 단계에서, 접착층(100)의 관통홀(54)의 하부를 폐쇄하는 부분에 노광/현상하여 개구(104)를 형성한다. 따라서, Cu 급전층(102)의 표면이 개구(104)를 통해 관통홀(54)과 연통된다.
도 9c에 나타낸 단계에서, 관통홀(54)과 연통된 Cu 급전층(102)의 표면 상에, 전기 도금법에 의해 Cu를 퇴적시킨다. 따라서, 관통 전극(56)은 급전층(102) 상에 퇴적된 Cu에 의해 관통홀(54) 내에서 상방으로 성장된다. 이러한 방법으로, Cu는 바닥으로부터 상방으로 퇴적되기 때문에, 관통 전극(56) 내에는 보이드(공동)가 발생하기 어렵다.
다음, 전기 도금법에 의해 퇴적된 Cu가 관통홀(54)의 상부 영역에 도달하는 경우, Cu 도금은 원통 형상의 절연층(68)의 외주변 측 상단을 넘어 절연층(68)의 외주변 측 상의 환형 형상 오목부(202)까지 확장된다. 금속층(200)으로 Al 전극 패드(20)의 표면을 덮기 때문에, 도금 용액에 대한 직접 접촉으로부터 이 표면을 보호한다.
도 9d에 나타낸 단계에서, 환형 형상 오목부(202) 상에 Cu 도금층을 퇴적시키기 때문에, Al 전극 패드(20)의 표면 상에 형성된 금속층(200)의 상부 표면 상에 밀착하도록 칼라 형상 접속부(56a)를 형성한다. 따라서, 금속층(200)은 패드 표면을 부식시키지 않도록 노출로부터 Al 전극 패드(20)를 보호하고, Cu 도금층에 대한 접착성에 의해 확실하게 도통을 확보하는 기능을 갖는다.
이러한 방법으로, 관통홀(54) 내에 충전된 봉 형상 접속부(56b)와 봉 형상 접속부(56b)의 상부로부터 금속층(200)의 표면을 덮도록 반경 방향으로 연장된 칼라 형상 접속부(56a)를 갖도록 관통 전극(56)을 형성하기 때문에, 금속층(200)을 통해 Al 전극 패드(20)에 대한 도통을 확보할 수 있다. 전기 도금 동안, 제 1 레지스트층(82)에 의해 장치 형성층(18)을 보호한다.
(4) 제 2 실시예에서 재배선 및 레지스트를 제거하는 단계
도 10a 내지 10f는 제 2 실시예의 반도체 장치를 제조하는 방법에서 재배선 및 레지스트를 제거하는 단계(제 1 내지 제 6)를 설명하는 도면이다. 도 10a에 나타낸 단계에서, 반도체 소자(14)의 하면(후면)에 평탄화 처리를 적용한다. 이 평탄화 처리에서, Cu 급전층(102)을 제거한 이후에 접착층(100)을 박리하고, 다음으로, 연마에 의해 절연층(68)의 하면을 평탄화한다.
도 10b에 나타낸 단계에서, Cu 스퍼터법 등에 의해 반도체 소자(14)의 하면 측(후면 측) 상에 금속막을 형성하고, 다음, 금속막 에칭에 의해 재배선 패턴(52) 을 형성한다. 재배선 패턴(52)을 형성하는 방법으로서, 예를 들어 세미 에디티브법을 사용하고, (a) 내지 (e)의 다음 절차에 따라 이 세미 에디티브법을 실행한다. (a) 스퍼터법에 의해 절연층(68)의 하면 상에 Cr/Cu층을 형성한다. (b) 레지스트층을 패터닝함으로써 재배선 패턴(52)의 형상에 대응하는 개구를 형성하여 Cr/Cu층을 노출시킨다. (c) Cu 전기 도금법에 의해 Cr/Cu층의 표면 상에 Cu층을 형성한다. (d) 레지스트층을 박리한다. (e) 여분의 Cr/Cu층을 제거한다. 이러한 방법으로, 절연층(68)의 하면 상에 소정 형상의 재배선 패턴(52)을 남겨둔다.
도 10c에 나타낸 단계에서, 절연층(68)의 하면 상에 솔더 레지스트층(70)을 형성한다. 솔더 레지스트층(70)의 재배선 패턴(52)에 대향하는 부분을 제거하여 재배선 패턴(52)과 연통하는 개구(108)를 형성한다. 다음, 반도체 소자(14)의 하면 측(후면 측) 상에 개구(108)로부터 노출되는 재배선 패턴(52)의 표면 및 반도체 소자(14)의 상면 측(전면 측) 상에 노출되는 칼라 형상 접속부(56a)의 표면 상에 Ni층과 Au층으로 형성된 Ni/Au 전극층(66,72)을 무전해 도금법에 의해 형성한다.
도 10d에 나타낸 단계에서, 반도체 소자(14)의 하면 측(후면 측) 상에 형성된 Ni/Au 전극층(72) 상에 솔더 범프(58)를 탑재한다.
도 10e에 나타낸 단계에서, 반도체 소자(14)의 상면 측(전면 측) 상에 남아있는 제 1 레지스트층(82)을 제거한다. 따라서, 상면 측 상에 금속층(200)을 노출시킨다.
이러한 방법으로, 최초에 장치 형성층(18)을 보호하기 위한 제 1 레지스트층(82)을 형성하고, 최종 단계에서 제거한다. 따라서, (1) 개구를 형성하는 단계, (2) 절연층을 형성하는 단계, (3) 관통 전극을 형성하는 단계 및 전극 패드와의 도통을 확보하는 단계, (4) 재배선 및 레지스트를 제거하는 단계의 각 단계를 완료할 때까지 장치 형성층(18)을 보호할 수 있다.
도 10f에 나타낸 단계에서, Ni/Au 전극층(66)에 의해 칼라 형성 접속부(56a)의 표면을 마스크(mask)한 상태에서 습식 에칭법에 의해 금속층(200)을 제거한다. 따라서, 도 1에 나타낸 반도체 장치(50)를 완성한다. 습식 에칭법을 사용하기 때문에, 금속층(200)의 하측에 형성된 패시베이션층(26)을 손상시키지 않도록 하여 금속층(200)을 제거할 수 있다. 이러한 방법으로, 제 2 실시예에서, 금속층을 제조하는 단계의 초기 스테이지(stage)에서 금속층(200)을 형성하고, 최종 스테이지에서 금속층(200)을 제거하기 때문에, 장치 형성층(18)의 오염(파티클(particle), 불순물) 및 정전 파괴를 방지할 수 있다.
상기 실시예에서, 반도체 소자(14) 상에 형성된 장치 형성층(18)을 광기능 소자(optically function element)로 제한하지는 않는다. 다른 장치들을 사용할 수도 있음은 당연하다.
상기 실시예에서, 실리콘 기판 상에 장치 형성층(18), Al 전극 패드(20), 패시베이션막(26), 관통 전극(56), 및 재배선 패턴(52)을 형성한 구성을 일례로 들었지만, 이 구성으로 본 발명을 제한하지는 않는다. 실리콘 기판의 위치에 비화 갈륨(gallium arsenide) 등으로 이루어진 반도체 기판을 사용할 수도 있음은 당연하다.
상기 실시예에서, 실리콘 기판의 하면(후면) 측 상에 재배선 패턴(52)을 형 성하는 경우가 설명되었지만, 이 경우로 본 발명을 제한하지는 않는다. 재배선 패턴(52)의 형성을 생략할 수도 있고, 관통 전극(56)의 하단에 직접 솔더 범프(58)를 접합할 수도 있다.
상기 실시예에서, 실리콘 기판으로부터 다이싱에 의해 절단된 실리콘 재료에서 장치 형성층(18), Al 전극 패드(20), 및 패시베이션막(26)을 형성한 반도체 소자(14)를 얻은 이후, 각각의 전술한 단계를 실행하여 관통 전극(56)을 갖는 반도체 장치(50)를 제조하는 방법(제 3 제조 방법)을 설명하였다. 그러나 이 구성으로 본 발명을 제한하지 않고, 제 1 제조 방법 또는 제 2 제조 방법을 사용할 수도 있다. 제 1 제조 방법 또는 제 2 제조 방법에 따르면, 다수의 반도체 소자(14)를 형성한 실리콘 기판에 집합적으로 관통 전극(56)을 형성할 수 있기 때문에, 양산성(mass productivity)을 더욱 향상시킬 수 있다.
상술한 바와 같은 본 발명에 따르면 반도체 소자의 일면 측에 제 1 레지스트층을 형성하기 때문에, 제 1 레지스트층 및 전극 패드의 중심에 에칭에 의해 개구를 형성하는 경우, 플라스마 분위기로부터 장치 형성층을 보호할 수 있다. 또한, 급전층의 관통홀에 대향하는 부분에 도금에 의해 도전 재료를 퇴적시켜서 관통홀 내 및 전극 패드의 표면 상에 관통 전극을 형성한다. 따라서, 보이드(공동)을 갖지 않는 관통 전극이 미세 관통홀 내에서 형성될 수 있고, 반도체 소자가 와이어를 통해 접속되는 반도체 장치보다 오히려 반도체 장치의 소형화를 달성할 수 있다.
또한, 반도체 소자의 일면 측 및 전극 패드의 표면에 금속층을 형성하기 때 문에, 장치 형성층을 플라스마 분위기로부터 보호할 수 있고, 전극의 표면의 산화를 방지할 수 있다. 또한, 제 1 레지스트층의 표면에 제 2 레지스트층을 형성하기 때문에, 애싱에 의해 전극 패드의 표면에 적층된 제 1 레지스트층을 제거하는 경우, 제 2 레지스트층에 의해 장치 형성층을 보호할 수 있다.
또한, 전극 패드의 표면에 보호막을 형성하기 때문에, 관통홀에 전해 도금을 적용하는 경우, 사용된 도금 용액으로부터 전극 패드를 보호할 수 있다. 또한, 제 2 레지스트층을 리프팅 오프(lifting off)하여 전극 패드의 표면에 적층된 보호막을 제외한 부분의 보호막을 용이하게 제거할 수 있다. 또한, 접착층에 의해 반도체 소자의 타면 측에 급전층을 접착시키기 때문에, 급전층의 제거를 용이하게 실행할 수 있다.
또한, 장치 형성층이 광기능 소자로 이루어지는 경우, 기판의 상면 측에 광기능 소자를 배치시킨 상태에서 관통 전극을 형성할 수 있고, 반도체 소자의 타면 측의 재배선을 통한 플립-칩 접속에 의해 배선 기판에 관통 전극을 부착할 수 있으며, 광기능 소자의 수광 또는 발광을 방해하지 않도록 관통 전극을 구성할 수 있다.
또한, 관통 전극은 전극 패드에 전체 둘레에서 접속되는 칼라 형상 접속부와, 일단이 칼라 형상 접속부에 일체적으로 결합되고 타단이 반도체 소자의 타면 측으로 연장되도록 관통홀 내에 형성되는 봉 형상 접속부를 갖는다. 따라서, 전극 패드의 표면과 관통 전극 사이의 전기적 접속을 확실하게 달성할 수 있고, 또한, 칼라 형상 접속부가 전극 패드를 덮기 때문에 전극 패드를 보호할 수 있다.

Claims (9)

  1. 일면(一面) 측에 장치(device) 형성층 및 전극 패드를 갖는 반도체 소자의 상기 전극 패드와 상기 반도체 소자의 타면(他面) 측에 형성된 배선 패턴을 접속하는 관통 전극을 갖는 반도체 장치의 제조 방법으로서,
    상기 반도체 소자의 일면 측에 제 1 레지스트층을 형성하는 제 1 단계와,
    상기 제 1 레지스트층 및 상기 전극 패드의 중심에 에칭에 의해 개구를 형성하는 제 2 단계와,
    상기 반도체 소자의 상기 개구와 연통하는 위치에 관통홀을 형성하는 제 3 단계와,
    상기 반도체 소자의 타면 측 및 상기 관통홀의 내주(inner periphery)에 절연층을 형성하는 제 4 단계와,
    상기 제 1 레지스트층 중 상기 전극 패드의 표면을 덮는 부분을 제거하는 제 5 단계와,
    상기 반도체 소자의 타면 측에 급전층(power feeding layer)을 형성하는 제 6 단계와,
    상기 급전층의 상기 관통홀에 대향하는 부분에 도금에 의해 도전 재료를 퇴적시켜서 상기 관통홀 내부 및 상기 전극 패드의 표면에 상기 관통 전극을 형성하는 제 7 단계와,
    상기 급전층을 제거하는 제 8 단계와,
    상기 반도체 소자의 타면 측에 상기 배선 패턴을 형성하는 제 9 단계
    를 가지며,
    상기 제 2 단계 내지 제 9 단계의 각 단계에서 상기 제 1 레지스트층이 상기 장치 형성층을 보호하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계와 상기 제 2 단계 사이에서, 반도체 소자의 일면 측 및 상기 전극 패드의 표면에 금속층을 형성하며,
    상기 제 8 단계 후에, 상기 금속층을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 5 단계 전에, 상기 제 1 레지스트층의 표면에 제 2 레지스트층을 형성하며,
    상기 제 5 단계에서, 애싱(ashing)에 의해 상기 전극 패드의 표면에 적층된 상기 제 1 레지스트층을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 5 단계와 상기 제 6 단계 사이에서, 상기 제 1 레지스트층을 제거한 후에 상기 전극 패드의 표면에 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 5 단계와 상기 제 6 단계 사이에서, 상기 제 2 레지스트층을 리프팅 오프(lifting off)하여 상기 전극 패드의 표면에 적층된 보호막을 제외한 부분의 보호막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 급전층은 접착층을 통해 상기 반도체 소자의 타면 측에 접착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 관통 전극은, 상기 전극 패드에 전체 둘레에서 접속되는 칼라 형상(collar-like) 접속부와, 일단이 상기 칼라 형상 접속부에 일체로 결합되고 타단이 상기 반도체 소자의 타면 측으로 연장되도록 상기 관통홀 내에 형성된 봉 형상(rod-like) 접속부를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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