JP2004221357A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】素子形成面側の接続端子と背面側の接続端子とがスルーホールを介して接続された構造を有する薄型の半導体装置を何ら不具合が発生することなく製造すること。
【解決手段】半導体基板１０の接続パッド１２に対応するシード金属膜１６の領域上に、開口部２０ａを有するパターン状のバンプ用金属膜２０を形成する工程と、バンプ用金属膜２０をマスクにして、バンプ用金属膜２０の開口部２０ａの下のシード金属膜１６、接続パッド１２及び半導体基板１０をエッチングすることによりスルーホール１０ａを形成する工程と、半導体基板１０の背面を研削する工程と、スルーホール１０ａの側面に絶縁膜２４を形成する工程と、電解めっきによりスルーホール１０ａ内に貫通配線２６を形成する工程と、シード金属膜１６をエッチングして金属バンプを形成する工程とを含む。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、より詳しくは、素子形成面側の接続端子と背面側の接続端子とを導通させる貫通配線を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、実装技術の高密度化の要求から、配線基板上に複数の半導体チップを３次元次元的に積層して実装した実装構造が開発されている。このような実装構造を得る方法としては、半導体チップの素子形成面側の接続端子と背面側の接続端子とを半導体チップを貫通する貫通配線で接続し、この半導体チップを配線基板上に複数積層して相互接続する方法がある。
【０００３】
従来技術に係る半導体チップに貫通配線を形成する方法は、図９（ａ）に示すように、まず、所定のトランジスタや多層配線（不図示）などが形成され、厚みが４００μｍ程度の半導体ウェハ１００を用意する。この半導体ウェハ１００の上面には接続パッド１０２が露出していて、接続パッド１０２以外の部分はパシベーション膜１０４で被覆されている。
【０００４】
その後、図９（ｂ）に示すように、接続パッド１０２及びパシベーション膜１０４上に接続パッド１０２の中央部に開口部を有するレジスト膜（不図示）をパターニングする（マスク工程１）。
【０００５】
次いで、このレジスト膜をマスクにして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などにより接続パッド１０２とその下の半導体ウェハ１００を順次エッチングする。これにより、半導体ウェハ１００にその素子形成面から背面に貫通するスルーホール１００ａが形成される。
【０００６】
続いて、図９（ｃ）に示すように、スルーホール１００ａの内面、接続パッド１０２及びパシベーション膜１０４上にシリコン酸化膜などの絶縁膜１０６をＣＶＤなどにより形成する。この絶縁膜１０６はスルーホール１００ａ内に後で充填される導電膜と半導体ウェハ１００との間を電気的に絶縁するために形成される。
【０００７】
次いで、同じく図９（ｃ）に示すように、リング状に加工された接続パッド１０２の主要部に対応する部分に開口部１０８ａを有するドライフィルムレジスト膜１０８を絶縁膜１０６上に形成する（マスク工程２）。続いて、このドライフィルムレジスト膜１０８をマスクにして絶縁膜１０６をエッチングした後に、ドライフィルムレジスト膜１０８を除去する。これにより、図９（ｄ）に示すように、スルーホール１００ａの内面に絶縁膜１０６が残されると共に、リング状の接続パッド１０２が露出する。
【０００８】
続いて、図１０（ａ）に示すように、図９（ｄ）の構造体の上にシードＣｕ膜１１０を無電解めっきやスパッタ法により形成した後に、スルーホール１００ａ及び接続パッド１０２上に開口部１１２ａを有するレジスト膜１１２を形成する（マスク工程３）。
【０００９】
その後、シードＣｕ膜１１０をめっき給電層に利用した電解めっきにより、スルーホール１００ａ内及びレジスト膜１１２の開口部１１２ａにＣｕ膜パターン１１４を形成する。さらに、図１０（ｂ）に示すように、レジスト膜１１２を除去した後に、Ｃｕ膜パターン１１４をマスクにしてシードＣｕ膜１１０をエッチングする。これにより、接続パッド１０２に電気的に接続されたＣｕバンプ１１４ａとそれに繋がるＣｕプラグ１１４ｂとが形成される。
【００１０】
次いで、図１０（ｃ）に示すように、半導体ウェハ１００の背面をグラインダーで研削することにより、半導体ウェハ１００の厚みを薄くする。このとき、半導体ウェハ１００とそのスルーホール１００ａに充填されたＣｕプラグ１１４ｂとが同時に研削される。これにより、半導体ウェハ１００の背面側のＣｕプラグ１１４ｂの先端部が背面側の接続端子１１４ｃとなる。このようにして、半導体ウェハ１００の素子形成面側の接続パッド１０２及びそれに接続されたＣｕバンプ１１４ａは、スルーホール１００ａを介して背面側の接続端子１１４ｃに接続される。
【００１１】
その後に、半導体ウェハ１００をダイシングすることにより、個々の半導体チップを得る。
【００１２】
また、例えば、特許文献１、２，３及び４には、複数の半導体チップを３次元的に積層して実装するために、半導体チップにその素子形成面側の接続端子と背面側の接続端子とを接続するための貫通配線を設けることが記載されている。
【００１３】
【特許文献１】
特開昭５９−２２２９５４号公報
【特許文献２】
特開昭６３−１５６３４８号公報
【特許文献３】
特開昭６１−８８５４６号公報
【特許文献４】
特開２０００−２８６３０４号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上記した従来技術の製造方法では、マスク工程が３回（マスク工程１〜３）必要であることから、プロセスが複雑になって製造歩留りが低下するばかりではなく、製造コストの上昇を招く恐れがある。また、スルーホール及びＣｕバンプをそれぞれ個別のマスク工程で形成するようにしているので、各マスク工程での位置ずれを考慮する必要がある。このため、上記したような構成のバンプ、接続パッド及びスルーホールをより微細化して形成する場合においては、位置ずれによって所望の構造を得るのが困難になる場合がある。
【００１５】
さらには、上記した従来技術では、半導体ウェハ１００の背面を研削する際に、スルーホール１００ａに充填されたのＣｕプラグ１１４ｂと半導体ウェハ１００とを同時に研削する必要がある。
【００１６】
このとき、研削されるＣｕプラグ１１４ｂが半導体ウェハ１００の研削面に延びてＣｕプラグ１１４ｂ同士が電気的にショートしたり、Ｃｕ研削片が研削装置の研削ホイール（砥石）に目詰まりして上手く研削できなかったりすることがある。このように、従来技術では、特別な研削装置を必要とするため、膨大な設備投資が必要となり、製造コストの上昇を招く恐れがある。
【００１７】
なお、特許文献１、２，３及び４には、接続パッド及びバンプに接続される貫通配線を備えた半導体チップを製造する際における上記したような課題については何ら考慮されていない。
【００１８】
本発明は以上の課題を鑑みて創作されたものであり、素子形成面側の接続端子と背面側の接続端子とがスルーホールを介して接続された構造を有する薄型の半導体装置を、何ら不具合が発生することなく製造することができる半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するため、本発明は半導体装置の製造方法に係り、素子形成面に接続パッドを備えた半導体基板を用意する工程と、前記半導体基板の上に、前記接続パッドを被覆するシード金属膜を形成する工程と、前記接続パッドに対応する前記シード金属膜の領域上に、所定部に開口部を有するパターン状のバンプ用金属膜を形成する工程と、前記バンプ用金属膜をマスクにして、前記バンプ用金属膜の開口部の下の前記シード金属膜、前記接続パッド及び前記半導体基板を順次エッチングすることにより、前記バンプ用金属膜の開口部に連通し、かつ前記半導体基板の背面まで貫通するスルーホールを形成する工程と、前記半導体基板の背面を研削することにより、該半導体基板の厚みを薄くする工程と、前記スルーホールの側面の少なくとも前記半導体基板を被覆する絶縁膜を選択的に形成する工程と、前記シード金属膜及び該シード金属膜に接続された前記バンプ用金属膜をめっき給電層に利用した電解めっきにより、前記バンプ用金属膜の開口部及び前記スルーホール内に導電膜を形成して、前記バンプ用金属膜に接続されると共に、前記半導体基板の背面側に接続端子が露出する貫通配線とする工程と、前記バンプ用金属膜をマスクにして前記シード金属膜をエッチングすることにより、金属バンプを形成する工程とを有することを特徴とする。
【００２０】
本発明の一つの好適な態様では、まず、半導体基板の接続パッドに対応するシード金属膜の領域上に、中央部に開口部を有するリング状などのバンプ用金属膜（Ａｕ膜やＣｕなど）がパターニングされる。
【００２１】
この工程は、例えば、接続パッドに対応するシード金属膜の領域上にリング状の開口部を有するマスク層が形成された後に、シード金属膜をめっき給電層に利用した電解めっき、又は無電解めっきによりマスク層の開口部にリング状のバンプ用金属膜が形成される。その後に、バンプ用金属膜の開口部の島状のマスク層の部分がレーザなどにより選択的に除去されてバンプ金属膜の開口部が露出する。このバンプ用金属膜の開口部によりスルーホールを形成する部分が画定される。
【００２２】
その後、バンプ用金属膜をマスクにして、その開口部の下のシード金属膜、接続パッド及び半導体基板が順次エッチングされて半導体基板を貫通するスルーホールが形成される。次いで、半導体基板の背面が研削されて１５０μｍ程度以下に薄型化される。この工程では、半導体基板を貫通しない所定深さの孔を形成した後に、半導体基板の背面を研削して孔を露出させてスルーホールとしてもよい。
【００２３】
次いで、スルーホールの側面の半導体基板を被覆する絶縁膜が選択的に形成される。続いて、シード金属膜及びそれに接続されたバンプ用金属膜をめっき給電層に利用した電解めっきにより、バンプ用金属膜の開口部及びスルーホール内に貫通配線が形成される。その後に、バンプ用金属膜をマスクにしてシード金属膜がエッチングされて金属バンプが得られる。
【００２４】
このようにして、半導体基板の素子形成面側の金属バンプは、スルーホールを介して貫通配線の背面側の接続端子に電気的に接続される。
【００２５】
以上のように、本発明の半導体装置の製造方法では、接続パッドに対応する領域に中央部に開口部を有するリング状などのバンプ用金属膜が位置合わせされて形成され、この開口部の下のシード金属膜、接続パッド及び半導体基板がエッチングされてスルーホールが形成される。
【００２６】
つまり、１回のマスク工程を遂行することにより、接続パッド上に、バンプ用金属膜とその開口部に連通するスルーホールとが形成される部分が同時に画定される。従って、スルーホールを形成するためにマスク工程を特別に遂行する必要がなくなくなり、従来技術に比べてマスク工程が削減される。これに加えて、接続パッドとバンプ用金属膜との位置ずれのみを考慮すればよいので、接続パッド、バンプ用金属膜及びスルーホールの間での位置合わせ精度を向上させることができる。これによって、より微細パターンの接続パッドに対応する金属バンプ及びスルーホールを容易に形成できるようになる。
【００２７】
さらには、半導体基板の背面を研削する際に、半導体基板と貫通配線とを同時に研削するのではなく半導体基板のみを研削するようにしたので、一般的な研削装置で何ら不具合が発生することなく半導体基板を研削することができる。従って、従来技術と違って、特別な研削装置を導入する必要がないので、製造コストの上昇を招くことはない。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２９】
（第１の実施の形態）
図１〜図４は本発明の第１実施形態の半導体装置の製造方法を順に示す断面図、図５及び図６は本発明の第１実施形態の半導体装置を実装する方法の一例を示す断面図である。
【００３０】
本発明の第１実施形態の半導体装置の製造方法は、図１（ａ）に示すように、まず、所定の素子や多層配線（不図示）などが形成された厚みが４００μｍ程度の半導体ウェハ１０（半導体基板）を用意する。この半導体ウェハ１０の素子形成面にはＡｌ、Ａｌ合金又はＣｕなどからなる接続パッド１２が露出して設けられていて、接続パッド１２以外の部分はシリコン窒化膜やポリイミド樹脂などからなるパシベーション膜１４で被覆されている。
【００３１】
その後、図１（ｂ）に示すように、接続パッド１２及びパシベーション膜１４上に膜厚が例えば０．５μｍ程度のシード金属膜１６を無電解めっきやスパッタ法により形成する。シード金属膜１６としては、金（Ａｕ）膜、銅（Ｃｕ）膜、ニッケル（Ｎｉ）膜、クロム（Ｃｒ）膜、チタン（Ｔｉ）膜、及びタングステン（Ｗ）膜などから選択される金属膜又はそれらの積層膜が使用される。
【００３２】
続いて、接続パッド１２上の領域うちの中央所定部に島状パターン１８ｘを有し、かつ島状パターン１８ｘを除く周辺部に開口部１８ａを有するドライフィルムレジスト膜１８をフォトリソグラフィによりシード金属膜１６上に形成する（図１（ｂ）の平面図を参照）。なお、ドライフィルムレジスト膜１８の島状パターン１８ｘは後に接続パッド１２などを貫通するスルーホールが形成される部分であるので、接続パッド１２に対応する領域内であれば特に限定されず、接続パッド１２の周縁側にずれた位置に形成されるようにしてもよい。
【００３３】
次いで、図１（ｃ）に示すように、シード金属膜１６をめっき給電層に利用した電解めっきにより、ドライフィルムレジスト膜１８の開口部１８ａに膜厚が１０〜２００μｍ程度のバンプ用金属膜２０を形成する。このとき、バンプ用金属膜２０は接続パッド１２上の領域のうちのドライフィルムレジスト膜１８の島状パターン１８ｘを除く開口部１８ａにリング状となって形成される。
【００３４】
バンプ用金属膜２０としては、例えば、Ａｕ膜、Ｃｕ膜、下から順にＮｉ膜／Ａｕ膜の積層膜、スズ（Ｓｎ）−鉛（Ｐｂ）系などのはんだ膜、又はスズ（Ｓｎ）−銀（Ａｇ）系などのＰｂフリーはんだ膜などが使用される。ドライフィルムレジスト膜１８の開口部１８ａに形成されるバンプ用金属膜２０は後に半導体チップのバンプとなるものである。
【００３５】
なお、電解めっきによりバンプ用金属膜２０を形成する代わりに、無電解めっきにより、Ａｕ膜やＣｕ膜などのバンプ用金属膜２０を形成するようにしてもよい。
【００３６】
その後、図２（ａ）に示すように、バンプ用金属膜２０をマスクにして、ドライフィルムレジスト膜１８のうちの島状パターン１８ｘをレーザにより選択的にエッチングする。これにより、バンプ用金属膜２０の開口部２０ａが露出して半導体ウェハ１０にスルーホールを形成する部分が画定される。
【００３７】
次いで、図２（ｂ）に示すように、バンプ用金属膜２０及びドライフィルムレジスト膜１８をマスクにして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりバンプ用金属膜２０の開口部２０ａに露出するシード金属膜１６をエッチングし、続いて、その下の接続パッド１２をエッチングする。例えば、シード金属膜１６としてＡｕ膜が使用される場合はフッ素系のガス（ＣＦ４など）を用いたＲＩＥが採用され、また接続パッド１２としてＡｌ膜が使用される場合は塩素系のガス（Ｃｌ２など）を用いたＲＩＥが採用される。なお、マスクとなるバンプ用金属膜２０とエッチングされるシード金属膜１６とは、ＲＩＥでのエッチング選択比が高い材料の組み合わせにすることが好ましいが、バンプ用金属膜２０はシード金属膜１６に比べて膜厚がかなり厚いため、両者ともＡｕ膜などの同一材料としても差し支えない。
【００３８】
続いて、図２（ｃ）に示すように、バンプ用金属膜２０及びドライフィルムレジスト膜１８をマスクにして、フッ素系ガス（ＣＦ４など）を用いたＲＩＥで半導体ウェハ（シリコンウェハ）１０をエッチングすることにより、その背面に到達する深さのスルーホール１０ａを形成する。
【００３９】
このとき、フッ素系ガスを用いたＲＩＥで半導体ウェハ（シリコンウェハ）１０をエッチングする際のエッチング選択比（半導体ウェハ１０のエッチレート／バンプ用金属膜２０のエッチレート）はかなり高いため、バンプ用金属膜２０が大きく膜減りすることはない。また、ドライフィルムレジスト膜１８も同様に所定膜厚で残存する。なお、ＲＩＥの代わりに、レーザにより半導体ウェハ１０をエッチングしてスルーホール１０ａを形成してもよい。
【００４０】
このようにして、シード金属膜１６の上面から半導体ウェハ１０の背面まで貫通し、かつバンプ用金属膜２０の開口部２０ａに繋がるスルーホール１０ａが形成される。バンプ用金属膜２０の開口部２０ａを含めてスルーホール１０ａと呼ぶこともある。
【００４１】
以上のように、接続パッド１２に対応する領域にリング状の開口部１８ａを有するドライフィルムレジスト膜１８を接続パッド１２に位置合わせして形成することにより、接続パッド１２上にバンプ用金属膜２０が形成される部分とスルーホール１０ａが形成される部分とが同時に画定される。そして、スルーホール１０ａは、ドライフィルムレジスト膜１８の島状パターン１８ｘ（バンプ用金属膜２０の開口部２０ａに相当）の下のシード金属膜１６、接続パッド１２及び半導体ウェハ１０がエッチングされてスルーホール１０ａが形成される。
【００４２】
つまり、１回のマスク工程を遂行することにより、接続パッド１２上にバンプ用金属膜２０とその開口部２０ａに連通するスルーホール１０ａとが形成される部分を同時に画定することができる。従って、従来技術に比べてマスク工程を削減できると共に、接続パッド１２とバンプ用金属膜２０との位置ずれのみを考慮すればよいので、接続パッド１２、バンプ用金属膜２０及びスルーホール１０ａの間での位置合わせ精度を向上させることができる。これによって、より微細パターンの接続パッド１２に対応するバンプ及びスルーホールを容易に形成できるようになる。
【００４３】
次いで、図３（ａ）に示すように、半導体ウェハ１０の背面をグラインダーにより研削することにより、その厚みを１５０μｍ程度以下（好適には５０μｍ程度以下）にする。このとき、半導体ウェハ１０の研削部は、例えばシリコンからなり、Ｃｕ膜などの半導体ウェハ１０と異なった材料は存在しないので、一般的なグラインダーにより何ら不具合が発生することなく研削することができる。従って，従来技術と違って、特別なグラインダーを導入する必要がないため、製造コストの上昇を招くことはない。
【００４４】
スルーホール１０ａの形成方法の変形例としては、スルーホール１０ａ形成する工程において、半導体ウェハ１０を貫通しない深さが１５０μｍ以下程度の孔を形成した後に、半導体ウェハ１０の背面を研削して孔を露出させることによりスルーホール１０ａとしてもよい。この場合、最終的に得られる薄型化された半導体ウェハ１０の厚みに対応する深さの孔を形成すればよいので、半導体ウェハ１０をエッチングする工程のスループットを向上させることができる。
【００４５】
続いて、図３（ｂ）に示すように、薄型化された半導体ウェハ１０のバンプ用金属膜２０及びドライフィルムレジスト膜１８の上に樹脂などからなる保護フィルム２２を貼り付ける。このとき、保護フィルム２２がバンプ用金属膜２０の開口部２０ａの下部又はスルーホール１０ａ内の接続パッド１２の上部まで埋め込まれるようにする。
【００４６】
次いで、同じく図３（ｂ）に示すように、半導体ウェハ１０のスルーホール１０ａ内及びその背面にシリコン酸化膜などの絶縁膜２４をＣＶＤなどにより形成する。
【００４７】
その後、図３（ｃ）に示すように、バンプ用金属膜２０及びドライフィルムレジスト膜１８から保護フィルム２２を剥離する。これにより、バンプ用金属膜２０の開口部２０ａに埋めこまれた保護フィルム２２の部分に形成された絶縁膜２４がリフトオフされ、その結果、スルーホール１０ａの側面に絶縁膜２４が選択的に残される。この絶縁膜２４は、半導体ウェハ１０とそのスルーホール１０ａ内に形成される貫通配線との間を電気的に絶縁するために設けられる。この工程においても，従来技術と違って、マスク工程を使用しないようにしたので、プロセスが簡易になって製造コストを低減させることができる。
【００４８】
なお、スルーホール１０ａの側面に絶縁膜２４を形成する工程は、半導体ウェハ１０の背面を研削する前に行うようにしてもよい。
【００４９】
次いで、図３（ｄ）に示すように、シード金属膜１６及びそれに接続されたバンプ用金属膜２０をめっき給電層に利用した電解めっきにより、バンプ用金属膜２０の開口部２０ａの内面及びスルーホール１０ａの内面に貫通配線２６を形成する。貫通配線２６としてはＡｕ膜又はＣｕ膜などの金属膜が使用される。
【００５０】
この電解めっき工程では、シード金属膜１６及びバンプ用金属膜２０をめっき給電層としているため、スルーホール１０ａの側面に露出するシード金属膜１６及びバンプ用金属膜の上面、その開口部２０ａの側面から成膜が開始され、その後にスルーホール１０ａの下側に延びて成膜される。バンプ用金属膜２０はその上面にもめっきが施されるので、貫通配線２６の材料はバンプ用金属膜２０の材料と同一のものを使用することが好ましい。
【００５１】
図３（ｄ）の例では、スルーホール１０ａの径が２０〜３０μｍ程度、半導体ウェハ１０の厚みが１０μｍ程度であり、スルーホール１０ａが貫通配線２６で完全に埋め込まれておらずその中央部に空洞が存在する形態を例示している。この場合、半導体ウェハ１０の背面側におけるスルーホール１０ａの内周部に露出する貫通配線１６の部分が背面側の接続端子２６ａとなる。
【００５２】
さらに続けてめっきを施すことにより、図４（ａ）に示すように、スルーホール１０ａ内に貫通配線２６が完全に埋め込まれるようにしてもよい。この場合は、半導体ウェハ１０の背面側におけるスルーホール１０ａの下部に露出する貫通配線１６の先端面が背面側の接続端子２６ａとなる。
【００５３】
このように、本実施形態では、スルーホール１０ａの全体にわたってその中心部に空洞が形成された形態（図３（ｄ））としてもよいし、スルーホール１０ａが貫通配線２６で完全に埋め込まれた形態（図４（ａ））としてもよい。あるいは、バンプ用金属膜２０の開口部２０ａが貫通配線２６で埋め込まれ、スルーホール１０ａの中心部に空洞が形成された形態であってもよい。
【００５４】
スルーホール１０ａを貫通配線２６で完全に埋め込む場合は、半導体ウェハ１０の厚みに対してスルーホール１０ａの径を小さくすることが好ましい。逆に、スルーホール１０ａを貫通配線２６で埋め込まない場合は、半導体ウェハ１０の厚みに対してスルーホール１０ａの径を大きくすることが好ましい。このように、スルーホール１０ａの径や半導体ウェハ１０の厚みは、貫通配線２６の最終形状に合わせて適宜調整される。
【００５５】
続いて、図４（ｂ）に示すように、ドライフィルムレジスト膜１８を除去した後に、バンプ用金属膜２０をマスクにしてシード金属膜１６をエッチングすることにより、バンプ用金属膜２０と貫通配線２６の上部とにより構成される金属バンプ２０ｘが得られる。
【００５６】
このようにして、半導体ウェハ１０の素子形成面側の金属バンプ２０ｘはスルーホール１０ａを介してその背面側の接続端子２６ａに電気的に接続される。
【００５７】
その後に、図４（ｃ）に示すように、半導体ウェハ１０をダイシングすることにより個片化された個々の半導体チップ１（半導体装置）を得る。
【００５８】
以上のように、本実施形態の半導体装置の製造方法では、半導体ウェハ１０の接続パッド１２上にマスク工程を一回遂行することにより、金属バンプ２０ｘとスルーホール１０ａとが形成される部分が接続パッド１２上に同時に画定される。このため、従来技術に比べてマスク工程を削減することができると共に、位置合わせわせ精度を向上させることができる。
【００５９】
さらに、半導体ウェハ１０の背面を研削する際に、半導体ウェハ１０のみを研削するようにしたので、一般的な研削装置により何ら不具合が発生することなく半導体ウェハ１０を所定の厚みに薄型化することができる。
【００６０】
次に、本実施形態に係る半導体チップ１が実装される実装構造の一例について説明する。なお、本実施形態では、半導体チップ１としてスルーホール１０ａ内に貫通配線２６が完全に埋め込まれたものを使用する。まず、図５（ａ）に示すように、半導体チップ１が実装される配線基板４０を用意する。この配線基板４０では、樹脂などから構成されるベース基板３０にスルーホール３０ａが設けられている。そして、スルーホール３０ａの内面にベース基板３０上の第１配線パターン３２に繋がるスルーホールめっき層３０ｂが形成され、その孔は樹脂体３０ｃで埋め込まれている。
【００６１】
また、第１配線パターン３２上にはビアホール３４ｘを有するポリイミドやエポキシなどの樹脂からなる第１層間絶縁膜３４が形成されている。さらに、第１層間絶縁膜３４上にはビアホール３４ｘを介して第１配線パターン３２に接続された第２配線パターン３２ａが形成されている。
【００６２】
続いて、図５（ｂ）に示すように、このような配線基板４０の第２配線パターン３２ａに前述した半導体チップ１の金属バンプ２０ｘをフリップチップ接続する。その後に、半導体チップ１と第２配線パターン３２ａ及び第１層間絶縁膜３４との隙間にアンダーフィル樹脂１７を充填する。
【００６３】
次いで、半導体チップ１を被覆する樹脂からなる第２層間絶縁膜３４ａを形成する。続いて、貫通配線２６の接続端子２６ａ上の第２層間絶縁膜３４ａの所定部をレーザなどによりエッチングして貫通配線２６の接続端子２６ａの上面に到達する深さのビアホール３４ｙを形成する。
【００６４】
続いて、図５（ｃ）に示すように、セミアディティブ法などの一般的な配線形成方法により、ビアホール３４ｙを介して貫通配線２６の接続端子２６ａに接続される第３配線パターン３２ｂを形成する。
【００６５】
なお、その後に、前述した半導体チップ１の金属バンプ２０ｘを第２配線パターン３２ａにフリップチップ接続する工程から、第３配線パターン３２ｂを形成する工程まで所定回数繰り返してもよい。この場合、複数の半導体チップ１がそれぞれ層間絶縁膜に埋設されて３次元的に実装され、かつ複数の半導体チップ１が半導体チップ１のスルーホール１０ａ及び層間絶縁膜に形成されたビアホールとを介して相互接続される。
【００６６】
次いで、図６に示すように、第３配線パターン３２ｂの接続部に開口部を有するソルダレジスト膜３６を形成した後、第３配線パターン３２ｂの接続部に無電解めっきによりＮｉ／Ａｕ膜３８を形成する。
【００６７】
続いて、バンプ１３を備えた上側半導体チップ１ｘのバンプ１３を第３配線パターン３２ｂ上のＮｉ／Ａｕ膜３８にフリップチップ接続する。以上により、本実施形態の半導体チップ１が実装された実装構造２が得られる。
【００６８】
なお、上記した実装構造の他に、層間絶縁膜に埋設されずに半導体チップ１の背面の接続端子２６ａに他の半導体チップの金属バンプが直接接合された構造などのさまざまな実装構造とすることができる。
【００６９】
また、半導体チップ１の金属バンプ２０ｘの形状は前述した各種形状のうちのいずれを使用してもよい。例えば、半導体チップ１の金属バンプ２０ｘがＡｕ膜からなり、かつ中央部に空洞を有する場合（図３（ｄ）の形状）、配線基板などのＡｕ電極に超音波によりＡｕ−Ａｕ接合する際に、金属バンプ２０ｘの外周部及び内周部から同時に接合されるようになるため容易に接合できるという利点がある。
【００７０】
（第２の実施の形態）
図７及び図８は本発明の第２実施形態の半導体装置の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、半導体ウェハ１０にスルーホール１０ａを形成する際に半導体ウェハ１０を貫通しない孔を形成しておき、この孔内に貫通配線を埋め込んだ後に、半導体ウェハ１０の背面を研削して貫通配線の接続端子を露出させることにある。
【００７１】
第２実施形態においては、第１実施形態と同様な工程についてはその詳しい説明を省略し、また第１実施形態と同一要素については同一符号を付してその説明を省略する。
【００７２】
第２実施形態の半導体装置の製造方法は、まず、図７（ａ）に示すように、第１実施形態と同様な方法により、図２（ｂ）と同一の構造のものを用意する。その後、図７（ｂ）に示すように、バンプ用金属膜２０及びドライフィルムレジスト膜１８をマスクに利用して、半導体ウェハ１０の厚みの途中までエッチングすることにより、深さが１５０μｍ程度以下（好適には５０μｍ程度以下）の孔１０ｘを形成する。
【００７３】
次いで、バンプ用金属膜２０の開口部２０ａ及び孔１０ｘ内を被覆するシリコン酸化膜などの絶縁膜２４を図７（ｂ）の構造体の上にＣＶＤなどにより形成する。続いて、絶縁膜２４上にポジレジストの塗布液を塗布することにより、バンプ用金属膜２０の開口部２０ａ及び孔１０ｘ内を充填するレジスト塗布膜２３ｘを形成する。
【００７４】
その後に、このレジスト塗布膜２３ｘの全面を所定の露光条件で露光した後に現像する。このとき、孔１０ｘに充填されたレジスト塗布膜２３ｘの所定部分は露光されないため、孔１０ｘ内の接続パッド１２を含む下側部分にレジスト膜２３が選択的に残される。
【００７５】
次いで、このレジスト膜２３をマスクにして、等方性ドライエッチング又はウェットエッチングにより絶縁膜２４をエッチングした後に、レジスト膜２３を除去する。
【００７６】
これにより、図８（ａ）に示すように、半導体ウェハ１０の孔１０ｘ内に選択的に絶縁膜２４が残される。この絶縁膜２４は第１実施形態と同様に半導体ウェハ１０と孔１０ｘ内に形成される貫通配線との間を絶縁するために設けられる。
【００７７】
次いで、図８（ｂ）に示すように、第１実施形態と同様な方法による電解めっきにより、バンプ用金属膜２０の開口部２０ａ及び孔１０ｘ内に貫通配線２６を形成する。なお、貫通配線２６は第１実施形態で説明したような各種の形状としてもよい。
【００７８】
次いで、図８（ｃ）に示すように、半導体ウェハ１０の背面を研削して貫通配線２６の下側先端面を露出させることにより背面側の接続端子２６ａとする。このようにして、半導体ウェハ１０に形成された孔１０ｘは半導体ウェハ１０の素子形成面側と背面側とを接続するためのスルーホール１０ａとなる。
【００７９】
続いて、第１実施形態と同様な方法により、ドライフィルムレジスト膜１８を除去した後に、バンプ用金属膜２０をマスクにしてシード金属膜１６をエッチングすることにより金属バンプ２０ｘを得る。接続パッド１２に接続された金属バンプ２０ｘはスルーホール１０ａを介して背面側の接続端子２６ａに電気的に接続される。なお、半導体ウェハ１０の背面を研削する前に、ドライフィルムレジスト膜１８の除去とシード金属膜１６のエッチングを行なってもよい。
その後に、半導体ウェハ１０をダイシングすることにより個片化された個々の半導体チップ１ａ（半導体装置）が得られる。
【００８０】
第２実施形態の半導体装置の製造方法においても、第１実施形態と同様な効果を奏する。
【００８１】
【発明の効果】
以上説明したように、本発明では、半導体基板の接続パッドに対応するシード金属膜の領域上に、中央部に開口部を有するリング状などのバンプ用金属膜が位置合わせされて形成される。そして、この開口部の下のシード金属膜、接続パッド及び半導体ウェハがエッチングされてスルーホールが形成される。
【００８２】
このようにすることにより、１回のマスク工程で接続パッド上にバンプ用金属膜とその開口部に連通するスルーホールとを形成する部分を同時に画定することができる。従って、マスク工程を削減することができると共に、位置合わせ精度を向上させることができる。
【００８３】
さらに、半導体基板の背面を研削する際に、半導体基板のみを研削するようにしたので、一般的な研削装置で何ら不具合が発生することなく半導体基板を研削できようになり、製造コストの上昇を招く恐れがなくなる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その１）である。なお、図１（ｂ）の平面図（下側）は断面図（上側）のＡ部を平面からみたものである。
【図２】図２は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第１実施形態の半導体装置を実装する方法の一例を示す断面図（その１）である。
【図６】図６は本発明の第１実施形態の半導体装置を実装する方法の一例を示す断面図（その２）である。
【図７】図７は本発明の第２実施形態の半導体装置の製造方法を示す断面図（その１）である。
【図８】図８は本発明の第２実施形態の半導体装置の製造方法を示す断面図（その２）である。
【図９】図９は従来技術に係る半導体チップに貫通配線を形成する方法の一例を示す断面図（その１）である。
【図１０】図１０は従来技術に係る半導体チップに貫通配線を形成する方法の一例を示す断面図（その２）である。
【符号の説明】
１，１ａ…半導体チップ（半導体装置）、１ｘ…上側半導体チップ、２…実装構造、１０…半導体ウェハ、１０ａ，３０ａ…スルーホール、１０ｘ…孔、１２…接続パッド、１４…パシベーション膜、１６…シード金属膜、１７…アンダーフィル樹脂、１８…ドライフィルムレジスト膜、１８ａ，２０ａ…開口部、１８ｘ…島状パターン、２０…バンプ用金属膜、２３ｘ…レジスト塗布膜、２３…レジスト膜、２４…絶縁膜、２６…貫通配線、２６ａ…接続端子、３０…ベース基板、３０ａ…スルーホール、３０ｂ…スルーホールめっき層、３０ｃ…樹脂体、３２…第１配線パターン、３２ａ…第２配線パターン、３２ｂ…第３配線パターン、３４…第１層間絶縁膜、３４ａ…第２層間絶縁膜、３４ｘ…第１ビアホール、３４ｙ…第２ビアホール、３８…Ｎｉ／Ａｕ膜、４０…配線基板。

Claims (11)

  1. 素子形成面に接続パッドを備えた半導体基板を用意する工程と、
    前記半導体基板の上に、前記接続パッドを被覆するシード金属膜を形成する工程と、
    前記接続パッドに対応する前記シード金属膜の領域上に、所定部に開口部を有するパターン状のバンプ用金属膜を形成する工程と、
    前記バンプ用金属膜をマスクにして、前記バンプ用金属膜の開口部の下の前記シード金属膜、前記接続パッド及び前記半導体基板を順次エッチングすることにより、前記バンプ用金属膜の開口部に連通し、かつ前記半導体基板の背面まで貫通するスルーホールを形成する工程と、
    前記半導体基板の背面を研削することにより、該半導体基板の厚みを薄くする工程と、
    前記半導体基板の厚みを薄くする工程の前又は後に、前記スルーホールの側面の少なくとも前記半導体基板を被覆する絶縁膜を選択的に形成する工程と、
    前記シード金属膜及び該シード金属膜に接続された前記バンプ用金属膜をめっき給電層に利用した電解めっきにより、前記バンプ用金属膜の開口部及び前記スルーホール内に導電膜を形成して、前記バンプ用金属膜に接続されると共に、前記半導体基板の背面側に接続端子が露出する貫通配線とする工程と、
    前記バンプ用金属膜をマスクにして前記シード金属膜をエッチングすることにより、金属バンプを形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 素子形成面に接続パッドを備えた半導体基板を用意する工程と、
    前記半導体基板の上に、前記接続パッドを被覆するシード金属膜を形成する工程と、
    前記接続パッドに対応する前記シード金属膜の領域上に、所定部に開口部を有するパターン状のバンプ用金属膜を形成する工程と、
    前記バンプ用金属膜をマスクにして、前記バンプ用金属膜の開口部の下の前記シード金属膜及び前記接続パッドをエッチングし、次いで、前記半導体基板を厚みの途中までエッチングすることにより、前記バンプ用金属膜の開口部に連通し、かつ前記半導体基板を貫通しない孔を形成する工程と、
    前記半導体基板の背面を研削することにより、前記半導体基板の厚みを薄くすると共に、前記孔を露出させてスルーホールとする工程と、
    前記スルーホールの側面の少なくとも前記半導体基板を被覆する絶縁膜を選択的に形成する工程と、
    前記シード金属膜及び該シード金属膜に接続された前記バンプ用金属膜をめっき給電層に利用した電解めっきにより、前記バンプ用金属膜の開口部及び前記スルーホール内に導電膜を形成して、前記バンプ用金属膜に接続されると共に、前記半導体基板の背面側に接続端子が露出する貫通配線とする工程と、
    前記バンプ用金属膜をマスクにして前記シード金属膜をエッチングすることにより、金属バンプを形成する工程とを有することを特徴とする半導体装置の製造方法。
  3. 素子形成面に接続パッドを備えた半導体基板を用意する工程と、
    前記半導体基板の上に、前記接続パッドを被覆するシード金属膜を形成する工程と、
    前記接続パッドに対応する前記シード金属膜の領域上に、所定部に開口部を有するパターン状のバンプ用金属膜を形成する工程と、
    前記バンプ用金属膜をマスクにして、前記バンプ用金属膜の開口部の下の前記シード金属膜及び前記接続パッドをエッチングし、次いで、前記半導体基板を厚みの途中までエッチングすることにより、前記バンプ用金属膜の開口部に連通し、かつ前記半導体基板を貫通しない孔を形成する工程と、
    前記孔の側面の少なくとも前記半導体基板を被覆する絶縁膜を選択的に形成する工程と、
    前記シード金属膜及び該シード金属膜に接続された前記バンプ用金属膜をめっき給電層に利用した電解めっきにより、前記バンプ用金属膜の開口部及び前記孔内に導電膜を形成する工程と、
    前記半導体基板の背面を、前記孔内に形成された導電膜が露出するまで研削することにより、前記バンプ用金属膜に接続されると共に、前記半導体基板の背面側に接続端子が露出する貫通配線とする工程と、
    前記バンプ用金属膜をマスクして前記シード金属膜をエッチングすることにより、金属バンプを形成する工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記パターン状のバンプ用金属膜を形成する工程は、
    前記接続パッドに対応する前記シード金属膜の領域上に、開口部と該開口部内の所定部に配置された島状パターンとを備えたマスク層を前記シード金属膜上に形成する工程と、
    前記マスク層の開口部に前記シード金属膜をめっき給電層に利用した電解めっき、又は無電解めっきにより前記バンプ用金属膜を形成する工程と、
    前記マスク層の島状パターンを選択的に除去することにより、前記バンプ用金属膜の開口部を露出させる工程とを含み、
    前記金属バンプを形成する工程の前に、前記マスク層を除去する工程をさらに有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記絶縁膜を選択的に形成する工程は、
    前記半導体基板の素子形成面に、少なくとも前記バンプ用金属膜の開口部を充填する保護フィルムを貼着する工程と、
    前記スルーホールの側面及び前記バンプ用金属膜の開口部に充填された保護フィルムの下面に絶縁膜を形成する工程と、
    前記保護フィルムを前記半導体基板から剥離することにより、前記保護フィルムの下面に形成された絶縁膜をリフトオフして、前記スルーホールの側面の半導体基板に前記絶縁膜を選択的に残す工程とを含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  6. 前記絶縁膜を選択的に形成する工程は、
    前記バンプ用金属膜の開口部及び前記孔内を被覆する絶縁膜を形成する工程と、
    少なくとも前記孔を充填し、かつ前記バンプ用金属膜の開口部を露出させるマスク層を形成する工程と、
    前記マスク層をマスクにして前記絶縁膜をエッチングすることにより、前記孔の側面の半導体基板に前記絶縁膜を選択的に残す工程と、
    前記マスク層を除去する工程とを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
  7. 前記バンプ用金属膜は、金膜、銅膜、はんだ膜、及びニッケル膜／金膜の積層膜の群から選択されるいずれかであることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記半導体基板を研削する工程において、前記半導体基板の厚みを１５０μｍ程度以下にすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  9. 前記孔を形成する工程において、前記孔の深さが１５０μｍ程度以下になるように前記半導体基板をエッチングすることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  10. 前記貫通配線は、前記バンプ用金属膜の開口部及び前記スルーホールに充填されて形成されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  11. 前記貫通配線は、前記バンプ用金属膜の開口部及び前記スルーホールの中央部に空洞が設けられた状態で形成されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067211A (ja) * 2005-08-31 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007067017A (ja) * 2005-08-29 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007067016A (ja) * 2005-08-29 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008219943A (ja) * 2004-09-13 2008-09-18 Seiko Epson Corp 電子部品の製造方法
KR100897761B1 (ko) 2007-05-21 2009-05-15 박태석 관통 비아홀 공정을 이용한 실리콘 이미지 센서의 웨이퍼레벨 패키지 및 그 제조방법
US7679153B2 (en) 2004-09-13 2010-03-16 Seiko Epson Corporation Sealed surface acoustic wave element package
JP2010515275A (ja) * 2006-12-29 2010-05-06 キューファー アセット リミテッド． エル．エル．シー． スルーチップ接続を有するフロントエンドプロセス済ウェハ
JP2011166168A (ja) * 2011-05-16 2011-08-25 Shinko Electric Ind Co Ltd 半導体装置
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US8846445B2 (en) 2005-06-14 2014-09-30 Cufer Asset Ltd. L.L.C. Inverse chip connector

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
JP4850392B2 (ja) 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
TWI303491B (en) * 2004-02-20 2008-11-21 Toshiba Kk Semiconductor relay apparatus and wiring board fabrication method
JP4556454B2 (ja) * 2004-03-15 2010-10-06 パナソニック電工株式会社 半導体装置の製造方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
TWI303864B (en) 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4443379B2 (ja) 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP4434965B2 (ja) * 2005-01-11 2010-03-17 株式会社東芝 半導体装置
US20060160346A1 (en) * 2005-01-19 2006-07-20 Intel Corporation Substrate bump formation
US20060177999A1 (en) * 2005-02-10 2006-08-10 Micron Technology, Inc. Microelectronic workpieces and methods for forming interconnects in microelectronic workpieces
US7485967B2 (en) 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
TW200644261A (en) * 2005-06-06 2006-12-16 Megica Corp Chip-package structure and manufacturing process thereof
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
JP4536629B2 (ja) * 2005-09-21 2010-09-01 新光電気工業株式会社 半導体チップの製造方法
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
WO2007083748A1 (ja) * 2006-01-19 2007-07-26 Fujikura Ltd. 圧力センサパッケージ及び電子部品
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP4353263B2 (ja) * 2007-03-16 2009-10-28 セイコーエプソン株式会社 半導体装置の製造方法及び半導体装置
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
KR100886720B1 (ko) * 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP4781440B2 (ja) * 2009-02-05 2011-09-28 ソニー エリクソン モバイル コミュニケーションズ， エービー 画像撮影装置、画像撮影装置の制御方法及び制御プログラム
US8415805B2 (en) * 2010-12-17 2013-04-09 Skyworks Solutions, Inc. Etched wafers and methods of forming the same
US8975729B2 (en) * 2012-01-13 2015-03-10 Qualcomm Incorporated Integrating through substrate vias into middle-of-line layers of integrated circuits
CN104272446B (zh) * 2012-08-30 2016-11-09 松下知识产权经营株式会社 电子部件封装体及其制造方法
US9449937B2 (en) 2012-09-05 2016-09-20 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing the same
JP7070848B2 (ja) 2018-07-26 2022-05-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59222954A (ja) 1983-06-01 1984-12-14 Hitachi Ltd 積層半導体集積回路およびその製法
JPS6188546A (ja) 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
JPS63156348A (ja) 1986-12-19 1988-06-29 Fujitsu Ltd 半導体装置
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US5686067A (en) * 1995-01-05 1997-11-11 Isp Investments Inc. Low voc hair spray compositions
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP3731378B2 (ja) 1999-03-31 2006-01-05 セイコーエプソン株式会社 半導体素子の製造方法、および半導体素子、ならびに実装モジュール
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP4053257B2 (ja) 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8227878B2 (en) 2004-09-13 2012-07-24 Seiko Epson Corporation Sealed surface acoustic wave element package
JP2008219943A (ja) * 2004-09-13 2008-09-18 Seiko Epson Corp 電子部品の製造方法
US7679153B2 (en) 2004-09-13 2010-03-16 Seiko Epson Corporation Sealed surface acoustic wave element package
US8492856B2 (en) 2004-09-13 2013-07-23 Seiko Epson Corporation Sealed electric element package
US10340239B2 (en) 2005-06-14 2019-07-02 Cufer Asset Ltd. L.L.C Tooling for coupling multiple electronic chips
US9754907B2 (en) 2005-06-14 2017-09-05 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US9324629B2 (en) 2005-06-14 2016-04-26 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US9147635B2 (en) 2005-06-14 2015-09-29 Cufer Asset Ltd. L.L.C. Contact-based encapsulation
US8846445B2 (en) 2005-06-14 2014-09-30 Cufer Asset Ltd. L.L.C. Inverse chip connector
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
JP4533283B2 (ja) * 2005-08-29 2010-09-01 新光電気工業株式会社 半導体装置の製造方法
KR101177472B1 (ko) 2005-08-29 2012-08-28 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조 방법
US7745939B2 (en) 2005-08-29 2010-06-29 Shinko Electric Industries, Co., Ltd. Semiconductor device and method of manufacturing the same
JP2007067016A (ja) * 2005-08-29 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007067017A (ja) * 2005-08-29 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007067211A (ja) * 2005-08-31 2007-03-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010515275A (ja) * 2006-12-29 2010-05-06 キューファー アセット リミテッド． エル．エル．シー． スルーチップ接続を有するフロントエンドプロセス済ウェハ
KR100897761B1 (ko) 2007-05-21 2009-05-15 박태석 관통 비아홀 공정을 이용한 실리콘 이미지 센서의 웨이퍼레벨 패키지 및 그 제조방법
JP2011166168A (ja) * 2011-05-16 2011-08-25 Shinko Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20040137661A1 (en) 2004-07-15
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