KR101062048B1 - 자기저항 소자 및 자기 메모리 - Google Patents

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Abstract

자기저항 소자(10)는 (001) 면으로 배향된 입방체 또는 정방 결정 구조를 갖는 하지층(12)과, 하지층(12) 상에 제공되며, 수직 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층(13)과, 제1 자성층(13) 상에 제공되는 비자성층(14)과, 비자성층(14) 상에 제공되고 수직 자기 이방성을 갖는 제2 자성층(15)을 포함한다. 하지층(12)의 막면내 방향의 격자 상수 a1 및 제1 자성층(13)의 막면내 방향의 격자 상수 a2는 아래의 수학식을 만족하는데, 여기서 b는 제1 자성층(13)의 버거스 벡터(Burgers vector)의 크기이며, υ는 제1 자성층(13)의 탄성률이며, hc는 제1 자성층(13)의 두께이다.
│
Figure 112010084751516-pat00001
×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}
자기저항 소자, 자기 메모리, 자성층, 비자성층, 하지층,

Description

자기저항 소자 및 자기 메모리{MAGNETORESISTIVE ELEMENT AND MAGENTIC MEMORY}
본 발명은 자기저항 소자 및 자기 메모리에 관한 것이다. 예를 들면, 본 발명은 전류를 양방향으로 공급함으로써 정보를 저장할 수 있는 자기저항 소자에 관한 것이다.
강자성 재료를 이용하는 MRAM(magnetic random access memory)은 비휘발성, 고속 동작, 대용량 및 저전력 소비를 갖는 비휘발성 메모리로서 기대된다. MRAM은 TMR(tunneling magnetoresistive) 효과를 이용하는 MTJ(magnetic tunnel junction) 소자를 메모리 소자로서 포함한다. MRAM은 MTJ 소자의 자화 구성에 따라 정보를 저장한다.
배선 전류에 의한 자계를 이용하여 기록 동작을 수행하는 통상적인 MRAM은 다음과 같은 문제점을 가진다. 스케일 축소가 진전됨에 따라, 배선에 흐르는 전류가 감소하며, 이러한 이유로, 충분한 전류 자계를 MTJ 소자에 제공하기가 어려워졌다. 추가적으로, MTJ 소자에 정보를 기록하는 데에 요구되는 전류 자계의 크기는 MTJ 소자의 스케일 축소로 인하여 증가된다. 따라서, 126 내지 256 M-bit 생산을 위해서 MRAM 내의 배선 전류에 의한 자계를 이용하여 기록 동작을 수행하는 데에 이론적인 한계가 존재한다.
전술한 문제점을 해결하기 위하여, SMT(spin momentum transfer)을 이용하여 기록 동작을 수행하는 MRAM이 제안되었다(참고문헌 1: 미국 특허 제6,256,223호). (스핀 주입이라고도 불리는)스핀 모멘텀 전달에 의한 자화 스위칭은 다음과 같은 장점을 가진다. 구체적으로, 소자의 스케일 축소가 이루어지는 경우에도, 자화 스위칭에 요구되는 전류 밀도의 크기가 증가되지 않아 고효율 기록 동작이 가능하다.
본 발명의 일 양태에 따르면, (001) 면으로 배향된 NaCl 구조를 갖는 제1 하지층과, 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 면심 정방(face-centered tetragonal, fct) 구조를 갖는 제1 자성층과, 제1 자성층 상에 제공되는 제1 비자성층과, 제1 비자성층 상에 제공되고 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하는 자기저항 소자가 제공된다. 제1 하지층의 막면내 방향의 격자 상수(in-plane lattice constant) a1 및 제1 자성층의 막면내 방향의 격자 상수 a2는 아래의 수학식을 만족하는데, 여기서 b는 제1 자성층의 버거스 벡터(Burgers vector)의 크기이며, υ는 제1 자성층의 탄성률이며, hc는 제1 자성층의 두께이다.
│
Figure 112010084751516-pat00002
×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}
상기 제1 하지층은 La를 포함하는 질화물과, Ba를 포함하는 산화물과, Gd, Tb, Dy, Ho, Er 및 Tm 중 하나 이상의 원소를 포함하는 황화물, 또는 Cd, Mg, Mn 및 Er 중 하나 이상의 원소를 포함하는 셀렌화물을 포함한다.
본 발명의 일 양태에 따르면, (001) 면으로 배향된 패로브스카이트(perovskite) 구조를 갖는 제1 하지층과, 제1 하지층 상에 제공되고 막면에 수직 방향의 자기 이방성을 갖고 (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과, 제1 자성층 상에 제공되는 제1 비자성층과, 제1 비자성층 상에 제공되고 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하는 자기저항 소자가 제공된다. 제1 하지층의 막면내 방향의 격자 상수 a1 및 제1 자성층의 막면내 방향의 격자 상수 a2는 다음의 수학식을 만족하는데, 여기서 b는 제1 자성층의 버거스 벡터이며, υ는 제1 자성층의 탄성률이며, hc는 제1 자성층의 두께이다.
│a1-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}
상기 제1 하지층은 Sr, Ce, Dy, La, K, Pb, Ca 및 Ba 중 하나 이상의 원소를 포함하는 산화물을 포함한다.
본 발명의 일 양태에 따르면, 자기저항 소자를 포함하는 메모리 셀과, 자기저항 소자를 개재하여(sandwiching) 상기 자기저항 소자에 전류를 공급하는 제1 및 제2 전극을 포함하는 자기 메모리가 제공된다.
대용량의 MRAM을 획득하기 위하여, MTJ 소자를 형성하는 강자성층은 셀 크기 레벨로 집적되기 위하여 축소되어야 한다. 예를 들면, 1 G-bit 메모리 용량을 갖는 MRAM 설계에 따르면, 100nm 이하의 셀 크기가 예상된다. 전술한 것보다 더 높은 용량을 획득하기 위해서는 스케일 축소가 더 요구된다. 강자성층의 크기가 감소되면, 강자성층은 열적 요동 자기 여파(thermal fluctuation magnetic aftereffect)에 기인하는 열진동(thermal vibration)의 영향을 받는다. 그 결과, 강자성층의 자화 방향이 자유로이 변한다. 이러한 열적 요동 자기 여파의 영향은, 단축 자기 이방성을 갖는 단일 도메인 입자(single domain particle)를 예로 들어 후술될 것이다.
자기 이방성 에너지 U는 U=KuV로 표현되며, 여기에서 자기 이방성 에너지 밀도는 Ku이고, 강자성층의 체적은 V이다. 원자는 열진동 에너지 KBT를 가진다. 이러한 이유로, 열진동 에너지가 자기 이방성 에너지보다 커진다면, 자화 스위칭이 용이하게 발생한다. 즉, KuV<KBT(또는, KuV/KBT<1)인 경우가 발생한다면, 강자성층의 자화는 상자성의 동작을 가진다. 그 층은 상자성 재료가 되고, 강자성층은 자화를 한 방향으로 유지하지 못한다. 결과적으로, 강자성층은 메모리 소자로서의 기능을 나타내지 못한다. 따라서, 강자성층은 적어도 KuV/KBT>1의 조건을 충족할 필요가 있다.
메모리 소자에 이용되는 강자성층은 자화된 정보를 수년 동안 유지해야한다. 전술한 KuV/KBT>1의 조건은 시간 정보를 포함하지 않는다. 따라서, 예를 들면, 1 G-bit 메모리 셀에서, 1 비트의 자화 방향 스위치(switch) 확률이 고려되어야 한다. 이 경우에, 강자성층은 KuV/KBT>60의 조건을 충족할 필요가 있다.
자기 이방성 에너지 U는 자기 이방성 에너지 밀도 Ku 및 강자성층의 값의 곱에 정비례한다. 셀 크기가 감소함에 따라, 강자성층의 체적 V는 감소한다. MTJ 소자에 비휘발성 정보를 저장하기 위해서는 전술한 조건 KuV/KBT>60이 충족되어야 한다. 이러한 이유로, 자기 이방성 에너지 밀도 Ku를 올려서 체적 V의 감소를 보상할 필요가 있다. 강자성층의 막두께가 3nm라면, 셀 크기가 100nm인 때에, Ku의 값은 1×105erg/cc보다 높을 필요가 있다.
아래의 두 방법은 강자성층의 자기 이방성 에너지를 확보하는 방법으로서 연구되었다. 하나는 자기 형상 이방성 에너지(magnetic shape anisotropy energy)를 이용하는 방법이며, 다른 하나는 자기 결정 이방성 에너지(magnetocrystalline anisotropy energy)를 이용하는 방법이다. 자기 형상 이방성 에너지는 평면 형상, 막 두께 및 소자 폭에 비례하는 것으로 알려져 있다. 40nm이하의 셀 크기에서, 강자성층의 자기 이방성 에너지가 자기 형상 이방성을 이용하여 확보된다면, 평면 형상이 얇고 긴 평면이 되도록 설계가 이루어지고, 소자가 두꺼워지도록 설계가 이루어진다.
강자성층의 두께가 3nm로 고정되고, 자기 이방성 에너지가 평면 형상만을 이용함으로써 확보된다면, 종횡비는 3 이상이다. 이러한 이유로, 스케일 축소 및 고용량 MRAM을 획득하는 것이 어렵다. 강자성층의 평면 형상은 2의 종횡비를 갖는 타원으로 고정되며, 막 두께는 자기 이방성 에너지를 확보하도록 두껍게 된다. 이 경우에, 막 두께는 4nm이상일 필요가 있다. 그러나, 강자성층의 두께가 증가함으로써, 이것이 스핀 주입 전류를 증가시켜야할 요인이 된다. 이러한 이유로, 자기 형상 이방성을 이용하여 수십 nm 이하의 미세 강자성층의 자기 이방성 에너지를 보상하는 것은 어렵다.
반면에, 강자성층의 자기 이방성 에너지는 자기 결정 이방성 에너지를 이용하여 확보된다. 이 경우에, 자기 결정 이방성은 결정 대칭성으로부터 발생한다. 이러한 이유로, 단축 자기 이방성이 아닌 복수의 축이 결정 구조의 차이에 관한 이방성을 가진다. 이진값(1 비트) 정보가 강자성층에 주어진 경우에, 바람직하게는, 안정된 상태에서 자화 방향은 두 방향, 즉, 0°("1"값을 갖는 것으로 가정) 및 180°("0"값을 갖는 것으로 가정)를 가진다. 그러나, 자기 결정 이방성의 2 이상의 자화 용이 방향이 존재하는 경우에는, 자화는 3 이상의 안정된 상태를 가진다. 스핀 주입에 의해서 스위칭될 수 있는 3 이상의 자화 방향이 존재하는 경우에는, "1"값 및 "0"값 정보가 정확하게 저장되지 않아서, 이것은 바람직하지 않다.
즉, 자기 결정 이방성을 이용하여 자기 이방성 에너지가 확보되는 경우에, 단축 자기 이방성을 갖는 재료가 강자성층으로서 이용되어야 한다. 면내 자화 강자성층(in-plane magnetization ferromagnetic layer)이 단축 자화 이방성을 갖는 경우에, 예를 들면, 하드 디스크 매체로 이용되는 CoCr 합금이 높은 자기 결정 이방성 에너지 밀도를 갖는 재료로서 이용될 수 있을 것이다. 그러한 CoCr 합금에서, 결정축은 평면 방향으로 널리 흩어진다. 이러한 이유로, 자기 저항(MR)이 감소된다. 추가적으로, 통일성이 없는 배열(incoherent procession)이 유도되고, 그 결과, MTJ 소자의 자화 스위칭 전류가 증가한다.
결정축이 막면에 수직하게 되는 경우에, 결정축은 z축만이 가능하다. 따라서, 결정축의 분산이 방지될 수 있다. 다음의 방법들은 그러한 결정축이 z방향에 수직이 될 수 있도록 하는 데에 이용가능하다. 하나는 상이한 재료막들을 적층하고, 적층된 막들 사이의 계면 상에 유도되는 이방성을 이용하는 것이다. 다른 방법은, 막면에 대하여 [001] 방향으로 육방정계 결정 구조를 성장시키고, 결정 대칭성으로부터 유도되는 자기 결정 이방성을 이용하는 방법이다. 또 다른 방법은 막면내 방향 및 수직 방향에서 결정 격자의 크기를 변경하는 것을 포함한다. 다른 방법은 자기변형(magnetostriction)을 이용하는 것이다.
수직 자기 이방성을 갖는 재료들 중에서, 아래에 높은 자기 결정 이방성을 갖는 합금들이 기술된다. 예로는, FePT 질서 합금, CoPt 질서 합금 또는 NiPt 질서 합금이 주어진다. 예를 들면, FePd 질서 합금은 2.6×107erg/cc의 자기 결정 이방성을 가진다. MTJ 소자가 2.6×107erg/cc의 자기 결정 이방성, 1000emu/cc의 포화 자화 및 2nm의 두께를 가진다고 가정하면, 약 10nm까지의 MTJ 소자의 스케일 축소가 가능하다.
그러나, 스퍼터링과 같은 증기 급속 냉각(vapor rapid quenching)을 이용하여 FePd 박막이 피착되는 경우에는, FePd막은 고체 상태에 존재하는 열역학적 무질서-질서 변환점을 통과하지 못한다. 이러한 이유로, 준안정의 fcc(face-centered cubic) 불균일 상태(A1 상태)가 피착 후에 형성된다. 준안정 A1 상태를 L10 질서 상태로 변환하는 데에는 원자의 격자 확산이 요구된다. 따라서, FePd 합금의 녹는 점의 반에 해당하는 500℃에서의 열처리가 요구된다.
그러나, MTJ 소자는 MOS 트랜지스터 및 라인의 전단(front ends of line, FEOL) 배선 상에 형성된다. 이러한 이유로, 전술한 MOS 트랜지스터 및 FEOL 배선에의 손상을 고려하면, 고온 열처리를 수행하는 것이 어렵다. 전술한 이유에 기인하여, A1 상태는 저온 열처리에 의해서 L10 구조로 조정될 필요가 있다.
L10 구조를 저온에서 형성하는 한 방법으로서 열적 피착이 주어진다. 그러한 열적 피착에 따르면, 기판이 가열되는 동안 스퍼터링을 이용하여 FePd막이 형성된다. L10 구조를 형성하는 데에 필요한 에너지만큼 스퍼터링 입자의 에너지가 기판으로부터 열 에너지에 추가된다. 따라서, 300 내지 450℃의 저온에서 양질의 L10 구조를 갖는 질서층을 형성하는 것이 가능하다.
전술한 열적 피착 방법을 이용하여 막면내 방향에 대하여 [001] 방향으로 배향된 L10 구조막이 성장된다. L10 구조막을 성장시키기 위하여, 하지층으로부터 결정 배향이 제어되어야 한다. 자기 매체 분야에서 이러한 하지층에 대한 몇몇 보고가 있는데, 예를 들면, 참고문헌 2(T. Maeda, IEEE trans. Mag., vol. 41, 2005, pp. 3331-3333)가 해당한다. 참고문헌 2에 따르면, Pt 20nm/Cr 5nm/NiTa 25nm가 L10 구조를 갖는 FePT 하지층으로서 개시되어 있다. 전술한 적층막에서, 기호 "/"의 좌측은 상부층이고, 그 우측은 하부층이다. 참고문헌 3(예를 들면, JP-A 2001-189010(KOKAI) 참조)은 NaCl 구조를 갖는 산화물, 질화물 또는 탄화물을 개시한다. 참고문헌 4(T. Suzuki dt al., J. Magn. Mater., 193(1999) 85-88)는 하지층으로서 Cr 7nm/MgO 10nm를 개시한다.
아래의 하지층들은 스핀 분극된 전류에 의한 자화 스위칭을 구현하기 위해서는 바람직하지 않다. 예를 들면, 하지층은 높은 저항을 가진다. 아래의 하지층들은 기록층에 인접하는 하지층으로는 바람직하지 않다. 특히, 하지층은 아래의 특징을 갖는 소자를 포함한다. 그러한 특징에 기인하여, 자기 이방성 에너지, 장벽 저항 또는 MR비와 같은 전기적 특성은 정렬, FEOL 또는 라인의 후단(back end of line, BEOL)을 위해서 요구되는 열 프로세스에서 발생된 확산에 의해서 현저하게 감소된다. 이러한 환경을 고려하면, 전술한 공개된 문서에 개시된 하지층을 이용하는 것은 바람직하지 않다. 이것은, 전술한 참고문헌 2에 따르면, MR비를 현저하게 감소시키는 Cr이 이용되기 때문이다. 전술한 참고문헌 4에 따르면, 큰 저항을 갖는 MgO가 두껍게 형성된다. 이러한 이유로, MTJ 소자의 저항은 현저하게 높아지고, 이로 인하여 전류가 전달되지 않는다. 즉, 스핀 주입 자화 스위칭을 이용하는 기록층으로서 L10 구조를 갖는 질서 합금이 이용되는 경우에, 하지층은 아래의 특성을 충족할 필요가 있다.
· 낮은 전기 저항
· 높은 열 저항
· 낮은 격자 부정합(mismatch)
· (막면내 방향에 대하여 [001] 방향으로 배향된) 결정 배향
하지층으로서 금속이 이용되는 경우에는, 열 프로세스에 기인하여 확산이 발생한다. 이러한 이유로, 금속은 그 열 저항에 기인하여 바람직하지 않다. 바람직하게, 금속결합 및 공유결합 화합물이 하지층으로서 이용되며, 이것은 열 프로세스에 의한 확산이 발생하지 않기 때문이다. MgO는 화합물이지만, 높은 저항을 갖기 때문에 바람직하지 않다. 전술한 참고문헌 3에서, 낮은 열 저항 및 낮은 전기적 저항을 갖는 CrN이 이용된다. 그러나, 격자 부정합이 FePd 기록층에 대하여 약 8%이기 때문에 CrN은 바람직하지 않다. 이것은 아래의 이유에 기인한다. 기록층으로 이용되는 재료와 하지층으로 이용되는 재료 사이에 격자 어긋남이 큰 경우에, 결정 성장 단계에서 기록층으로 전위(dislocation)가 발생된다. 그 결과, 기록층의 배향성이 감소된다. 이것은 L10 구조를 갖는 기록층의 자기 특성이 균일하지 않기 때문이다.
열적 피착을 이용하여 양질의 L10 구조를 갖는 기록층을 획득하기 위해서는, 높은 격자 정합(matching)을 갖는 하지층을 선택할 필요가 있다. 부가적으로, 하지층으로부터의 원자 확산을 방지하기 위하여 우수한 열 저항을 갖는 하지층을 선택할 필요가 있다.
여기에서, 하지층의 격자 상수는 a1이고, 기록층의 막면내 방향의 격자 상수는 a2이고, 기록층의 버거스 벡터(Burgers vector)의 크기는 b이다. 또한, 탄성 상수는 υ이고, 그 막 두께는 hc이다. 매튜스-블레이크슬리(Matthews-Blakeslee) 모델에 따르면, 전위가 기록층에 영향을 미치는 것을 방지하기 위한 하지층과 기록층의 격자 어긋남과, 임계 두께 사이가 아래의 수학식 1과 같이 주어진다.
│a1-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}
도 1은 FePd가 기록층으로 이용되는 때에 하지층과 기록층의 격자 어긋남과 전위(dislocation) 결함을 발생시키는 임계 막 두께 사이의 관계를 설명하는 그래프이다. 전술한 수학식을 유도하기 위하여, b=0.268nm 및 υ=0.343이 이용된다. 전술한 수학식 1은 도 1의 아래 영역의 면적을 나타낸다. 도 1로부터 알 수 있는 바와 같이, 기록층의 두께가 주어지면, 전위가 기록층에 영향을 미치는 것을 방지하기 위한 하지층과 기록층의 격자 어긋남의 크기가 주어진다.
기록층의 막두께는 스핀 주입 효율(spin injection efficiency)과 열 교란 저항(heat disturbance resistance) 사이의 관계로부터 결정된다. 예를 들어, 기록층이 두꺼워지는 경우에는, 스핀 주입에 기인하는 자화 스위칭 전류가 증가한다. 이러한 이유로, 막 두께는 현저하게 증가하지 않아야 한다. 또한, 기록층이 너무 얇아지면, 열 교란 저항이 감소된다. 이러한 이유로, 막의 두께에 제한이 있게 된다. 경험적으로, 기록층의 두께는 1.5 내지 4nm의 범위에서 설계되어야 한다. 예를 들면, 기록층의 두께가 3nm인 경우에, 도 1에 도시된 바와 같이, 기록층에 전위가 발생되지 않는다는 조건 하에서 하지층과 기록층의 격자 어긋남은 4%이하로 설계된다. L10 구조를 갖는 FePd가 기록층으로 이용되는 경우에는, 하지층의 요구되는 격자 상수가 결정된다. 즉, L10 구조를 갖는 FePd가 기록층으로 이용되는 때에, 기록층에 대하여 4%이하의 격자 어긋남을 갖는 재료를 하지층으로서 선택할 필요가 있다.
전술한 바에 기초하여, 본 발명의 다양한 실시예가 첨부된 도면을 참조하여 아래에 기술될 것이다. 아래의 설명에서, 동일한 기능 및 구성을 갖는 소자를 가리키는 데에 동일한 참조 부호가 이용되며, 중복되는 설명은 필요한 경우에만 기술된다.
[제1 실시예]
[1] MTJ 소자의 구조
도 2는 본 발명의 제1 실시예에 따른 MTJ 소자의 구조를 도시하는 단면도이다. 도 2에서, 화살표는 자화 방향을 나타낸다. 이러한 실시예에 따르면, 단일 핀 층 구조(즉, 하나의 기록층과 하나의 기준층이 비자성층을 사이에 두고 적층된 구조)를 갖는 MTJ 소자(10)가 예로서 후술될 것이다.
MTJ 소자(10)는 아래의 층들이 연속적으로 적층된 적층 구조를 가진다. 층들은 결정 배향 하지층(crystal orientation underlying layer)(12), 기록층(자유층이라고도 불림)(13), 터널 장벽층(비자성층)(14) 및 기준층(핀층(pinning layer)이라고도 불림)이다. 또한, 결정 배향 하지층(12)의 하부면에는 하부 전극(11)이 제공되고, 기준층(15)의 상부면에는 상부 전극(16)이 제공된다. 예를 들면, 탄탈(Ta)이 전술한 하부 및 상부 전극으로 이용된다. 첨언하면, 결정 배향 하지층(12)은 하부 전극(11)으로 기능하는 하나의 층으로서 이용될 수 있을 것이다.
기록층(13)의 자화(또는 스핀) 방향은 가변적이다(스위칭됨). 기준층(15)의 자화 방향은 불변적이다(고정됨(pinning)). 전술한 "기준층(15)의 자화 방향은 불변적이다"라는 것은, 기록층(13)의 자화 방향을 스위칭하는 데에 이용되는 자화 스위칭 전류가 기준층(15)으로 전달되는 때에, 기준층(15)의 자화 방향이 변하지 않는다는 것을 의미한다. 따라서, MTJ 소자(10)에서, 큰 스위칭 전류를 갖는 자성층이 기준층(15)으로 이용되며, 기준층보다 작은 스위칭 전류를 갖는 자성층이 기록층(13)으로서 이용된다. 이러한 방식으로, 가변 자화를 갖는 기록층(13)과 불변 자화를 갖는 기준층을 포함하는 MTJ 소자(10)를 구현하는 것이 가능하다. 스핀 분극된 전자들을 이용하여 자화 스위칭이 획득되는 경우에는, 스위칭 전류는 감쇠 상수, 이방성 자계 및 체적에 비례한다. 따라서, 전술한 파라미터들은 적절하게 제어되어 기록층(13)과 기준층(15) 사이의 스위칭 전류의 차를 획득할 수 있다.
기준층(15) 및 기록층(13)은 각각 막면에 수직한 방향으로 자기 이방성을 가진다. 기준층(15) 및 기록층(13)의 자화 용이 방향은 막면(또는 적층 방향)에 수직한다(이후에는, 수직 자화로 불림). 환언하면, MTJ 소자는 소위 수직 자화형 MTJ 소자이어서, 기준층(15) 및 기록층(13)의 자화 방향이 각각 막면에 수직한 방향을 향한다. 첨언하면, 자화 용이 방향은 아래의 방향을 의미한다. 구체적으로, 미세 크기의 강자성 재료로 가정하면, 자발적인 자화가 외부 자계(field)가 존재하지 않는 상태에서 상술한 방향을 향하는 때에, 내부 에너지가 최소가 된다. 자화 곤란 방향은 아래의 방향을 의미한다. 구체적으로, 미세 크기의 강자성 재료로 가정하면, 자발적인 자화가 외부 자계가 존재하지 않는 상태에서 전술한 방향을 향하는 때에, 내부 에너지는 최대가 된다.
전술한 구조를 갖는 MTJ 소자(10)에서, 정보 기록 동작이 아래의 방식으로 수행된다. 먼저, 막면(적층 표면)에 수직하는 방향으로 MTJ 소자(10)에 대한 양방향 전류 도전이 이루어진다.
기준층(13)으로부터 전자(즉, 기준층(15)으로부터 기록층(13)으로 향하는 전자)가 공급되는 때에, 기준층(15)의 자화 방향과 동일한 방향으로 스핀 분극된 전자들이 기록층(13)으로 주입된다. 이 경우에, 기록층(13)의 자화 방향은 기준층(15)의 자화 방향과 동일하게 배열된다. 이러한 방식으로, 기준 및 기록층들(15, 13)의 자화 방향이 평행하게 배열된다. 전술한 평행한 배열에서, MTJ 소자(10)의 저항값은 최소가 되고, 이 경우에 데이터 "0"에 관련된다.
반대로, 전자가 기록층(13)으로부터(즉, 기록층(13)에서 기준층(15)으로) 공급되는 때에, 전자는 기준층(15)에 의해서 반사된다. 따라서, 기준층(15)의 자화 방향에 반대되는 방향으로 스핀 분극된 전자들이 기록층(13)에 주입된다. 이러한 경우에, 기록층(13)의 자화 방향은 기준층(15)의 자화 방향에 반대가 된다. 이러한 방식으로, 기준 및 기록층들(15, 13)의 자화 방향은 역평행하게 배열된다. 전술한 역평행 배열에서, MTJ 소자(10)의 저항값은 최대가 되고, 이 경우에 데이터 "1"에 관련된다.
데이터 판독 동작은 판독 전류를 MTJ 소자(10)에 공급함으로써 수행된다. 판독 전류는 기록 전류보다 작도록 설정된다. MTJ 소자의 저항값은 기준층(15)과 기록층 사이의 자화 방향이 평행한지, 또는 역평행한지 여부에 따라 변한다. 저항 값의 변화는 판독 전류에 기초하여 검출된다.
[2] 기록층(13), 기준층(15) 및 터널 장벽층(14)의 구조
아래의 자화 재료는 수직 자화를 구현하는 기록층(13) 및 기준층으로서 이용된다. 자화 재료는 기본 구조, 즉, 막면내 방향에 대하여 (001) 면으로 배향된 fct(face-centered tetragonal) 구조인 L10 구조 또는 L12 구조를 가진다. 기록층(13) 및 기준층(15)에 의한 수직 자화를 구현하기 위하여, 바람직하게, 5×105erg/cc 이상의 자기결정 이방성 에너지를 갖는 재료가 이용된다.
아래에서 기록층(13) 및 기준층(15)의 자기 재료로서 질서 합금이 이용될 수 있을 것이다. 질서 합금은 Fe, Co, Ni 및 Mn 중 하나 이상의 원소와, Pt, Pd, Rh, Au 및 Al 중 하나 이상의 원소를 포함하며, 그 결정 구조는 L10 구조이다.
질서 합금의 예는, Fe50PT50, Fe50Pd50, Co50Pt50, Co50Pd50, Fe30Ni20Pt50, Co30Fe20Pt50, Co30Ni20Pt50 및 Mn50Al50이다. 또한, Fe50Ni50이 결정 구조가 L10 구조인 질서 합금으로 이용될 수 있을 것이다. 이들 질서 합금의 성분비는 단지 예일 뿐이며, 본 발명은 전술한 성분비에 한정되지 않는다. 첨언하면, 전술한 단일 불순물 원소들 또는 그 합금들 또는 아이솔레이터(isolator)를 전술한 질서 합금에 추가함으로써 자기 이방성 에너지 밀도 및 포화 자화가 낮아질 수 있다. 단일 불순물 원소들은 Cu, Zn, Ag, Ni, Co, Fe, Mn, Cr, V, Ti 및 Os를 포함한다. 또한, 성분비가 제어되며, 이로 인하여, L10 구조 질서 합금 및 L12 구조 질서 합금의 혼합 층이 이용될 수 있을 것이다.
기준층(15)은 아래의 조건 중 하나 이상을 충족할 필요가 있다. 한가지 조건은, 기준층(15)이 기록층(13) 보다 큰 이방성 자계를 갖는 것이다. 다른 조건은, 기준층(15)이 기록층(13)보다 두꺼운 막 두께를 갖는 것이다. 또 다른 조건은, 기준층(15)이 기록층(13)보다 큰 감쇠 상수를 갖는 것이다. FePd가 기록층으로 이용되는 경우에, 바람직하게, FePd보다 큰 감쇠 상수를 갖는 FePt 또는 CoPt 또는 FePt가 기록층(13)보다 두껍게 형성된다.
도 3은 MTJ 소자(10)의 다른 구조를 도시하는 단면도이다. 기록층(13)은 기록층(13A)과, 기록층(13A)과 터널 장벽층(14) 사이의 계면에 삽입된 계면층(13B)으로 구성될 수 있을 것이다. 2nm의 두께를 갖는 FePd층(13A)과, 0.5nm의 두께를 갖는 CoFeB층(13B)의 적층막이 기록층(13)을 형성하는 자기 재료로서 이용될 수 있을 것이다. 터널 장벽층(14)에 접촉하는 CoFeB(13B)는 터널 장벽층(14)의 결정도를 개선하는 역할을 한다. 계면층(13B)은 높은 분극성의 재료로 이루어지며, 이로 인하여 MR이 개선된다.
유사하게, 계면층(15)은 기록층(15A)과, 기준층(15A)과 터널 장벽층(14) 사이의 계면에 삽입된 계면층(15B)으로 구성될 수 있을 것이다. 두께 7nm의 FePt층과, 두께 1nm의 CoFe층(15B)의 적층막이 기준층(15)을 형성하는 자기 재료로서 이용될 수 있을 것이다. 또한, Pt층이 FePt층(15A)과 CoFe층(15B) 사이에 개재될 수 있을 것이다. Pt층이 삽입되고, 이로 부터, 피착시에 격자 정합이 향상된다. 따라서, 이것은 기준층(15)의 자기 이방성 에너지를 개선하는 데에 기여한다.
기준층(15)의 계면층(15B)으로서 CoFeB가 이용되는 경우에는, 아래의 재료들 (1) 내지 (3)이 기준층(15A)의 자기 재료로서 이용된다.
(1) 무질서 합금(Disordered alloy)
주성분으로 Co를 이용하고, Cr, Ta, Nb, V, W, Hf, Ti, Zr, Pt, Pd, Fe 및 Ni 중 하나 이상의 원소를 포함하는 금속. 그 예로, CoCr 합금, CoPt 합금, CoCrTa 합금, CoCrPt 합금, CoCrPtTa 합금 및 CoCrNb 합금이 있다. 이들 합금은 비자기 원소의 비율을 증가시켜서 자기 이방성 에너지 밀도 및 포화 자화를 제어한다.
(2) 인공 격자(Artificial lattice)
아래 금속들이 교대로 적층되는 형태의 적층막. 그 하나는 Fe, Co 및 Ni 중 하나 또는 둘 이상의 원소를 포함하는 금속이다. 다른 하나는 Cr, Pt, Pd, Ir, Rs, Os, Re, Au 및 Cu 중 하나의 원소 또는 둘 이상의 원소를 포함하는 금속이다. 예로는, Co/Pt 인공 격자, Co/Pd 인공 격자, CoCr/Pt 인공 격자, Co/ru 인공 격자, Co/Os 인공 격자 및 Co/Au, Ni/Cu 인공 격자이다. 이들 인공 격자들은, 자성층에 원소를 첨가함으로써, 그리고 자성층 및 비자성층의 막두께 비를 제어함으로써 자기 이방성 에너지 밀도 및 포화 자화를 제어한다.
(3) 준강자성 재료(Ferrimagnetic material)
희토류 금속 및 전이 금속의 합금을 포함하는 준강자성 재료. 그 예는, Tb, Dy 또는 Gd를 포함하는 비정질 합금 및 하나 이상의 전이 원소들을 포함하며, 예를 들면, TbFe, TbCo, TbFeCo, DyTbFeCo 및 GdTbCo이다. 이들 합금은 성분비를 제어 함으로써 자기 이방성 에너지 밀도 및 포화 자화를 제어한다.
각각 NaCl 결정 구조를 갖는 MgO, BaO, CaO 또는 알루미늄 산화물이 터널 장벽층(14)으로서 이용된다. 따라서, 본 실시예에서의 MTJ 소자(10)는 TMR(tunneling magnetoresistive) 효과를 가진다.
[3] 하지층(12)의 구조
하지층(12)은 기록층(13)의 결정 배향 또는 결정도를 제어하기 위하여 제공된다. 기록층은 기록층(13)의 수직 자기 이방성을 나타내기 위하여 (001) 면내로 배향된 fct 구조를 가질 필요가 있다. 전술한 결정 배향을 갖는 기록층(13)을 형성하기 위하여, 각각 막면에 대하여 (001) 면내로 배향된 입방체 결정 구조 및 정방 구조를 갖는 질화물, 산화물, 황화물 또는 셀렌화물이 하지층(12)으로서 이용된다.
전술한 바와 같이, 바람직하게, 기록층(13)으로 이용되는 L10 구조를 갖는 질서 합금에 대한 격자 부정합이 4%보다 작아지게 된다. 이 경우에, 기록층(13)과 하지층(12) 사이의 배향 관계가 기록층(100)[110]//하지층(100)[100]과 정합된다면, 수학식 1에 이용되는 매튜스-블레이크슬리 모델은 45°기울게 된다. 전술한 기울기가 이루어지면, 이로 인하여, 전위가 기록층(13)에 영향을 미치는 것을 방지하기 위하여, 하지층(12)과 기록층(13) 사이의 격자 어긋남과 임계 두께 사이에 아래의 수학식 2가 성립한다.
Figure 112009017421121-pat00003
│×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}
여기에서, a1은 하지층(12)의 격자 상수이고, a2는 기록층(13)의 막면내 방향의 격자 상수 a2이고, b는 기록층의 버거스 벡터(Burgers vector)의 크기이며, υ는 기록층의 탄성 상수이며, hc는 기록층(13)의 두께이다.
예를 들면, FePd가 기록층으로서 이용되는 경우에, 주성분으로서 La를 포함하는 질화물이 전술한 수학식 2를 만족하는 하지층(12)으로서 주어진다. 질화물은 5nm의 두께를 갖고, 또한, 막면내 방향에 대하여 (001) 면으로 배향된 NaCl 구조를 가진다. NaCl 구조를 갖는 전술한 재료 LaN은 L10 구조를 갖는 FePd에 대한 FePd(100)[110]//LaN(100)[100]의 배향에서 에피텍셜 관계(epitaxial relationship)를 획득한다. 따라서, 격자 어긋남은 2.7%이다. FePd는 LaN에 대하여 막면내 방향으로 45°의 각도로 회전한 격자에 정합한다.
전술한 바와 같이, 하지층(12)으로 이용된 LaN은 전술한 수학식 2를 만족하며, 막 내에서 전위 결함을 갖지 않는 균일한 자기 특성(결정 배향)을 갖는 FePd층을 형성한다. 도 4는 하지층(12)으로서 LaN을 이용하고, 기록층(13)으로서 FePd를 이용하는 경우에 결정 구조를 설명하기 위한 모델도이다. FePd의 막면내 방향의 격자 상수는 약 3.85Å이다. LaN의 막면내 방향의 격자 상수는 약 5.3Å이다.
도 4에 도시된 바와 같이, FePd는 LaN 상에 적층된다. FePd는 LaN에 대하여 막면내 방향으로 45°의 각도로 회전하여 LaN과 정합한다. 따라서, LaN과 FePd의 격자 어긋남이 감소되고, 따라서, 균일한 자기 특성(결정 배향)을 갖는 FePd층이 LaN상에 형성된다.
아래의 화합물 (1) 내지 (3)이 45°의 각도로 회전한 매튜스-블레이크슬리 모델을 충족하는 하지층(12)으로 이용될 수 있을 것이다. 이 경우에, 이들 화합물은 약 5.25 내지 5.65Å의 막면내 방향 격자 상수를 갖는 NaCl 구조를 가진다.
(1) Ba를 포함하는 산화물
(2) Gd, Tb, Dy, Ho, Er 및 Tm 중 하나 이상의 원소를 포함하는 황화물
(3) Cd, Mg, Mn 및 Er 중 하나 이상의 원소를 포함하는 셀렌화물
추가적으로, 약 5.25 내지 5.65Å의 면내 방향 격자 상수를 갖는 형석 구조를 갖는 아래의 화합물 (4)가 이용될 수 있을 것이다.
(4) Ce 또는 Na를 포함하는 산화물
반면에, 아래의 화합물이 매튜스-블레이크슬리 모드에 기초하여 전술한 수학식 1을 충족하는 하지층(12)의 재료로서 이용될 수 있을 것이다. 화합물은 막면내 방향에 대하여 (001) 면으로 배향된 패로브스카이트(perovskite) 구조를 갖고, 약 3.7 내지 4.0Å의 막면내 격자 상수를 가진다. 예를 들면, Sr, Dy, La, K, Ce, Pd, Ca 및 Ba 중 하나 이상의 원소를 포함하는 산화물이 이용될 수 있을 것이다.
패브로스카이트형 산화물이 ABO3로 표현되는 경우에, ABO3의 A는 Sr, Ce, Dy, La, K, Ca, Na, Pd 또는 Ba를 포함한다. ABO3의 B는 Ti, V, Cr, Mn, Fe, Co, Ni, Ga, Nb, Mo, Ru, Ir, Ta, Ce 또는 Pb를 포함한다. 즉, SrRuO3, Sr(Ti, Ru)O3, SrNbO3, Sr(Ti, V)O3, SrCrO3, SrFeO3, SrCoO3, SrNbO3, SrMoO3, SrIrO3, CeGaO3, MyMnO3, LaTiO3, LaVO3, La1 - xSrxMnO3, La1 - xSrxCoO3, LaNiO3, KTaO3, PbTiO3, BaMoO3, CaCeO3, CaCrO3 및 CaRuO3가 이용될 수 있을 것이다. 높은 열 저항, 낮은 격자 부정합 및 낮은 저항을 고려하여 이들 화합물들로부터 적절한 화합물이 선택된다. 패로브스카이트형 산화물은 산소를 제거함으로써 전기 전도도를 제어할 수 있다.
[3-1] 하지층(12)의 구조 1
도 5는 하지층(12)의 구조를 도시하는 단면도이다. 하지층(12)은 제2 하지층(12C), 제3 하지층(12B) 및 제1 하지층(12A)이 연속적으로 적층된 적층 구조를 가진다. 제1 하지층(12A)은 전술한 항목 [3]에서 기술한 하지층(12)과 동일한 재료로 형성된다.
제2 하지층(12C)은 제3 하지층(12B)(또는 제1 하지층(12A))의 배향성(orientation), 결정도(crystallinity) 및 평활도(smoothness)를 개선하기 위해서 제공된다. 비정질 구조 또는 미세결정 구조를 갖는 금속이 제2 하지층(12C)으로서 이용된다. 예를 들면, 아래의 원소들 중 하나 이상을 포함하는 금속, 또는 상기 금속을 포함하는 적층막 및 상기 금속의 표면상에 형성되는 상기 금속의 산화물이 제2 하지층(12C)의 재료로서 이용될 수 있을 것이다. 이러한 원소는 Fe, Co 및 Ni중 하나 이상의 원소와, B, Nb, Si, Ta 및 Zr 중 하나 이상의 원소를 포함한다.
제3 하지층(12B)은 제1 하지층(12A)의 배향성, 결정도 및 평활도를 개선하기 위하여 제공된다. NaCl 구조를 갖는 산화물이 제3 하지층(12B)으로서 이용된다. 예를 들면, Ma, Ca, Ba, Ti, V, Nb, Mn, Fe, Co 및 Ni 중 하나 이상의 원소를 주성분으로서 포함하는 산화물이 제3 하지층(12B)의 재료로서 이용될 수 있을 것이다.
<하지층(12)의 예>
하지층(12)은 아래의 재료들이 연속적으로 적층되는 방식으로 형성된다. 구체적으로, 3nm의 두께를 갖는 CoFeB가 제2 하지층(12)으로서 이용된다. 0.5nm의 두께를 갖는 MgO가 제3 하지층(12B)으로서 이용된다. 5nm의 두께를 갖는 LaN이 제1 하지층(12A)으로서 이용될 수 있을 것이다.
[3-2] 하지층(12)의 구조 2
도 5에 도시된 바와 같이, 하지층(12)은 제2 하지층(12C), 제3 하지층(12B) 및 제1 하지층(12A)이 연속적으로 적층되는 적층 구조를 가진다. 제1 하지층(12A)은 전술한 항목 [3]에서 기술한 하지층(12)과 동일한 재료로 형성된다.
제2 하지층(12C)은 제3 하지층(12B)(또는 제1 하지층(12A))의 배향성, 결정도 및 평활도를 개선하기 위하여 제공된다. 비정질 구조 또는 미세결정 구조를 갖는 금속이 제2 하지층(12C)으로서 이용된다. 항목[3-1]에서 기술된 재료들이 제2 하지층(12C)으로서 이용가능하다.
제3 하지층(12B)은 제3 하지층(12A)의 결정도 및 평활도를 개선하고, (001) 면 배향을 얻기 위하여 제공된다. 예를 들면, Al, Au, Pd, Pt, Ag, Fe, Cr 또는 V와 같은 금속이 제3 하지층(12B)으로서 이용될 수 있을 것이다.
<하지층(12)의 예>
하지층(12)은 아래의 방식으로 형성될 수 있을 것이다. 약 10nm의 두께를 갖는 NiTa가 제2 하지층(12C)으로 이용되며, 그 후에, NiTa가 피착된다. 그 후에, NiTa 막의 상부 표면이 산화되고, 그 후에, 약 10nm의 두께를 갖는 Cr이 NiTa 막의 산화된 상부 표면상에 제3 하지층(12B)으로서 피착된다. 약 5nm의 두께를 갖는 LaN이 제1 하지층(12A)으로서 더 피착된다.
그러한 구조를 갖는 하지층(12)에서, 제1 하지층(12A)으로서의 LaN은, 막면내 방향에 대하여 [001] 방향의 높은 배향을 갖고서 제3 하지층(12B) 상에 성장될 수 있다.
앞에서 상술한 실시예에 따르면, 수직 자화 이방성을 갖는 기록층을 형성하기 위하여, (001) 면으로 배향된 NaCl 구조를 갖는 하지층(12)이 이용된다. 하지층(12)은 기록층(13)에 대한 격자 어긋남이 작아지도록 설정된다. 이러한 방식으로 기록층(13)의 평활도, (001) 면의 배향 및 결정도를 개선하는 것이 가능하다. 즉, 막면에 수직하는 방향이 자화 용이축인 수직 자화막이 기록층으로서 형성된다.
추가적으로, 기록층의 수직 자기 이방성의 분산을 감소시키고, 그리하여, 기록층(13)의 자기 특성의 불균일성을 감소시키는 것이 가능하다. 이것이 기록층의 열 분산 저항(또는 열적 안정성)을 개선하는 데에 기여한다. 또한, 소자들 간의 자화 스위칭에서의 스위칭 전류 밀도의 불균일성을 감소시키는 것이 가능하다.
이러한 실시예에 하지층(12)이 이용되는 경우에, 하지층(12)의 저항은 작아진다. 이것은 누적 직렬 저항(cumulative series resistance)에 기인하는 자기 저항비의 감소를 방지하는 데에 기여한다. 추가적으로, 높은 열 저항을 갖는 하지층(12)이 이용되는 경우에는, MTJ 소자(10)의 열 분산 저항(또는 열적 안정성)이 개선될 수 있다.
또한, 수직 자화막이 기록층(13) 및 기준층(15)으로서 이용된다. 즉, 기록층(13) 및 기준층(15)을 열적으로 안정화시키는 데에 요구되는 이방성 자계가 결정 자기 이방성으로부터 획득된다. 이러한 방식으로, MTJ 소자(10)의 종횡비가 작아지고, 따라서, MTJ 소자의 스케일 축소가 획득될 수 있다.
MTJ 소자의 스케일 축소가 얻어지지 않는 경우에도, 스위칭 전류 밀도는 증가하지 않는다. 따라서, 90nm 이하의 미세 MTJ 소자(10)를 갖는 대용량(예를 들면, 256M-bit이상)의 자기 랜덤 액세스 메모리를 구현하는 것이 가능하다.
[제2 실시예]
제2 실시예에 따르면, 자계 조정층(18)이 새로이 추가되며, 이것은 기준층(15)으로부터 자계 누설을 감소시키는 데에 기여한다. 이러한 방식으로, 누설 자계에 기인하는 기준층(13)의 스위칭 자계의 시프트가 감소되거나 제어된다.
도 6은 본 발명의 제2 실시예에 따른 MTJ 소자의 구조를 도시하는 단면도이다. 하부 전극(11)에서 기준층(15)까지의 구조는 제1 실시예와 동일하다.
비자성층(17), 자계 조정층(18) 및 상부 전극(16)이 기준층(15) 상에 연속적으로 적층된다. 자계 조정층(18)은 기준층(15)으로부터 누설되는 자계를 감소시키는 효과를 가진다. 층(18)이 누설된 자계에 기인하는 기록층(13)의 스위칭 자계의 시프트를 조정하기 위하여 추가적으로 이용된다.
비자성층(17)은 열처리 동안에 기준층(15)이 자계 조정층(18)과 혼합되는 것을 방지하기 위한 열 저항을 필요로 한다. 층(17)은 자계 조정층(18)이 형성되는 때에 결정 배향을 제어하는 기능 또한 요구한다. 예를 들면, 바람직하게, 하지층(12)으로 이용되는 재료가 비자성층(17)으로서 이용된다. 비자성층이 두꺼워지면, 자계 조정층(18)과 기록층(15) 사이의 거리가 길어진다. 결과적으로, 자계 조정층(18)에서 기록층(13)으로 인가되는 자계가 작아진다. 따라서, 바람직하게, 비자성층(17)의 두께는 5nm이하로 설정된다.
자계 조정층(18)은 자기 재료로 형성된다. 구체적으로, 기준층(15)으로 이용되는 재료가 이용가능하다. 그러나, 층(18)은 기준층과 비교할 때에 기록층(13)으로부터 격리된다. 이러한 이유로, 층(18)에 의해서 기록층(13)에 인가된 누설 자계를 보정하기 위하여, 층(18)의 두께 또는 포화 자화가 기준층(15)보다 커야 한다. 예를 들면, 약 700emu/cc의 포화 자화 및 약 7nm의 두께를 갖는 FePtNi가 기준층(15)으로 이용되는 경우에, 약 1000emu/cc의 포화 자화 및 약 15nm의 두께를 갖는 FePt가 자계 조정층(18)으로서 이용될 수 있다.
자계 조정층(18)의 자화 방향은 기준층(15)의 자화 방향과 역평행하다. 따라서, 기준층(15)의 기준층(15)의 보자력 Hc1 및 자계 조정층의 보자력 Hc2는 Hc1>Hc2 또는 Hc<H2의 관계를 충족시킬 필요가 있다.
전술한 기준층(15), 비자성층 및 자계 조정층(18)은 합성 반강자성체(synthetic anti-ferromagnet, SAF) 구조를 갖도록 형성될 수 있을 것이다. 구체적으로, Ru가 비자성층(17)의 재료로서 이용된다. 따라서, 기준층(15) 및 자계 조정층(18)의 자화 방향은 반강자성 결합을 이용하여 역평행하게 결합된다.
도 7에 도시된 바와 같이, 반강자성층(19)은 비자성층(17) 및 기준층(15) 사이에 개재될 수 있을 것이다. 구체적으로, 반강자성층(19)이 기준층(15) 상에 제공되고, 비자성층(17)이 반강자성층(19) 상에 제공된다.
반강자성층(19)은 기준층(15)의 자화를 한 방향으로 고정시키는 기능을 가진다. 예를 들면, Mn과, Fe, Ni, Pt, Pd, Ru, Os 또는 Ir의 합금, 즉, FeMn, NiMn, PtMn, PtPbMn, RuMn, OsMn 및 IrMn이 반강자성층(19)으로서 이용가능하다.
전술한 바와 같이, 본 실시예에 따르면, 자계 조정층(18)은 기준층(15)으로부터의 자계 누설을 감소시킨다. 이것은 누설 자계에 기인하는 기록층의 스위칭 자계의 시프트를 감소시키는 데에 기여한다. 그 결과, 소자들 간의 기록층(13)의 스위칭 자계의 불균일성을 감소시키는 것이 가능하다. 부가적으로, 자계 조정층(18) 및 반강자성층(19)이 이용되고, 이로부터, 기준층(15)의 자화가 한 방향으로 고정된다.
[제3 실시예]
제3 실시예는 제1 또는 제2 실시예에 나타난 MTJ 소자를 이용하여 구성된 MRAM의 구성에 관한 것이다.
도 8은 본 발명의 제3 실시예에 따른 MRAM의 구성을 도시하는 회로도이다. MRAM은 매트릭스와 유사한 형태로 배열된 복수의 메모리 셀 MC를 가진다. 메모리 어레이(50)에는 각각 열(column) 방향으로 연장하는 복수의 비트 라인(BL, /BL)이 제공된다. 메모리 셀 어레이(50)에는 각각 행(row) 방향으로 연장하는 복수의 워 드라인(WL)이 또한 제공된다.
비트 라인(BL)과 워드 라인(WL)의 교차부에는 메모리 셀(MC)이 제공된다. 각각의 메모리 셀(MC)은 MTJ 소자(10)와, N채널 MOS 트랜지스터를 포함하는 선택 트랜지스터(51)를 포함한다. MTJ 소자(10)의 한 단자는 비트 라인(BL)에 접속된다. MTJ 소자(10)의 다른 단자는 선택 트랜지스터(51)의 드레인 단자에 접속된다. 선택 트랜지스터(51)의 게이트 단자는 워드 라인(WL)에 접속된다. 선택 트랜지스터(51)의 소스 단자가 비트 라인(/BL)에 접속된다.
워드 라인(WL)은 행 디코더(52)에 접속된다. 한 쌍의 비트 라인(BL 및 /BL)은 기록 회로(54) 및 판독 회로(55)에 접속된다. 기록 회로(54) 및 판독 회로(55)는 열 디코더(53)에 접속된다. 각각의 메모리 셀(MC)은 행 디코더(52) 및 열 디코더(53)에 의해서 선택된다.
메모리 셀(MC) 상에서 수행되는 데이터 기록 동작은 다음과 같은 방식으로 수행된다. 먼저, 데이터 기록을 수행하는 메모리 셀(MC)을 선택하기 위하여, 메모리 셀(MC)에 접속된 워드 라인(WL)이 활성화된다. 이러한 방식으로, 선택 트랜지스터는 턴온(turn on)된다.
MTJ 소자(10)에는 기록 데이터에 따라 양방향 기록 전류(Iw)가 공급된다. 구체적으로, 좌측에서 우측으로의 기록 전류(Iw)가 MTJ 소자(10)에 공급되는 경우에, 기록 회로(54)는 양의 전압을 비트 라인(BL)에 인가하고, 접지 전압을 비트 라인(/BL)에 인가한다. 반대로, 우측에서 좌측으로의 기록 전류(Iw)가 MTJ 소자(10)에 공급되는 경우에는, 기록 회로(54)는 양의 전압을 비트 라인(/BL)에 인가하고, 접지 전압을 비트 라인(BL)에 공급한다. 이러한 방식으로, 데이터 "0" 또는 데이터 "1"이 메모리 셀(MC)에 기록된다.
메모리 셀(MC) 상에서 수행되는 데이터 판독 동작은 다음과 같은 방식으로 수행된다. 먼저, 선택된 메모리 셀(MC)의 선택 트랜지스터(51)가 턴온된다. 판독 회로(55)는 우측에서 좌측으로 흐르는 판독 전류(Ir)를 MTJ 소자(10)에 공급한다. 그 후에, 판독 전류(Ir)에 기초하여, 판독 회로(55)는 MTJ 소자(10)의 저항값을 검출한다. 이러한 방식으로, MTJ 소자(10)에 저장된 데이터가 판독될 수 있다.
MRAM의 구조가 아래에서 설명될 것이다. 도 9는 하나의 메모리 셀(MC)을 주로 설명하기 위하여 MRAM의 구조를 도시하는 단면도이다.
P형 반도체 기판(61)의 표면 영역이 격리 절연층과 함께 형성되어 있다. 격리 절연층이 형성되지 않은 반도체 기판(61)의 표면 영역은 소자를 형성하는 활성 영역이다. 격리 절연층은 STI(shallow trench isolation)층으로 형성된다. 예를 들면, 실리콘 산화물이 STI로서 이용된다.
반도체 기판(61)의 활성 영역은 서로 격리된 소스 영역(S) 및 드레인 영역(D)을 갖도록 형성된다. 소스 영역(S) 및 드레인 영역(D)은 각각 N+형 확산 영역으로 이루어지며, 이것은 고농도 N+형 불순물을 주입함으로써 형성된다. 게이트 전극(51B)이 소스 영역(S)과 드레인 영역(D) 사이에 게이트 절연막(51A)을 개재하여 반도체 기판(61) 상에 형성된다. 게이트 전극(51B)은 워드 라인(WL)으로서 기능한다. 이러한 방식으로, 반도체 기판(61)에는 선택 트랜지스터(51)가 제공된다.
배선층(63)이 컨택트(62)를 사이에 두고 소스 영역(S) 상에 형성된다. 배선층(63)은 비트 라인(/BL)으로서 기능한다. 리드 라인(65)이 컨택트(64)를 사이에 두고 드레인 영역(D) 위에 형성된다. 하부 전극과 상부 전극(11과 16) 사이에 보유된 MTJ 소자(10)가 리드 라인(65) 상에 제공된다. 배선층(66)이 상부 전극(16) 상에 제공된다. 배선층(66)은 비트 라인(BL)으로서 기능한다. 실리콘 산화물로 이루어진 층간 절연층(67)이 반도체 기판(61)과 배선층(66) 사이에 충전된다.
전술한 바와 같이, 본 발명에 따르면, 제1 또는 제2 실시예에 나타난 MTJ 소자(10)를 이용하는 MRAM을 제공하는 것이 가능하다. MTJ 소자(10)는 스핀 주입형 자기 메모리에 부가하여 자벽 변위형(domain wall displacement type)에도 이용가능하다.
제3 실시예에 나타난 MRAM은 다양한 장치에 적용가능하다. 아래에는 MRAM의 몇몇 응용예를 설명한다.
(응용예 1)
도 10은 DSL(digital subsriber line) 모뎀의 DSL 데이터 경로를 도시한다. 모뎀은 프로그램가능 DSP(digital signal processor)(100), A/D 컨버터(110), D/A 컨버터(120), 전송 드라이버(130) 및 수신기 증폭기(140)를 포함한다.
도 10에서, 대역 통과 필터가 생략되었으며, 본 실시예의 MRAM(170) 및 EEPROM(180)은 대역 통과 필터를 대신하여 도시되어 있다. MRAM(170) 및 EEPROM(180)은 코딩된 가입자 라인 정보, 전송 조건에 따라 모뎀을 선택하고 동작 하기 위한 라인 코드 프로그램을 보유하기 위한 다양한 선택의 메모리로서 형성된다(라인 코드: DSP에 의해서 실행되는 QAM, CAP, RSK, FM, AM, PAM, DWMT 등).
응용예 1에 따르면, 2개의 메모리, 즉 MRAM(170) 및 EEPROM(180)이 라인 코드 프로그램을 보유하기 위한 메모리로서 이용된다. 그러나, EEPROM(180)은 MRAM으로 대체될 수 있을 것이다. 즉, 2개의 메모리를 이용하는 대신에 MRAM만이 이용된다.
(응용예 2)
도 11은 다른 응용예, 즉 이동 전화 단말기(300)를 도시한다. 통신 기능을 구현하기 위한 통신 유닛(200)은 전송/수신 안테나(201), 듀플렉서(202), 수신기(203) 및 기저대역 프로세서(204)를 포함한다. 통신 유닛(200)은 오디오 코덱으로 이용되는 DSP(205), 스피커(수신기)(206), 마이크로폰(마우스피스)(207), 송신기(208) 및 주파수 합성기(209)를 더 포함한다.
이동 전화 단말기(300)에는 다양한 이동 전화 단말기의 컴포넌트를 제어하기 위한 제어기(220)가 더 제공된다. 제어기(220)는 마이크로컴퓨터인데, CPU(221), ROM(222), 본 실시예의 MRAM(223) 및 플래쉬 메모리(224)가 버스(225)를 통해서 접속되도록 구성된다. 전술한 ROM에는 CPU(221)에 의해서 실행가능한 프로그램 및 디스플레이 폰트와 같은 필요한 데이터가 사전에 저장된다.
MRAM(223)은 주로 작업 영역으로서 이용된다. 구체적으로, MRAM(223)은 필요한 때에 CPU(221)가 프로그램을 실행하는 경우에 계산 동안에 데이터를 저장하고, 제어기(220)와 다양한 컴포넌트 사이의 교환 데이터를 일시적으로 저장하는 경 우에 이용된다. 플래쉬 메모리(224)는 이동 전화 단말기의 전력이 턴 오프(turn off)되는 경우에도 이전의 설정 조건을 저장한다. 다음 파워 온(power-on) 시에, 플래쉬 메모리(224)는 전술한 것과 같은 설정이 이용되는 때에 설정 파라미터를 저장한다. 이러한 방식으로, 이동 전화 단말기(300)의 전력이 턴 오프되는 경우에도, 저장된 설정 파라미터는 손실되지 않는다.
이동 전화 단말기(300)에는 오디오 재생 프로세서(211), 외부 출력 단자(121), LCD 제어기(213), 디스플레이 LCD(액정 디스플레이)(214) 및 전화 소리를 부여하는 링거(ringer, 215)가 더 제공된다. 오디오 재생 프로세서(211)는 오디오 정보 입력을 이동 전화 단말기(300)에 제공한다(또는 후술하는 외부 메모리에 저장된 오디오 정보). 재생된 오디오 정보는 외부 출력 단자를 통해서 헤드폰 및 이동 스피커로 전송된다. 전술한 바와 같이, 오디오 재생 프로세서(211)가 재생되는 경우에는, 오디오 정보가 재생가능하다. LCD 제어기(213)는 CPU(221)로부터 버스(225)를 경유하여 디스플레이 정보를 수신하고, 이것을 LCD 제어 정보로 변환하여 LCD(214)가 디스플레이를 위하여 LCD(214)를 구동하도록 한다.
이동 전화 단말기(300)에는 인터페이스 회로(I/F)(231, 233, 235), 외부 메모리(240), 외부 메모리 슬롯(232), 키 동작 패널(234) 및 외부 입력 출력 단자(236)가 더 제공된다. 전술한 외부 메모리 슬롯(232)에는 메모리 카드와 같은 외부 메모리에 삽입된다. 외부 메모리 슬롯(232)은 인터페이스 회로(I/F)(231)를 통해서 버스(225)에 접속된다. 전술한 바와 같이, 이동 전화 단말기(300)에는 슬롯(232)이 제공되고, 이로부터 단말기(300)의 내부 정보가 외부 메모리(240)에 기 록되거나, 외부 메모리(240)에 저장된 정보(예를 들면, 오디오 정보)가 단말기(300)에 입력된다.
키 동작 패널(234)이 인터페이스 회로(I/F)(233)를 통해서 버스(225)에 접속된다. 키 동작 패널로부터 입력된 키 입력 정보는, 예를 들면 CPU(221)로 전송된다. 외부 입력/출력 단자(236)는 인터페이스 회로(I/F)(233)를 통해서 버스(225)에 접속된다. 따라서, 외부 입력/출력 단자(236)는 단자로서 기능하여, 이동 전화 단말기(300)로 외부의 다양한 정보를 입력하거나, 단말기(300)로부터 외부로 정보를 출력한다.
본 응용예 2에 따르면, 전술한 ROM(222), MRAM(223) 및 플래쉬 메모리(224)가 이용된다. 이 경우에, 플래쉬 메모리(224)는 MRAM으로 대체될 수 있을 것이며, 또한, ROM도 MRAM으로 대체될 수 있을 것이다.
(응용예 3)
도 12 내지 16은 각각 MRAM이 스마트 미디어(Smart Media)와 같은 미디어 콘텐츠를 수신하는, 카드(MRAM 카드)에 적용되는 일 예를 도시한다.
도 12에 도시된 바와 같이, MRAM 카드 본체(400)는 빌트인(build-in) MRAM 칩(401)을 가진다. 카드 본체(400)는 MRAM 칩(401)에 대응하는 위치에 개방부(402)가 형성되어 MRAM 칩(401)이 노출된다. 개방부(402)에는 셔터(403)가 제공되어 MRAM 카드가 사용자에 의해서 보유되는 경우에 셔터(403)에 의해서 MRAM 칩(401)이 보호된다. 셔터(403)는 외부 자계를 차폐하는 재료로 형성되며, 예를 들면, 세라믹으로 형성된다. 셔터(403)가 개방되어 MRAM(401)에 노출되는 때에 데 이터 전달이 수행된다. 외부 단자(404)는 MRAM 카드에 저장된 콘텐츠 데이터를 캡쳐하는 데에 이용된다.
도 13 및 도 14는 전술한 MRAM 카드에 데이터를 전달하기 위한 카드 삽입형 전달 장치(500)를 도시하는 평면도 및 단면도이다.
데이터 전달 장치(500)는 수용부(500a)를 가진다. 제1 MRAM 카드(550)가 수용부(500a)에 삽입된다. 수용부(500a)에는 제1 MRAM 카드(550)에 전기적으로 접속되는 외부 단자(530)가 제공된다. 제1 MRAM 카드(550)에 저장된 데이터는 외부 단자(530)를 이용하여 재기록된다.
최종 사용자에 의해서 이용되는 제2 MRAM 카드(450)가 화살표에 의해서 도시된 바와 같이, 전달 장치(500)의 슬롯(510)에 삽입되고, 스토퍼(stopper, 420)에 의해서 중지될 때까지 MRAM 카드(450)로 밀어진다. 스토퍼(520)는 제1 MRAM 카드(550)와 제2 MRAM 카드(450)를 정렬시키는 부재로서 기능한다. 제2 MRAM 카드(450)가 사전결정된 위치에 배열되는 경우에, 제1 MRAM 데이터 재기록 제어기는 제어 신호를 외부 단자(530)에 공급하여 제1 MRAM 카드(550)에 기록된 데이터가 제2 MRAM 카드(450)에 전달된다.
도 15는 피팅형(fitting type) 전달 장치(500)의 단면도이다. 전달 장치(500)는 제2 MRAM 카드(450)가 제1 MRAM 카드(550) 상에서 스토퍼(520)에 대하여 맞추어져 배치되도록 구성된다. 전달 방법은 카드 삽입형에서 이용된 것과 동일하므로 설명은 생략한다.
도 16은 슬라이드형(slide type) 전달 장치의 단면도이다. 전달 장치(500)에는 CD-ROM 드라이브 및 DVD 드라이브에서 이용되는 것과 같은 수용부 슬라이드(560)가 제공된다. 수용부 슬라이드(560)는 화살표로 도시된 바와 같이 이동된다. 수용부 슬라이드(560)가 파선으로 도시된 위치로 이동되는 경우에, 제2 MRAM 카드(450)는 수용부 슬라이드(560) 상에 위치되며, 그 후에 전달 장치(500) 내로 로딩(loading)된다. 제2 MRAM 카드(450)의 말단부가 운반되어 스토퍼(520)와 접한다. 이러한 전달 방법은 카드 삽입형과 동일하므로, 설명이 생략된다.
본 기술분야의 당업자에게는 추가적인 장점 및 변형이 용이할 것이다. 따라서, 넓은 의미에서의 본 발명은 본 명세서에 도시되고 설명된 특정의 세부사항 및 대표적인 실시예에 한정되지 는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해서 규정되는 전반적인 발명의 개념의 사상 및 범위로부터 벗어나지 않고서 다양한 변형이 이루어질 수 있을 것이다.
도 1은 격자 어긋남과 기록층의 임계 두께 사이의 관계를 도시하는 그래프.
도 2는 제1 실시예에 따른 MTJ 소자(10)의 구조를 도시하는 단면도.
도 3은 제1 실시예에 따른 MTJ 소자(10)의 다른 구조를 도시하는 단면도.
도 4는 하지층(12)으로서 LaN을 이용하고, 기록층(13)으로서 FePd를 이용하는 경우의 결정 구조를 설명하는 모델도.
도 5는 제1 실시예에 따른 하지층(12)의 구조를 도시하는 단면도.
도 6은 제2 실시예에 따른 MTJ 소자(10)의 구조를 도시하는 단면도.
도 7은 제2 실시예에 따른 MTJ 소자(10)의 다른 구조를 도시하는 단면도.
도 8은 제3 실시예에 따른 MRAM의 구성을 도시하는 회로도.
도 9는 하나의 메모리 셀을 주로 설명하기 위한 MRAM 구조를 도시하는 단면도.
도 10은 MRAM의 응용예 1에 따른 디지털 가입자 회선 모뎀용 DSK 데이터 경로 모듈의 구성을 도시하는 블럭도.
도 11은 MRAM의 응용예 2에 따른 이동 전화 단말기(300)의 구성을 도시하는 블럭도.
도 12는 MRAM의 응용예 3에 따른 MRAM 카드(400)를 도시하는 평면도.
도 13은 데이터를 MRAM 카드에 전달하기 위한 전달 장치(500)를 도시하는 평면도.
도 14는 데이터를 MRAM에 전달하기 위한 전달 장치(500)를 도시하는 단면도.
도 15는 데이터를 MRAM 카드에 전달하기 위한 피팅형(fitting type) 전달 장치(500)를 도시하는 단면도.
도 16은 데이터를 MRAM 카드에 전달하기 위한 슬라이드형(slide type) 전달 장치(500)를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 자기저항 소자
12: 하지층
13: 제1 자성층
14: 비자성층
15: 제2 자성층

Claims (25)

  1. 자기저항 소자로서,
    (001) 면으로 배향된 NaCl 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 면심 정방(face-centered tetragonal, fct) 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수(in-plane lattice constant) a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터(Burgers vector)의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00004
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하고,
    상기 제1 하지층은
    La를 포함하는 질화물과,
    Ba를 포함하는 산화물과,
    Gd, Tb, Dy, Ho, Er 및 Tm 중 하나 이상의 원소를 포함하는 황화물, 또는
    Cd, Mg, Mn 및 Er 중 하나 이상의 원소를 포함하는 셀렌화물
    을 포함하는, 자기저항 소자.
  2. 삭제
  3. 자기저항 소자로서,
    (001) 면으로 배향된 형석 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수(in-plane lattice constant) a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터(Burgers vector)의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00022
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하고,
    상기 제1 하지층은 Ce 또는 Na를 포함하는 산화물을 포함하는, 자기저항 소자.
  4. 자기저항 소자로서,
    (001) 면으로 배향된 입방체 또는 정방 결정 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층과,
    상기 제1 하지층 아래에 제공되고, 비정질 구조 또는 미세결정 구조를 갖는 제2 하지층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수(in-plane lattice constant) a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터(Burgers vector)의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00023
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하는, 자기저항 소자.
  5. 제4항에 있어서,
    상기 제2 하지층은,
    Fe, Co 및 Ni 중 하나 이상의 원소와, B, Nb, Si, Ta 및 Zr 중 하나 이상의 원소를 포함하는 금속, 또는
    상기 금속 및 상기 금속의 표면에 형성된 상기 금속의 산화물막을 포함하는 재료
    를 포함하는, 자기저항 소자.
  6. 제4항에 있어서,
    상기 제1 하지층과 상기 제2 하지층 사이에 개재되고, NaCl 구조를 갖는 제3 하지층을 더 포함하는, 자기저항 소자.
  7. 제6항에 있어서,
    상기 제3 하지층은 Mg, Ca, Ba, TI, V, Nb, Mn, Fe, Co 및 Ni 중 하나 이상의 원소를 포함하는 산화물을 포함하는, 자기저항 소자.
  8. 제4항에 있어서,
    상기 제1 하지층과 상기 제2 하지층 사이에 개재되고, Ir, Al, Au, Pd, Pt, Ag, Fe, Cr 및 V 중 하나 이상의 원소를 포함하는 금속을 포함하는 제3 하지층을 더 포함하는, 자기저항 소자.
  9. 자기저항 소자로서,
    (001) 면으로 배향된 입방체 또는 정방 결정 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수(in-plane lattice constant) a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터(Burgers vector)의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00024
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하고,
    상기 제1 자성층은 L10 구조, L12 구조 및 이들의 혼합 구조 중 하나를 갖는, 자기저항 소자.
  10. 자기저항 소자로서,
    (001) 면으로 배향된 입방체 또는 정방 결정 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수(in-plane lattice constant) a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터(Burgers vector)의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00025
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하고,
    상기 제1 자성층은 Fe, Co, Ni 및 Mn 중 하나 이상의 원소와, Pt, Pd, Rh, Al 및 Au 중 하나 이상의 원소를 포함하는 합금을 포함하는, 자기저항 소자.
  11. 자기저항 소자로서,
    (001) 면으로 배향된 입방체 또는 정방 결정 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층과,
    상기 제2 자성층 상에 제공되는 제2 비자성층과,
    상기 제2 비자성층 상에 제공되고, 상기 제2 자성층으로부터의 누설 자계를 감소시키는 자계 조정층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수(in-plane lattice constant) a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터(Burgers vector)의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00026
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하는, 자기저항 소자.
  12. 제11항에 있어서,
    상기 제2 자성층 및 상기 자계 조정층은 반강자성적으로 결합되는, 자기저항 소자.
  13. 자기저항 소자로서,
    (001) 면으로 배향된 패로브스카이트(perovskite) 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수 a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │a1-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}을 만족하고,
    상기 제1 하지층은 Sr, Ce, Dy, La, K, Pb, Ca 및 Ba 중 하나 이상의 원소를 포함하는 산화물을 포함하는, 자기저항 소자.
  14. 삭제
  15. 자기저항 소자로서,
    (001) 면으로 배향된 패로브스카이트(perovskite) 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층과,
    상기 제1 하지층 아래에 제공되고, 비정질 구조 또는 미세결정 구조를 갖는 제2 하지층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수 a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │a1-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}을 만족하는, 자기저항 소자.
  16. 제15항에 있어서,
    상기 제2 하지층은,
    Fe, Co 및 Ni 중 하나 이상의 원소와, B, Nb, Si, Ta 및 Zr 중 하나 이상의 원소를 포함하는 금속, 또는
    상기 금속 및 상기 금속의 표면에 형성된 상기 금속의 산화물막을 포함하는 재료
    를 포함하는, 자기저항 소자.
  17. 제15항에 있어서,
    상기 제1 하지층과 상기 제2 하지층 사이에 개재되고, NaCl 구조를 갖는 제3 하지층을 더 포함하는, 자기저항 소자.
  18. 제17항에 있어서,
    상기 제3 하지층은 Mg, Ca, Ba, Ti, V, Nb, Mn, Fe, Co 및 Ni 중 하나 이상의 원소를 포함하는 산화물을 포함하는, 자기저항 소자.
  19. 제15항에 있어서,
    상기 제1 하지층과 상기 제2 하지층 사이에 개재되고, Ir, Al, Au, Pd, Pt, Ag, Fe, Cr, 및 V 중 하나 이상의 원소를 포함하는 금속을 포함하는 제3 하지층을 더 포함하는, 자기저항 소자.
  20. 자기저항 소자로서,
    (001) 면으로 배향된 패로브스카이트(perovskite) 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수 a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │a1-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}을 만족하고,
    상기 제1 자성층은 L10 구조, L12 구조 및 이들의 혼합 구조 중 하나를 갖는, 자기저항 소자.
  21. 자기저항 소자로서,
    (001) 면으로 배향된 패로브스카이트(perovskite) 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수 a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │a1-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}을 만족하고,
    상기 제1 자성층은 Fe, Co, Ni 및 Mn 중 하나 이상의 원소와, Pt, Pd, Rh, Al 및 Au 중 하나 이상의 원소를 포함하는 합금을 포함하는, 자기저항 소자.
  22. 자기저항 소자로서,
    (001) 면으로 배향된 패로브스카이트(perovskite) 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층과,
    상기 제2 자성층 상에 제공되는 제2 비자성층과,
    상기 제2 비자성층 상에 제공되고, 상기 제2 자성층으로부터의 누설 자계를 감소시키는 자계 조정층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수 a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │a1-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}을 만족하는, 자기저항 소자.
  23. 자기저항 소자를 포함하는 메모리 셀과, 자기저항 소자를 개재하여 상기 자기저항 소자에 전류를 공급하는 제1 및 제2 전극을 포함하는 자기 메모리로서,
    상기 자기저항 소자는,
    (001) 면으로 배향된 NaCl 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층을 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수 a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00005
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하고,
    상기 제1 하지층은
    La를 포함하는 질화물과,
    Ba를 포함하는 산화물과,
    Gd, Tb, Dy, Ho, Er 및 Tm 중 하나 이상의 원소를 포함하는 황화물, 또는
    Cd, Mg, Mn 및 Er 중 하나 이상의 원소를 포함하는 셀렌화물
    을 포함하는, 자기 메모리.
  24. 자기저항 소자를 포함하는 메모리 셀과, 자기저항 소자를 개재하여 상기 자기저항 소자에 전류를 공급하는 제1 및 제2 전극을 포함하는 자기 메모리로서,
    상기 자기저항 소자는,
    (001) 면으로 배향된 입방체 또는 정방 결정 구조를 갖는 제1 하지층과,
    상기 제1 하지층 상에 제공되며, 막면에 수직 방향의 자기 이방성을 갖고, (001) 면으로 배향된 fct 구조를 갖는 제1 자성층과,
    상기 제1 자성층 상에 제공되는 제1 비자성층과,
    상기 제1 비자성층 상에 제공되고, 막면에 수직 방향의 자기 이방성을 갖는 제2 자성층과,
    상기 제1 전극에 전기적으로 접속되는 제1 배선과,
    상기 제2 전극에 전기적으로 접속되는 제2 배선과,
    상기 제1 및 제2 배선에 전기적으로 접속되고, 상기 자기저항 소자에 양방향으로 전류를 공급하는 기록 회로를 포함하고,
    상기 제1 하지층의 막면내 방향의 격자 상수 a1 및 상기 제1 자성층의 막면내 방향의 격자 상수 a2는, b가 상기 제1 자성층의 버거스 벡터의 크기, υ가 상기 제1 자성층의 탄성률, hc가 상기 제1 자성층의 두께일 때, 수학식 │
    Figure 112010084751516-pat00027
    ×a1/2-a2│/a2 < b×{ln(hc/b)+1}/{2π×hc×(1+υ)}를 만족하는, 자기 메모리.
  25. 제24항에 있어서,
    상기 메모리 셀은 상기 제2 전극과 상기 제2 배선 사이에 전기적으로 접속되는 선택 트랜지스터를 포함하는, 자기 메모리.
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Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4444241B2 (ja) 2005-10-19 2010-03-31 株式会社東芝 磁気抵抗効果素子、磁気ランダムアクセスメモリ、電子カード及び電子装置
WO2010004881A1 (ja) * 2008-07-10 2010-01-14 日本電気株式会社 磁気ランダムアクセスメモリ、並びに磁気ランダムアクセスメモリの初期化方法及び書き込み方法
US9929211B2 (en) 2008-09-24 2018-03-27 Qualcomm Incorporated Reducing spin pumping induced damping of a free layer of a memory device
JP2010232447A (ja) * 2009-03-27 2010-10-14 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP5491757B2 (ja) * 2009-03-27 2014-05-14 株式会社東芝 磁気抵抗素子および磁気メモリ
US8168449B2 (en) 2009-11-04 2012-05-01 International Business Machines Corporation Template-registered diblock copolymer mask for MRAM device formation
JP2011138954A (ja) * 2009-12-28 2011-07-14 Canon Anelva Corp 強磁性層の垂直磁化を用いた磁気トンネル接合デバイスの製造方法
US8283741B2 (en) * 2010-01-08 2012-10-09 International Business Machines Corporation Optimized free layer for spin torque magnetic random access memory
JP5175886B2 (ja) * 2010-03-17 2013-04-03 株式会社東芝 磁気抵抗効果素子および磁気メモリ
JP5150673B2 (ja) * 2010-03-19 2013-02-20 株式会社東芝 スピンメモリおよびスピントランジスタ
JP5479487B2 (ja) * 2010-03-31 2014-04-23 株式会社東芝 磁気抵抗素子及び磁気メモリ
US8324697B2 (en) 2010-06-15 2012-12-04 International Business Machines Corporation Seed layer and free magnetic layer for perpendicular anisotropy in a spin-torque magnetic random access memory
WO2012004883A1 (ja) * 2010-07-09 2012-01-12 国立大学法人東北大学 磁気抵抗効果素子及びそれを用いたランダムアクセスメモリ
WO2012004882A1 (ja) * 2010-07-09 2012-01-12 国立大学法人東北大学 磁気メモリセル及び磁気ランダムアクセスメモリ
KR101652006B1 (ko) 2010-07-20 2016-08-30 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
US8565010B2 (en) * 2011-02-16 2013-10-22 Avalanche Technology, Inc. Magnetic random access memory with field compensating layer and multi-level cell
US9647202B2 (en) * 2011-02-16 2017-05-09 Avalanche Technology, Inc. Magnetic random access memory with perpendicular enhancement layer
JP5209011B2 (ja) 2010-09-16 2013-06-12 株式会社東芝 磁気抵抗素子
JP5214691B2 (ja) * 2010-09-17 2013-06-19 株式会社東芝 磁気メモリ及びその製造方法
JP5232206B2 (ja) 2010-09-21 2013-07-10 株式会社東芝 磁気抵抗素子及び磁気ランダムアクセスメモリ
JP5794892B2 (ja) * 2010-11-26 2015-10-14 ルネサスエレクトロニクス株式会社 磁気メモリ
JP2012204432A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP5761788B2 (ja) 2011-03-25 2015-08-12 株式会社東芝 磁気抵抗素子および磁気メモリ
US8508006B2 (en) * 2011-05-10 2013-08-13 Magic Technologies, Inc. Co/Ni multilayers with improved out-of-plane anisotropy for magnetic device applications
JP5768494B2 (ja) 2011-05-19 2015-08-26 ソニー株式会社 記憶素子、記憶装置
CN102810630B (zh) * 2011-05-30 2015-11-25 中国科学院物理研究所 各向异性可调制的磁性薄膜结构、磁敏传感器及制备方法
JP5722137B2 (ja) * 2011-06-30 2015-05-20 株式会社東芝 磁気抵抗素子及び磁気メモリ
JP2013048210A (ja) 2011-07-22 2013-03-07 Toshiba Corp 磁気抵抗素子
JP2013033881A (ja) 2011-08-03 2013-02-14 Sony Corp 記憶素子及び記憶装置
JP5535161B2 (ja) 2011-09-20 2014-07-02 株式会社東芝 磁気抵抗効果素子およびその製造方法
US9245608B2 (en) * 2011-09-22 2016-01-26 Qualcomm Incorporated Thermally tolerant perpendicular magnetic anisotropy coupled elements for spin-transfer torque switching device
JP2013093349A (ja) * 2011-10-24 2013-05-16 Toshiba Corp 磁気記憶素子
US9236562B2 (en) * 2011-12-30 2016-01-12 Intel Corporation Balancing energy barrier between states in perpendicular magnetic tunnel junctions
JP2013168455A (ja) * 2012-02-14 2013-08-29 Tohoku Univ 磁気抵抗素子及びそれを用いた磁気メモリ
KR102042769B1 (ko) * 2012-07-13 2019-11-08 삼성전자주식회사 스핀 전달 토크 자기 메모리에서 사용 가능한 자기 터널링 접합에 제공되는 방법 및 시스템
US9184374B2 (en) 2013-03-22 2015-11-10 Kazuya Sawada Magnetoresistive element
CN104218150B (zh) * 2013-06-05 2017-03-22 中芯国际集成电路制造(上海)有限公司 磁性随机存储器单元的形成方法
JP6119051B2 (ja) * 2013-08-02 2017-04-26 株式会社東芝 磁気抵抗素子および磁気メモリ
US9123879B2 (en) 2013-09-09 2015-09-01 Masahiko Nakayama Magnetoresistive element and method of manufacturing the same
US9368717B2 (en) 2013-09-10 2016-06-14 Kabushiki Kaisha Toshiba Magnetoresistive element and method for manufacturing the same
US9231196B2 (en) 2013-09-10 2016-01-05 Kuniaki SUGIURA Magnetoresistive element and method of manufacturing the same
US9385304B2 (en) 2013-09-10 2016-07-05 Kabushiki Kaisha Toshiba Magnetic memory and method of manufacturing the same
US9236564B2 (en) 2013-12-11 2016-01-12 Samsung Electronics Co., Ltd. Method and system for providing an engineered magnetic layer including Heusler layers and an amorphous insertion layer
KR102247017B1 (ko) * 2014-03-03 2021-04-30 에스케이하이닉스 주식회사 전자 장치
US9705076B2 (en) 2014-03-13 2017-07-11 Kabushiki Kaisha Toshiba Magnetoresistive element and manufacturing method of the same
CN104934529B (zh) * 2014-03-18 2019-03-12 三星电子株式会社 可用于磁性器件的磁性结及其形成方法
JP6721902B2 (ja) * 2014-11-27 2020-07-15 国立研究開発法人理化学研究所 磁気素子、スキルミオンメモリ、スキルミオンメモリ搭載固体電子デバイス、データ記録装置、データ処理装置及び通信装置
US9812205B2 (en) * 2015-07-15 2017-11-07 University Of South Florida MTJ-based content addressable memory with measured resistance across matchlines
JP6948706B2 (ja) 2015-07-16 2021-10-13 国立大学法人東北大学 磁気抵抗効果素子および磁気メモリ
US9831422B2 (en) * 2015-10-21 2017-11-28 Samsung Electronics Co., Ltd. Magnetic memory devices having perpendicular magnetic tunnel junction
KR20170064021A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 전자 장치
US9747930B2 (en) * 2015-12-07 2017-08-29 International Business Machines Corporation Tunnel valve read sensor with crystalline alumina tunnel barrier deposited using room temperature techniques
KR20170080741A (ko) * 2015-12-30 2017-07-11 에스케이하이닉스 주식회사 전자 장치
US10205088B2 (en) * 2016-10-27 2019-02-12 Tdk Corporation Magnetic memory
US10453913B2 (en) * 2017-04-26 2019-10-22 Samsung Electronics Co., Ltd. Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device
JP2019057560A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 磁気抵抗効果素子および磁気抵抗効果素子の製造方法
US10700267B2 (en) * 2017-11-13 2020-06-30 Tdk Corporation Magnetoresistive element, manufacturing method thereof and magnetic sensor
US10374148B1 (en) 2018-02-08 2019-08-06 Sandisk Technologies Llc Multi-resistance MRAM
US10381548B1 (en) 2018-02-08 2019-08-13 Sandisk Technologies Llc Multi-resistance MRAM
JP7086664B2 (ja) 2018-03-20 2022-06-20 キオクシア株式会社 磁気装置
JP2020043282A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 記憶装置
US10700125B2 (en) * 2018-09-28 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated system chip with magnetic module
JP2020155440A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 磁気記憶装置
CN112635656A (zh) * 2019-10-08 2021-04-09 上海磁宇信息科技有限公司 磁性隧道结结构及磁性随机存储器
CN113013325B (zh) * 2019-12-19 2023-04-07 上海磁宇信息科技有限公司 具漏磁场平衡层的磁性隧道结单元及磁性随机存储器
US11637238B2 (en) 2021-02-08 2023-04-25 International Business Machines Corporation Resistive random-access memory cell and manufacturing method thereof
US11823724B2 (en) * 2021-10-26 2023-11-21 International Business Machines Corporation Magneto-electric low power analogue magnetic tunnel junction memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189010A (ja) 1999-12-28 2001-07-10 Toshiba Corp 磁気記録媒体
JP2008010590A (ja) 2006-06-28 2008-01-17 Toshiba Corp 磁気抵抗素子及び磁気メモリ
JP2008098523A (ja) 2006-10-13 2008-04-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130814A (en) 1998-07-28 2000-10-10 International Business Machines Corporation Current-induced magnetic switching device and memory including the same
JP4594839B2 (ja) 2005-09-29 2010-12-08 株式会社東芝 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリの製造方法、及び、磁気ランダムアクセスメモリのデータ書き込み方法
JP4444241B2 (ja) * 2005-10-19 2010-03-31 株式会社東芝 磁気抵抗効果素子、磁気ランダムアクセスメモリ、電子カード及び電子装置
US20070096229A1 (en) * 2005-10-28 2007-05-03 Masatoshi Yoshikawa Magnetoresistive element and magnetic memory device
JP4991155B2 (ja) * 2006-01-19 2012-08-01 株式会社東芝 半導体記憶装置
JP4496189B2 (ja) 2006-09-28 2010-07-07 株式会社東芝 磁気抵抗効果型素子および磁気抵抗効果型ランダムアクセスメモリ
JP2009081215A (ja) 2007-09-25 2009-04-16 Toshiba Corp 磁気抵抗効果素子およびそれを用いた磁気ランダムアクセスメモリ
JP4738395B2 (ja) 2007-09-25 2011-08-03 株式会社東芝 磁気抵抗効果素子およびそれを用いた磁気ランダムアクセスメモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189010A (ja) 1999-12-28 2001-07-10 Toshiba Corp 磁気記録媒体
JP2008010590A (ja) 2006-06-28 2008-01-17 Toshiba Corp 磁気抵抗素子及び磁気メモリ
JP2008098523A (ja) 2006-10-13 2008-04-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ

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