KR101012713B1 - 고전압 실리콘 카바이드 반도체 디바이스를 위한 환경변화에 강한 패시베이션 구조 - Google Patents

고전압 실리콘 카바이드 반도체 디바이스를 위한 환경변화에 강한 패시베이션 구조 Download PDF

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Abstract

실리콘 카바이드로 만든 고전계 반도체 디바이스(high field semiconductor device)를 위한 향상된 종단 구조(termination structure)를 개시한다. 상기 종단 구조는 고전계에서 동작하는 실리콘 카바이드계 디바이스; 상기 디바이스 내의 활성 영역; 및 상기 활성 영역을 위한 에지 종단 패시베이션을 포함하고, 상기 에지 종단 패시베이션은, 표면 상태를 충족시키고 계면 밀도를 낮추기 위한, 상기 디바이스의 상기 실리콘 카바이드 영역의 적어도 일부 상의 옥사이드층; 수소가 포함되는 것을 방지하고 기생 커패시턴스를 감소시키며 트래핑(trapping)을 최소화하기 위한, 상기 옥사이드층 상의 비화학량적인 층(non-stoichiometric layer); 및 상기 비화학량적인 층 및 상기 옥사이드층을 캡슐화하기 위한, 상기 비화학량적인 층 상의 화학량적인 층(stoichiometric layer)을 포함한다.

Description

고전압 실리콘 카바이드 반도체 디바이스를 위한 환경 변화에 강한 패시베이션 구조 {ENVIRONMENTALLY ROBUST PASSIVATION STRUCTURES FOR HIGH-VOLTAGE SILICON CARBIDE SEMICONDUCTOR DEVICES}
본 발명은 고전압과 그에 따른 고전계가 존재하는 상태에서 동작하거나, 그렇지 않으면 고전계를 발생시키거나 경험하는 실리콘 카바이드(SiC)계 반도체 디바이스에 관한 것이다. 이러한 디바이스로는 전형적으로 쇼트키 (정류) 다이오드, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET); 절연 게이트 바이폴러 트랜지스터(IGBT); PIN 다이오드; 바이폴러 접합 트랜지스터(BJT)을 포함하지만, 반드시 이에 한정되는 것은 아니다. 예를 들어, SiC계 전력 디바이스는 (스위칭) 전력 공급, 모터 제어, 전력 조절(power conditioning), 하이브리드 차량 기술, 안전 장비(safety equipment), 및 전력 저장에 유리하지만, 이에 한정되는 것은 아니다.
전자적인 전력 디바이스인 경우에, 실리콘 카바이드는 많은 물리적, 화학적 및 전자적 이점을 제공한다. 물리적으로, 실리콘 카바이드는 매우 단단하고 극히 높은 융점을 가져, 강한(robust) 물리적 특성을 부여한다. 화학적으로, 실리콘 카바이드는 화학적 공격에 대해 저항성이 높아서 화학적 안전성은 물론 열적 안전성을 제공한다. 하지만, 어쩌면 가장 중요한 것은, 실리콘 카바이드는 높은 항복 전 계(breakdown field), 비교적 넓은 밴드갭(6H 폴리타입의 경우에 상온에서 약 2.9eV), 높은 포화 전자 드리프트 속도(electron drift velocity)를 포함하는 우수한 전자적 특성을 가지므로, 고전력 동작, 고온 동작, 복사 경도(radiation hardness), 그리고 스펙트럼의 청색 영역, 자색(violet) 영역, 및 자외(ultraviolet) 영역에서의 고에너지 광자의 흡수 및 방출에 대해 상당한 이점을 제공한다.
전력분야 응용의 경우, 실리콘 카바이드의 넓은 밴드갭은 높은 영향력의 이온화 에너지를 발생시킨다. 이번에는, 이것이 이온화된 캐리어의 사태 증식(avalanche multiplication) 없이 비교적 높은 전계를 SiC가 경험하도록 한다. 비교에 의하면, 실리콘 카바이드의 전계 용량은 실리콘의 전계 용량의 약 10배이다.
이들 디바이스의 활성 영역은 이러한 고전계를 경험하거나 발생시키기 때문에, 이들 디바이스는 전형적으로 디바이스 에지에서의 전계의 효과("전계 집중(field crowding)")를 감소시키기 위한 일정한 종류의 종단 구조(termination structure)를 포함하여야 한다. 일반적인 예에서는, 종단 구조는 활성 영역에 인접하는 실리콘 카바이드 내에 삽입된(implanted) 영역들을 포함한다. 디바이스의 표면 또한 종단되어야 하기 때문에, 몇몇 종류의 패시베이션 구조가 전형적으로 이 표면에 부가된다. 대부분의 경우에, 표면 패시베이션 구조는 폴리머(흔히 폴리이미드)나, 실리콘 옥사이드, 실리콘 나이트라이드, 또는 비화학량적인(non- stoichiometric) 옥사이드 및 비화학량적인 나이트라이드(즉, SiO2 및 Si3N4 이외)를 포함하는, 이들 몇몇의 조합과 같은 유전체 패시베이션을 포함할 수 있다.
고전압과, 이에 따른 고전계를 취급할 수 있는 SiC계 디바이스를 계속하여 개발해왔기 때문에, 실리콘 카바이드가, 보통은 약 1500℃ 미만의 온도에서의 공격에 대해 내화학성(chemically resistant)임에도 불구하고, 이러한 타입의 전력 전자 디바이스와 연관된 고전계가 존재하는 상태에서는 훨씬 더 저온에서 산화한다는 것을 뜻밖에 발견하였다. 특히, 이 산화는, 상당한 과도 전류(transient current)가 스위칭 전력 디바이스와 같은 디바이스에 흐르는 경우에, 디바이스 내에 존재한다. 최선의 이해로는, 이것은 고전계에서 비교적 높은 주파수로 인가된 전자의 존재가 산화를 촉진시키는 종래와는 다른 산화 환원 반응(oxidation reduction reaction)이 존재한다는 것을 나타낸다.
이 예기치 않은, 바람직하지 못한 실리콘 카바이드의 산화는 비교적 높지 않은(modest) 동작 온도, 즉 보통 실리콘 카바이드가 화학 반응에 참여하기 전에 요구되는 훨씬 더 높은 온도가 아니라, 125℃ 정도로 낮은 온도에서 일어날 수 있다.
바람직하지 못한 산화가 발생한 결과로서, 패시베이션층이 디바이스로부터 팽창되거나 부풀어 오르는 경향이 있어, 결국 패시베이션층의 성능 특성을 저하시키거나 없애버린다.
종래의 옥사이드 패시베이션 기술은 또한 고전계에서 드리프트(drift)를 나 타내는 경향이 있다. 이 드리프트의 적어도 일부는 음극 쪽으로 드리프트하는 경향이 있는 수소의 존재(수소 이온으로 존재함)에 기인하고, 디바이스의 차단 용량(blocking capacity) 및 디바이스의 전체 용량을 감소시키는 전하 축적을 초래한다. 전형적으로 수소의 존재는, 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD)에 사용되는 많은 옥사이드 전구체(oxide precursor)가 수소를 포함하기 때문에, 패시베이션 구조를 형성하기 위해 PECVD를 사용한 것에 기인한다.
이와 관련하여 발견된 문제점들은 250kV/cm 정도로 낮은 전계에서 관찰되었으며, 500kV/cm 이상에서 분명하게 나타난다. 많은 SiC계 전력 디바이스는 약 1.5MV/cm 정도로 높은 전계를 경험한다.
따라서, 실리콘 카바이드의 전계 강도 특성을 완전히 이용하게 될 디바이스는, 드리프트와 같은 바람직하지 못한 전자의 거동 없이, 그리고 실리콘 카바이드의 일부 화학량적인 옥사이드 또는 비화학량적인 옥사이드로의 산화와 같은 부식성의 산화 환원 반응 없이, 그러한 전계 강도를 견딜 수 있는 패시베이션 구조를 필요로 한다.
본 발명은 실리콘 카바이드로 만든 고전계 반도체 디바이스를 위한 개선된 종단 구조이다. 상기 종단 구조는 고전계에 동작하는 실리콘 카바이드계 디바이스; 상기 디바이스 내의 활성 영역; 및 상기 활성 영역을 위한 에지 종단 패시베이션을 포함하고, 상기 에지 종단 패시베이션은, 표면 상태를 충족시키고 계면 밀도를 낮추기 위한, 상기 디바이스의 상기 실리콘 카바이드 부분들 중 적어도 일부 상의 옥사이드층; 수소가 포함(incorporation)되는 것을 방지하고, 기생 커패시턴스를 감소시키며, 트래핑(trapping)을 최소화하기 위한, 상기 옥사이드층 상의 실리콘 나이트라이드의 비화학량적인 층(non-stoichiometric layer); 및 상기 비화학량적인 층 및 상기 옥사이드층을 캡슐화하기 위한, 상기 비화학량적인 층 상의 실리콘 나이트라이드 화학량적인 층(stoichiometric layer)을 포함한다.
본 발명의 다른 실시예에 있어, 실리콘 카바이드로 만든 고전계 반도체 디바이스를 위한 개선된 종단 구조는, 고전계에 동작하는 실리콘 카바이드계 디바이스; 상기 디바이스 내의 활성 영역; 및 상기 활성 영역을 위한 에지 종단 패시베이션을 포함하고, 상기 에지 종단 패시베이션은, 실리콘 카바이드 부분과의 사이의 계면 밀도를 낮추기 위한, 상기 활성 영역에 인접하는 상기 실리콘 카바이드 부분 상의 산화층(oxidation layer); 기생 커패시턴스를 감소시키고, 디바이스 트래핑을 최소화하기 위한, 상기 산화층 상의 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제1 층; 상기 종단 구조를 캡슐화하지 않으면서 또한 상기 기판에 의거하여 다음의 패시베이션층들의 위치 설정을 위한, 상기 제1 층 상의 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제2 층; 상기 종단 구조를 캡슐화하고, 상기 패시베이션층들의 수소 장벽 특성(hydrogen barrier property)을 강화하기 위한, 상기 제2 층 상의 스퍼터링된 화학량적인 실리콘 나이트라이드 층; 및 스텝 커버리지(step coverage) 및 균열 방지를 위한, 상기 캡슐화된 층 상에 화학 기상 증착된 화학량적인 실리콘 나이트라이드의 주위 장벽층(environmental barrier layer)을 포함한다.
본 발명의 전술한, 그리고 다른 목적들 및 이점들, 그리고 이와 동일한 목적들 및 이점들 달성하는 방법은, 첨부 도면과 함께 이하의 상세한 설명에 기초하여 더욱 분명해질 것이다.
도 1은 쇼트키 다이오드의 개략 단면도이다.
도 2는 본 발명에 따른 종단 구조를 포함하는 쇼트키 다이오드의 개략 단면도이다.
도 3은 본 발명의 패시베이션을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 개략 단면도이다.
도 4는 본 발명에 따른 패시베이션을 포함하는 바이폴러 접합 트랜지터(BJT)의 셀 절반을 나타낸 개략도이다.
도 5는 본 발명에 따른 종단 패시베이션을 포함하는 절연 게이트 바이폴러 트랜지스터(IGBT)의 셀 절반을 나타낸 개략 단면도이다.
도 6은 본 발명에 따른 사이리스터(thyristor)의 개략 단면도이다.
도 7은 본 발명에 따른 패시베이션 구조에 대한 더욱 상세한 실시예를 나타낸 도면이다.
도 1은 도면부호 10으로 나타낸 쇼트키 다이오드의 개략 단면도이며, 본 발명에서 언급한 최근에 발견된 문제점을 설명하는 것이다. 쇼트키 다이오드는 비교 적 단순(소자의 수가 적음)한 전자 디바이스이므로 설명에 편리하지만, 본 발명은 다양한 디바이스에 성공적으로 통합될 수 있으며 여기에 기재된 것에 한정되지 않는다.
다이오드(10)는 실리콘 카바이드 에피택셜층(12)을 가지는 실리콘 카바이드 기판(11) 상에 형성되어 있다. 정류성 금속 콘택트(rectifying metal contact)(13)는 기본적인 쇼트키 구조를 완성한다. 도 1에서, 실리콘 카바이드 기판(11) 및 실리콘 카바이드 에피택셜층(12)은 n형으로 나타나 있다.
"에지(edge)"라는 용어는 약간 임의로 사용되지만, 쇼트키 다이오드의 경우, 디바이스의 에지는 정류성 금속 콘택트(13)의 주변 경계(perimeter) 또는 가장자리(border)에 의해 기능적으로 정해진다. 따라서, 도 1에 나타낸 다이오드에서, 전형적으로 주입법(implantation)에 의해 형성되는 반대 도전형의 영역(14)(즉, 쇼트키 접합을 형성하는 반도체의 도전형과 반대임)은, 실리콘 카바이드 에피택셜층(12)의 표면에서 정류성 금속 콘택트(13)에 인접해 있다. 도 1에서 영역(14)은 p형으로 나타나 있다. 종래의 패시베이션층은 도면부호 15로 나타냈고, 배경기술에서 설명한 문제점, 즉 불필요한 옥사이드의 성장은 어두운 영역(16)으로 나타냈다. 도 1에 개략적으로 나타낸 바와 같이, 옥사이드 영역(16)의 계속적인 성장은 디바이스의 구조 및 성능을 물리, 화학, 및 전자적으로 쉽게 열화시킬 것이다.
도 2는 도면부호 17로 나타낸, 본 발명에 따른 종단 구조를 포함하는 쇼트키 다이오드의 개략 단면도이다. 쇼트키 다이오드(17)는 실리콘 카바이드 기판(20) 및 실리콘 카바이드 에피택셜층(21)을 가지는 실리콘 카바이드계 디바이스이다. 일반적으로, 실리콘 카바이드로 만든 n형 쇼트키 다이오드에 있어, 덧셈 기호와 뺄셈 기호로 나타낸 바와 같이, 실리콘 카바이드 기판(20)은 실리콘 카바이드 에피택셜층(21)보다 약간 더 고농도로 도핑될 것이다. 적합한 쇼트키 금속으로 형성되는 금속 콘택트(22)는 실리콘 카바이드 에피택셜층(21)을 가지는 정류성 콘택트를 형성한다. 이 개략도는 단일 금속층을 나타내고 있지만, 다양한 환경에서, 금속들의 조합을 이들 콘택트용으로 사용할 수 있음은 물론이다. 예를 들어, 금속 콘택트(22)는 실리콘 카바이드를 가지는 정류성 콘택트로서 니켈, 크롬, 티타늄 또는 백금과 같은 쇼트키 금속일 수 있으나, 회로에 대한 보다 편리한 접속 또는 환경에 대한 보호와 같은 몇 가지 다른 목적을 위해 금속 코팅을 더 가질 수 있다.
쇼트키 다이오드(17)는 또한 실리콘 카바이드 에피택셜층(21)으로 만든 p형 종단 영역(23)을 포함하고, 이러한 종단 영역(23)은 전형적으로 이온 주입법에 의해 해당 기술분야의 당업자에게 잘 알려진 방식으로 형성된다.
쇼트키 다이오드(17)는 디바이스의 활성 영역을 위한 에지 종단 패시베이션 영역(24)을 포함한다. 에지 종단 패시베이션 영역(24)은 쇼트키 콘택트인 금속 콘택트(22)에 인접하여 위치되고, 표면 상태를 충족시키고 계면 밀도를 낮추기 위하여 쇼트키 다이오드(17)의 적어도 일부 이용 가능한 실리콘 카바이드 영역 상에 옥사이드층(25)을 포함한다. 옥사이드층 상의 비화학량적인 실리콘 나이트라이드층(26)은 수소가 포함되는 것을 방지하고, 기생 커패시턴스를 감소시키며, 트래핑의 최소화를 위한 것이다. 비화학량적인 실리콘 나이트라이드층(26) 상의 화학량 적인 실리콘 나이트라이드층(27)(Si3N4)은, 비화학량적인 실리콘 나이트라이드층(26) 및 옥사이드층을 주위의 공격에 대비하여 캡슐화하기 위한 것이다.
에피택셜층을 구비하는 웨이퍼를 포함하는 실리콘 카바이드 웨이퍼는 상업적으로 입수 가능하며, 구체적으로는 본 발명의 양수인인 미국 노쓰 캐롤라이나 더럼 소재의 크리 인코포레이티드사(Cree, Inc.,)로부터 입수할 수 있다. 따라서 해당 기술분야의 당업자는 과도한 실험 없이 기판 및 에피택셜층을 취득하여 사용할 수 있다. 예시적인 실시예들에서, 실리콘 카바이드 기판(20) 및 실리콘 카바이드 에피택셜층(21)은 단결정이며, 3C, 4H, 6H, 및 15R 폴리 타입(poly type)의 실리콘 카바이드로 이루어진 군으로부터 선택된 폴리 타입을 가진다.
예시적인 실시예에서 그리고 많은 적절한 이유로 인해, 패시베이션 구조(24) 내의 옥사이드층(25)은 전형적으로 열적으로 성장된 옥사이드이다. 이러한 층은 또한 "열산화(thermal oxidation)"층 또는 "산화된(oxidized)" 층이라고도 하며, 용어 "산화된"은 형용사는 물론 동사로서도 사용된다. 이러한 사용은 해당 기술분야에서 일반화된 것이며, 해당 기술분야의 당업자에게는 이 같은 맥락으로 이해된다. 예시적인 실시예에서, 열산화층(25)은 약 100 내지 500 옹스트롬의 두께를 가지는, 대개 화학량적인 실리콘 다이옥사이드이다.
배경기술에서 언급한 바와 같이, 실리콘 나이트라이드 패시베이션층의 문제점 중 하나는, 수소가 포함되는 것이다. 일정한 반도체의 넓은 밴드갭 디바이스(미국 특허출원 제11/169,378)에서의 III족 나이트라이드 같은 것)에 있어, 수소의 존재는 반도체의 도핑 특성에 영향을 미칠 수 있다. 실리콘 카바이드계 디바이스에서, 패시베이션 구조 내의 수소의 존재는 또한 부정적인 드리프트를 일으킬 수 있다. 따라서, 비화학량적인 실리콘 나이트라이드층(26)은 실질적으로 수소가 존재하지 않으며, 수소가 포함되는 것을 회피하기 위해 스퍼터링에 의해 증착(deposite)된다. 비교하면, 화학 기상 증착된 실리콘 나이트라이드는 CVD 전구체 가스 중에 수소가 존재하기 때문에, 전형적으로 수소를 포함한다. 예시적인 실시예에서, 비화확량적인 실리콘 나이트라이드층(26)의 두께는 약 1000 내지 2000 옹스토롱이다.
또한 본 출원에서 설명한 바와 같이, 비화학량적인(즉, Si3N4 이외의) 실리콘 나이트라이드는 화학량적인 실리콘 나이트라이드의 굴절률(6328Å의 표준 파장에서 2.02로 측정됨)과 상이한 굴절률로 표현된다. 따라서, 비화학량적인 실리콘 나이트라이드층은 약 1.85 내지 1.95의 굴절률을 가지고, (화학량적인 것에 비해) 질소 함량이 많은 조성을 나타낸다.
도 3은 도면부호 30으로 나타낸, 본 발명의 패시베이션을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 개략 단면도이다. MOSFET(30)은 제1 도전형을 가지는 실리콘 카바이드 기판(31) 및 이와는 반대 도전형의 실리콘 카바이드로 이루어진 에피택셜층(32)을 포함한다. 도 3은 MOSFET을 평면, 메사형 배향(mesa type orientation)으로 나타내지만, 이것은 설명을 위한 예시이며, 본 발명에 구현할 수 있는 MOSFET의 방식 또는 타입은 이에 한정되지 않는 것은 물론이 다.
소스 영역(33) 및 드레인 영역(34)은 제1 도전형의 실리콘 카바이드, 즉 기판과 동일한 도전형으로 형성된다. 게이트 콘택트(35) 및 게이트 옥사이드(36)는 MOSFET(30)의 게이트 영역을 정하고, 소스 콘택트(38) 및 드레인 콘택트(37)는 적합한 오믹 금속으로 형성된다.
본 발명에 따른 패시베이션 구조는 MOSFET(30) 내에 또는 MOSFET(30)에 인접한 여러 위치에 통합(incorporate)될 수 있으며, 도 3에서 패시베이션은 도면부호 40으로 나타내고, 즉 소스 콘택트(38), 게이트 콘택트(35) 또는 드레인 콘택트(37) 중 하나 이상에 인접한다. 더욱 상세하게는, 도 3의 왼쪽 부분에서, 옥사이드층은 도면부호 41로 나타내고, 비화확량적인 나이트라이드층은 도면부호 42로, 그리고 화학량적인 옥사이드층은 도면부호 43으로 나타냈다. 다른 부분이, 도 3의 왼쪽 부분에 나타낸 것과 같은 동일한 세 부분 구조를 가질 수 있음은 물론이다. 해당 기술분야에 널리 알려진 바와 같이, n채널 MOSFET은 n형 에피택셜층(32) 및 p형일 소스 영역(33) 및 드레인 영역(34)을 포함한다.
도 4는 본 발명에 따른 패시베이션을 포함하는 후면 콜렉터(backside collector)을 가지는, 도면부호 45로 나타낸 바이폴러 접합 트랜지터(BJT)의 셀 절반을 나타낸 개략도이다. BJT(45)는 실리콘 카바이드 기판(웨이퍼를 포함할 수도 있음)(46) 및 이 실리콘 카바이드 기판(46)에 인접한 실리콘 카바이드 드리프트 영역(47) 상에 형성되어 있다. 실리콘 카바이드 기판(46) 및 실리콘 드리프트 영역(47)은 동일한 도전형을 가지고, 도 4에서 실리콘 카바이드 기판(46)이 실리콘 카바이드 드리프트 영역(47)보다 약간 더 고농도로 도핑된 n형으로 나타나 있다. 베이스 영역(50)은 반대의 도전형(도 4에서는 p형)으로 형성되고, 베이스 영역(50)의 베이스 콜렉터 금속(52)에 인접한 영역(51)은 베이스 영역(50)의 나머지 영역들보다 약간 더 고농도로 도핑되어 있다. 이미터 영역(53) 및 대응하는 콘택트(54)는 콜렉터 콘택트(후면 상에 있음)(55)와 함께 셀 구조의 절반을 완성한다.
패시베이션은 이미터 콘택트(54), 베이스 콘택트(52) 또는 콜렉터 콘택트(52) 중 하나 이상에 인접해 있다. 도 4에 나타낸 디바이스 배향에 있어, 패시베이션(56)은 이미터 콘택트(54)에 인접하여 나타나 있다. 전술한 실시예에서와 같이, 패시베이션 종단 구조는 옥사이드층(57), 비화학량적인 실리콘 나이트라이드층(60), 및 화학량적인 실리콘 나이트라이드층(61)으로 구성된다. 도 4는 npn 바이폴러 접합 트랜지스터를 나타내지만, 본 발명은 또한 구조의 관련 영역에서 반대의 도전형을 가질 pnp 바이폴러 접합 트랜지스터와 함께 사용될 수도 있다.
도 5는 본 발명에 따른 종단 패시베이션을 포함하는, 도면부호 63으로 나타낸 절연 게이트 바이폴러 트랜지스터(IGBT)의 셀 절반을 나타낸 개략 단면도이다. IGBT(63)는 이미터 콘택트(65) 및 게이트 콘택트(66)의 반대쪽인 디바이스의 후면 상에 콜렉터 콘택트(64)를 배치한다. 도 5에 나타낸 바와 같이, IGBT(63)는 MOSFET 게이트 드라이브를 가지는 pnp 바이폴러 트랜지스터와 등가의 회로를 구성한다. 게이트 옥사이드는 도면부호 67로 나타나 있으며, n형 영역은 각각 도면부호 70과 71(드리프트 영역)으로 나타내고, p형 영역은 각각 도면 부호 72와 74(p형 기판)로 나타낸다.
에지 종단 패시베이션(70)은 이미터 콘택트(65), 게이트 콘택트(66) 또는 콜렉터 콘택트(64) 중 적어도 하나에(또 각각의 배향에 따라) 인접해 있다. 도 5는 이미터 콘택트(65)에 인접한 에지 종단 패시베이션(70)을 나타낸다. 도 5에 나타낸 트랜지스터는 n형 드리프트 영역을 포함하지만, p형 드리프트 영역을 가지도록 구성될 수 있음은 해당 기술분야의 당업자에게 알려져 있다.
도 6은 도면부호 74로 나타낸 본 발명에 따른 사이리스터의 (셀 절반을 나타낸) 개략 단면도이다. 도 6의 배향에 있어, 네 개의 영역(두 개는 p형이고 두 개는 n형임) 각각은 n형 기판(또는 웨이퍼)(75), p형 드리프트 영역(76), n형 에피층(77), 및 p형 층(82)으로 나타나 있다. 애노드 콘택트(81)는 p형 에피택셜층(80)으로 만들어지고, 캐소드 콘택트(82)는 n형 기판(75)으로 만들어진다. 금속 게이트 콘택트(83)은, 도 6에 나타낸 바와 같이, n형 에피택셜층(77)의 나머지 영역보다 어느 한 영역(84)에서 약간 더 고농도로 도핑될 수 있는 게이트 영역을 규정한다.
본 발명에 따른 사이리스터에서, 에지 종단 패시베이션(85)은 애노드 콘택트(81), 캐소드 콘택트(82), 또는 게이트 콘택트(83) 중 적어도 하나, 그리고 어쩌면 각각에 인접해 있고, 옥사이드층(86), 비화학량적인 실리콘 나이트라이드층(87), 및 화학량적인 캡슐화 실리콘 나이트라이드층(90)을 포함한다.
도 7은 본 발명에 따른 패시베이션 구조에 대한 더욱 상세한 실시예(93)를 나타낸다. 이 더욱 상세한 구조는 설명한 디바이스 구조 중 하나 이상의 임의의 구조에 포함될 수 있다.
도 7에서, 스퍼터링된 비화학량적인 제1 층(94)은 기생 커패시턴스를 감소시키고 디바이스 트래핑을 최소화하기 위해 열산화층(95) 상에 있다. 스퍼터링된 비화확량적인 실리콘 나이트라이드의 제2 층(96)은, 기판(97)에 의거하여 또한 다음의 패시베이션층들의 위치 설정을하지만, 구조를 완전히 캡슐화하지 않으면서 제1 층(94)에 있다. 스퍼터링된 화학량적인 실리콘 나이트라이드층(100)은 초기에 구조(93)를 캡슐화하여 패시베이션층들의 수소 장벽 특성을 향상시키기 위해 스퍼터링된 비화학량적인 제2 층(96) 상에 있다. 화학 기상 증착된 주위 장벽층(101)은 디바이스를 덮어 스텝 커버리지 및 균열 방지를 제공한다.
조금 더 상세하게는, 열산화층(95)은, 예시적인 실시예에서 약 100 내지 500 옹스트롬(Å)의 두께를 가지는 화학량적인 실리콘 다이옥사이드(SiO2)이다. 이것은 (나이트라이드 만의 패시베이션과는 대조적으로) 옥사이드의 전자적인 이점을 제공하기에 충분한 두께이다. 하지만, 이보다 얇은 두께는 추가로 제조상 문제를 일으킬 것이다.
본 명세서의 다른 곳에서 설명한 것과 마찬가지로, 스퍼터링의 본질(nature) 은 실질적으로 수소가 존재하지 않는 실리콘 나이트라이드층을 제공하는 것이다. 따라서, 층(94, 96, 100)들은 실질적으로 수소가 존재하지 않아 바람직하다.
스퍼터링된 제1 층(94) 및 제2 층(96)은 질소가 풍부한 것이 우선적이다. 앞서 언급한 바와 같이, (비화학량적인 조성물에서의) 실리콘 또는 질소의 비율은, 형성된 실리콘 나이트라이드막의 조성에 대한 표시자인 굴절률에 의해 결정될 수 있다.
따라서, 예시적인 실시예에서, 스퍼터링된 비화학량적인 실리콘 나이트라이드층(94, 96) 각각은 약 1.85 내지 1.95의 굴절률을 가진다.
실리콘 카바이드 기판은 대개 단결정이며, 3C, 4H, 6H, 및 15R 폴리 타입의 실리콘 카바이드로 이루어진 군으로부터 선택된 폴리 타입을 가진다.
스퍼터링의 목적 중 하나는, 본 명세서의 다른 곳에서 설명한 바와 같이 수소의 존재를 회피하기 위한 것이며, 그에 따라서 수소의 존재와 연계되는 전자적인 문제를 회피하기 위한 것이다. 따라서, 도 7과 관련하여 설명한 스퍼터링된 층들은 또한 수소가 존재하지 않는 층으로 이해될 수도 있다. 달리 설명하면, 스퍼터링은 수소가 존재하지 않는 패시베이션층을 생성하기 위한 한 가지 기술이다. 하지만, 본 발명은 또한 제조 방법에 관계없이 수소가 존재하지 않는 패시베이션층으로서 이해될 수 있다.
본 발명의 바람직한 실시예를 설명한 도면 및 상세한 설명에서는 특정한 용어를 사용하였지만, 이들은 일반적이고 설명적인 의미로만 사용된 것이며, 청구의 범위에서 정해지는 본 발명의 범위를 한정하는 것은 아니다.

Claims (36)

  1. 패시베이션된 반도체 구조로서,
    고전계에 동작하는 실리콘 카바이드계 디바이스;
    상기 디바이스 내의 활성 영역; 및
    상기 활성 영역을 위한 에지 종단 패시베이션
    을 포함하고,
    상기 에지 종단 패시베이션은,
    표면 상태를 충족시키고 계면 밀도를 낮추기 위한, 상기 디바이스의 실리콘 카바이드 부분들 중 적어도 일부 상의 옥사이드층,
    수소가 포함되는 것(incorporation)를 방지하고, 기생 커패시턴스(parasitic capacitance)를 감소시키며, 트래핑(trapping)을 최소화하기 위한, 상기 옥사이드층 상의 실리콘 나이트라이드의 비화학량적인 층(non-stoichiometric layer), 및
    상기 비화학량적인 층 및 상기 옥사이드층을 캡슐화하기 위한, 상기 비화학량적인 층 상의 실리콘 나이트라이드의 화학량적인 층(stoichiometric layer)을 포함하는,
    패시베이션된 반도체 구조.
  2. 제1항에 있어서,
    상기 실리콘 카바이드 부분들은 단결정이며, 3C, 4H, 6H, 및 15R 폴리 타입의 실리콘 카바이드로 이루어진 군으로부터 선택된 폴리 타입을 가지는, 패시베이션된 반도체 구조.
  3. 제1항에 있어서,
    상기 디바이스는, 쇼트키 다이오드, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 절연 게이트 바이폴러 트랜지스터(IGBT), PIN 다이오드, 바이폴러 접합 트랜지스터(BJT), 및 사이리스터로 이루어진 군으로부터 선택되는,
    패시베이션된 반도체 구조.
  4. 제3항에 있어서,
    상기 디바이스는 쇼트키 다이오드이고,
    상기 활성 영역은,
    상기 실리콘 카바이드 에피택셜층 상의 쇼트키 금속; 및
    상기 에피택셜층을 지지하는 실리콘 카바이드 기판을 포함하는,
    패시베이션된 반도체 구조.
  5. 제4항에 있어서,
    상기 실리콘 카바이드 에피택셜층 및 상기 실리콘 카바이드 기판은 모두 n형이고,
    상기 쇼트키 금속은 니켈, 크롬, 티타늄, 및 백금으로 이루어지는 군에서 선택되는, 패시베이션된 반도체 구조.
  6. 제3항에 있어서,
    상기 디바이스는 소스 콘택트, 게이트 콘택트 및 드레인 콘택트를 각각 포함하는 MOSFET이며,
    상기 에지 종단 패시베이션은 상기 콘택트들 중 적어도 하나에 인접하여 있는,
    패시베이션된 반도체 구조.
  7. 제6항에 있어서,
    상기 MOSFET은 p채널 MOSFET인 것을 특징으로 하는, 패시베이션된 반도체 구조.
  8. 제6항에 있어서,
    상기 MOSFET은 n채널 MOSFET인 것을 특징으로 하는, 패시베이션된 반도체 구조.
  9. 제3항에 있어서,
    상기 디바이스는 베이스 콘택트, 이미터 콘택트, 및 콜렉터 콘택트를 각각 포함하는 바이폴러 접합 트랜지스터이고,
    상기 에지 종단 패시 베이션은 상기 콘택트들 중 적어도 하나에 인접하여 있는,
    패시베이션된 반도체 구조.
  10. 제9항에 있어서,
    상기 바이폴러 접합 트랜지스터는 npn 바이폴러 접합 트랜지스터인 것을 특징으로 하는, 패시베이션된 반도체 구조.
  11. 제9항에 있어서,
    상기 바이폴러 접합 트랜지스터는 pnp 바이폴러 접합 트랜지스터인 것을 특징으로 하는, 패시베이션된 반도체 구조.
  12. 제3항에 있어서,
    상기 디바이스는 베이스 콘택트, 이미터 콘택트, 및 콜렉터 콘택트를 각각 포함하는 절연 게이트 바이폴러 트랜지스터이고,
    상기 에지 종단 패시 베이션은 상기 콘택트들 중 적어도 하나에 인접하여 있는,
    패시베이션된 반도체 구조.
  13. 제12항에 있어서,
    상기 절연 게이트 바이폴러 트랜지스터는 n형 드리프트 영역을 포함하는 것을 특징으로 하는, 패시베이션된 반도체 구조.
  14. 제12항에 있어서,
    상기 절연 게이트 바이폴러 트랜지스터는 p형 드리프트 영역을 포함하는 것을 특징으로 하는, 패시베이션된 반도체 구조.
  15. 제3항에 있어서,
    상기 디바이스는 애노드 콘택트, 캐소드 콘택트, 및 게이트 콘택트를 각각 포함하는 사이리스터이고,
    상기 에지 종단 패시 베이션은 상기 콘택트들 중 적어도 하나에 인접하여 있는,
    패시베이션된 반도체 구조.
  16. 제3항에 있어서,
    상기 디바이스는 애노드 콘택트 및 캐소드 콘택트를 각각 포함하는 PIN 다이오드로서,
    상기 에지 종단 패시 베이션은 상기 콘택트들 중 적어도 하나에 인접하여 있는,
    패시베이션된 반도체 구조.
  17. 제1항에 있어서,
    상기 옥사이드층은 열산화층인, 패시베이션된 반도체 구조.
  18. 제17항에 있어서,
    상기 열산화층은 100 내지 500 옹스트롬의 두께를 가지는 실리콘 다이옥사이드인, 패시베이션된 반도체 구조.
  19. 제1항에 있어서,
    상기 실리콘 나이트라이드의 비화학량적인 층은 실질적으로 수소가 존재하지 않는, 패시베이션된 반도체 구조.
  20. 제1항에 있어서,
    상기 실리콘 나이트라이드의 비화학량적인 층의 두께는 1000 내지 2000 옹스트롬인, 패시베이션된 반도체 구조.
  21. 제1항에 있어서,
    상기 실리콘 나이트라이드의 비화학량적인 층은 1.85 내지 1.95의 굴절률을 가지는, 패시베이션된 반도체 구조.
  22. 제1항에 있어서,
    상기 실리콘 나이트라이드의 화학량적인 층은 실질적으로 수소가 존재하지 않는, 패시베이션된 반도체 구조.
  23. 패시베이션된 반도체 구조로서,
    고전계에 동작하는 실리콘 카바이드계 디바이스;
    기판을 포함하는 상기 디바이스 내의 활성 영역; 및
    상기 활성 영역을 위한 에지 종단 패시베이션
    을 포함하고,
    상기 에지 종단 패시베이션은,
    상기 활성 영역에 인접하는 상기 실리콘 카바이드 부분 상에 형성되고, 실리콘 카바이드 부분과의 사이에서 계면 밀도를 낮추기 위한, 산화층(oxidation layer),
    기생 커패시턴스를 감소시키고, 디바이스 트래핑을 최소화하기 위한, 상기 산화층 상에 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제1 층,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제1 층 상에, 상기 구조를 캡슐화하지 않으면서 또한 상기 기판에 의거하여 다음의 패시베이션층들의 위치 설정을 위한, 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제2 층,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제2 층 상에, 상기 구조를 캡슐화하고 상기 패시베이션층들의 수소 장벽 특성(hydrogen barrier property)을 강화하기 위한, 스퍼터링된 화학량적인 실리콘 나이트라이드층, 및
    상기 구조를 캡슐화하는 상기 스퍼터링된 화학량적인 실리콘 나이트라이드층 상에, 스텝 커버리지(step coverage) 및 균열 방지를 위한, 화학 기상 증착된 화학량적인 실리콘 나이트라이드의 주위 장벽층(environmental barrier layer)
    을 포함하는,
    패시베이션된 반도체 구조.
  24. 제23항에 있어서,
    상기 산화층은 열산화층인, 패시베이션된 반도체 구조.
  25. 제24항에 있어서,
    상기 열산화층은 100 내지 500 옹스트롬의 두께를 가지는 실리콘 다이옥사이드인, 패시베이션된 반도체 구조.
  26. 제23항에 있어서,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제1 층은 실질적으로 수소가 존재하지 않는, 패시베이션된 반도체 구조.
  27. 제23항에 있어서,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제1 층의 두께는 1000 내지 2000 옹스트롬인, 패시베이션된 반도체 구조.
  28. 제23항에 있어서,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제1 층은 1.85 내지 1.95의 굴절률을 가지는, 패시베이션된 반도체 구조.
  29. 제23항에 있어서,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제2 층은 실질적으로 수소가 존재하지 않는, 패시베이션된 반도체 구조.
  30. 제23항에 있어서,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제2 층의 두께는 1000 내지 3000 옹스트롬인, 패시베이션된 반도체 구조.
  31. 제23항에 있어서,
    상기 스퍼터링된 비화학량적인 실리콘 나이트라이드의 제2 층은 1.85 내지 1.95의 굴절률을 가지는, 패시베이션된 반도체 구조.
  32. 제23항에 있어서,
    상기 구조를 캡슐화하는 상기 스퍼터링된 화학량적인 실리콘 나이트라이드층의 두께는, 1000 내지 3000 옹스트롬인, 패시베이션된 반도체 구조.
  33. 제23항에 있어서,
    상기 구조를 캡슐화하는 상기 스퍼터링된 화학량적인 실리콘 나이트라이드층은 실질적으로 수소가 존재하지 않는, 패시베이션된 반도체 구조.
  34. 제23항에 있어서,
    상기 주위 장벽층은 2000 내지 5000 옹스트롬인, 패시베이션된 반도체 구조.
  35. 제23항에 있어서,
    상기 주위 장벽층 및 상기 구조를 캡슐화하는 상기 스퍼터링된 화학량적인 실리콘 나이트라이드층은 모두 Si3N4를 포함하는, 패시베이션된 반도체 구조.
  36. 제23항에 있어서,
    상기 실리콘 카바이드 부분은 단결정이며, 3C, 4H, 6H, 및 15R 폴리 타입의 실리콘 카바이드로 이루어진 군으로부터 선택되는 것을 특징으로 하는, 패시베이션된 반도체 구조.
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