KR100988446B1 - 캐패시터 구조 및 이를 듀얼 다마신 공정으로 제조하는 방법 - Google Patents
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Abstract
본 발명은 듀얼 다마신 공정에 관련하여 형성된 캐패시터에 대한 디바이스 및 제조 공정에 관한 것이다. 하부 캐패시터 판은 듀얼 다마신 공정에 따라 형성된 상측의 1 도전성 비아에 전기적으로 접속된다. 상부 캐패시터 판은 상측의 제 2 도전성 비아에 접속된다. 상부 및 하부 판들 사이에 유전체 재료가 배치된다. 하부 판, 유전체층, 및 상부 판을 연속적으로 형성하고, 그것들의 형성 후 필요에 따라 이들 층들을 패터닝함으로써 캐패시터가 형성된다. 제 1 도전성 비아가 하부 판 위에 형성되고 전기적으로 접속되며 제 2 도전성 비아가 상부 캐패시터 판 위에 형성되고 전기적으로 접속됨으로써 도전성 비아들에 접속된 듀얼 다마신 도전성 러너들을 경유하여 다른 회로 요소들로의 캐패시터의 상호접속을 제공한다.
듀얼 다마신 공정, 도전성 비아, 캐패시터, 도전성 러너, 집적 회로 디바이스
Description
도 1은 본 발명의 사상들에 따라 구성된 집적 회로 디바이스의 단면도.
도 2 내지 도 6은 본 발명의 사상들에 따른 캐패시터의 순차적인 제조 단계들을 도시한 도면들.
*도면의 주요부분에 대한 부호의 설명*
4 : 집적 회로 디바이스 6 : 반도체 기판
8 : 제 1 레벨 듀얼 다마신 상호접속 구조
18, 19 : 도전성 러너들(conductive runners)
20, 22 : 도전성 비아들(conductive vias)
20, 22 : 도전성 비아들(conductive vias)
(발명의 분야)
본 발명은 전류가 통하도록 설계된 가변 도전성 유형들(varying conductivity types)의 접합들(junctions)을 통합한 집적 회로 반도체 디바이스들 및 이런 디바이스들을 만드는 방법들에 관한 것이다. 특히, 본 발명은 듀얼 다마신 상호접속 시스템(dual damascene interconnect system)을 채용한 집적 회로 반도체 디바이스들을 위한 캐패시터 구조 및 이런 캐패시터들을 제조하는 공정에 관한 것이다.
(발명의 배경)
집적 회로 반도체 디바이스들에 있어서, 캐패시터들이 접합 캐패시터들 또는 박막 캐패시터들로서 형성될 수 있다. 알려진 바와 같이, 반도체 접합의 양단에 역 바이어스 전압의 인가는 이동 캐리어들(mobile carriers)을 접합으로부터 멀리 이동하게 하여 공핍 영역(depletion region)을 생성한다. 공핍 영역은 평행 판 캐패시터의 유전체로서 작용하고, 공핍 폭은 판들 사이의 거리를 나타낸다. 따라서, 접합 용량은 공핍 폭의 함수이고, 이것은 또한 접합 근방의 불순물 농도들(impurity concentrations)과 인가된 역 바이어스의 함수이다.
종래의 이산 평행 판 캐패시터들의 직접적인 소형화(direct miniaturization)인, 박막 캐패시터들이 집적 회로로 또한 제조될 수 있다. 이산 캐패시터와 같이, 박막 캐패시터는 유전체로 분리된 두 개의 전도층들을 포함한다. 박막 캐패시터의 한 유형은 고도로 도핑된 하부 판, 실리콘 이산화물 유전체층, 및 금속 상부 판을 가진, 금속 산화 반도체 캐패시터들(metal-oxide-semiconductor capacitor)로서 형성된다. 유전체층은 5산화 탄탈, 바륨 티탄산염, 스트론튬 티탄산염 및 바륨 스트론튬 티탄산염, 실리콘 질화물 또는 실리콘 이산화물과 같은 다른 재료들로 또한 형성될 수 있다. 하부 판은 고도로 도핑된 다결정 실리콘(폴리실리콘)으로 통상적으로 형성된다. 상부 판은 티타늄 질화물, 티타늄, 텅스텐 또는 백금을 포함하는, 다양한 금속들로 형성될 수 있다. 대안적으로, 박막 캐패시터는 유전체층에 의해 분리된, 상부 및 하부 판들을 형성하는 두 개의 금속 층들로 형성될 수 있다. 층들은 원하는 크기 및 용량 값을 달성하기 위해 패터닝되고 에칭된다.
종래에, 반도체 기판에 형성된 디바이스 활성 영역들 사이의 상호접속은 기판의 다수의 레벨들에 형성되고 도전성 수직 비아들 또는 플러그들(plugs)에 의해 상호접속되는 도전성 트레이스들(conductive traces) 또는 라인들을 포함하는 도전성 금속층들에 의해 제공된다. 제 1 레벨 비아들이 디바이스 활성 영역들에 전기 접속을 제공한다. 더 높은 레벨의 비아들은 인접한 레벨들의 도전성 트레이스들을 상호접속한다. 이들 금속화 층들의 형성은 도전성 트레이스들을 형성하기 위해 컨덕터 침착(conductor deposition), 패터닝, 마스킹 및 에칭 단계들을 요구하고, 도전성 플러그들을 형성하기 위해 패터닝 및 침착 단계들을 요구한다.
디바이스 활성 영역들에 접속된 금속 비아들(예를 들어, MOSFET 게이트, 또는 소스 및 드레인 영역들의 전극)은 금속-1 금속화 층(metal-1 metallization layer) 또는 제 1 레벨의 금속화(the first level of metallization)로서 통상적으로 불린다. 상부 레벨들에서의 금속 비아들은 수직으로 인접한 도전성 트레이스들을 상호접속하고, 여기서 도전성 트레이스들은 금속-2 층으로서 불린다. 간단히, 금속 대 반도체(metal-to-semiconductor) 및 금속 대 금속 전기 접속들(metal-to-metal electrical connections) 양자는 여기서 금속 상호접속들(metal interconnections or metal interconnects)로 불리운다.
최근에, 반도체 디바이스들 내에서의 금속화를 위한 구리 합금들의 이용에 큰 관심을 보이고 있다. 알루미늄에 비해, 구리는 이로운 전자이동 저항(benefical electromigration resistance) 및 약 1.7 마이크로-오옴-센티미터의 비교적 낮은 저항률 둘 다를 가진다. 불행하게도, 구리는 에칭하기 어려운 재료이다. 따라서, 듀얼 다마신 공정들은 공정을 단순화하고 금속 에칭 단계들을 제거하기 위해 발전되어 왔다.
듀얼 다마신 구조는 더 낮은 상호접속 레벨에서 아래에 놓인 디바이스 활성 영역 또는 아래에 놓인 도전성 러너를 접촉시키는 더 낮은 도전성 비아를 가진다. 따라서, 도전성 비아는 전통적인 상호접속 시스템에서의 플러그 구조와 동일한 기능을 제공한다. 듀얼 다마신 구조는 도전성 비아를 상호접속하기 위해 상부 상감 도전성 러너(upper inlaid conductive runner)를 더 구비한다. 도전성 비아들 및 상호접속 도전성 러너들은 먼저 디바이스의 유전체층내에 비아들 및 상호연결 수평 트렌치들을 형성함으로써 형성된다. 이후, 도전성 재료, 예를 들어 구리가 비아들 및 트렌치들 둘 다에 동시에 침착된다. 이 공정은 종래의 상호접속 시스템에 따라서, 별도의 공정 단계들 동안 플러그 구조 및 위에 놓인 도전층을 형성해야 하는 필요성을 제거한다.
캐패시터들은 공동 양도된 특허 출원 번호 6,320,244에 기술된 바와 같은 듀얼 다마신 구조내에 형성된 웰(well)내에 형성될 수 있다. 캐패시터는 웰을 라이닝하는(lining) 제 1 전극, 위에 형성된 캐패시터 유전체층, 및 유전체층 위에 형성된 제 2 전극을 구비한, 웰 내에 형성된 3 개의 위에 놓인 층들을 포함한다.
(발명의 요약)
듀얼 다마신 상호접속 시스템을 위한 캐패시터는 유전체 기판에 형성된, 하부 판, 캐패시터 유전체층 및 상부 판을 포함한다. 유전체 기판은 듀얼 다마신 구조의 상부 표면 위에 장벽층을 놓고, 도전성 비아들 및 위에 놓인 도전성 러너들을 포함한다. 도전성 비아들의 각각은 캐패시터의 상부 또는 하부 판 중 하나에 전기적으로 접속된다.
본 발명은 양호한 실시예들과 후속하는 도면들의 설명을 고려할 때, 더 용이하게 이해될 수 있고 다른 이점들 및 그 용도들이 더 쉽게 명백해질 것이다.
흔히, 여러 가지 설명된 특징들은 실제 크기로 그려진 것이 아니라 본 발명과 관련된 특정한 피처들을 강조하기 위해 그려진 것이다. 참조 문자들은 도면들 및 명세서 전체에 걸쳐 같은 구성요소들을 나타낸다.
이제, 본 발명은 첨부된 도면들을 참조하여 설명될 것이고, 도면에는 본 발명의 양호한 실시예들이 도시된다. 그러나, 본 발명은 많은 다른 형태들로 구현될 수 있고 따라서 여기에 설명된 실시예들로 제한되는 것으로 해석되어서는 안 된다.
본 발명은 듀얼 다마신 금속화 공정과 관련하여 금속 산화물 금속(metel-oxide-metal) 캐패시터를 제조하는 관련 제조 기술들 및 캐패시터 구조에 관한 것이다. 다른 실시예에 있어서, 도핑된 폴리실리콘이 캐패시터 판들을 형성하도록 금속 대신에 사용될 수 있다.
도 1을 참조하여, 집적 회로 디바이스(4)는 트랜지스터들(미도시)과 같은, 여러 가지 디바이스들이 알려진 반도체 공정 기술들을 이용하여 형성된 반도체 기판(6)을 구비한다. 제 1 레벨 듀얼 다마신 상호접속 구조(8)는 디바이스들을 상호접속하고 또한 제 2 레벨 듀얼 다마신 상호접속 구조(10)와 캐패시터(14)에 전기 접속을 제공하며, 이들 둘 모두는 본 발명의 사상들에 따라, 제 1 레벨 듀얼 다마신 상호접속 구조(8) 위에 놓아 형성된다.
제 1 레벨 듀얼 다마신 상호접속 구조(8)는 알려진 기술들에 따라 유전체 스택(16)에 형성되고, 페이지로 연장하고, 아래에 놓인 도전성 비아들(20 및 22) 각각에 수직 관계로 형성된 도전성 러너들(18 및 19)을 포함한다. 알려진 다마신 기술들에 따라 도전성 러너들(18 및 19)과 도전성 비아들(20 및 22)에 인접하여 형성된 특정 장벽 및 시드(seed) 층들은 도시되지 않았다. 통상적으로, 도전성 러너들(18 및 19)과 도전성 비아들(20 및 22)은 구리로 형성된다. 유전체 스택(16)은 바람직하게는 도전성 러너들(18 및 19)과 도전성 비아들(20 및 22) 사이의 기생 용량(parasitic capacitance)을 제한하기 위해 비교적 낮은 유전률(약 4보다 작은)을 가진 재료이다. 구리 확산 장벽층(copper diffusion layer; 28)이 상부 표면(23) 상에 형성된다.
캐패시터(14)는 구리 확산 장벽층(28)에 부착된 도전성 재료로 형성된 하부 판(30)을 포함한다. 하부 판(30)이 (마스킹 및 에칭 단계들을 거쳐) 패터닝된 후, 유전체층(32) 및 상부 도전성 캐패시터 판(34)이 위에 형성된다. 유전체층(32) 및 상부 도전성 캐패시터 판(34)이 이하에 설명되는 바와 같이 에칭 및 패터닝된다.
유전체 스택(24) 내에 형성된 듀얼 다마신 상호접속 구조(10)는 도전성 러너(18) 및 도전성 러너(42)를 상호접속하는 도전성 비아(40)를 포함하고, 또한 캐패시터(14)의 하부 판(30)에 전기적으로 접속된다. 듀얼 다마신 상호접속 구조(10)는 또한 도전성 러너(19) 및 도전성 러너(46)를 상호접속하는 도전성 비아(44)를 포함하고, 또한 상부 판(34)에 전기적으로 접속된다.
듀얼 다마신 상호접속 구조(8)를 구비한, 도 1에 도시된 유전체 스택(16)은 예시적인 캐패시터(14)에 대한 아래에 놓인 층이다. 이 기술분야의 당업자들은 복수의 상호접속층들이 집적 회로 디바이스(4) 전체에 걸쳐 다수의 레벨들에 존재한다는 것을 이해한다. 따라서, 캐패시터(14)는 이들 상호접속 레벨들 중 어느 것에도 형성될 수 있다. 또한, 다른 실시예에 있어서, 캐패시터(14)는 단일 다마신 공정과 관련하여 형성된다.
이제, 도 2 내지 도 6을 참조하여, 본 발명의 사상들에 따른 집적 회로 디바이스(4)를 형성하는 듀얼 다마신 공정과 캐패시터(14)를 형성하는 공정이 설명된다. 도 2에 도시된 바와 같이, 유전체 스택(16)이 제공되고 도전성 러너들(18 및 19), 도전성 러너들(18 및 19)과 접속된 도전성 비아들(20 및 22) 및 장벽층(28)을 구비한, 듀얼 다마신 상호접속 구조(8)가 거기에 형성된다. 듀얼 다마신 상호접속 구조(8)를 형성하기 위해, 수직 개구들 및 수평 트렌치들이 종래의 에칭 공정들에 의해 유전체 스택(16)에 형성된다. 개구들은 반도체 기판(6)의 상부 표면으로 연장하는 디바이스 영역들(미도시)을 접촉시키기 위해 하향으로 연장된다. 도 2에 도시되지는 않았지만, 장벽층과 시드층이 구리의 전착(electrodeposition) 전에 트렌치들 및 수직 개구들의 하부 표면 및 측벽들 위에 형성된다. 장벽층은 트렌치들로 스퍼터링되고, 후보 재료들은 탄탈, 탄탈 질화물, 티타늄 및 티타늄 질화물을 포함한다. 시드층은 통상적으로 스퍼터링(sputtering)에 의해 바람직하게 침착된 얇은 구리층이다. 시드층은 유리하게는 종래의 듀얼 다마신 공정에 따라 트렌치들 및 비아들로 구리의 후속 전기도금(electroplating)을 위한 시작층(starting layer)으로서 작용한다. 대안적으로, 장벽층 및 시드층은 이 기술분야에 잘 알려진 종래의 화학적 기상 증착법 또는 다른 방법들에 의해 침착될 수 있다.
구리 대신에, 알려진 리플로우 기술들(reflow techniques)을 이용하여, 알루미늄이 도전성 비아들을 형성하도록 수직 개구들에서 형성될 수 있다. 이 실시예에 있어서, 장벽층(28)은 위에 놓인 수직 비아들을 형성하는 동안 아래에 놓인 알루미늄 도전성 플러그들의 에칭을 방지하기 위해 에칭 정지 층(etch stop layer)으로서 작용한다. 또한, 예를 들어 티타늄/티타늄 질화물/티타늄 스택을 포함하는 습층/장벽층(wetting layer/barrier layer)이 거기에 알루미늄을 형성하기 전에 수직 개구들의 측벽들 위에 요구된다. 예를 들어 트렌치들 및 비아들에 알루미늄을 형성하는 것이 설명된 공동 소유 미국 특허들 5,523,259 및 5,641,994를 참조하라.
도전성 러너들(18 및 19)의 형성에 이어, 유전체 스택(16)은 넘친 임의의 구리를 제거하기 위해 상부 표면(23)을 평탄화하도록 화학/기계적 폴리싱 단계가 행해진다. 실리콘 질화물, 실리콘 카바이드, 실리콘 옥시 카바이드 또는 실리콘 옥시 질화물로 일반적으로 구성된 구리 확산 장벽층(28)은 그후 도전성 러너들(18 및 19)에서 임의의 인접한 유전체 재료들로의 구리의 확산을 방지하기 위해 상부 표면(23) 위에 형성된다.
본 발명에 따라서, 캐패시터 하부 판(30)은 그후 장벽층(28) 위에 형성되고 원하는 모양 및 크기를 제공하기 위해 필요에 따라 제 1 마스킹 단계에서 패터닝 및 에칭된다. 하부 판(30)은 이 기술분야의 당업자들에게 알려진 물리적 또는 화학적 기상 증착 공정들, 또는 다른 공정들에 의해, 예를 들어 티타늄, 티타늄 질화물 및 탄탈룸 질화물로 형성될 수 있다.
도 3에 예시된 바와 같이, 캐패시터 유전체층(32)이 하부 판(30)과 장벽층(28)의 노출 영역들 위에 침착된다. 캐패시터 유전체층(32)은 이 기술분야에 당업자들에게 알려진 것들 중, 다음과 같은 재료들; 즉 실란 산화물, 탄탈룸 오산화물, 바륨 티탄산염, 스트론튬 티탄산염, 바륨 스트론튬 티탄산염, 하프늄 산화물 및 실리콘 이산화물 중 어느 것으로 형성될 수 있다. 유전체층(32)은 이 기술분야의 당업자들에게 알려진 화학적 기상 증착법 또는 유사한 방법들을 이용하여 침착된다. 상부 캐패시터 판(34)은 유전체층(32) 위에 형성된다. 상부 캐패시터 판(34)은 하부 캐패시터 판(30)과 동일한 재료로 형성될 수 있다.
도 4에 도시된 바와 같이, 상부 판(34)은 제 2 마스킹 단계에서 패터닝 및 에칭함으로써 성형되고 특정 치수로 만들어진다. 다음으로, 캐패시터 유전체층(32)은 도 5에 예시된 바와 같이 상부 판(34)과 정렬되어 에칭 백된다. 블랭킷 마스킹(blanket masking)으로서 불리는, 이 단계는 상부 판(34)이 유전체층(32)의 최종 형상을 규정하도록 마스크로서 작용하기 때문에 추가 마스크의 생성을 요구하지 않는다. 따라서, 본 발명은 두 개의 마스킹 단계들만을 요구하고, 이 두 개의 마스킹 단계들은 종래의 캐패시터 제조 공정들보다 적은 것이다.
집적 회로 디바이스(4)의 제조는 유전체 스택(16) 및 캐패시터(14) 위에 듀얼 다마신 상호접속 구조(10)를 포함한 유전체 스택(24)의 종래의 형성을 계속한다. 도 6을 참조하라. 도전성 비아들(40 및 44) 위에 놓인 도전성 러너들(42 및 46)을 포함한, 듀얼 다마신 상호접속 구조(10)가 상술된 바와 같은 듀얼 다마신 상호접속 구조(8)의 형성과 유사한 방식으로 형성된다. 도전성 비아(40)를 위한 수직 비아는 도전성 러너(18)로, 하부 캐패시터 판(30)과 장벽층(28)을 통해 하향으로 연장한다. 따라서, 비아가 구리로 가득 찼을 때, 도전성 비아(40)는 도전성 러너(42), 하부 판(30) 및 도전성 러너(18)에 전기적으로 접속된다. 유사하게는, 도전성 비아(44)을 위한 수직 비아는 도전성 러너(19)로, 상부 판(34), 캐패시터 유전체층(32) 및 장벽층(28)을 통해 하향으로 연장한다. 따라서, 비아가 구리로 가득 찼을 때, 도전성 비아(44)는 도전성 러너(46), 상부 판(34) 및 도전성 러너(19)에 전기적으로 접속된다. 따라서, 캐패시터(14)는 설명된 바와 같이 여러 가지 듀얼 다마신 상호접속 구조들을 통해 집적 회로(4)에 전기적으로 접속된다.
본 발명의 사상들에 따라 형성된 캐패시터가 집적 회로 디바이스(4)의 회로에 의해 필요에 따라 여러 가지 장소들에 제조될 수 있다는 것을 이 기술분야의 당업자들은 인식한다. 또한, 캐패시터는 필요에 따라 상호접속층들 중 어느 것에도 형성될 수 있다. 캐패시터는 용량이 유전체층 두께 및 재료, 그리고 상부 및 하부 판 영역들의 함수이기 때문에, 필요에 따른 크기로 될 수 있다.
유리하게는, 본 발명의 사상들에 따라 형성된 캐패시터는 유전체층(32)이 상술된 바와 같이 상부 판(34)과의 자기 정렬에 의해 패터닝되기 때문에, 더욱 적은 마스크들과 마스킹 단계들을 요구한다. 따라서, 디바이스 제조 비용은 더욱 낮아지고 제조 시간은 감소된다. 박막 캐패시터들을 형성하는 종래의 처리와 관련하여 논의된 에칭 정지 층은 요구되지 않는다. 또한, 장벽층(28) 위의 하부 판(30)의 형성은 하부 판(30)에서 키홀링 효과들(keyholing effects)을 감소시킨다. 텅스텐 플러그들이 심들(seams) 또는 "키홀들(keyholes)을 가진, 불규칙적인 또는 평탄하지 않은 상부 표면들을 가질 수 있다는 것이 이 기술분야에서 알려진다. 캐패시터 판이 키홀 표면(keyholed surface) 위에 형성될 때, 판 재료가 키홀들을 채우기 때문에 요철들(irregularities)을 형성한다. 결과적으로, 그 결과, 용량 값은 원하는 용량으로부터 벗어난다. 본 발명의 사상들에 따라, 이들 키홀링 효과들은 캐패시터 판들이 키홀링 효과들을 나타낼 수 있는 임의의 다른 재료 또는 텅스텐 위에서 형성되지 않을 때 제거된다.
듀얼 다마신 상호접속 구조(8)는, 캐패시터가 웰에 형성된 상기 인용된 종래 기술의 공동 소유 특허와 대조적으로, 본 발명의 캐패시터(14)가 형성된 평평한 표면을 제공한다.
아키텍쳐(architecture)와 공정은 집적 회로 디바이스에서 캐패시터를 형성하기에 유용한 것으로 설명되었다. 본 발명의 특정 응용들이 예시되었지만, 여기에 개시된 원리들은 다양한 방법들 및 다양한 회로 구조들로 본 발명을 실행하는 기초를 제공한다. 수많은 변형들은 본 발명의 범위 내에서 가능하다. 본 발명은 다음 청구항들에 의해서만 제한된다.
본 발명은 전류를 전도하도록 설계된 가변 도전율 유형들의 접합들을 일체화한 집적 회로 반도체 디바이스들 및 이런 디바이스들을 만드는 방법들을 제공한다.
Claims (14)
- 집적 회로 디바이스에 있어서:유전체 기판;상기 유전체 기판 내의 제 1 및 제 2 도전성 비아들(first and second conductive vias);상기 제 1 및 상기 제 2 도전성 비아들 위에 놓이고, 이들과 각각 전기적으로 접촉하는 제 1 및 제 2 도전성 러너들(first and second conductive runners);적층들을 갖는 캐패시터로서:상기 제 1 도전성 비아에 전기적으로 접속된 하부 판;유전체층; 및상기 제 2 도전성 비아와 전기적으로 접속된 상부 판을 포함하는 상기 캐패시터를 포함하는, 집적 회로 디바이스.
- 집적 회로 디바이스에 있어서:유전체 기판;상기 유전체 기판 내의 제 1 및 제 2 도전성 비아들;상기 제 1 및 상기 제 2 도전성 비아들 위에 놓이고, 이들과 각각 전기적으로 접촉하는 제 1 및 제 2 도전성 러너들;상기 제 1 및 상기 제 2 도전성 러너들 위에 놓이고, 이들에 각각 전기적으로 접속하는 상기 유전체 기판 내의 제 3 및 제 4 도전성 비아들;적층들을 갖는 캐패시터로서:상기 제 3 도전성 비아에 전기적으로 접속된 하부 판;유전체층; 및상기 제 4 도전성 비아와 전기적으로 접속하는 상부 판을 포함하는 상기 캐패시터를 포함하는, 집적 회로 디바이스.
- 제 2 항에 있어서,상기 하부 판과 상기 상부 판의 재료는 티타늄, 티타늄 질화물 및 탄탈룸 질화물 중에서 선택되는, 집적 회로 디바이스.
- 제 2 항에 있어서,상기 유전체층의 재료는 실란 산화물, 탄탈룸 오산화물, 스트론튬 티탄산염, 바륨 티탄산염, 바륨 스트론튬 티탄산염, 하프늄 산화물 및 실리콘 이산화물 중에서 선택되는, 집적 회로 디바이스.
- 제 2 항에 있어서,상기 제 1 및 상기 제 2 도전성 비아들과 상기 제 1 및 상기 제 2 도전성 러너들의 도전성 재료는 구리 및 알루미늄 중에서 선택되는, 집적 회로 디바이스.
- 제 2 항에 있어서,상기 제 1 및 상기 제 2 도전성 비아들과 상기 제 1 및 상기 제 2 도전성 러너들은 듀얼 다마신 공정(dual damascence process)에 따라 형성되는, 집적 회로 디바이스.
- 제 2 항에 있어서,상기 제 1 및 상기 제 2 도전성 비아들과 상기 제 1 및 상기 제 2 도전성 러너들은 단일 다마신 공정에 따라 형성되는, 집적 회로 디바이스.
- 반도체 기판을 포함하는 집적 회로 디바이스에 있어서:적층들을 갖는 캐패시터로서:하부 판;유전체층;상부 판으로서, 상기 상부 판의 에지는 상기 유전체층의 대응 에지와 정렬되고, 상기 하부 판의 에지는 상기 상부 판과 상기 유전체층의 상기 정렬된 에지들을 넘어 연장하는 상기 상부 판을 포함하는, 상기 캐패시터;상기 하부 판 위에 놓이고, 이와 전기적으로 접속하는 제 1 도전성 비아; 및상기 상부 판 위에 놓이고, 이와 전기적으로 접속하는 제 2 도전성 비아를 포함하는, 집적 회로 디바이스.
- 제 8 항에 있어서,상기 하부 판과 상기 상부 판의 재료는 티타늄, 티타늄 질화물 및 탄탈룸 질화물 중에서 선택되고, 상기 유전체층의 재료는 실란 산화물, 탄탈룸 오산화물, 스트론튬 티탄산염, 바륨 티탄산염, 바륨 스트론튬 티탄산염, 하프늄 산화물 및 실리콘 이산화물 중에서 선택되는, 집적 회로 디바이스.
- 집적 회로 디바이스를 형성하는 방법에 있어서:반도체 기판층을 제공하는 단계;상기 반도체 기판층의 상부 표면 위에 하부 캐패시터 판을 형성하는 단계;상기 하부 캐패시터 판 위에 캐패시터 유전체층을 형성하는 단계;상기 캐패시터 유전체층 위에 놓이는 상부 캐패시터 판을 형성하는 단계;상기 반도체 기판층 위에 놓이는 제 1 유전체 기판층을 형성하는 단계;상기 제 1 유전체 기판층 내에 제 1 및 제 2 도전성 비아들을 형성하는 단계;상기 제 1 및 상기 제 2 도전성 비아들 위에 놓이고 이들과 각각 전기적으로 접촉하는 상기 제 1 유전체 기판층의 상부 영역에 제 1 및 제 2 도전성 러너들을 형성하는 단계;상기 제 1 유전체 기판층 위에 놓이는 제 2 유전체 기판층을 형성하는 단계; 및상기 제 2 유전체 기판층 내에 제 3 및 제 4 도전성 비아들을 형성하는 단계를 포함하고,상기 제 3 도전성 비아는 상기 제 1 도전성 러너 및 상기 하부 캐패시터 판 위에 놓이고 이와 전기적으로 접속하고, 상기 제 4 도전성 비아는 상기 제 2 도전성 러너 및 상기 상부 캐패시터 판 위에 놓이고 이와 전기적으로 접속하는, 집적 회로 디바이스 형성 방법.
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