KR100966205B1 - 박막 트랜지스터 기판 및 표시 디바이스 - Google Patents

박막 트랜지스터 기판 및 표시 디바이스 Download PDF

Info

Publication number
KR100966205B1
KR100966205B1 KR1020080057675A KR20080057675A KR100966205B1 KR 100966205 B1 KR100966205 B1 KR 100966205B1 KR 1020080057675 A KR1020080057675 A KR 1020080057675A KR 20080057675 A KR20080057675 A KR 20080057675A KR 100966205 B1 KR100966205 B1 KR 100966205B1
Authority
KR
South Korea
Prior art keywords
oxygen
thin film
layer
tft
semiconductor layer
Prior art date
Application number
KR1020080057675A
Other languages
English (en)
Other versions
KR20080112132A (ko
Inventor
아야 히노
히로시 고또오
Original Assignee
가부시키가이샤 고베 세이코쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 고베 세이코쇼 filed Critical 가부시키가이샤 고베 세이코쇼
Publication of KR20080112132A publication Critical patent/KR20080112132A/ko
Application granted granted Critical
Publication of KR100966205B1 publication Critical patent/KR100966205B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Abstract

본 발명은 배리어 메탈층을 생략해도 우수한 TFT 특성을 발휘할 수 있고, 소스-드레인 전극을 TFT의 반도체층에 직접 또한 확실하게 접속할 수 있는 기술을 제공한다.
박막 트랜지스터의 반도체층(33)과 소스-드레인 전극(28, 29)을 갖는 박막 트랜지스터 기판에 있어서, 소스-드레인 전극(28, 29)은 산소를 함유하는 산소 함유층(28a, 29a)과, 순Cu 또는 Cu 합금의 박막(28b, 29b)으로 이루어져 있다. 산소 함유층을 구성하는 산소의 일부 혹은 전부는 박막 트랜지스터의 반도체층(33)의 Si와 결합하고 있다. 또한, 순Cu 또는 Cu 합금의 박막(28b, 29b)은 산소 함유층(28a, 29a)을 개재하여 박막 트랜지스터의 반도체층(33)과 접속하고 있다.
반도체층, 소스-드레인 전극, 산소 함유층, Cu계 박막, Cu 합금 박막

Description

박막 트랜지스터 기판 및 표시 디바이스{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE}
본 발명은 액정 디스플레이, 반도체, 광학 부품 등에 사용되는 박막 트랜지스터 기판 및 표시 디바이스에 관한 것으로, 특히 소스-드레인 전극을 박막 트랜지스터의 반도체층과 직접 접속하는 것이 가능한 신규인 박막 트랜지스터 기판에 관한 것이다.
소형 휴대 전화부터 30인치를 넘는 대형 텔레비전에 이르기까지 다양한 분야에 이용되고 있는 액정 디스플레이는 화소의 구동 방법에 의해 단순 매트릭스형 액정 디스플레이와 액티브 매트릭스형 액정 디스플레이로 나누어진다. 이 중 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 부름)를 갖는 액티브 매트릭스형 액정 디스플레이는 고정밀도의 화질을 실현할 수 있고, 고속의 동화상에도 대응할 수 있기 때문에 범용되고 있다.
도1을 참조하면서, 액티브 매트릭스형 액정 디스플레이에 적용되는 대표적인 액정 디스플레이의 구성 및 동작 원리를 설명한다. 여기서는, 활성 반도체층으로서 수소 아몰퍼스 실리콘을 이용한 TFT 기판(이하, 아몰퍼스 실리콘 TFT 기판이라 부르는 경우가 있음)의 예를 설명한다.
도1에 도시한 바와 같이, 액정 디스플레이(100)는 TFT 기판(1)과, TFT 기판(1)에 대향하여 배치된 대향 기판(2)과, TFT 기판(1)과 대향 기판(2) 사이에 배치되고 광 변조층으로서 기능하는 액정층(3)을 구비하고 있다. TFT 기판(1)은 절연성 유리 기판(1a) 상에 배치된 TFT(4), 투명 화소 전극(5), 주사선이나 신호선을 포함하는 배선부(6)를 갖고 있다. 투명 화소 전극(5)은 산화인듐(In2O3) 중에 산화주석(SnO)을 10 질량％ 정도 포함하는 산화인듐주석(ITO)막 등으로 형성되어 있다. TFT 기판(1)은 TAB 테이프(12)를 통해 연결된 드라이버 회로(13) 및 제어 회로(14)에 의해 구동된다.
대향 기판(2)은 TFT 기판(1)측에 절연성 유리 기판(1b)의 전체면에 형성된 공통 전극(7)과, 투명 화소 전극(5)에 대향하는 위치에 배치된 컬러 필터(8)와, TFT 기판(1) 상의 TFT(4) 및 배선부(6)에 대향하는 위치에 배치된 차광막(9)을 갖고 있다. 대향 기판(2)은 액정층(3)에 포함되는 액정 분자(도시하지 않음)를 소정의 방향으로 배향시키기 위한 배향막(11)을 더 갖고 있다.
TFT 기판(1) 및 대향 기판(2)의 외측[액정층(3)측과는 반대측]에는 각각 편광판(10a, 10b)이 배치되어 있다.
액정 패널(100)에서는, 대향 기판(2)과 투명 화소 전극(5) 사이에 형성되는 전계에 의해 액정층(3)에 있어서의 액정 분자의 배향이 제어되고, 액정층(3)을 통과하는 광이 변조된다. 이에 의해, 대향 기판(2)을 투과하는 광의 투과량이 제어 되고, 화상으로서 표시된다.
다음에, 도2를 참조하면서 액정 패널에 적절하게 이용되는 종래 아몰퍼스 실리콘 TFT 기판의 구성 및 동작 원리를 상세하게 설명한다. 도2는 도1중, A의 주요부 확대도이다.
도2에서는, 유리 기판(도시하지 않음) 상에 주사선(게이트 배선)(25)이 형성되어 있고, 주사선(25)의 일부는 TFT의 온(on)ㆍ오프(off)를 제어하는 게이트 전극(26)으로서 기능한다. 게이트 전극(26)을 덮도록 하여 게이트 절연막(Si 질화막)(27)이 형성되어 있다. 게이트 절연막(27)을 통해 주사선(25)과 교차하도록 신호선(소스-드레인 배선)(34)이 형성되고, 신호선(34)의 일부는 TFT의 소스 전극(28)으로서 기능한다. 게이트 절연막(27) 상에 아몰퍼스 실리콘 채널층(활성 반도체층)(33), 신호선(소스-드레인 배선)(34), 층간 절연 Si 질화막(보호막)(30)이 차례로 형성되어 있다. 이 타입은 일반적으로 하부 게이트형이라고도 불린다.
아몰퍼스 실리콘 채널층(33)은 P(인)가 도프된 도프트층(n층)과, P가 도프되어 있지 않은 진성층(intrinsic layer)(i층, 논도핑층이라고도 불림)으로 이루어진다. 게이트 절연막(27) 상의 화소 영역에는, 예를 들어 In2O3 중에 SnO를 포함하는 ITO막에 의해 형성된 투명 화소 전극(5)이 배치되어 있다. TFT의 드레인 전극(29)은 투명 화소 전극(5)에 직접 접촉하여 전기적으로 접속된다.
주사선(25)을 통해 게이트 전극(26)에 게이트 전압이 공급되면 TFT(4)는 온 상태로 되고, 미리 신호선(34)에 공급된 구동 전압에 의해 소스 전극(28)으로부터 드레인 전극(29)을 통해 투명 화소 전극(5)으로 전류가 흐른다. 그리고, 투명 화소 전극(5)에 소정 레벨의 구동 전압이 공급되면, 도1에서 설명한 바와 같이 투명 화소 전극(5)과 대향 전극(2) 사이에 전위차가 발생하는 결과, 액정층(3)에 포함되는 액정 분자가 배향하여 광 변조가 행해진다.
TFT 기판(1)에 있어서, 소스-드레인 전극에 전기적으로 접속되는 소스-드레인 배선(34), 게이트 전극(26)에 전기적으로 접속되는 주사선(25)은, 종래 가공이 용이한 등의 이유에 의해 Al-Nd 등의 Al 합금(이하, 이들을 Al계 합금이라 부름)의 박막으로 형성되어 있다. 그런데, 액정 디스플레이의 대형화에 수반하여, 배선의 RC 지연(배선이 전달되는 전기 신호가 늦어지는 현상) 등의 문제가 나타나고 있고, 보다 낮은 전기 저항률을 갖는 배선 재료로의 필요성이 높아지고 있다. 따라서, Al-2.0 at％ Nd 등의 Al계 합금에 비해 전기 저항률이 낮은 Cu가 주목되고 있다.
순Cu 등을 배선에 사용할 때에는, 소스-드레인 배선(34), 게이트 전극(26) 및 주사선(25)의 하부에는, 각각 도2에 도시한 바와 같이, Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 배리어 메탈층(51, 52, 53)이 형성되어 있다. 특허 문헌 1 내지 특허 문헌 6에는, 이와 같은 배리어 메탈층을 갖는 소스-드레인 전극 등의 기술이 기재되어 있고, 대표적으로는 예를 들어 두께 약 50 ㎚의 Mo층(하부 배리어 메탈층), 두께 약 250 ㎚의 순Cu나 Cu 합금이 차례로 형성된 2층 구조의 적층 배선을 들 수 있다.
여기서, 도2에 도시한 바와 같이, 아몰퍼스 실리콘 채널층(33)과 순Cu나 Cu 합금으로 이루어지는 소스-드레인 배선(34) 사이에 하부 배리어 메탈층(53)을 개재 시키는 주된 이유는, 순Cu 등의 박막과 아몰퍼스 실리콘 채널층의 계면(이하, 단순히 계면이라 부르는 경우가 있음)에 있어서, Si와 Cu가 서로 확산되는 것을 방지하기 위해서이다.
즉, 순Cu 박막이나 Cu 합금 박막을 아몰퍼스 실리콘 채널층과 직접 접합한 상태에서, TFT의 후공정에 있어서 소결이나 어닐 등의 열처리를 행하면, 순Cu나 Cu 합금의 Cu가 아몰퍼스 실리콘 중에 확산되거나, 아몰퍼스 실리콘의 Si가 Cu 중에 확산되거나, 계면에서 Cu와 Si의 반응층을 형성한다. 그 결과, 아몰퍼스 실리콘의 반도체 성능이 현저하게 열화되어, 온 전류가 저하되거나, TFT의 스위칭의 오프시에 흐르는 리크 전류(오프 전류)가 상승하거나, TFT의 스위칭 속도가 저하되거나, 에칭 불량을 발생하는 등의 불량을 초래한다. 그로 인해 원하는 TFT 특성을 얻을 수 없을 뿐만 아니라 TFT를 제작하는 것이 곤란하다는 문제가 발생한다. 하부 배리어 메탈층(53)은, 이와 같은 Cu와 Si와의 상호 확산을 억제하는데 유효하다.
또한, 배선 재료로서 순Cu나 Cu 합금을 사용하는 경우, 아몰퍼스 실리콘 채널층(33)으로부터 배선이 들뜨거나 단선되는 등의 불량이 발생한다. 이것은 Cu와 아몰퍼스 실리콘 채널층과의 밀착성이 나쁘기 때문이다. 그로 인해, 아몰퍼스 실리콘 채널층(33)과 순Cu나 Cu 합금 사이에 하부 배리어 메탈층(53)을 개재시켜 밀착성을 높이고 있다.
그러나, 상기와 같이 하부 배리어 메탈층(53)을 형성하기 위해서는, 순Cu나 Cu 합금의 배선 형성용 성막 장치에 부가하여, 배리어 메탈층 형성용 성막 장치가 별도로 필요해진다. 구체적으로는, 배리어 메탈층 형성용 성막 챔버를 각각 여분 으로 장비한 성막 장치(대표적으로는, 복수의 성막 챔버가 트랜스퍼 챔버에 접속된 클러스터 툴)를 이용해야만 한다. 액정 디스플레이의 대량 생산에 수반하여 저비용화가 진행됨에 따라서, 배리어 메탈층의 형성에 수반하는 제조 비용의 상승이나 생산성의 저하는 경시할 수 없게 되고 있다.
이와 같이, 하부 배리어 메탈층을 형성하기 위해서는 게이트 전극이나 소스 전극-드레인 전극의 형성에 필요한 성막 챔버에 부가하여, 배리어 메탈층 형성용 성막 챔버를 여분으로 장비해야만 하여 제조 비용의 상승이나 생산성의 저하를 초래한다.
그로 인해, 배리어 메탈층의 형성을 생략할 수 있고, 소스-드레인 전극을 아몰퍼스 실리콘 채널층 등의 반도체층과 직접 접합할 수 있는 배선 재료가 요망되고 있다. 예를 들어, 특허 문헌 7 내지 특허 문헌 11에는, 순Cu나 Cu 합금은 아니나, 순Al 또는 Al 합금을 배선 재료로서 이용한 경우에 있어서의 배리어 메탈층의 생략 기술이 개시되어 있다.
상기에서는, 액정 디스플레이를 대표적으로 들어 설명했으나 전술한 과제는 액정 디스플레이에 한정되지 않고, 아몰퍼스 실리콘 TFT 기판에 공통적으로 볼 수 있다. 또한, 상기 과제는, TFT의 반도체층으로서 아몰퍼스 실리콘 외에 다결정 실리콘을 이용한 TFT 기판에 있어서도 볼 수 있다.
[특허 문헌 1] 일본 특허 출원 공개 평7-66423호 공보
[특허 문헌 2] 일본 특허 출원 공개 제2001-196371호 공보
[특허 문헌 3] 일본 특허 출원 공개 제2002-353222호 공보
[특허 문헌 4] 일본 특허 출원 공개 제2004-133422호 공보
[특허 문헌 5] 일본 특허 출원 공개 제2004-212940호 공보
[특허 문헌 6] 일본 특허 출원 공개 제2005-166757호 공보
[특허 문헌 7] 일본 특허 출원 공개 평11-337976호 공보
[특허 문헌 8] 일본 특허 출원 공개 평11-283934호 공보
[특허 문헌 9] 일본 특허 출원 공개 평11-284195호 공보
[특허 문헌 10] 일본 특허 출원 공개 제2004-214606호 공보
[특허 문헌 11] 일본 특허 출원 공개 제2003-273109호 공보
본 발명은 상기와 같은 사정에 착안하여 이루어진 것으로, 그 목적은 소스-드레인 전극과 TFT의 반도체층 사이에 통상 형성되는 배리어 메탈층을 생략해도 우수한 TFT 특성을 발휘할 수 있고, 소스-드레인 배선을 TFT의 반도체층에 직접 또한 확실하게 접속할 수 있는 기술을 제공하는 것에 있다.
상기 과제를 해결할 수 있는 본 발명의 박막 트랜지스터 기판은, 박막 트랜지스터의 반도체층과 소스-드레인 전극을 갖는 박막 트랜지스터 기판에 있어서, 상기 소스-드레인 전극은 산소를 함유하는 산소 함유층과, 순Cu 또는 Cu 합금의 박막으로 이루어지고, 상기 산소 함유층을 구성하는 산소의 일부 혹은 전부는 상기 박막 트랜지스터의 상기 반도체층의 Si와 결합하고 있고, 상기 순Cu 또는 Cu 합금의 박막은 상기 산소 함유층을 개재하여 상기 박막 트랜지스터의 반도체층과 접속하고 있는 것에 요지를 갖고 있다.
바람직한 실시 형태에 있어서, 상기 산소 함유층을 구성하는 산소 원자수([O])와 Si 원자수([Si])의 비([O]/[Si])는 0.3 이상 2.0 이하의 범위 내이다.
바람직한 실시 형태에 있어서, 상기 [O]/[Si]가 0.3 이상 2.0 이하의 범위인 산소 함유층의 두께는 0.17 ㎚ 이상 3 ㎚ 이하의 범위 내이다.
바람직한 실시 형태에 있어서, 상기 박막 트랜지스터의 상기 반도체층은 아 몰퍼스 실리콘 또는 다결정 실리콘으로 이루어진다.
본 발명의 표시 디바이스는 상기 박막 트랜지스터 기판을 구비하고 있다.
본 발명의 박막 트랜지스터 기판은 상기 구성을 갖고 있기 때문에, 종래와 같이 소스-드레인 전극과 TFT의 반도체층 사이에 배리어 메탈층을 형성하지 않아도 우수한 TFT 특성을 얻을 수 있다.
본 발명에 이용되는 소스-드레인 전극용 배선 재료로서는, 순Cu나, 합금 성분으로서 Ni, Zn, Mg, Mn, Pt, Pd, Ir, Ge, Nb, Cr 및 희토류 원소로 이루어지는 군(그룹 X)으로부터 선택되는 적어도 1종의 원소를 함유하는 Cu-X 합금을 이용할 수 있다.
본 발명의 박막 트랜지스터 기판을 이용하면, 생산성이 우수하고, 저렴하고 또한 고성능의 표시 디바이스를 얻을 수 있다.
본 발명자는 TFT의 반도체층에 직접 접속 가능한 소스-드레인 전극을 구비한 신규의 박막 트랜지스터 기판 제공하기 위해 검토해 왔다. 상세하게는, 종래와 같이, 소스-드레인 전극과 반도체층 사이에 배리어 메탈층을 개재시키지 않아도 우수한 TFT 특성을 발휘할 수 있는 박막 트랜지스터 기판을 제공하기 위해 검토를 행했다.
그 결과, 소스-드레인 전극용 배선 재료로서, 산소를 함유하는 산소 함유층과, 순Cu 또는 Cu 합금의 박막(이하, Cu계 박막이라 부르는 경우가 있음)으로 이루 어지는 재료를 이용하고, 상기 산소 함유층을 구성하는 산소의 일부 혹은 전부가 박막 트랜지스터의 반도체층의 Si와 결합하는 구성(반도체층측에서 보면, Si 반도체층의 표층의 적어도 일부가 산화되어 있음)으로 하면, 소기의 목적이 달성되는 것을 발견하고, 본 발명을 완성했다. 이에 의해, Cu계 박막은 산소 함유층을 개재하여 TFT의 반도체층과 직접 접속되도록 된다.
본 명세서에 있어서,「소스-드레인 전극」은 소스-드레인 전극 자체와, 소스-드레인 배선의 양방을 포함하고 있다. 즉, 본 발명의 소스-드레인 전극은 소스-드레인 전극과 소스-드레인 배선이 일체로 형성된 것이며, 소스-드레인 배선은 소스-드레인 전극 영역에 접하고 있다.
(본 발명에 이용되는 소스-드레인 전극)
본 발명에 이용되는 소스-드레인 전극(28, 29)은, 도7에 도시한 바와 같이, 산소 함유층(28a, 29a)과 Cu계 박막(28b, 29b)으로 이루어진다. 산소 함유층(28a, 29a)은 TFT의 반도체층(33)을 덮도록 형성되어 있고, 예를 들어 산소 함유층의 산소 원자(O)의 일부 또는 전부는 반도체층의 Si와 결합한 상태로 존재하고 있다. 산소 함유층을 구성하는 O는 반도체층을 구성하는 Si보다도 Cu와의 밀착성이 우수하고, 패터닝 후의 전극의 박리가 발생하지 않는다. 또한, 산소 함유층(28a, 29a)은 Cu계 박막(28b, 29b)과 TFT의 반도체층(33)의 계면에 있어서의 Cu와 Si와의 상호 확산을 방지하기 위한 배리어(확산 배리어)로서 작용한다.
본 발명에 따르면, 후술하는 실시예에서 실증하는 바와 같이, 종래와 같이 Mo 등의 배리어 메탈층을 형성하지 않아도 우수한 TFT 특성을 얻을 수 있다. 또 한, 산소 함유층은, 후에 상세하게 설명하는 바와 같이, 반도체층을 형성한 후이며, Cu계 박막을 형성하기 전에, 예를 들어 플라즈마법 등에 의해 간편하게 제작할 수 있기 때문에, 종래와 같이 배리어 메탈층 형성용의 특별한 성막 장치는 불필요하다.
본 발명을 특징짓는 산소 함유층의 상세는 이하와 같다.
산소 함유층의 산소 원자(O)의 일부 또는 전부는 반도체층의 Si와 결합하고, 주로 Si 산화물(SiOx)로 되어 있다. Si 산화물은 예를 들어 Si 반도체층의 표면을 산화함으로써 얻을 수 있다.
상기 산소 함유층(Si 산화물)은 Cu계 박막과의 밀착성이 우수하고, 아몰퍼스 실리콘(a-Si)보다도 Cu계 박막과의 밀착성이 강하다. Si 산화막은 배리어 메탈층에 이용되고 있는 대표적인 고융점 금속(Mo 등)에 비해 밀착성 정도는 약간 떨어지나, 액정 디스플레이 등의 제조에 있어서는, 이하에 기재한 바와 같이 실용상 전혀 문제가 없는 레벨에 있는 것을 확인했다.
밀착성 정도의 확인은, 종래예인 순Cu와 순Mo의 적층막(산소 함유층을 갖지 않는 아몰퍼스 실리콘층의 상부에 순Mo막을 예를 들어 50 ㎚ 형성한 후에, 동일 챔버 내에서 순Mo막의 상부에 순Cu막을 예를 들어 250 ㎚ 형성한 적층막), 순Cu막(산소 함유층 없음, 후술하는 제1 비교예) 및 산소 함유층(Si 산화물)을 갖는 순Cu막(후술하는 제2 실시예)을 이용하여, 포토리소그래피법에 의해 순Cu와 순Mo의 적층막 및 순Cu막을 패터닝하고, 막의 상태를 확인했다.
그 결과, 종래예에서는 기판 표면에 잔사(殘渣)는 발생하지 않았으나, 순Mo막과 순Cu막의 에칭 속도의 차에 의해 순Mo선 폭과 순Cu선 폭이 달라 배선의 단면 형상에 단차가 발생했다. 제1 비교예에서는 배선 단면 형상으로 단차는 발생하지 않았으나, 기판 전체면에 에칭 잔사가 발생하고 있는 것이 확인되었다. 이것에 반해, 제2 실시예에서는 배선 형상이 양호하고, 또한 에칭 잔사도 발생하고 있지 않은 것이 확인되었다.
또한, 상기 각 패턴을 실온에서 보관하고, 패턴 상태의 관찰을 행했다. 그 결과, 제1 비교예에서는 수일간의 방치 후에 기판 전체면에서 패턴이 박리되어 떨어진 것에 반해, 종래예 및 제2 실시예에서는 수개월간 보관해도 패턴 박리가 전혀 발생하지 않았다.
그 결과, 산소 함유층을 갖는 순Cu막을 이용하면, 산소 함유층을 갖지 않는 종래 순Cu막에 비해 아몰퍼스 실리콘층과의 밀착성이 우수한 것이 확인되었다.
상기 산소 함유층은 이하의 요건을 더 만족하고 있는 것이 바람직하다.
산소 함유층을 구성하는 산소 원자수([O])와 Si 원자수([Si])의 비([O]/[Si], 이하, 편의상 P값이라 부르는 경우가 있음)는 0.3 이상 2.0 이하의 범위 내인 것이 바람직하다. 이에 의해, TFT 특성을 열화시키지 않고, 산소 함유층에 의한 배리어 작용을 유효하게 발휘시킬 수 있다. P값은 0.4 이상이 더 바람직하고, 0.5 이상이 더욱 바람직하고, 0.7 이상이 보다 더 바람직하다.
P값의 바람직한 하한(0.3)은 아몰퍼스 실리콘층의 표면 산화에 의한 확산 억 제가 가능한「O/Si」로부터 설정한 것이다. 한편, P값의 바람직한 상한(2.0)은 SiO2 형성시에 있어서의「O/Si」의 최대값이 대략 2.0이라 생각하고 설정한 것이다.
P값의 최대값은, 산소 함유층(후술함)의 형성 공정에 있어서, 예를 들어 플라즈마 조사 시간을 대략 1초간 내지 10분간의 범위 내로 제어함으로써 조절할 수 있다.
P값은 산소 함유층의 깊이 방향의 원소(O 및 Si)를 RBS법(Rutherford Backscattering Spectrometry, 러더포드 후방 산란 분광법)에 의해 분석함으로써 산출된다.
산소 함유층의 두께는 0.17 ㎚ 이상 3 ㎚ 이하의 범위 내인 것이 바람직하다. 상기 두께의 하한(0.17 ㎚)은 대략 SiO2의 Si-O 결합의 원자간 거리에 상당한다. 상기 두께는 P값이 0.3 이상을 만족하는 층의 두께를 의미하고, P값이 0.3 미만인 층의 두께는 제외하고 있다.
전술한 바와 같이, 산소 함유층은 Cu계 박막과 TFT의 반도체층의 계면에 있어서의 Cu와 Si와의 상호 확산을 방지하기 위한 배리어층으로서 유용하고, TFT의 반도체층 표면에 대략 SiOx의 1원자층 정도 형성되어 있으면 우수한 배리어성을 발휘하나, 산소 함유층이 지나치게 두꺼워지면 Cu계 박막과 반도체층 계면에서의 전압 강하가 발생하여, 온(ON) 전류가 저하되는 등 TFT 특성이 열화한다. 산소 함유층의 두께를 상기 범위 내로 제어함으로써, 산소 함유층의 형성에 의한 Cu계 박막과 반도체 계면에서의 전기 저항의 상승을 TFT 특성에 악영향을 미치지 않는 범위 내로 억제한다. 산소 함유층의 두께는 3 ㎚ 이하인 것이 더 바람직하고, 2.7 ㎚ 이하가 더욱 바람직하다.
산소 함유층의 두께는 다양한 물리 분석 방법에 의해 구할 수 있다. 예를 들어, 전술한 RBS법 외에 XPS(X선 광전자 분광 분석)법, SIMS(2차 이온 질량 분석)법, GD-OES(고주파 글로우 방전 발광 분광 분석)법 등을 이용할 수 있다.
산소 함유층은, 예를 들어 반도체층의 상부에 산화 처리를 행함으로써 형성된다. 이들 처리 방법은 특별히 한정되지 않고, 예를 들어 (ⅰ) 플라즈마를 이용하는 방법, (ⅱ) 가열에 의한 방법 등의 방법을 채용할 수 있다.
상기 (ⅰ)와 같이 플라즈마를 이용하는 경우, 예를 들어 산소 가스를 이용하여 산소 함유층을 형성하면 좋다. 플라즈마 처리에 이용되는 산소 가스는 Ar 등의 불활성 가스로 희석해도 좋다. 산소 함유 플라즈마원으로부터 산소를 공급하는 경우, 산소 이온을 이용한 이온 주입법을 이용할 수도 있다.
또한, 상기 (ⅱ)와 같이 가열을 행하는 경우, 산소 가스 분위기 중에서 Si 반도체층을 가열하면 좋고, 이에 의해 산소 함유층을 얻을 수 있다. 가열 처리에 이용되는 산소 가스는 Ar 등의 불활성 가스로 희석해도 좋다.
상기 방법 외에, 예를 들어 소스-드레인 전극의 형성 과정에서, Si 반도체층의 표면에 존재하는 산소 원자가 Cu계 박막 등으로 확산되어 산소 함유층을 형성할 수도 있으므로, 이와 같은 자연 확산법을 이용할 수도 있다.
이하, 상기 (ⅰ) 내지 (ⅱ)에 대해 상세하게 설명한다.
(ⅰ) 플라즈마 산화법
플라즈마 산화법은 플라즈마를 이용하는 것으로, 후술하는 실시 형태 및 제1 실시예에 나타내는 바와 같이, 산소 함유 가스를 이용하는 것이 바람직하다. 산소 함유 가스로서는 O2, H2O, N2O 등의 가스를 들 수 있다. 이들은 단독으로 혹은 2종 이상의 혼합 가스로서 사용된다. 구체적으로는, 산소를 함유하는 플라즈마원의 근방에 TFT의 반도체층을 형성하는 것이 바람직하다. 여기서, 플라즈마원과 반도체층의 거리는 플라즈마의 종류나, 플라즈마 발생 조건[파워(투입 전력), 압력, 온도, 조사 시간, 가스 조성 등] 등에 따라서 적절한 범위로 설정하면 좋으나, 대략 수십 ㎝의 범위인 것이 바람직하다. 이와 같은 플라즈마 근방에는 고에너지의 산소 원자가 존재하고 있고, 이에 의해 반도체층 표면에 원하는 산소 함유층을 용이하게 형성할 수 있다.
산소 함유 플라즈마원 등으로부터 산소를 공급하는 경우, 이온 주입법을 이용할 수도 있다. 이온 주입법에 따르면, 전계에 의해 가속된 이온은 장거리를 이동할 수 있기 때문에 플라즈마원과 반도체층의 거리를 임의로 설정하는 것이 가능하다. 이온 주입법은 플라즈마 근방에 형성된 반도체층에 마이너스의 고전압 펄스를 인가함으로써, 반도체층의 표면 전체에 이온을 주입하는 것이 바람직하다. 혹은, 전용 이온 주입 장치를 이용하여 이온 주입을 행해도 좋다.
또한, 처리 온도는 300 ℃ 이상인 것이 바람직하다. 처리 온도가 300 ℃ 미만인 경우, 산화 반응의 진행이 느려 확산 배리어로서 유효하게 작용할 수 있는 산소 함유층의 형성에 장시간을 필요로 하여, 보다 양호한 TFT 특성을 얻는 것이 어 려워진다. 단, 온도가 지나치게 높아지면, 처리 대상인 반도체층의 변질이나 반도체층으로의 손상을 초래하기 때문에 대략 360 ℃ 이하인 것이 바람직하다.
또한, 압력에 관해서는 55 ㎩ 이상의 압력으로 행하는 것이 바람직하다. 압력이 55 ㎩ 미만인 경우, 산화 반응의 진행이 느려 확산 배리어로서 유효하게 작용할 수 있는 산소 함유층의 형성에 장시간을 필요로 한다. 압력을 높게 하면 산화 반응의 진행이 단시간에 진행되어 반도체층으로의 데미지가 적고, 양호한 배리어성을 나타내는 산소 함유층을 형성할 수 있어 TFT 특성이 향상된다. 상기 관점으로부터 보면, 압력은 높을수록 좋고, 예를 들어 60 ㎩ 이상인 것이 더 바람직하고, 66 ㎩ 이상인 것이 더욱 바람직하다. 또한, 압력의 상한은 사용하는 장치의 성능 등에 의존하기 때문에 일의적으로 결정하기 어렵지만, 플라즈마를 안정적으로 공급하는 관점으로부터 보면 대략 400 ㎩ 이하인 것이 바람직하고, 266 ㎩ 이하인 것이 더 바람직하다.
플라즈마 조사 시간은 5분 이하로 하는 것이 바람직하다. 플라즈마 조사 시간이 5분 넘는 경우, 아몰퍼스 실리콘층의 표면에 형성된 산소 함유층에 의한 전압 강하를 무시할 수 없게 되어 TFT 특성이 저하된다. 플라즈마 조사 시간은 3분 이하인 것이 더 바람직하고, 1분 이하인 것이 한층 바람직하다. 플라즈마 조사 시간의 하한에 관해서는, 아몰퍼스 실리콘층의 표면에 1층 정도의 산소 함유층이 형성되어 있으면 본 발명의 효과는 충분히 발휘된다고 생각되는 것을 감안하면, 적어도 아몰퍼스 실리콘층의 표면에 산소 함유층이 1층 정도 형성되는 시간 이상으로 하면 좋다. 플라즈마 조사 시간은 1초 이상인 것이 바람직하고, 5초 이상인 것이 더 바 람직하다. 후술하는 실시예에서는, 플라즈마 조사 시간이 5초 정도에서 충분한 확산 배리어 특성을 얻을 수 있는 것을 확인하고 있다.
또한, 투입 전력은 50 W 이상으로 하는 것이 바람직하다. 투입 전력이 50 W 미만인 경우, 산화 반응의 진행이 느려 적절한 [O]/[Si]비의 산소 함유층을 형성하기 어렵고, 확산 배리어로서 유효하게 작용할 수 있는 산소 함유층의 형성에 장시간을 필요로 하는 등 TFT 특성이 저하된다. 상기 관점으로부터 보면, 투입 전력은 높을수록 좋고, 예를 들어 60 W 이상인 것이 더 바람직하고, 75 W 이상인 것이 더욱 바람직하다.
가스 조성은 전술한 산소 함유 가스(O2, H2O, N2O 등)만이라도 좋으나, 산소 함유 가스를 Ar 등의 불활성 가스로 희석해도 좋다.
(ⅱ) 열산화법
열산화법은 산화 피막의 부착성이 좋은 등의 이유에 의해 범용되고 있다. 구체적으로는, 예를 들어 산소 가스 분위기 하에서 400 ℃ 이하의 온도로 가열하는 것이 바람직하다. 가열 온도가 높으면 반도체층으로의 손상이 커지고, 한편 가열 온도가 낮은 경우 원하는 산소 함유층을 충분히 형성할 수 없을 우려가 있다. 가열 온도는 200 ℃ 이상 380 ℃ 이하로 제어하는 것이 더 바람직하고, 250 ℃ 이상 350 ℃ 이하로 제어하는 것이 더욱 바람직하다. 상기 가열 처리는 전술한 플라즈마 산화법과 병용해도 좋고, 이에 의해 산소 함유층의 형성을 더 촉진할 수 있다.
이와 같이, 산소 함유층은, 바람직하게는 전술한 (ⅰ) 내지 (ⅱ)의 방법에 의해 형성되나, 또한 제조 공정의 간략화나 처리 시간의 단축 등의 관점으로부터 산소 함유층의 형성에 이용하는 장치나 챔버, 온도나 가스 조성을 이하와 같이 제어하여 행하는 것이 바람직하다.
우선, 장치는 제조 공정의 간략화를 위해 반도체층 형성 장치와 동일한 장치에서 행하는 것이 바람직하다. 이에 의해, 장치 사이 혹은 장치 내에서 처리 대상의 작업물이 여분으로 이동할 필요가 없어진다.
또한, 온도에 관해서는 반도체층의 성막 온도와 실질적으로 동일한 온도에서 행하는 것이 바람직하고, 이에 의해 온도 변동에 필요한 조절 시간을 생략할 수 있다.
혹은, 가스 조성은 전술한 산소 함유 가스를 Ar 등의 불활성 가스로 희석하여 이용해도 좋다.
이상, 산소 함유층을 형성하는 방법에 대해 상세하게 서술했다.
이와 같이 하여 TFT의 반도체층 상에 산소 함유층을 형성한 후, 예를 들어 스퍼터링법에 의해 Cu계 박막을 형성하면 원하는 소스-드레인 전극을 얻을 수 있다. 본 발명에 이용되는 소스-드레인 전극은 단일의 스퍼터링 타깃 및 단일의 스퍼터링 가스를 이용하여 형성할 수 있기 때문에, 전술한 특허 문헌 11과 같이, 스퍼터링 가스의 조성을 변화시킬 필요는 없다. 그로 인해, 본 발명에 따르면 종래보다도 공정의 간략화를 더 도모할 수 있다.
본 발명에 이용되는 소스-드레인 전극은 TFT의 반도체층과 Cu계 박막 사이에 TFT의 반도체층을 덮도록 상기 산소 함유층을 형성한 점에 특징이 있다. 따라서, 예를 들어 반도체층의 종류는 특별히 한정되지 않고, TFT 특성에 악영향을 미치지 않는 한, 소스-드레인 전극에 통상 사용되는 것을 이용할 수 있다.
반도체층은, 대표적으로는 아몰퍼스 실리콘(바람직하게는 수소화 아몰퍼스 실리콘) 또는 다결정 실리콘 등을 들 수 있다.
또한, 소스-드레인 전극용 배선 재료로서는 종래 범용되고 있는 순Cu를 그대로 이용할 수도 있다.
혹은, 소스-드레인 전극용 배선 재료로서 Ni, Zn, Mg, Mn, Pt, Pd, Ir, Ge, Nb, Cr 및 희토류 원소로 이루어지는 군(그룹 X)으로부터 선택되는 적어도 1종의 원소를 함유하는 Cu-X 합금을 이용해도 좋다.
이와 같은 소스-드레인 전극을 구비한 박막 트랜지스터 기판을 이용하면, 종래와 같이 Cu계 박막과 TFT의 반도체층 사이에 하부 배리어 메탈층을 개재시키는 것이 불필요해지고, 당해 Cu계 박막을 산소 함유층을 개재하여 반도체층과 접합할 수 있다. 후술하는 실시예에 나타내는 바와 같이, 순Cu나 Cu 합금의 박막을 이용하여 시험 제작된 TFT는, Cr 등의 배리어 메탈층을 개재시킨 종래예의 경우와 동일 레벨 이상의 TFT 특성을 실현할 수 있는 것이 확인되었다. 따라서, 본 발명에 따르면, 배리어 메탈층의 생략에 의해 제조 공정을 간략화할 수 있어 제조 비용을 저감할 수 있다.
이하, 도면을 참조하면서, 본 발명에 관한 TFT 모듈의 바람직한 실시 형태를 설명한다. 이하에서는, 아몰퍼스 실리콘 TFT 기판을 구비한 액정 디스플레이를 대표적으로 들어 설명하나, 본 발명은 이것에 한정되지 않고, 전ㆍ후술하는 취지에 적합한 범위에서 적당하게 변경을 가하여 실시하는 것도 가능하며, 그들은 모두 본 발명의 기술적 범위에 포함된다. 본 발명에 이용되는 소스-드레인 전극은, 예를 들어 외부로의 신호 입출력을 위해 사용되는 TAB(탭) 접속 전극에도 마찬가지로 적용할 수 있는 것을 실험에 의해 확인하고 있다.
(제1 실시 형태)
도3은 본 발명에 관한 아몰퍼스 실리콘 TFT 기판의 실시 형태를 설명하는 개략 단면도이다. 도3에서는, 종래 TFT 기판을 도시하는 전술한 도2와 동일한 번호를 부여하고 있다. 본 실시 형태에 따르면, 이하에 상세하게 서술하는 바와 같이 산소를 함유하는 층(산소 함유층)의 형성이 확인되고 있다.
도3에 있어서, 소스 전극(28) 및 드레인 전극(29)에 전기적으로 접속되는 소스-드레인 배선(34)은 산소 함유층과 순Cu 또는 Cu 합금 박막(예를 들어, Cu-0.5 원자％ Mn 합금, Cu-0.34 원자％ Ni 합금, Cu-1.3 원자％ Zn 합금, Cu-1.0 원자％ Mg 합금)으로 이루어지고, 산소 함유층은 아몰퍼스 실리콘 채널층(33)을 덮도록 형성되어 있다. 소스-드레인 배선(34)의 구성은 후술하는 도4의 (e) 및 도4의 (f)에 도시하고 있다.
도2와 도3을 대비하면 명백한 바와 같이, 종래 TFT 기판에서는, 도2에 도시한 바와 같이, 소스-드레인 전극 하에 MO 등의 하부 배리어 메탈층(53)이 형성되어 있는 것에 반해, 도3에 도시하는 본 발명의 TFT 모듈에서는, 하부 배리어 메탈층(53)을 생략할 수 있다.
본 실시 형태에 따르면, 종래와 같이 하부 배리어 메탈층을 개재시키지 않 고, 산소 함유층을 개재하여 Cu계 박막을 아몰퍼스 실리콘 채널층과 직접 접속할 수 있고, 종래 TFT 기판과 동일한 정도 이상의 양호한 TFT 특성을 실현할 수 있다( 후술하는 실시예를 참조).
다음에, 도4를 참조하면서, 도3에 도시하는 본 실시 형태에 관한 TFT 기판의 제조 방법을 설명한다. 도4에는 도3과 동일한 참조 부호를 부여하고 있다.
우선, 도4의 (a)에 도시한 바와 같이, 유리 기판(1a) 상에 스퍼터링 등의 방법을 이용하여 두께 50 ㎚ 정도의 순Mo 박막(52) 및 두께 200 ㎚ 정도의 Cu 합금 박막(61)(예를 들어, Cu-0.5 원자％ Mn 합금, Cu-0.34 원자％ Ni 합금, Cu-1.3 원자％ Zn 합금, Cu-1.0 원자％ Mg 합금)을 차례로 적층한다. 스퍼터링의 성막 온도는 실온으로 했다. 이 적층 박막 상에, 도4의 (b)에 도시한 바와 같이, 포토리소그래피에 의해 레지스트(62)를 패터닝한 후, 레지스트(62)를 마스크로 하여 순Mo 박막(52) 및 Cu 합금 박막(61)의 적층막을 에칭함으로써 게이트 전극(26)을 형성한다[도4의 (c)]. 이때, 후에 성막되는 게이트 절연막(27)의 커버리지성이 좋아지도록 상기 적층 박막의 주연을 약 30°내지 60°의 테이퍼 형상으로 에칭해 두는 것이 좋다.
계속해서, 도4의 (d)에 도시한 바와 같이, 예를 들어 플라즈마 CVD법 등의 방법을 이용하여 두께 약 300 ㎚ 정도의 Si 질화막(게이트 절연막)(27)을 형성한다. 플라즈마 CVD법의 성막 온도는 약 350 ℃로 했다. 계속해서, 예를 들어 플라즈마 CVD법 등의 방법을 이용하여 Si 질화막(게이트 절연막)(27) 상에 두께 200 ㎚ 정도의 언도프트 수소화 아몰퍼스 실리콘막(a-Si-H)(55) 및 두께 약 80 ㎚의 인을 도핑한 n+형 수소화 아몰퍼스 실리콘막(n+a-Si-H)(56)을 차례로 적층한다. n+형 수소화 아몰퍼스 실리콘막은 SiH4, PH3을 원료로 한 플라즈마 CVD를 행함으로써 형성된다.
다음에, Si 질화막의 형성에 이용한 것과 동일한 플라즈마 CVD 장치 내에서, 도4의 (e)에 도시한 바와 같이, 상기와 같이 하여 얻어진 n+형 수소화 아몰퍼스 실리콘막(n+a-Si-H)(56) 상에 산소 함유층(60)을 형성한다. 구체적으로는, 챔버 내에 기판을 보유 지지한 상태로 아몰퍼스 실리콘막의 성막에 이용한 원료 가스를 배제했다. 계속해서, 챔버 내에 캐리어 가스로서 산소만을 공급하여 플라즈마를 발생시켜, n+형 수소화 아몰퍼스 실리콘막(56)의 표면을 30초간 처리하고, 산소 함유층을 형성했다. 고주파(RF) 파워 밀도는 0.14 W/㎠, 성막 온도는 320 ℃, 가스 압력은 133 ㎩로 했다.
후술하는 제1 실시예는, 상기 조건에서 실험을 행했을 때의 TFT 특성 등을 조사한 것이다. 상기와 같이 하여 형성된 산소 함유층 표면을 RBS법 및 XPS법으로 분석한 결과, 상기 층에는 산소 원자가 포함되어 있고, RBS법에 의한 분석 결과로부터, 산소 원자와 Si 원자의 비(P값)는 0.3을 넘는 산소 함유층이 약 2.5 ㎚ 형성되어 있는 것이 확인되었다.
또한, 본 실시 형태에서는, 플라즈마 산화법에 의해 산소 함유층(60)을 형성했으나, 이에 한정되지 않고, 전술한 (ⅱ)의 열산화법을 채용해도, 원하는 산소 함 유층을 얻을 수 있는 것을 실험에 의해 확인하고 있다.
계속해서, 도4의 (f)에 도시한 바와 같이, 산소 함유층(60) 상에, 스퍼터링 등의 방법을 이용하여 두께 300 ㎚ 정도의 Cu 합금 박막(63)(예를 들어, Cu-0.5 원자％ Mn 합금, Cu-0.34 원자％ Ni 합금, Cu-1.3 원자％ Zn 합금, Cu-1.0 원자％ Mg 합금막)을 형성한다. 스퍼터링의 성막 온도는 실온으로 했다. 다음에, 포토리소그래피에 의해 레지스트를 패터닝한 후, 레지스트를 마스크로 하여 Cu 합금 박막(63)(예를 들어, Cu-0.5 원자％ Mn 합금, Cu-0.34 원자％ Ni 합금, Cu-1.3 원자％ Zn 합금, Cu-1.0 원자％ Mg 합금막)을 에칭함으로써, 소스 전극(28)과, 드레인 전극(29)이 형성된다[도4의 (f)]. 또한, 소스 전극(28) 및 드레인 전극(29)을 마스크로 하여, n+형 수소화 아몰퍼스 실리콘막(56)을 건식 에칭하여 제거한다[도4의 (g)].
다음에, 예를 들어 플라즈마 질화 장치 등을 이용하여 두께 300 ㎚ 정도의 Si 질화막(보호막)을 형성한다(도시하지 않음). 이때의 성막은 약 250 ℃에서 행했다. 다음에, Si 질화막(30) 상에 레지스트를 패터닝하고, 건식 에칭 등을 행함으로써 콘택트 홀(57)을 형성한다.
다음에, 예를 들어 아민계 등의 박리액을 이용하여 레지스트(도시하지 않음)를 박리한다. 마지막으로, 두께 50 ㎚ 정도의 ITO(산화인듐에 10 질량％의 산화주석을 첨가)막을 성막한다. 계속해서, 습식 에칭에 의한 패터닝을 행하여 투명 화소 전극(5)을 형성하면 TFT가 완성된다.
본 실시 형태에 따르면, 아몰퍼스 실리콘 채널층이 산소 함유층을 개재하여Cu계 박막(예를 들어 순Cu나 Cu-0.5 원자％ Mn 합금, Cu-0.34 원자％ Ni 합금, Cu-1.3 원자％ Zn 합금, Cu-1.0 원자％ Mg 합금 박막)과 접속된 TFT 기판을 얻을 수 있다.
상기에서는, 투명 화소 전극(5)으로서 ITO막을 이용했으나, IZO막을 이용해도 좋다. 또한, 활성 반도체층으로서 아몰퍼스 실리콘 대신에 다결정 실리콘을 사용해도 좋다.
이와 같이 하여 얻어지는 TFT 기판을 사용하고, 예를 들어 이하에 기재된 방법에 의해, 전술한 도1에 도시하는 액정 디스플레이를 작성한다.
우선, 상기와 같이 하여 작성한 TFT 기판(1)의 표면에, 예를 들어 폴리이미드를 도포하고, 건조한 후 러빙 처리를 행하여 배향막을 형성한다.
한편, 대향 기판(2)은 유리 기판 상에, 예를 들어 Cr을 매트릭스 형상으로 패터닝함으로써 차광막(9)을 형성한다. 다음에, 차광막(9)의 간극에 수지제의 적, 녹, 청의 컬러 필터(8)를 형성한다. 차광막(9)과 컬러 필터(8) 상에 ITO막과 같은 투명 도전성막을 공통 전극(7)으로 하여 배치함으로써 대향 전극을 형성한다. 그리고, 대향 전극의 최상층에 예를 들어 폴리이미드를 도포하고, 건조한 후, 러빙 처리를 행하여 배향막(11)을 형성한다.
계속해서, TFT 기판(1)과 대향 기판(2)의 배향막(11)이 형성되어 있는 면을 각각 대향하도록 배치하고, 수지제 등의 밀봉재(16)에 의해 액정의 봉입구를 제외하고 TFT 기판(1)과 대향 기판(2)을 접합한다. 이때, TFT 기판(1)과 대향 기판(2) 사이에는 스페이서(15)를 개재시키는 등 하여 2매의 기판간의 갭을 대략 일정하게 유지한다.
이와 같이 하여 얻어지는 빈 셀을 진공 중에 세우고, 봉입구를 액정에 침지한 상태에서 서서히 대기압으로 복귀시켜 감으로써, 빈 셀에 액정 분자를 포함하는 액정 재료를 주입하여 액정층을 형성하고, 봉입구를 밀봉한다. 마지막으로, 빈 셀의 외측의 양면에 편광판(10)을 부착하여 액정 패널을 완성시킨다.
다음에, 도1에 도시한 바와 같이, 액정 디스플레이를 구동하는 드라이버 회로(13)를 액정 패널에 전기적으로 접속하고, 액정 디스플레이의 측부 혹은 이면부에 배치한다. 그리고, 액정 디스플레이의 표시면으로 되는 개구를 포함하는 보유 지지 프레임(23)과, 면 광원을 이루는 백 라이트(22)와 도광판(20)과 보유 지지 프레임(23)에 의해 액정 디스플레이를 보유 지지하여, 액정 디스플레이를 완성시킨다.
본 발명의 표시 디바이스는 전술한 소스-드레인 전극을 구비하고 있기 때문에, 매우 우수한 성능과 신뢰성을 실현하는 것이 가능하다. 또한, 본 발명의 표시 디바이스는 상기 소스-드레인 전극을 구비하고 있으면 좋고, 그 밖의 표시 디바이스의 구성은 특별히 한정되지 않고, 표시 디바이스의 분야에 있어서 공지된 모든 구성을 채용할 수 있다.
(제1 내지 제2 실시예, 제1 비교예)
이하 제1 내지 제2 실시예에서는, 산소 함유층을 갖는 Cu 합금 박막의 소스-드레인 전극을 이용하면, 배리어 메탈층을 생략해도 반도체층으로의 Cu의 확산이 억제되어 양호한 TFT 특성을 얻을 수 있는 것을 조사하는 목적으로 다양한 실험을 행했다. 제1 실시예 및 제2 실시예에서는 전술한 제1 실시 형태와 같은 플라즈마 산화법을 이용하여 산소 함유층을 형성했다. 구체적인 실험 조건 및 평가 방법은 이하와 같다.
(소스-드레인 전극)
제1 실시예에서는 소스-드레인 전극용 배선 재료로서 전술한 제1 실시 형태에 기재된 Cu-0.5 원자％ Mn을 이용했다.
제2 실시예에서는 전술한 제1 실시 형태에 있어서 Cu-0.5 원자％ Mn 대신에 순Cu를 이용했다.
제1 비교예에서는 순Cu를 이용했으나, 산소 플라즈마 처리는 행하지 않았다.
그 결과, 제1 실시예 및 제2 실시예에서는 모두 산소를 포함하는 산소 함유층이 약 2.7 ㎚ 형성되어 있고, 또한 당해 산소 함유층을 RBS 분석한 결과, 산소 원자와 Si 원자의 비(P값)는 0.3을 넘는 것이 확인되었다.
이에 반해, 제1 비교예에서는 산소 함유층의 형성은 볼 수 없었다.
(실험에 제공한 TFT)
여기서는, TFT 특성을 간이하게 조사하기 위해, 제1 실시 형태의 도4의 (g)에 도시하는 TFT에 대해 다양한 열처리(150 ℃에서 30분간, 200 ℃에서 30분간, 250 ℃에서 30분간, 300 ℃에서 30분간)를 행한 것을 실험에 제공했다. 이 열처리 조건은, TFT 기판의 제조 공정에서, 열이력이 가장 고온으로 되는 Si 질화막(보호막)의 성막 공정의 열이력을 상정하여 설정된 것이다. 본 실시예에 제공한 TFT는 현실의 TFT 기판과 같이 다양한 성막 공정이 실시되어 완성된 것은 아니나, 상기 어닐을 행한 TFT는 실제 TFT 기판의 TFT 특성을 거의 반영하고 있다고 생각된다.
(Si와 Cu와의 상호 확산의 평가)
제1 실시예, 제2 실시예, 제1 비교예의 각각에 대해, 제1 실시 형태의 도4의 (g)에 도시하는 TFT를 제작하고, 아몰퍼스 실리콘 채널층과의 계면을 관찰하여, 아몰퍼스 실리콘 중의 Si와 Cu와의 상호 확산의 유무를 조사했다.
상세하게는, TFT 제작 직후의 각 시료 및 TFT에 대해 산소 분위기 중에서 350 ℃에서 30분간 열처리한 각 시료의 각각에 대해 GD-OES법에 의한 분석을 행하고, 깊이 방향의 원소 농도를 조사했다. GD-OES 분석은 성막 완료 후의 시료의 막 표면(상층)으로부터 고주파 스퍼터에 의해 막을 깎으면서 막을 분석하는 방법이다. GD-OES의 분석 조건은 이하와 같다.
가스 압력 300 ㎩, 전력 20 W, 주파수 500 ㎐, 듀티비 0.125
(Si와 Cu와의 상호 확산의 평가 결과)
성막 후의 각 시료에 있어서의 GD-OES 분석의 결과를 도5와 도6에 나타낸다. 상세하게는, 도5에 제1 비교예(순Cu만)의 결과를, 도6에 제1 실시예의 결과를 각각 나타낸다.
우선, 도5(비교예)를 참조한다.
도5의 (a)는 TFT 제작 직후의 시료의 결과를, 도5의 (b)는 350 ℃에서 30분간 열처리한 시료의 결과를 나타내고 있다. 횡축은 스퍼터링 시간(초)으로, 표면으로부터 깊이 방향의 거리를 간접적으로 의미하고 있고, 종축은 Cu 원자, O원자, Si 원자, N 원자의 상대 강도이다.
도5의 (a)와 도5의 (b)를 대비하면 명백한 바와 같이, 산소 함유층을 갖고 있지 않은 제1 비교예에서는, 열처리에 의해 시료 중 Cu 원자가 아몰퍼스 실리콘(a-Si)측으로 확산되는 것을 알 수 있다.
다음에, 도6(본 발명예)을 참조한다.
도6의 (a)와 도6의 (b)를 대비하면 명백한 바와 같이, 산소 함유층을 함유하는 제1 실시예(Cu-0.5 원자％ Mn 합금)에서는, 열처리를 행해도 시료 중 Cu 원자는 아몰퍼스 실리콘(a-Si)측으로 확산되지 않고, a-Si 내부로의 Cu 원자의 확산이 억제되고 있는 것을 알 수 있다.
상기와 같은 경향은, 산소 함유층을 함유하는 제2 실시예(순Cu)를 이용한 경우에도 볼 수 있다(도면에는 도시하지 않음).
상기는 Cu-Mn 합금을 이용했을 때의 결과이나, Mn 이외의 Cu-X 합금(X = Ni, Zn, Mg, Pt, Pd, Ir, Ge, Nb, Cr 및 희토류 원소 중 적어도 1종)을 이용했을 때도, 도6과 같은 결과를 얻을 수 있는 것을 실험에 의해 확인하고 있다.
(제3 실시예)
본 실시예에서는, 전술한 제2 실시예(순Cu를 사용)에 있어서, 플라즈마 산화법을 표1에 나타내는 다양한 조건(조건 1 내지 조건 7) 하에서 행하여 산소 함유층을 형성한 것 이외에는, 제1 실시예와 마찬가지로 하여 TFT를 제작하고, 이 TFT에 대해 제1 실시예와 마찬가지로 하여 다양한 열처리를 행했다. 비교를 위해 열처리를 행하지 않은 것도 준비했다. 어떠한 조건 하에서도, 캐리어 가스로서 산소를 이용했다.
표1에 나타내는 플라즈마 산화 처리 조건 1 내지 7 중, 조건 1, 2, 4, 5, 7은 본 발명에서 규정하는 범위로 설정된 예이며, 특히 조건 2는 압력이 더 높고, 조건 5는 파워가 더 높고, 모두 본 발명에서 규정하는 바람직한 범위로 설정된 예이다. 이에 반해, 조건 3은 압력이 38 ㎩로 낮고, 조건 6은 시간이 600초로 길고, 모두 본 발명에서 규정하는 범위를 벗어나는 예이다.
다음에, 상기 TFT를 이용하여, TFT의 드레인 전류-게이트 전압의 스위칭 특성을 조사했다. 스위칭 특성을 조사함으로써 Si와 Cu의 상호 확산을 간접적으로 평가할 수 있다. 여기서는, TFT의 스위칭이 오프(OFF)일 때에 흐르는 리크 전류(게이트 전압에 마이너스 전압을 인가했을 때의 드레인 전류값, 오프 전류)와, TFT의 스위칭이 온(ON)일 때 흐르는 온 전류를 이하와 같이 하여 측정했다.
게이트 길이(L) 300 ㎛, 게이트 폭(W) 20 ㎛인 TFT를 이용하여 드레인 전류 및 게이트 전압을 측정했다. 측정시의 드레인 전압은 10 V로 했다. 오프 전류는 게이트 전압(-3 V)을 인가했을 때의 드레인 전류로 정의하고, 온 전류는 게이트 전압이 20 V로 될 때의 드레인 전류로 정의했다.
이와 같이 하여 측정되는 각 TFT 특성은, 종래예의 TFT 특성을 기준값으로서 이하와 같이 평가했다. 종래예로서, 순Cu의 박막과 순Mo의 배리어 메탈층으로 이루어지는 소스-드레인 전극을 이용하여 상기와 마찬가지로 하여 TFT를 제작하여, TFT 특성을 측정했다. 종래예의 온 전류는 약 1 × 10-6 A(㎂ 차수)이며, 종래예의 오프 전류는 1 × 10-11 A 이하(㎀ 차수)였다. 이 값을 기준값으로 하여, 오프 전류가 상기 기준값의 1 자릿수의 증가의 범위 내(1 × 10-11 A 이하)에 포함되는 것을 양호(○), 상기 범위를 넘는 것을 불량(×)으로 했다. 또한, 온 전류가 열처리 조건에 의해 상기 기준값(1 × 10-6 A) 이상으로 되는 것을 양호(○), 상기 범위보다도 온 전류가 작아지는 것을 불량(×)으로 했다. 또한, 통합 평가로서, 온 전류, 오프 전류 모두 양호한 것을 (○), 어느 한쪽이 양호하고 다른 쪽이 불량한 것을 (△), 모두 불량한 것을 (×)로 했다. 본 실시예에서는, 통합 평가가 ○ 또는 △의 것을 합격으로 하고 있다.
이들 결과를 표2에 정리하여 나타낸다.
또한, 표1에 나타내는 조건 2, 조건 3 및 조건 4의 방법으로 TFT를 제작했을 때에 있어서의, 산소 함유층의 P값 및 두께를 측정했다. 이들은, 고베 제강소제 고분해능 RBS 분석 장치「HRBS500」을 이용하여 측정했다(표2에는 나타내지 않음). 또한, 산소 함유층의 두께는 P값이 0.3 이상을 만족하는 층의 두께이다.
Figure 112008043804001-pat00001
Figure 112008043804001-pat00002
표2로부터, 이하와 같이 고찰할 수 있다.
우선, 표2의 No.6 내지 10(조건 2) 및 No.16 내지 20(조건 5)은 본 발명의 바람직한 조건 2 및 조건 5에서 플라즈마 산화를 행한 예이며, 열처리를 행한 경우에도, 종래예와 거의 동일한 정도의 양호한 TFT 특성을 얻을 수 있었다. 또한, 조건 2에서 플라즈마 산화를 행했을 때의 P값은 2.0, 산소 함유층의 두께는 2.7 ㎚이며, 원하는 확산 억제 효과를 갖는 산소 함유층이 얻어지고 있다.
이에 반해, 조건 1, 4, 7은 각각 파워가 약간 낮고, 플라즈마 조사 시간이 약간 길고, 가열 온도가 약간 높게 설정되어 있기 때문에, 전술한 조건 2, 5에 비교하면, 이하에 나타내는 바와 같이 TFT 특성이 약간 떨어지고 있다.
상세하게는, 표2의 No.1 내지 5(조건 1)는 파워가 약간 조금 낮은 조건 1에서 플라즈마 산화를 행했기 때문에, 산화 반응의 진행이 느렸던 것이 영향을 미치고, TFT 특성(오프 전류)은 조건 2 및 5를 이용한 경우에 비해 약간 떨어지고 있다.
표2의 No.11 내지 15(조건 4)는 플라즈마 조사 시간이 약간 긴 조건 4에서 플라즈마 산화를 행한 예이며, P값은 2.0이었으나, 산소 함유층의 두께는 5.0 ㎚로, 조건 2에서 플라즈마 산화를 행한 경우에 비해 약간 두꺼워졌다. 그로 인해, 확산 억제 효과는 볼 수 있으나, 산소 함유층이 지나치게 두꺼워졌기 때문에 계면의 전기적인 저항이 크고, 온 전류가 약간 저하되었다.
표2의 No.26 내지 30(조건 7)은 가열 온도가 약간 높은 쪽의 조건 7에서 플라즈마 산화를 행한 예이며, TFT 특성(온 전류)이 조건 2, 5에 비교하면 약간 떨어지고 있다.
이에 반해, 압력이 본 발명의 바람직한 범위를 하회하는 조건 3에서 플라즈마 산화를 행한 경우, 압력이 지나치게 낮아 충분한 산화 반응이 진행되지 않고, 패터닝 중에 박리가 발생했기 때문에 TFT 특성을 측정할 수 없었다. 또한, 패터닝 전에 측정한 P값은 0.25로, 본 발명의 바람직한 범위를 만족하지 않았다.
표2의 No.21 내지 25(조건 6)는 플라즈마 조사 시간이 600초로 지나치게 긴 조건에서 플라즈마 산화를 행했기 때문에 TFT 특성이 떨어지고 있다.
이들 결과로부터, 본 발명의 바람직한 범위를 만족하는 플라즈마 산화 조건 하에서 제작한 소스-드레인 전극을 이용하면, 배리어 메탈층을 생략해도 아몰퍼스 실리콘 채널층과 Cu계 박막의 계면에 있어서의 Si와 Cu와의 상호 확산을 유효하게 방지할 수 있는 결과, 양호한 TFT 특성을 실현할 수 있는 것이 확인되었다.
(제4 실시예)
본 실시예에서는, 전술한 제2 실시예에 있어서, 순Cu 대신에 표3에 기재된 Cu-X 합금(X = Ni, Zn, Mn, Mg)을 사용한 소스-드레인 전극을 이용한 것 및 이하에 나타내는 조건에서 산소 플라즈마 처리를 행한 것 이외에는, 제1 실시예와 마찬가지로 하여 TFT를 제작하고, 이 TFT에 대해 제1 실시예와 마찬가지로 하여 다양한 열처리를 행했다. 비교를 위해 열처리를 행하지 않은 것도 준비했다. 또한, 참고를 위해 순Cu를 사용한 소스-드레인 전극에 대해서도 상기와 같은 실험을 행하였다.
플라즈마 조건
온도 : 320 ℃, 압력 : 133 ㎩, 투입 전력 : 100 W, 조사 시간 : 60초, 캐리어 가스 : 산소
다음에, 상기 TFT를 이용하고, 제3 실시예와 마찬가지로 하여, TFT의 드레인 전류-게이트 전압의 스위칭 특성을 조사하고, TFT 특성을 평가했다.
이들 결과를 표3에 정리하여 나타낸다.
Figure 112008043804001-pat00003
표3으로부터, Cu계 합금으로서 Cu-Zn 합금, Cu-Mn 합금, Cu-Mg 합금을 이용해도 순Cu 합금 및 Cu-Ni 합금으로 이용했을 때와 마찬가지로 우수한 TFT 특성을 얻을 수 있는 것이 확인되었다.
도1은 아몰퍼스 실리콘 TFT 기판이 적용되는 대표적인 액정 디스플레이의 구성을 도시하는 개략 단면 확대 설명도.
도2는 종래 대표적인 아몰퍼스 실리콘 TFT 기판의 구성을 도시하는 개략 단면 설명도.
도3은 본 발명의 실시 형태에 관한 TFT 기판의 구성을 도시하는 개략 단면 설명도.
도4는 도3에 도시하는 TFT 기판의 제조 공정의 일부를 도시하는 공정도.
도5는 제1 비교예에 대해 GD-OES 분석을 한 결과를 나타내는 도면.
도6은 제1 실시예에 대해 GD-OES 분석을 한 결과를 나타내는 도면.
도7은 본 발명에 이용되는 소스-드레인 전극의 구성을 모식적으로 도시하는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
1 : TFT 기판
1a, 1b : 유리 기판
2 : 대향 기판
3 : 액정층
4 : 박막 트랜지스터(TFT)
5 : 투명 화소 전극
6 : 배선부
7 : 공통 전극
8 : 컬러 필터
9 : 차광막
10a, 10b : 편광판
11 : 배향막
12 : TAB 테이프
13 : 드라이버 회로
14 : 제어 회로
15 : 스페이서
16 : 밀봉재
17 : 보호막
18 : 확산판
19 : 프리즘 시트
20 : 도광판
21 : 반사판
22 : 백 라이트
23 : 보유 지지 프레임
24 : 프린트 기판
25 : 주사선
26 : 게이트 전극
27 : 게이트 절연막(Si 질화막)
28 : 소스 전극
29 : 드레인 전극
28a, 29a : 산소 함유층
28b, 29b : Cu계 박막
30 : 층간 절연 Si 질화막(보호막)
31 : 포토레지스트
32 : 콘택트 홀
33 : 아몰퍼스 실리콘 채널층(활성 반도체층)
34 : 신호선(소스-드레인 배선)
51, 52, 53 : 배리어 메탈층
55 : 언도프트 수소화 아몰퍼스 실리콘막(a-Si-H)
56 : n+형 수소화 아몰퍼스 실리콘막(n+a-Si-H)
60 : 산소 함유층
61 : Cu 합금 박막
62 : 레지스트
63 : Cu 합금 박막
100 : 액정 디스플레이

Claims (9)

  1. 박막 트랜지스터의 반도체층과, 소스-드레인 전극을 갖는 박막 트랜지스터 기판에 있어서,
    상기 소스-드레인 전극은, 산소를 함유하는 산소 함유층과, 순Cu 또는 Cu 합금의 박막으로 이루어지고,
    상기 산소 함유층은 반도체층의 상부를 플라즈마 산화 처리 또는 가열 산화 처리함으로써 형성되고,
    상기 산소 함유층을 구성하는 산소의 일부 혹은 전부는, 상기 박막 트랜지스터의 상기 반도체층의 Si와 결합하고 있고,
    상기 순Cu 또는 Cu 합금의 박막은, 상기 산소 함유층을 개재하여 상기 박막 트랜지스터의 상기 반도체층과 접속하고,
    상기 산소 함유층을 구성하는 산소 원자수([O])와 Si 원자수([Si])의 비([O]/[Si])는 0.3 이상 2.0 이하의 범위 내인 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 산소 함유층의 두께는, 0.17 ㎚ 이상 3 ㎚ 이하의 범위 내인 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 박막 트랜지스터의 상기 반도체층은, 아몰퍼스 실리콘 또는 다결정 실리콘으로 이루어지는 박막 트랜지스터 기판.
  5. 삭제
  6. 제3항에 있어서, 상기 박막 트랜지스터의 상기 반도체층은, 아몰퍼스 실리콘 또는 다결정 실리콘으로 이루어지는 박막 트랜지스터 기판.
  7. 제4항에 기재된 박막 트랜지스터 기판을 구비한 표시 디바이스.
  8. 삭제
  9. 제6항에 기재된 박막 트랜지스터 기판을 구비한 표시 디바이스.
KR1020080057675A 2007-06-20 2008-06-19 박막 트랜지스터 기판 및 표시 디바이스 KR100966205B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007163093A JP2009004518A (ja) 2007-06-20 2007-06-20 薄膜トランジスタ基板、および表示デバイス
JPJP-P-2007-00163093 2007-06-20

Publications (2)

Publication Number Publication Date
KR20080112132A KR20080112132A (ko) 2008-12-24
KR100966205B1 true KR100966205B1 (ko) 2010-06-25

Family

ID=40135529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080057675A KR100966205B1 (ko) 2007-06-20 2008-06-19 박막 트랜지스터 기판 및 표시 디바이스

Country Status (5)

Country Link
US (1) US7943933B2 (ko)
JP (1) JP2009004518A (ko)
KR (1) KR100966205B1 (ko)
CN (1) CN101330102B (ko)
TW (1) TWI425640B (ko)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4330517B2 (ja) * 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP2008098611A (ja) * 2006-09-15 2008-04-24 Kobe Steel Ltd 表示装置
US8853695B2 (en) 2006-10-13 2014-10-07 Kobe Steel, Ltd. Thin film transistor substrate including source-drain electrodes formed from a nitrogen-containing layer or an oxygen/nitrogen-containing layer
JP4170367B2 (ja) 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP4355743B2 (ja) * 2006-12-04 2009-11-04 株式会社神戸製鋼所 Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
JP4705062B2 (ja) * 2007-03-01 2011-06-22 株式会社神戸製鋼所 配線構造およびその作製方法
US7782413B2 (en) 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor
JP2009038284A (ja) * 2007-08-03 2009-02-19 Mitsubishi Materials Corp 薄膜トランジスター
JP2009043798A (ja) * 2007-08-07 2009-02-26 Mitsubishi Materials Corp 薄膜トランジスター
JP5315641B2 (ja) * 2007-08-07 2013-10-16 三菱マテリアル株式会社 薄膜トランジスター
JP2009070881A (ja) * 2007-09-11 2009-04-02 Mitsubishi Materials Corp 薄膜トランジスター
JP4611417B2 (ja) * 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
JP4469913B2 (ja) 2008-01-16 2010-06-02 株式会社神戸製鋼所 薄膜トランジスタ基板および表示デバイス
US20100328247A1 (en) * 2008-02-22 2010-12-30 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Touch panel sensor
JP5432550B2 (ja) * 2008-03-31 2014-03-05 株式会社コベルコ科研 Ａｌ基合金スパッタリングターゲットおよびその製造方法
KR101124831B1 (ko) * 2008-03-31 2012-03-26 가부시키가이샤 고베 세이코쇼 표시 장치, 그 제조 방법 및 스퍼터링 타깃
JP5139134B2 (ja) 2008-03-31 2013-02-06 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ−Ｃｕ系Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP5475260B2 (ja) * 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP5368867B2 (ja) * 2008-04-23 2013-12-18 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
US8535997B2 (en) * 2008-07-03 2013-09-17 Kobe Steel, Ltd. Wiring structure, thin film transistor substrate, method for manufacturing thin film transistor substrate, and display device
JP2010065317A (ja) * 2008-08-14 2010-03-25 Kobe Steel Ltd 表示装置およびこれに用いるＣｕ合金膜
JP5269533B2 (ja) * 2008-09-26 2013-08-21 三菱マテリアル株式会社 薄膜トランジスター
JP5360959B2 (ja) * 2008-10-24 2013-12-04 三菱マテリアル株式会社 バリア膜とドレイン電極膜およびソース電極膜が高い密着強度を有する薄膜トランジスター
JP4567091B1 (ja) 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Ｃｕ合金膜および表示装置
WO2010090394A2 (ko) * 2009-02-06 2010-08-12 주식회사 엘지화학 절연된 도전성 패턴의 제조 방법
RU2492598C2 (ru) * 2009-02-10 2013-09-10 Шарп Кабусики Кайся Соединительный вывод и устройство отображения с соединительным выводом
JP5308206B2 (ja) * 2009-03-27 2013-10-09 株式会社ジャパンディスプレイ 表示装置製造方法
JP5550848B2 (ja) * 2009-04-17 2014-07-16 株式会社Ｓｈカッパープロダクツ 配線構造の製造方法、及び配線構造
CN103972246B (zh) * 2009-07-27 2017-05-31 株式会社神户制钢所 布线结构以及具备布线结构的显示装置
JP5352391B2 (ja) * 2009-09-14 2013-11-27 株式会社ジャパンディスプレイ 表示装置
KR101628254B1 (ko) * 2009-09-21 2016-06-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
CN102576736B (zh) * 2009-10-09 2015-05-13 株式会社半导体能源研究所 半导体器件及其制造方法
EP2312633A1 (en) * 2009-10-15 2011-04-20 Applied Materials, Inc. Method and installation for producing a semiconductor device, and semiconductor device
JP5580619B2 (ja) * 2010-02-19 2014-08-27 株式会社神戸製鋼所 薄膜トランジスタ基板および表示デバイス
JP5432771B2 (ja) * 2010-02-26 2014-03-05 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
KR101969291B1 (ko) 2010-02-26 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5638369B2 (ja) * 2010-07-07 2014-12-10 株式会社Ｓｈカッパープロダクツ シリコンデバイス構造、及びその形成に用いるスパッタリングターゲット材
JP2012027159A (ja) 2010-07-21 2012-02-09 Kobe Steel Ltd 表示装置
KR101256276B1 (ko) * 2010-08-25 2013-04-18 플란제 에스이 다중막의 식각액 조성물 및 그 식각방법
JP2012060015A (ja) * 2010-09-10 2012-03-22 Hitachi Cable Ltd 電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造
CN103262250B (zh) * 2010-12-08 2014-12-17 夏普株式会社 半导体装置和显示装置
JP2012149294A (ja) * 2011-01-18 2012-08-09 Hitachi Cable Ltd スパッタリングターゲット、半導体装置および半導体装置の製造方法
JP2012180540A (ja) 2011-02-28 2012-09-20 Kobe Steel Ltd 表示装置および半導体装置用Ａｌ合金膜
JP5524905B2 (ja) 2011-05-17 2014-06-18 株式会社神戸製鋼所 パワー半導体素子用Ａｌ合金膜
KR101934977B1 (ko) 2011-08-02 2019-03-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2013084907A (ja) 2011-09-28 2013-05-09 Kobe Steel Ltd 表示装置用配線構造
JP2013118367A (ja) * 2011-11-02 2013-06-13 Hitachi Cable Ltd 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタを備えた表示装置、スパッタリングターゲット材
CN102664193A (zh) 2012-04-01 2012-09-12 京东方科技集团股份有限公司 导电结构及制造方法、薄膜晶体管、阵列基板和显示装置
US9824942B2 (en) 2014-04-15 2017-11-21 Joled Inc. Method of manufacturing thin-film transistor substrate including a copper alloy film
JP6422754B2 (ja) * 2014-12-03 2018-11-14 東京応化工業株式会社 エッチングマスクを形成するためのガラス基板の前処理方法
CN107634002A (zh) * 2017-09-26 2018-01-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
CN110061011B (zh) * 2019-03-25 2022-04-05 北海惠科光电技术有限公司 薄膜晶体管基板及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990052931A (ko) * 1997-12-23 1999-07-15 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20070031090A (ko) * 2005-09-14 2007-03-19 엘지.필립스 엘시디 주식회사 박막트랜지스터의 제조방법 및 이를 적용한 액정표시소자의제조방법

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63308384A (ja) 1987-06-10 1988-12-15 Fujitsu Ltd 薄膜トランジスタ
JP2733006B2 (ja) * 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
JPH0766423A (ja) 1993-08-31 1995-03-10 Toshiba Corp 液晶表示装置用アレイ基板
JPH07326756A (ja) * 1994-05-30 1995-12-12 Kyocera Corp 薄膜トランジスタおよびその製造方法
US6075257A (en) * 1996-12-23 2000-06-13 Samsung Electronics Co., Ltd. Thin film transistor substrate for a liquid crystal display having a silicide prevention insulating layer in the electrode structure
JP3365954B2 (ja) * 1997-04-14 2003-01-14 株式会社神戸製鋼所 半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜および半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜形成用スパッタリングターゲット
JPH11337976A (ja) 1998-03-26 1999-12-10 Toshiba Corp 表示装置用アレイ基板及びこのアレイ基板を備えた平面表示装置
JP4663829B2 (ja) 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP4458563B2 (ja) 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
JP3702096B2 (ja) * 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP4238956B2 (ja) 2000-01-12 2009-03-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法並びに液晶表示装置
JP2002353222A (ja) 2001-05-29 2002-12-06 Sharp Corp 金属配線、それを備えた薄膜トランジスタおよび表示装置
JP4783525B2 (ja) * 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
US6866949B2 (en) * 2002-03-08 2005-03-15 Dai Nippon Printing Co., Ltd. Substrate film, gas barrier film, and display using the same
JP2003273109A (ja) 2002-03-14 2003-09-26 Advanced Display Inc Ａｌ配線用薄膜及びその製造方法並びにこれを用いた液晶表示装置
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP3940385B2 (ja) * 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
KR100904524B1 (ko) 2002-12-31 2009-06-25 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP2005166757A (ja) 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP2005303003A (ja) * 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
JP4541787B2 (ja) * 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP4906039B2 (ja) 2004-08-03 2012-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4330517B2 (ja) * 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP4579709B2 (ja) * 2005-02-15 2010-11-10 株式会社神戸製鋼所 Ａｌ−Ｎｉ−希土類元素合金スパッタリングターゲット
JP4117001B2 (ja) * 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
TWI261929B (en) * 2005-06-13 2006-09-11 Au Optronics Corp Switching device for a pixel electrode and methods for fabricating the same
US7507648B2 (en) 2005-06-30 2009-03-24 Ramesh Kakkad Methods of fabricating crystalline silicon film and thin film transistors
US7683370B2 (en) 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
JP2007079537A (ja) * 2005-08-18 2007-03-29 Fuji Xerox Co Ltd 発光素子、表示装置及び発光方法
JP5076482B2 (ja) * 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US7781767B2 (en) * 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP4280277B2 (ja) * 2006-09-28 2009-06-17 株式会社神戸製鋼所 表示デバイスの製法
JP4377906B2 (ja) * 2006-11-20 2009-12-02 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ系Ａｌ基合金スパッタリングターゲット、およびその製造方法
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990052931A (ko) * 1997-12-23 1999-07-15 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20070031090A (ko) * 2005-09-14 2007-03-19 엘지.필립스 엘시디 주식회사 박막트랜지스터의 제조방법 및 이를 적용한 액정표시소자의제조방법

Also Published As

Publication number Publication date
JP2009004518A (ja) 2009-01-08
US20080315203A1 (en) 2008-12-25
TWI425640B (zh) 2014-02-01
US7943933B2 (en) 2011-05-17
CN101330102B (zh) 2012-07-25
KR20080112132A (ko) 2008-12-24
CN101330102A (zh) 2008-12-24
TW200910605A (en) 2009-03-01

Similar Documents

Publication Publication Date Title
KR100966205B1 (ko) 박막 트랜지스터 기판 및 표시 디바이스
KR101043508B1 (ko) 박막 트랜지스터 기판 및 표시 디바이스
KR101085271B1 (ko) 표시 디바이스용 Ａｌ 합금막, 표시 디바이스 및 스퍼터링 타깃
JP4117001B2 (ja) 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4541787B2 (ja) 表示デバイス
KR101065130B1 (ko) 표시 장치
US7411298B2 (en) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
KR100600229B1 (ko) 전자 디바이스와 그의 제법, 및 스퍼터링 타겟
JP2007081385A (ja) ソース−ドレイン電極、トランジスタ基板およびその製造方法、並びに表示デバイス
JP2012222171A (ja) 表示装置およびその製造方法
JP4746021B2 (ja) 薄膜トランジスタ基板の製造方法、および表示デバイス
JP2008124499A (ja) 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
KR101251227B1 (ko) 박막 트랜지스터 기판 및 표시 디바이스
KR100851131B1 (ko) 소스/드레인 전극, 박막 트랜지스터 기판, 그의 제조방법,및 표시 디바이스
JP2008010801A (ja) ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス
WO2011125802A1 (ja) 配線構造、表示装置、および半導体装置
JP2009010053A (ja) 表示装置およびスパッタリングターゲット
JP5096522B2 (ja) 表示デバイス
JP2009016862A (ja) ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス
JP2022042894A (ja) 画素回路及びその製造方法
KR20060132415A (ko) 박막 트랜지스터 및 액정표시소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130520

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140516

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150519

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 10