KR100953707B1 - 반도체 프로세싱 부품 및 이를 사용하는 반도체 제조방법 - Google Patents

반도체 프로세싱 부품 및 이를 사용하는 반도체 제조방법 Download PDF

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Abstract

반도체 프로세싱 부품은 기재; 및 상기 기재 상에 위치하는 특정 층을 포함한다. 상기 층은 조성물 ReAyO1 .5+2y을 포함하며, 식중, Re는 Y, La, 란탄족 원소, 또는 이들의 조합물이고, A는 (Si1 - aGea)이며, y 및 a는 0.25≤y≤1.2, 및 0≤a≤1을 나타낸다.

Description

반도체 프로세싱 부품 및 이를 사용하는 반도체 제조방법 {Semiconductor processing components and semiconductor processing utilizing same}
본 발명은 반도체 프로세싱 부품 및 상기 부품을 사용하는 제조방법에 관한 것이다.
현대적인 반도체 프로세싱에서는 다양한 스테이션 또는 도구를 사용하여 반도체 웨이퍼를 가공한다. 이와 같은 프로세싱 공정은 예를 들어 확산, 산화, 이온 주입, 어닐링 및 증착과 같은 고온의 프로세싱을 포함한다. 각각의 프로세스 스테이션 또는 도구에서, 상기 반도체 웨이퍼가 외부에서 유입되거나 목적하지 않는 화학종 및/또는 입자로 오염되는 것을 최소화하기 위해서는 일반적으로 상당한 주의가 필요하다. 반도체 다이에 대한 회로 밀도 및 소자 크기가 보다 미세해지는 등의 다양한 산업상의 이유로 인해 보다 강화되고 엄격한 청정 기준이 요구되고 있다. 더욱이, 반도체 웨이퍼 당 가격은 반도체 웨이퍼의 크기가 점차 증가함에 따라 기하급수적으로 계속하여 증가하고 있다. 이와 관련하여, 현재 반도체 산업은 200nm에서 300nm 웨이퍼로 옮겨지고 있으며, 상기 웨이퍼와 관련된 비용은 상당히 증가하였다.
반도체 프로세싱의 비용, 반도체 웨이퍼를 포함하는 원료의 비용, 및 현재 및 차세대 반도체 소자와 관련된 전기 밀도의 측면에서, 제조 공정 중 오염을 감소시키는 것이 강하게 요구되고 있다. 우선, 오염원은 대체로 잘 알려져 있으며, 고온 증착과 같은 다양한 증착 공정에서 발생하는 입자와 관련되어 있다. 보다 구체적으로는, 폴리실리콘, 실리콘 나이트라이드, 및 증착된 실리콘 디옥사이드와 같은 박막은 대체로 화학 기상 증착 공정(CVD)을 통해 증착되며, 특히 상기 화학 기상 증착 공정은 수평 및 수직 로(furnace)를 사용하는 뱃치 공정을 포함한다. 통상적으로 웨이퍼 홀더(수평 웨이퍼 보트 및 수직 랙), 배플, 내부 라이너, 및 프로세스 튜브를 포함하는 다양한 공정 도구의 구성 성분으로는 석영이 선택되어 사용되어 왔다. 그러나, 이들 석영으로 된 반도체 프로세싱 부품과 증착될 재료 사이의 열팽창률 차이로 인해, 반복되는 가열 및 냉각 공정에서 막 스트레스가 발생하는 경향이 있다. 이들 스트레스는 증착 물질의 두께가 증가함에 따라 함께 증가한다. 따라서 많은 공정 사이클이 진행되어 임계 두께에 도달하면, 상기 막 스트레스는 증착 필름의 붕괴 모듈러스를 초과하게 되고, 크랙이 발생하게 된다. 그 결과 크랙이 발생한 필름은 일반적으로 반도체 프로세싱 부품으로부터 박리되고, 상기 프로세싱 도구 내에서 입자를 형성하여 공정을 오염시키고 다이 수율을 저하시킨다.
이와 같은 이유로 인해, 특정 반복회수의 공정 사이클을 진행한 후에는 상기 도구를 정지시키고 세척 공정을 진행하는 것이 필수적이었다. 반도체 프로세싱의 비용을 고려할 때, 상기 도구를 중지시키는 것은 비용이 많이 들고, 상기 도구를 다시 재가동시키기 위한 재수정 및 재교정 과정은 대체로 힘이 들고 복잡하다는 문제가 있다.
현재 세대의 기술은 상기 반도체 프로세싱 부품 및 증착 필름 사이의 열팽창계수 차이를 최소화시켜 도구의 중지시간을 줄이고 세척 공정이 필요한 간격을 증가시킬 수 있는 대체 재료를 사용하는 것에 초점을 맞춰 왔다. 이와 관련하여, 실리콘 카바이드계 반도체 프로세싱 부품을 성공적으로 도입하고 광범위하게 사용하고 있으며, 이는 대체로 이들 새로운 세대 프로세싱 부품 및 증착 필름 사이의 열팽창계수가 우수한 적합성을 나타내기 때문이다. 실제로, 상기 증착 필름에서 압축 스트레스가 어느 정도 감소되었기 때문에, 상기 증착 필름의 최대 또는 임계 두께는, 적어도 크기의 차수로는 증가되어 왔다. 이러한 이유만으로, 단일 도구에서 현저하게 더 많은 공정 사이클이 세척 공정 이전에 반복될 수 있다.
뱃치 프로세싱 외에, 반도체 제조공정은 일반적으로 일련의 단일-웨이퍼 공정을 필요로 하며, 에칭과 같은 다양한 이유로 할로겐 플라즈마를 흔히 사용한다. 이와 같은 할로겐 플라즈마 처리는 이방성 에칭 특징으로 인해 에칭 금속 및 유전층에 대한 바람직한 처리방법이다. 단일 웨이퍼 공정에서 상기 격렬한 조건의 플라즈마를 부분적으로 널리 사용함으로 인해, 상기 부품은 일반적으로 양극산화처리된 Al 또는 알루미늄 옥사이드 세라믹으로 구성된다. 그러나 이와 같은 방법은 Al-함유 조성물을 사용함으로 인해, 허용 불가능한 고수준의 Al 금속, 및 AlF3 및 AlCl3를 발생시켜 왔다.
실리콘 카바이드계 반도체 뱃치 프로세싱 부품의 도입이 대체로 성공적인 것으로 평가되지만, 오염물 농도를 훨씬 더 감소시키거나 감소시킬 수 있고, 더욱 개 선된 반도체 다이 수율을 제공하는 프로세싱 기술 및 반도체 프로세싱 부품에 대한 필요성이 여전히 존재하고 있다. 또한 단일-웨이퍼 공정에서 격렬한 조건의 플라즈마를 버틸 수 있는 양극산화처리된 Al 및 알루미늄 옥사이드 세라믹이 널리 사용되고 있지만, 개선된 부품, 특히 금속 및 입자 오염이 감소된 부품에 대한 필요성이 관련 기술에 여전히 존재한다.
본 발명의 일태양에 따르면, 본 발명은 반도체 프로세싱 부품을 제공하며, 상기 부품은 기재; 및 상기 기재 상에 위치하는 특정 층을 포함한다. 상기 층은 조성물 ReAyO1 .5+2y을 포함하며, 식중, Re는 Y, La, 란탄족 원소, 또는 이들의 조합물이고, A는 (Si1 - aGea)이며, y 및 a는 0.25≤y≤1.2, 및 0≤a≤1을 나타낸다.
본 발명의 다른 태양에 따르면, 본 발명은 적어도 하나의 반도체 웨이퍼를 제조하는 방법을 제공하며, 상기 제조방법은 반도체 프로세싱 부품을 포함하는 증착 장비 상에 적어도 하나의 반도체 웨이퍼를 로딩하는 단계; 상기 웨이퍼 상에 원료를 증착시켜 반도체 웨이퍼를 프로세싱하는 단계; 및 상기 증착 장비 내부의 반도체 프로세싱 부품을 세척하는 단계를 포함한다. 상기 세척 공정은 일반적으로 반응성 가스에 노출시켜 증착 화합물을 상기 반도체 프로세싱 부품으로부터 제거함으로써 수행할 수 있다. 상기 반도체 프로세싱 부품은 (i) 희토류 산화물, 및 (ii) ReAyO1 .5+2y로부터 선택된 하나의 조성물을 포함하는 외곽 표면을 구비하며, 식중, Re는 Y, La, 란탄족 원소, 또는 이들의 조합물이고, A는 (Si1 - aGea)이며, y 및 a는 0.25≤y≤1.2, 및 0≤a≤1을 나타낸다.
본 발명의 또 다른 태양에 따르면, 복수개의 반도체 웨이퍼를 지지하는 웨이퍼 보트와 같은 뱃치 프로세싱 부품은 기재 및 상기 기재 상에 놓인 층을 포함하며, 상기 층은 (i) 희토류 산화물, 및 (ii) ReAyO1 .5+2y로부터 선택된 하나의 조성물을 포함하며, 식중, Re는 Y, La, 란탄족 원소, 또는 이들의 조합물이고, A는 (Si1 -aGea)이며, y 및 a는 0.25≤y≤1.2, 및 0≤a≤1을 나타낸다.
본 발명에 개시된 내용은 첨부된 도면을 참조함으로써, 보다 잘 이해될 수 있으며, 다양한 특징 및 효과는 당업자에게 보다 명백해질 수 있을 것이다.
도 1은 본 발명에 따른 일 구현예로서 웨이퍼 보트 또는 캐리어를 나타낸다.
도 2는 실리콘화 SiC(Si-SiC), Y2Si2O7, 및 80% Y2Si2O7 + 20% Y2Si2O5 물질의 열팽창 거동을 비교한 도면이다.
도 3은 불소 플라즈마 내에서 용융 석영, 독립 SiC, Si:SiC, YAG 및 이트륨 실리케이트의 에칭 속도를 비교한 도면이다.
도 4는 두가지 상이한 유속: 1.5 sccm 및 3.0 sccm 및 300W CF4 + O2에서 용융 석영, 독립 SiC의 에칭 속도를 비교한 도면이다.
다른 도면에서 사용되는 동일한 참조 기호는 유사하거나 동일한 항목을 나타낸다.
본 발명의 일태양에 따르면, 본 발명은 반도체 프로세싱 부품을 제공하며, 상기 부품은 기재 및 기재 상에 놓인 층을 포함한다. 상기 프로세싱 부품은 다양한 프로세싱 공정에 사용하기 위해 다양한 기하 구조들 중 하나로 선택될 수 있으며, 다양한 크기의 웨이퍼, 예를 들어 150mm, 200mm 또는 보다 새로운 세대의 300mm 웨이퍼 중 하나로 구성될 수 있다. 프로세싱 부품은 대략적으로 두개의 범주, 즉 다중 웨이퍼가 동시에 처리되는 뱃치, 및 단일-웨이퍼 프로세싱 부품으로 나눌 수 있다. 보통 뱃치 프로세싱은 고온 처리, 예를 들어 확산, 증착, 어닐링, 산화 등과 결합하여 사용할 수 있다. 일반적으로 단일-웨이퍼 프로세싱은 예를 들어 리소그래피 및 에칭과 결합하여 사용된다.
상기 뱃치 프로세싱 부품은 예를 들어 수평 웨이퍼 보트 및 수직 랙, 프로세스 튜브, 프로세스 튜브 라이너(예를 들어 로 라이너), 프로세스 챔버, 페데스탈(pedestals), 인젝터, 배플, 더미 웨이퍼, 쉴드, 핀, 웨이퍼 패들, 및 캔틸레버 로드를 구비한다. 이들 중에서, 관심의 대상인 특정 반도체 프로세싱 부품은 웨이퍼 홀더, 프로세스 챔버, 프로세스 라이너 또는 로 라이너를 포함한다. 단일-웨이퍼 프로세싱 부품은 예를 들어 웨이퍼 홀더, 포커스 링, 현수링(suspension ring), 서셉터, 인젝터, 가스 분배기, 샤워 헤드, 및 챔버 라이너를 포함한다.
뱃치 반도체 프로세싱 부품의 일예를 웨이퍼 보트(1)의 형태로 도 1에 도시한다. 상기 웨이퍼 보트는 복수개의 그루브(16)를 가지며, 이들 각각은 동일한 반경의 곡면을 따라 확장하고, 개별적인 반도체 웨이퍼를 수용하게 된다. 각각의 그루브는 독립적인 그루브 세그먼트(18, 20 및 22)를 구비하며, 웨이퍼 보트의 제조 이후 적절하게 가공할 수 있다. 상기 웨이퍼 보트는 후술하게 될 방법 중 하나에 따라 제조할 수 있으며, 그 예로서 용융된 실리콘 원소를 실리콘 카바이드 코어에 주입한 후, CVD를 수행하여 실리콘 카바이드 증착층을 형성하는 방법을 예로 들 수 있다. 도 1이 수평 웨이퍼 보트를 도시하는 반면, 이미 언급된 바와 같은 다른 반도체 프로세싱 부품뿐만 아니라 수직 웨이퍼 보트 또는 웨이퍼 캐리어도 사용될 수 있는 것으로 이해되어야 한다.
일반적으로, 상기 프로세싱 부품의 기재부는 기계적 지지 및 통합성을 제공하는 주된 구조적 특징을 나타낸다. 몇 가지 물질 중 어느 것이나 사용하여 본 발명의 구현예에 따른 기재를 형성할 수 있다. 일구현예에서, Si-함유 조성물을 사용할 수 있다. 예를 들어 실리콘 디옥사이드, 예를 들어 석영 형태의 실리콘 디옥사이드를 사용하여 기재를 형성할 수 있다. 이와 관련하여, 석영 웨이퍼 보트와 같은 석영 프로세싱 부품이 관련 기술 분야에서 사용되고 있으며, 이들을 형성하는 제조 기술은 일반적으로 잘 알려져 있다.
석영 외에, 또 다른 Si-함유 조성물로서는 실리콘 카바이드계 프로세싱 부품을 예로 들 수 있다. 상기 프로세싱 부품은 예를 들어 슬립 캐스팅 및 후속 소성 공정에 의해 형성된 실리콘 카바이드 기재를 사용하여 형성될 수 있다. 이어서 상기 실리콘 카바이드 기재에는 용융 실리콘 원소가 주입되어 Si-SiC 복합물 기재를 형성하는 경우도 있다. 이 경우에 있어서, 상기 실리콘 카바이드 부재는 용융 실리콘을 주입하기 위한 코어로서 작용하며, 상기 코어는 상기 부품의 기계적 지지체의 역할을 수행하게 된다. 필요에 따라서, 상기 실리콘 카바이드 주입 부품은 화학 기 상 증착법(CVD)으로 실리콘 카바이드와 같은 고순도의 층으로 코팅될 수 있다. 상기 증착층은 하부에 위치하는 실리콘의 자동-도핑을 효과적으로 억제할 수 있을 뿐만 아니라, 상기 기재로부터 상기 부품의 외곽 표면으로 불순물이 이동하여 반도체 웨이퍼 제조 공정 중 오염을 유발하는 것을 억제할 수 있게 된다. 상술한 바와 같이, 슬립 캐스팅을 효과적으로 사용하여 상기 실리콘 카바이드계 프로세싱 부품을 형성할 수 있지만, 압착(pressing)과 같은 다른 방법을 사용하는 것도 가능하다. 다른 전문 기술도 사용할 수 있으며, 예를 들어 탄소 예비 성형체를 실리콘 카바이드로 전환시키는 전환 공정을 사용하는 것도 가능하다.
실리콘 카바이드계 프로세싱 부품과 관련하여, 상기 기재는 또한 실리콘 카바이드의 CVD와 같은 다양한 공정 중 하나로 형성된 독립(stand-alone) 실리콘 카바이드로 형성되는 것도 가능하다. 이와 같은 특정 제조 기술은 상당히 고순도의 프로세싱 부품을 형성할 수 있게 하지만, 상기 부품의 기하 구조를 다소 제한할 수 있다.
또 다른 태양에 따르면, 본 발명은 탄소계 물질, 특히 그래파이트로 형성된 기재를 제공할 수 있다. 여기서, 그래파이트는 일반적으로 이소프레싱(isopressing) 및 후속 가공공정과 같은 압착 기술을 사용하여 형성된다. 그래파이트계 프로세싱 부품을 사용하는 경우, 최종 단계에서의 가공이 용이하게 되는 공정의 용이성 외에 제조 환경에서의 저반응성과 같은 몇가지 장점을 제공한다.
상술한 내용이 뱃치 프로세싱 부품과 관련하여 사용하기 적합한 Si-함유 기재 및 탄소계 기재에 초점을 두었지만, 다른 기재 물질도 사용할 수 있다. 예를 들 어 단일 웨이퍼 프로세싱 부품과 관련하여, Al-함유 조성물, 예를 들어 Al 금속 또는 금속 합금, 양극산화처리 Al 금속 또는 금속 합금 (이로 인해 알루미늄 산화물 코팅을 갖는다), 알루미늄 나이트라이드계 세라믹 바디 및 알루미나계 세라믹 바디를 사용할 수 있다. 상기 알루미나계 세라믹 바디와 관련하여, 일반적으로 기재는 주로 알루미나로 형성된다. 마찬가지로, 상기 알루미늄 나이트라이드계 세라믹 바디는 일반적으로 알루미늄 나이트라이드 세라믹으로 주로 형성된다. 또한, 상기 양극산화 처리 Al-금속 또는 Al-합금 및 상기 알루미나계 세라믹 구현예는 통상 알루미나를 포함하는 기재 외곽 표면(상기 층이 확장되는 상부)을 구비한다.
상기 반도체 프로세싱 부품의 주된 구조적 백본을 형성하는 적절한 기재를 준비한 후, 상기 기재를 일반적으로 처리하여 상기 기재 상에 층을 형성하거나 증착하게 된다. 일구현예에 따르면, 상기 층의 일 기능은 상기 프로세싱 부품의 에칭 저항성을 개선하는 것이다. 더욱 구체적으로, 비교적 반응성이 높고 부정적 효과가 우려되는 세척 공정에서 상기 층은 상기 프로세싱 부품에 화학적 내성을 부여하며, 구체적으로는 증착 로(이하에서 보다 상세히 기재됨)를 구비하는 상기 반도체 프로세싱 도구에서 위치 이동 없이 상기 프로세싱 부품의 세척이 가능하도록 한다. 여기서, 상기 층의 조성과 관련하여, 특정 희토류 실리케이트/게르마늄산염을 사용한다. 더욱 구체적으로, 상기 조성은 ReAyO1 .5+2y이며, 식중, Re는 Y, La, 란탄족 원소, 또는 이들의 조합물이고, A는 (Si1 - aGea)이며, y 및 a는 0.25≤y≤1.2, 및 0≤a≤1을 나타낸다. 통상적으로 y는 1 이하이며, 예를 들어 0.985 내지 0.975이다. y값에 대 한 한정은 원료의 그레인 경계 내에서 Si(Ge)산화물의 존재를 감소시킬 수 있으며, 에칭 저항성에 부정적인 영향을 끼칠 수 있게 된다. 특정 구현예에 따르면, y는 약 0.5 이상이며, 예를 들어 약 0.75 이상이다.
Re-Si1 - aGea-O 시스템(Re-A-O 시스템)에서, 일반적으로 두가지 화합물, 즉 Re2O3·AO2 및 Re2O3·2AO2가 실온에서 안정하다. 이들 두가지 화합물은 각각 ReA0.5O2.5 및 ReAO3 . 5 뿐만 아니라 각각 Re2AO5 및 Re2A2O7으로도 나타낼 수 있다. 상기 화학식은 구성 성분인 Re2O3·AO2, Re2O3·2AO2, 및 Re2O3의 블렌드물부터 100% Re2O3·2AO2 (y=1에 해당) 까지를 나타낸다.
특정 구현예에 따르면, Y, La, Nd, Gd, Pr 및 이들의 조합물을 일반적으로 사용할 수 있다. 일구현예에서, Re는 Y, La 또는 이들의 조합물로 형성되며, 특정 구현예에서 Re는 Y 단독이다. 또한, 상기 조성물이 실리케이트, 게르마늄산염 또는 실리케이트/게르마늄산염 블렌드물일 수 있지만, 상기 a값은 제로일 수 있으며, 그 결과 상기 조성물은 실리케이트계 단독이 된다. 이와 같은 특정 구현예는 상기 반도체 제조 환경이 실리콘-함유 화합물에 비하여 게르마늄-함유 화합물에 민감한 특정 분야에서 유용할 수 있다. 또 다른 특정 구현예에 따르면, 상기 a값이 제로이고, Re가 Y이면, 상기 조성물은 디-실리케이트 형태의 이트리아 실리케이트, Y2Si2O7(YSiO3.5)를 주로 포함한다. 여기서, 상기 층의 주요 또는 다수 성분은 상기 디-실리케이트 조성이지만, 상기 조성물은 또한 모노 실리케이트 형태의 이트륨 실 리케이트, Y2SiO5(YSi0 .5O2 .5)를 포함할 수 있다.
상기 희토류 실리케이트/게르마늄산염 조성물의 특정 성분 구성과는 독립적으로, 상기 층은 플라즈마 스프레이법, 화학 기상 증착법(CVD) (플라즈마 강화 CVD 및 저압 CVD를 포함), 스퍼터링, 졸겔법 또는 딥코팅법을 포함하는 여러 방법 중 하나에 의해 형성될 수 있다. 얻어진 코팅의 밀도 및 상대 순도를 고려할 때, CVD를 사용하여 상기 층에 대하여 목적하는 정밀한 화학양론 및 순도를 얻는 것이 바람직하다. 특정 구현예에서, 예를 들어 상기 부품의 외곽 형태를 정밀하게 치수 제어하기 위하여 상기 두께를 제한할 수 있다. 이와 같은 구현예에서, 상기 두께는 300㎛ 이하로 한정될 수 있다. 실제로, 특정 구현예는 약 40 내지 300㎛, 예를 들어 약 50 내지 200㎛ 범위의 층 두께를 갖는다.
상부에 위치한 코팅에 대한 표면 제조 공정은 표면을 거칠게 하는 기술(그릿 블라스팅, 화학적 에칭) 외에, 흡착을 개선하기 위하여 상기 기재를 산화시키는 공정을 포함한다. 코팅 이후, 어닐링을 수행하여 흡착 및/또는 외관을 개선할 수 있다(예를 들어 산화 공정을 통해 백색을 제공할 수 있다).
석영계 기재의 특정 예에서, 등급화된 조성을 갖는 표면층을 채용할 수 있다. 더욱 구체적으로, 상기 CTE-매칭된 등급화 계면 영역이 상기 층과 상기 기재 사이에 제공될 수 있다. 바람직하게는, 상기 계면 영역은 A-풍부 영역이고, 반응에 의해 형성될 수 있다. 예를 들어 Re를 포함하는 반응성 화학종이 고온(예를 들어 300℃ 이상)에서 반응하여 A-풍부 영역을 형성할 수 있으며, 상기 기재로부터 멀어 지는 두께 방향에 따라 Re 함량이 점차적으로 증가하는 것이 바람직하다. 상기 등급화된 계면 영역을 완성시킨 이후, 상기 희토류 실리케이트/게르마늄산염 층을 증착하게 된다. 이와 같은 방법에서, 상기 희토류 실리케이트/게르마늄산염 층의 열 스트레스가 감소할 수 있다.
통상적으로, 상기 희토류 실리케이트/게르마늄산염 층은 상기 부품의 외곽 표면을 한정하며, 이와 같은 외곽 표면은 반도체 다이 제조 과정에서 프로세싱 환경에 직접적으로 영향을 받는다. 이들 외곽층의 실질적인 외형은 프로세싱 부품의 기하 구조에 따라 다양하게 달라질 수 있으며, 이미 위에서 제공된 바와 같은 프로세싱 부품의 목록으로부터 선택하는 것이 일반적이다.
바람직하게는, 상기 희토류 실리케이트/게르마늄산염은 실온에서, 하부에 위치한 기재와 거의 근접한 열팽창계수를 갖는다. 특히, 상기 기재와 상기 층 사이의 열팽창계수의 차이는 일반적으로 대부분 30% 이하이며, 예를 들어 20% 이하이거나 심지어 10% 이하이다.
상술한 기재 및 희토류 실리케이트/게르마늄산염 코팅을 포함하는 복합물 구조체 결과물은 일반적으로 실리카 또는 실리콘 카바이드로 형성된 것과 같은 종래 기술의 프로세싱 부품과 비교하여 과격한 조건의 세척 환경에 대한 개선된 저항성을 갖는다. 이와 같은 구별되는 특징은 최적의 반도체 제조공정을 위한 현재 및 다음 세대 프로세싱의 파라미터로서 중요할 수 있다. 더욱 구체적으로, 라디칼 및/또는 단원자 및 이원자 할로겐(예를 들어 F, 또는 Cl)을 포함하는 고반응성 할로겐 환경과 같은 세척 환경에 대한 내반응성인 반도체 프로세싱 부품을 제공함으로써, 상기 프로세싱 부품은 위치 변화없이(in situ) 세척할 수 있게 된다. 상기 프로세싱 부품을 위치 변화없이, 통상적으로는 증착 장비 내에서 세척함으로써, 상기 프로세싱 부품은 상기 도구를 완전히 중지시킬 필요없이 더 자주 세척할 수 있게 된다. 위치 변화없는(in situ) 세척 가스(예를 들어 일반적으로 에칭 챔버에서 사용된 기상 환경)를 사용하여 증착 화학종을 작동중 제거하는 것은 거의 100%의 가동 시간을 가능하게 한다. 빈번한 세척 공정은 또한 세척 과정 사이의 층 두께 감소로 인해 증착 화학종의 열팽창계수와 밀접하게 일치하는 열팽창계수를 갖는 프로세싱 부품에 대한 필요성을 감소시킨다. 더욱이, 빈번한 세척 과정은 증착과 같은 프로세싱 공정에 대하여 일정하고 예견가능한 환경을 보장하므로, 반복가능한 프로세스 순서를 개발함에 있어서 공정 엔지니어에게 큰 도움이 되며, 그에 따라 웨이퍼-대-웨이퍼 및 로트-대-로트 환경 변화를 최소화시키게 된다.
상술한 내용으로부터 명백히 알 수 있는 바와 같이, 희토류 실리케이트/게르마늄산염 조성을 갖는 층을 사용하는 것은 반도체 프로세싱 부품의 내성을 개선하게 된다. 이와 같은 개선은, 화학 기상 증착법(CVD)으로 처리된 SiC가 반응성 할로겐 에칭 가스 환경에서 에칭되는 속도에 대하여 상기 부품이 동일한 할로겐 에칭 가스 환경에서 에칭되는(재료 중량이 손실되는) 속도로서 본 명세서에서 정의되는 에칭 비율로 정량화될 수 있다. 본 발명의 구현예들은 약 0.5 이하의 에칭 비율을 갖는다. 다른 구현예는 보다 개선된 성능, 예를 들어 약 0.1 이하의 에칭 비율, 예를 들어 약 0.05 이하의 에칭 비율을 제공한다.
본 발명의 또 다른 구현예에 따르면, 본 발명은 적어도 하나의 반도체 웨이 퍼를 제조하는 방법을 제공한다. 상기 방법은 일반적으로 적어도 하나의 웨이퍼(뱃치 프로세싱과 관련된 다중 반도체 웨이퍼)를 제1 구현예와 함께 상술한 반도체 프로세싱 부품을 구비하는 증착 장비에 로딩하는 단계부터 시작한다. 이어서, 상기 반도체 웨이퍼는 그 위에 원료를 증착함으로써 프로세싱된다. 상기 프로세싱 공정을 계속하기 전에 다양한 로딩/프로세싱 사이클을 수행할 수 있다. 적어도 하나의 로딩/프로세싱 사이클, 가장 일반적으로는 다중 사이클 이후, 상기 반도체 프로세싱 부품을 반응성 기체에 노출시킴으로써 상기 증착 장비 내에서 세척하게 되며, 그 결과 상기 프로세싱 부품으로부터 증착 화학종을 제거하게 된다. 상기 반응성 가스는 일반적인 할로겐 에칭 환경의 경우에서와 같은, 대전 라디칼을 포함하는 플라즈마의 형태로 존재할 수 있다. 이와 달리, 상기 반응성 기체는 하류(downstream) 플라즈마에 의해 생성된 반응성 기체와 같은 실질적으로 중성 화학종을 포함할 수 있다. 이들 중 어느 경우라도, 플라즈마 또는 중성 가스의 형태로 반응성 가스를 사용하는가에 무관하게, 가장 흔한 반응성 가스는 불소 또는 염소와 같은 할로겐 반응성 화학종을 포함한다. 불소는 반도체 제조공정에서 이미 널리 검증되었기 때문에 반도체 제조공정 중 에칭 환경에서 자주 사용되며, 적절한 선택이 된다. 단원자 불소는 우수한 반응 동역학을 제공하지만, 이원자 불소도 또한 세척 환경, 즉 증착 후 세척 환경에서 존재할 수 있다.
일 특징에 따르면, 상기 반도체 웨이퍼의 프로세싱은 일반적으로 적어도 300℃의 온도와 같은 고온에서 수행할 수 있다. 이러한 이유로, 상기 증착 장비는 가열 능력을 갖는 로(furnace)로서 칭해지기도 한다. 상기 증착 화학종은 반도체 제 조 과정에서 사용되는 기지의 화학종 중 어느 하나일 수 있으며, 예를 들어 실리콘 디옥사이드, 실리콘, 실리콘 나이트라이드(SiNx), 및 임의의 층간 유전물질을 사용할 수 있다. 실리콘 디옥사이드의 경우, 상기 실리콘 디옥사이드는 불소, 붕소 또는 인으로 도핑된 글래스의 형태일 수 있으며, 다결정 실리콘 디옥사이드의 형태일 수 있다. 실리콘은 폴리실리콘 또는 에피-실리콘의 형태일 수 있으며, 실리콘 나이트라이드는 비-화학양론 형태 외에 화학양론(Si3N4) 형태일 수도 있다.
일 특정 성질에 따르면, 상기 반도체 프로세싱 부품이 증착 챔버 내에서 위치 변화없이 세척되므로, 상기 프로세싱 부품은 상당한 중지시간을 부여할 필요 없이 자주 세척할 수 있게 된다. 따라서, 통상적으로 세척되는 증착 물질의 두께는 종래기술과 비교하여 상당히 낮다. 예를 들어, 증착 화학종은 약 50 미크론 이하, 예를 들어 약 25미크론 이하 또는 심지어 10 또는 5미크론 이하의 두께를 가질 수 있다. 이와 같은 비교적 얇은 두께는 단지 제한된 로딩 및 프로세싱 사이클(세척 공정 이전의)의 일반적인 결과이다. 예를 들어, 상기 로딩 및 프로세싱 사이클은 50 사이클 이하, 예를 들어 25 사이클 이하 또는 심지어 10 사이클 이하로 한정될 수 있다.
상기 증착 장비의 실질적인 구성은 상기 특정 툴셋이 사용됨에 따라 다양하게 달라질 수 있다. 상기 증착 장비는 CVD 장비, PVD 장비, 플라즈마 스프레이 장비 또는 졸-겔 코팅 장비를 예로 들 수 있다. 그러나, 일반적으로 상기 장비는 CVD 장비, 예를 들어 저압 CVD 장비 또는 플라즈마 강화 CVD 장비이다.
다양한 실시예에 따른 코팅 조성물은 이트륨 실리케이트계(Y-Si-O 시스템)이며, 특히 SiO2 및 Y2O3:Y2Si2O7 및 Y2SiO5 사이의 두가지 기본적인 혼합 금속 조성물이다. 상기 두가지 상(phases)은 Y2Si2O7에 대하여 4ppm/K부터 Y2SiO5에 대하여 7ppm/K 범위의 넓은 열팽창계수 범위를 포괄한다. 상기 이트륨 실리케이트 화합물 및 블렌드물을 사용하여, 알루미나(~8ppm/K의 CTE)부터 SiC(~4.5ppm/K의 CTE)까지와 같은 넓은 CTE 범위를 갖는 물질을 보호할 수 있다. 예를 들어 Si:SiC의 CTE는 도 2에 나타낸 바와 같은 80:20 Y2Si2O7:Y2SiO5와 일치할 수 있지만, 알루미나의 CTE는 Y2O3 또는 Y2O3 + Y2SiO5 조성물과 일치할 수 있다. Y-Si-O 시스템 외에, 반응성 금속 할라이드의 상대적 안정성으로 인해 La, Nd, Gd 또는 Pr과 같은 희토류 금속을 또한 Y 대신에 사용할 수 있다.
Y-Si-O 조성물에 대한 플라즈마 에칭 테스트를 두가지 상이한 조건하에, 즉 불소 및 염소 플라즈마 테스트를 수행하였다.
도 3은 3가지 상이한 조건, 즉 (i) 300W, RF 플라즈마, CF4+O2 1.5 sccm, 270mbar (챔버 온도 ~175℃), (ii) 300W, RF 플라즈마, CF4+O2 3.0 sccm, 380mbar (챔버 온도 ~190℃), 및 (iii) 575W, RF 플라즈마, CF4+O2 3.0 sccm, 420mbar (챔버 온도 ~230℃)에서 다양한 물질의 에칭 속도를 비교한다. 모든 테스트는 제로 바이어스(bias)에서 10.5시간 동안 수행하였다. 용융 석영, Si:SiC 및 CVD-SiC의 상당 한 에칭과 비교할 때, 상기 이트륨 실리케이트 조성물 중 어느 것에 대해서도 에칭 속도 또는 중량 변화를 측정할 수 없었다.
도 4는 시간 함수로서, 1.5 sccm 및 3.0 sccm의 두가지 상이한 유속 및 300W CF4+O2에서 용융 석영 및 독립 SiC의 에칭 속도를 비교한다. 전체적인 이트륨 실리케이트 조성물은 CF4계 불소 플라즈마 및 300W에서 50시간 동안 에칭한 후에도 어떤 중량 변화 또는 특별한 에칭을 나타내지 않았으나, 석영은 37%의 중량손실, Si:SiC는 25%의 중량손실, 그리고 CVD-SiC는 1.5%의 중량 손실을 나타내었다.
염소 플라즈마 에칭 저항성을 비교하기 위하여 하기 조건 하에 테스트를 더 진행하였다: 전력 80W (150 fwd, 70 return), 250mTorr 압력, Ar 유속(3.4 sccm), Cl2(24psig, 1.2 sccm) 및 BCl3(20C 공급, 1.4 sccm), 490V의 바이어스, 7시간 46분동안 진행. 상기 이트륨 실리케이트 조성물은 하기 표 1에 나타낸 바와 같이 Al2O3 및 SiC와 비교하여 현저하게 감소된 에칭 속도를 갖는 것으로 확인되었다.
샘플 에칭 속도 (㎛/hr)
YAG 1.6
Y2Si2O7 1.7
80 Y2Si2O7 / 20 Y2SiO5 1.0
SiC 16
Al2O3 6.5
다음 조건 하에 보다 낮은 바이어스 수준에서, 염소 플라즈마 에칭 저항성을 비교하기 위하여 다른 테스트를 더 진행하였다: 전력 80W (99 fwd, 42 return), 250mTorr 압력, Ar 유속(3.4 sccm), Cl2(24psig, 1.2 sccm) 및 BCl3(20C 공급, 1.4 sccm), 350V의 바이어스, 7시간 8분 동안 진행. 상기 이트륨 실리케이트 조성물은 하기 표 2에 나타낸 바와 같이 Al2O3 및 SiO2와 비교하여 현저하게 감소된 에칭 속도를 갖는 것으로 확인되었다.
샘플 에칭 속도 (㎛/hr)
YAG <0.2
Y2Si2O7 <0.2
80 Y2Si2O7 / 20 Y2SiO5 <0.2
Y2SiO5 <0.2
Y 금속 <0.2
Y2O3 <0.2
SiO2 8.2
Al2O3 3.4
상기 구현예가 희토류 실리케이트/게르마늄산염 조성물에 초점을 맞췄지만, 다른 태양은 희토류 산화물 조성물에 관한 것이며, (실질적으로 Si 및 Ge이 없는), 상기 외곽 층을 형성하는 희토류 실리케이트/게르마늄산염 조성물을 대체한다. 상기 희토류 산화물 중에서, 단순한 산화물이 사용될 수 있으며, 희토류 원소 또는 원소들은 산화물 형태이고, 비-희토류 양이온은 없다. 부정적인 효과를 나타낼 우려가 있으며 과격한 조건의 세척 환경 (이하에서 후술함) 에서, 란타늄 옥사이드, 예를 들어 La2O3, 및 이트륨 산화물, 예를 들어 Y2O3는 이들의 내성 및 화학적 안정성을 고려할 때 특별히 관심의 대상이 된다. 특정 구현예에서, 란타늄 옥사이드보다 이트륨 옥사이드가 바람직하다.
또한, 특정 기재/층 조합이 본 명세서에 기재되었지만, 상기 부품의 전체 구조는 층 조성으로 형성될 수 있는 바, 즉 모놀리스(monolithic) 부품은 일 구현예에 따른 희토류 실리케이트/게르마늄산염으로 구성되거나, 또는 다른 구현예에 따른 희토류 산화물로 구성될 수 있다. 모놀리스 또는 기재/층 구조체에 무관하게, 본 명세서에서 상기 조성물은 상기 부품의 외곽 표면을 형성하는 것이며, 그 표면은 상술한 바와 같은 증착 및 세척 공정에 노출된다.
상술한 주제는 이해를 돕기 위한 것으로서 제한적인 것은 아니며, 첨부된 청구범위는 본 발명의 범위 내에 속하는 모든 변경사항, 개선사항, 및 다른 구현예를 포함하기 위한 것이다. 따라서 법에 의해 허용되는 최대의 범위까지, 본 발명의 범위는 다음 청구범위 및 이들의 균등물의 가장 넓은 허용가능한 해석에 의해 결정되어야 하며, 상술한 설명에 의해 한정되거나 제한되어서는 안된다.

Claims (54)

  1. 기재; 및
    상기 기재 상에 위치하는 층을 구비하며,
    상기 층이 조성물 YSiO1.5+2y을 포함하고, y는 0.25≤y≤1.2인 반도체 프로세싱 부품.
  2. 제1항에 있어서,
    상기 y가 0.25≤y≤1인 것을 특징으로 하는 반도체 프로세싱 부품.
  3. 삭제
  4. 삭제
  5. 삭제
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  12. 제1항에 있어서,
    상기 기재가 SiC를 포함하는 것을 특징으로 하는 반도체 프로세싱 부품.
  13. 제12항에 있어서,
    상기 기재가 Si-SiC 바디를 포함하며, 식중 Si가 SiC에 주입된 것을 특징으로 하는 반도체 프로세싱 부품.
  14. 제13항에 있어서,
    상기 기재가 상기 Si-SiC 바디의 상면에 위치하는 SiC CVD층을 더 포함하는 것을 특징으로 하는 반도체 프로세싱 부품.
  15. 삭제
  16. 삭제
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  19. 삭제
  20. 삭제
  21. 제1항에 있어서,
    상기 조성물이 YSiO3.5를 포함하는 것을 특징으로 하는 반도체 프로세싱 부품.
  22. 제21항에 있어서,
    상기 조성물이 YSi0 .5O2 .5를 더 포함하는 것을 특징으로 하는 반도체 프로세싱 부품.
  23. 제1항에 있어서,
    상기 층이 실온에서 상기 기재와 10% 이하의 열팽창계수 차이를 갖는 것을 특징으로 하는 반도체 프로세싱 부품.
  24. 삭제
  25. 삭제
  26. 제1항에 있어서,
    상기 프로세싱 부품이 다중 반도체 웨이퍼를 동시에 다루기 위한 공정용 도구에서 사용되는 뱃치 프로세싱 부품인 것을 특징으로 하는 반도체 프로세싱 부품.
  27. 삭제
  28. 삭제
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  30. 적어도 하나의 반도체 웨이퍼를 증착 장비에 로딩하는 단계로서, 상기 증착 장비가 반도체 프로세싱 부품을 구비하며, 상기 반도체 프로세싱 부품이 YSiO1.5+2y를 포함하는 외곽 표면을 구비하며, y는 0.25≤y≤1.2를 나타내는 단계;
    상기 웨이퍼 상에 원료를 증착시켜 반도체 웨이퍼를 프로세싱하는 단계; 및
    반응성 가스에 노출시켜 증착 화합물을 상기 반도체 프로세싱 부품으로부터 제거함으로써 상기 증착 장비 내에서 상기 반도체 프로세싱 부품을 세척하는 단계;를 포함하는 적어도 하나의 반도체 웨이퍼의 제조방법.
  31. 제30항에 있어서,
    상기 반응성 가스가 플라즈마인 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  32. 삭제
  33. 제30항에 있어서,
    상기 반응성 가스가 할로겐을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  34. 삭제
  35. 삭제
  36. 제30항에 있어서,
    상기 증착 화합물이 SiO2, Si 및 SiN 화합물로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  37. 삭제
  38. 삭제
  39. 제30항에 있어서,
    상기 세척하는 단계는 로딩 및 프로세싱 사이클 후에 수행되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  40. 삭제
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  44. 제30항에 있어서,
    상기 증착 장비가 CVD 장비인 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
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  50. 기재; 및
    상기 기재 상에 위치하는 층을 구비하며,
    상기 층은 YSiO1.5+2y를 포함하며, y는 0.25≤y≤1.2를 나타내며,
    웨이퍼 보트가 복수개의 반도체 웨이퍼를 지지하기 위한 복수개의 슬롯을 갖는 것을 특징으로 하는 복수개의 반도체 웨이퍼 지지용 웨이퍼 보트.
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