KR100890128B1 - 신호 전달 장치 및 배선 기판 형성 방법 - Google Patents

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Abstract

인쇄 회로 기판(PCB)의 개별 층들 상에 형성되는 마이크로스트립 또는 스트립라인 도전체들 사이에 수직으로 연장하는 도전체를 제공하는 PCB 비아는, 도전체를 둘러싸고 PCB 층들간의 PCB 내에 매립되는 도전성 패드를 포함하고 있다. 패드의 분로 캐패시턴스와 상기 비아의 다른 부분의 캐패시턴스의 크기는 비아의 주파수 응답 특성을 최적화하도록 도전체의 고유 인덕턴스에 관련되어 크기가 정해진다.
신호 전달 장치, 마이크로스트립 도전체, 스트립라인, 비아, 비아 캐패시턴스, 비아 인덕턴스

Description

신호 전달 장치 및 배선 기판 형성 방법{APPARATUS FOR CONDUCTING A SIGNAL AND METHOD OF MAKING A WIRING SUBSTRATE}
본 발명은 일반적으로 인쇄 회로 기판의 개별 층들 상에 형성된 도전체들 사이에 신호 경로를 제공하는 비아에 관한 것으로, 특히 조정 필터(tuned filter)로서 동작하여 그 주파수 응답의 특성을 최적화하는 비아에 관한 것이다.
도 1 및 도 2는 인쇄 회로 기판(PCB)의 상부면(16)상에 형성된 마이크로스트립(microstrip) 도전체(14)를 PCB의 하부면(20)상에 형성된 마이크로스트립 도전체(18)에 연결하는 도전성 비아(12)를 이용하는 종래 기술의 PCB의 일부의 평면도 및 단면 입면도이다. 비아(12)는 도전체(14)와 접촉하는 상부 캡(환형 링(22)), 도전체(18)와 접촉하는 하부 캡(환형 링(24)), 및 상부 및 하부 환형 링(22 및 24) 사이에서 연장되는 수직 도전체(26)를 포함한다. 또한, PCB(10)는 상부면(16) 아래 및 하부면(20) 위의 PCB 기판층들 상에 형성된 매립 전원 및 접지 면(28)을 포함하고, 또한 부가의 매립 전원, 접지 또는 신호 면(30)을 포함할 수 있다. 비아 도전체(26)는 전원 신호 면(28 및 30) 내의 홀들을 관통하고, 이 홀들은 도전체(26)가 전원 신호 면(28 및 30)과 접촉하지 않도록 충분히 크다.
도 3은, 신호가 도전체(14), 비아(12) 및 도전체(18)를 따르는 경로의 임피던스 모델이다. 특성 임피던스 Z1 및 Z2 각각에 의해 모델링되는 마이크로스트립 도전체(14 및 18)는 종종, 50 Ohms과 같은 표준 특성 임피던스를 갖도록, 인접 전원 또는 접지 면(28)과 관련되어 크기 및 간격이 정해진다. 상부 및 하부 비아 환형 링(22 및 24)은 수직 도전체(26)에 의해 제공되는 신호 경로에 분로(shunt) 캐패시턴스 C1 및 C2를 부가한다. 인덕터 L1는 수직 도전체(26)를 모델링한다. 또한 도 3의 모델은 비아(12)를 둘러싸는 절연 기판(12)을 통한 누설(leakage)의 원인이 되는 일부 분로 저항을 포함할 수 있지만, 고주파수에서 캐패시턴스 C1 및 C2와 인덕턴스 L1이 비아의 주파수 응답에 크게 영향을 미친다.
비아(12)는 3-폴(pole) 필터 또는 수동 네트워크(passive network)와 같이 작용하여, 도전체(14 및 18) 사이에 전해지는 고주파수 신호가 크게 감쇠하거나 왜곡될 수 있다. 수직 도전체(26)에 의해 제공되는 직렬 인덕턴스 L1는 수직 치수에 주로 의존한다. 수직 도전체(26)는 PCB(10)를 관통하여 연장되어야 하기 때문에, 그 길이는 PCB(10)의 두께에 의해 고정되고, 일반적으로 L1의 값을 조절하는데 여유가 거의 없다. 따라서, 고주파수 애플리케이션에서 비아(12)에 의해 야기되는 신호의 왜곡 및 감쇠를 줄이기 위한 종래의 방법은, 비아의 분로 캐패시턴스를 최소화하는 것이었다. 분로 캐패시턴스 C1 및 C2는 환형 링(22 및 24)의 수평 치수를 감소시키고 환형 링(22 및 24)과 인접 전원 및 접지 면(28) 사이의 거리를 최대화함으로써 감소시킬 수 있다. 그러나, 캐패시턴스 C1 및 C2를 감소시킬 수 있는 양에는 실질적으로 한계가 있다. 그러므로 상당한 비아 캐패시턴스 및 인덕턴스가 항상 존재하고, 특히 고주파수 신호에서 어느 정도의 신호 왜곡 및 감쇠를 야기할 수 있다.
도 4는, 최소의 분로 캐패시턴스 및 직렬 인덕턴스를 제공하도록 설계된 전형적인 비아의 주파수 응답의 플롯 A를 포함한다. 통상적으로 필터의 대역폭은 감쇠가 -3db에 이르는 최저 주파수로서 정의된다. 도 4의 플롯 A는 비아(22)의 대역폭이 거의 3.2GHz임을 나타낸다. 따라서, 통상적으로 회로 기판 설계자는 약 3GHZ보다 높은 주파수의 신호를 전하기 위해 이러한 회로 기판 비아를 사용하는 것을 피하고 싶어한다.
따라서, 고주파수 애플리케이션에서 비아들의 사용에 대한 종래의 방법은, 종종 비아들을 완전히 회피하는 것이었다. 그러나, 비아의 사용에 대한 제약에 의해 회로 기판 상에 다수의 고주파수 신호를 전달하는 것이 곤란해질 수 있다. 몇몇 고주파수 애플리케이션에서는, PCB를 완전히 관통하여 연장하지 않는 짧은 "블라인드(blind)" 비아를 이용하여, 수직으로 서로 인접한 PCB 층들 상에 형성된 매립 스트립라인 도전체들을 연결한다. 블라인드 비아는 짧기 때문에, 직렬 유도(induction)가 비교적 작고, 그 때문에, PCB를 완전히 관통하여 연장하는 스루 비아(through via)보다 대체로 더 큰 대역폭을 갖는다. 그러나, 블라인드 비아는 스루 비아보다 고가이고, 여전히 매우 높은 주파수 신호를 처리하는데 충분한 대역폭을 갖지 못한다.
따라서, PCB 비아의 대역폭을 실질적으로 증가시켜서 과도한 감쇠나 왜곡없이 매우 높은 주파수의 신호들을 전달할 수 있는 방법이 필요하다.
인쇄 회로 기판(PCB) 비아는 PCB의 개별 수평층 상에 형성된 마이크로스트립 또는 스트립라인 도전체 사이의 수직 신호 경로를 제공한다. 비아는, 비아의 모양과 크기의 함수이고 PCB에서 구현되는 비아와 근처의 전원 및 접지 면 사이의 간격의 함수인 신호 경로에 분로 캐패시턴스 및 직렬 인덕턴스를 부가한다.
본 발명의 일 양태에 따르면, 비아의 캐패시턴스는 서로에 대하여 그리고 비아 인덕턴스에 대하여, 대역폭과 같은 비아의 주파수 응답 특성이 최적화되는 실질적으로 얻을 수 있는 최소 값을 초과하는 값으로 조절된다.
본 발명의 다른 양태에 따르면, 특정한 실시예에서, 비아 캐패시턴스는 비아가 멀티폴(multi-pole) 체비셰프(Chebyshev) 또는 버터워스(Butterworth) 필터로서 작용하도록 조절된다.
본 발명의 또다른 양태에 따르면, 비아는 비아에 의해 제공되는 신호 경로와 접촉하여 PCB 내에 매립되는 용량성(capacitive) 소자를 포함한다. 비아가 최적의 주파수 응답 특성을 갖도록 조정하기 위하여, 소자의 분로 캐패시턴스 및 비아의 다른 부분의 캐패시턴스의 크기는 비아의 고유 직렬 인덕턴스 및 스트립라인 또는 마이크로스트립 도전체의 임피던스에 관련하여 조절된다.
따라서, 본원 발명의 목적은 과도한 감쇠없이 고주파수 신호를 전달하는 PCB 비아를 제공하는 것이다.
본 명세서의 청구범위 부분은 본 발명의 대상을 명백하게 지적하여 청구하고 있다. 그러나, 본 기술 분야의 당업자라면 유사한 참조 부호가 유사한 구성 요소를 나타내는 첨부된 도면을 참조하여 명세서의 나머지 부분을 읽음으로써, 본 발명의 다른 이점 및 목적과 더불어 본 발명의 구성 및 동작 방법을 잘 이해할 수 있을 것이다.
도 1은 PCB의 상부 및 하부면 상에 형성된 마이크로스트립 도전체를 연결하기 위해 도전성 비아를 이용하는 종래 기술의 인쇄 회로 기판(PCB)의 일부의 평면도이다.
도 2는 도 1의 PCB의 단면 입면도이다.
도 3은 신호가 도 2의 마이크로스트립 도전체 및 비아를 따르는 경로의 임피던스 모델을 나타내는 개략도이다.
도 4는 도 2 및 도 6의 비아의 주파수 응답을 나타내는 그래프이다.
도 5는 PCB의 상부 및 하부면 상에 형성된 마이크로스트립 도전체를 연결하기 위해 본 발명에 따른 도전성 비아를 이용하는 인쇄 회로 기판의 일부의 평면도이다.
도 6은 도 5의 PCB의 단면 입면도이다.
도 7은 도 8에 나타낸 마이크로스트립 도전체 구성을 이용할 때 도 6의 비아 및 마이크로스트립 도전체를 통한 신호 경로의 임피던스 모델을 나타내는 개략도이다.
도 8은 도 5 및 도 6의 비아 및 마이크로스트립 도전체의 평면도이다.
도 9는 도 5 및 도 6의 비아 및 마이크로스트립 도전체의 대안적인 실시예의 평면도이다.
도 10은 도 9에 나타낸 마이크로스트립 구성을 이용할 때 도 6의 비아 및 마이크로스트립 도전체를 통한 신호 경로의 임피던스 모델을 나타내는 개략도이다.
도 11은 PCB의 개별 층들에 형성된 매립 스트립라인 도전체들을 연결하기 위해 본 발명에 따른 도전성 비아를 이용하는 종래 기술의 PCB의 일부의 평면도이다.
도 12는 도 11의 PCB의 단면 입면도이다.
도 13은 신호가 도 12의 비아 및 마이크로스트립 도전체들을 따르는 경로의 임피던스 모델을 나타내는 개략도이다.
도 14는 도 12 및 도 15의 비아의 주파수 응답을 나타내는 그래프이다.
도 15는 본 발명의 제1 대안적인 실시예에 따른 도전성 비아를 이용하는 인쇄 회로 기판의 단면 입면도이다.
도 16은 도 15의 비아 및 스트립라인 도전체들을 통한 신호 경로의 임피던스 모델을 나타내는 개략도이다.
도 17은 본 발명의 제2 대안적인 실시예에 따른 도전성 비아를 이용하는 인쇄 회로 기판의 단면 입면도이다.
도 18은 도 17의 비아 및 스트립라인 도전체들을 통한 신호 경로의 임피던스 모델을 나타내는 개략도이다.
도 5 및 도 6은 PCB(40)의 상부면(46) 상에 형성된 마이크로스트립 도전체(44)를 PCB의 하부면(50)에 형성된 마이크로스트립 도전체(48)에 연결하는 본 발명에 따른 도전성 비아(42)를 이용하는 다층 인쇄 회로 기판(PCB)(40)의 일부의 평면도 및 단면 입면도이다. 비아(42)는 도전체(44)를 접촉하는 상부 캡(환형 링(52)), 도전체(18)를 접촉하는 하부 캡(환형 링(54)), 및 상부 및 하부 환형 링(52 및 54) 사이에서 연장하는 수직 도전체(56)를 포함한다. 또한, PCB(40)는 상부면(46) 아래 및 하부면(50) 위의 기판층들 상에 형성된 전원 및 접지 면(57)을 포함하고, 또한 다른 층들 상에 형성된 부가의 매립 전원 및 접지 면 또는 신호 면(58)을 포함할 수 있다. 수직 도전체(56)는 전원 신호 면들(57 및 58) 내의 홀들을 관통하고, 이 홀들은 도전체(56)가 전원 신호 면들(57 및 58)과 접촉하지 않도록 충분히 크다.
본 발명에 따르면, 상부 및 하부 링(52 및 54) 사이의 중간 부분에 적합하게 매립된 비아(42)에 캐패시터가 부가된다. 캐패시터는, PCB(40)의 개별 기판층들이 결합되기 전에 그 층에 존재하는 전원, 접지 또는 신호 면(58)의 도전체들이 리소그래피적으로(lithographically) 형성되는 동일 금속 재료로부터 PCB의 다중 기판층 중 하나 상에 도전성 패드(59)를 리소그래피적으로 형성함으로써 제공될 수 있다. PCB(40) 및 패드(59)를 관통하여 홀을 만들고, 도전성 재료를 채워서 도전체(56)를 형성할 때, 패드(59)는 도전체(56)를 둘러싸고 접촉하는 환형 링을 형성한다. 패드(59)의 수평면 및 인접 전원 또는 접지 면(58)은 수직 도전체(56)에 의해 제공되는 신호 경로에 분로 캐패시턴스를 부가하는 캐패시터로서 동작한다.
도 7은 신호가 도전체(44), 비아(42) 및 도전체(48)를 따르는 경로의 임피던스 모델이다. 마이크로스트립 도전체(44 및 48)는 그것들의 특성 임피던스 Z1 및 Z2에 의해 각각 모델링된다. 마이크로스트립 도전체들은 종종 50 Ohms과 같은 표준 특성 임피던스를 갖도록 최인접 전원 또는 접지 면(57)과 관련하여 크기 및 간격이 정해진다. 상부 및 하부 링(52 및 54)은 신호 경로와 최인접 전원 또는 접지 면(58) 사이에 캐패시턴스 C1 및 C2를 각각 부가한다. 캐패시터 C3는 패드(59)와 그 인접 전원 또는 접지 면(58) 사이의 캐패시턴스를 모델링한다. 인덕터 L1 및 L2는 각각 패드(59) 위 및 아래에서 수직 도전체(56)의 부분의 인덕턴스를 모델링한다. 또한, 도 7의 임피던스 모델은 주변 PCB 기판 절연 재료를 통한 누설을 모델링하기 위해 일부 분로 저항을 포함할 수 있지만, 높은 신호 주파수에서 용량성 및 유도성(inductive) 소자들은 비아(42)의 주파수 응답을 조절한다.
도 7에 도시된 바와 같이, 비아(42)는 5-폴 필터로서 동작한다. 고주파수 애플리케이션에서, 비아의 직렬 인덕턴스 L1 및 L2와 분로 캐패시턴스 C1-C3는 도전체(44 및 48) 사이에서 전달하는 신호를 감쇠시키고 왜곡시킨다. 신호의 주파수가 높을수록, 감쇠 및 왜곡이 심해진다. 비아가 임피던스를 갖지 않는 경우에, 신호의 감쇠 또는 왜곡이 전혀 발생하지 않을 수 있다. 따라서, 신호 왜곡 및 감쇠를 감소시키기 위한 종래의 방법은 비아의 분로 캐패시턴스를 감소시키는 것이었다. 예를 들어, 분로 캐패시턴스 C1 및 C2는 링(52 및 54)의 수평 치수를 감소시키고, 링(52 및 54)과 그 최인접 전원 또는 접지 면(57) 사이의 거리를 증가시킴으로써 감소될 수 있다. 그러나, 캐패시턴스 C1 및 C2가 감소될 수 있는 양에는 실질적인 한계가 있다. 또한, 수직 도전체(56)의 직렬 인덕턴스 L1 및 L2는 그 수직 치수에 따라 기본적으로 감소한다. 그러나, 수직 도전체(56)는 PCB(40)를 관통하여 연장되어야만 하기 때문에, 그 길이가 PCB(40)의 두께에 의해 고정되어, L1 및 L2의 값을 조정할 여지가 거의 없다.
따라서, 상당한 비아 캐패시턴스 및 인덕턴스가 항상 존재할 것이며, 신호의 왜곡 및 감쇠를 항상 유발시킬 것이다.
이후에 기술하는 바와 같이, 본 발명은 대역폭을 증가시키고, 단순히 비아의 분로 캐패시턴스를 최소화시킴으로써 획득될 수 있는 이상으로 비아의 다른 주파수 응답 특성을 개선시킨다.
비아 캐패시턴스의 조정(Tuning Via Capacitance)
도 2는, 비아(12)가 비아(42)의 패드(59)를 포함하지 않는 것을 제외하고는 본 발명의 도 5에서의 비아(42)와 대체로 유사한 종래 기술의 비아(12)(도 2)의 단면 입면도이다. 도 3은 그 상부 및 하부 링(22 및 24)과 관련된 캐패시턴스 C1 및 C2와, 그 수직 도전체(26)와 관련된 인덕턴스 L1을 포함하는 비아(12)의 임피던스 모델이다. 캐패시턴스 C1 및 C2와 인덕터 L1은 도 7의 5-폴 필터와는 달리 2-포트, 3-폴 필터를 형성한다는 점에 대하여 유의해야 한다.
도 4의 플롯 A는 도 3의 3-폴 필터의 다양한 구성요소들이 아래의 표 1에 도시된 바와 같은 값들을 가질 때 종래 기술에서의 비아(12)의 주파수 응답을 도시한다.
Z1 Z2 C1 C2 L1 50 ohms 50 ohms 0.17 ㎊ 0.17 ㎊ 4.32 nH
C1 및 C2의 0.17㎊ 값은 통상적으로 도달할 수 있는 비아 캐패시턴스 값들의 최소값이다.
필터의 "대역폭"은 필터 감쇠가 -3db에 이르는 최저 신호 주파수로서 종종 정의된다. 도 5의 플롯 A는 거의 3.2GHz인 종래기술에서의 비아(22)의 대역폭을 도시한다. 종래 실행에 따르면, 링(22 및 24)의 캐패시턴스 C1 및 C2의 증가가 결과적으로 비아(22)의 대역폭 감소로 나타난다고 예상할 수 있다. 그러나, 이것이 C1 및 C2를 증가시키는 캐패시턴스의 모든 값들에 대해 적합한 것은 아니다. 도 4에서의 플롯 B는 구성요소 값들이 아래의 표 2에 나열된 바와 같은 값일 때 도 3에서의 필터의 주파수 응답을 나타낸다.
Z1 Z2 C1 C2 L1 50 ohms 50 ohms 0.88 ㎊ 0.88 ㎊ 4.21 nH
비아 인덕턴스 L1과 마이크로스트립 임피던스 Z1 및 Z2는 변경되지 않고 유지되는 반면, 캐패시턴스 C1 및 C2는 팩터 5 보다 더 크게 증가된다는 점에 대하여 유의해야 한다. 도 4의 플롯 B는 비아 캐패시턴스를 증가시킴으로써 비아의 대역폭이 3.2 GHz에서 약 3.5GHz까지 증가되는 것을 도시한다. 가능한 한 낮은 비아 캐패시턴스를 만들어 비아의 대역폭을 최대화시킬 필요는 없으며, 대신에 비아 캐패시턴스를 비아의 인덕턴스와 관련하여 적절한 값으로 조정함으로써 대역폭을 최대화시킨다. 본 발명은 최적 주파수 응답을 위해 조정될 수 있는 필터와 같은 비아에 대해 다룬다.
따라서, 비아 캐패시턴스를 최소화시키는 것이 아니라, 비아 캐패시턴스를 적절하게 조정함으로써 비아의 주파수 응답을 최적화시킨다. 그러나, 비아의 "최적" 주파수 응답은 애플리케이션에 종속적이다. 대부분의 고주파수 애플리케이션에서는, 통상적으로 비아 대역폭의 최대화가 요구된다. 그러나, 일부 고주파수 애플리케이션에서, 예를 들어, 보다 평탄한 통과 대역 대신에 좁은 대역폭을 수용하거나, 보다 낮은 주파수에서 보다 작은 감쇠를 수용하거나, 또는 저지대역에서 보다 급격한 롤 오프(roll off)를 수용하는 것이 용인될 수도 있다. 도 2의 비아(12) 및 도 6의 비아(42)가 3-폴 및 5-폴 필터를 형성하기 때문에, 비아 캐패시턴스를 적절하게 조정함으로써, 이러한 비아들은, 최대한으로 평탄(flat)한 주파수 응답을 제공하는 공지의 3-폴 또는 5-폴 "버터워스" 필터 또는 대역폭 및 롤 오프 특성의 조합을 최적화시킬 수 있는 공지의 멀티폴(multi-pole) 체비셰프 필터와 같이 동작하도록 제작될 수 있다. 필터의 주파수 응답에 대한 다양한 특성들을 최적화시키기 위해서 구성요소 값들을 적절하게 선택하는 것을 포함하는, 멀티폴 버터워스 및 체비셰프 필터의 설계는 본 기술분야에서 숙달된 자들에게 잘 공지되어 있다. 예를 들어, 본 명세서에서 참조로서 인용되는 Prentice-Hall, Inc.에 의해 1982년에 출판된 W. H. Hayward의 책 "Introduction to Radio Frequency Design"의 59-68쪽을 참조한다.
비아 캐패시턴스의 분배(Distributing Via Capacitance)
비아(42)에 패드(59)를 부가하는 것은, 패드(59)가 비아의 신호 경로에 분로 캐패시턴스 C3를 부가하기 때문에 비아의 고주파수 응답을 개선시키기 위하여, 비아의 캐패시턴스의 최소화를 도모하는 종래의 실행과 일치하지 않는다. 그러나, 이후에 설명하는 바와 같이, 그 캐패시턴스 C3가 비아(42)의 다른 부분에서의 캐패시턴스 C1 및 C2와 인덕턴스 L1 및 L2와 관련하여 적절하게 조정될 때, 비아의 주파수 응답 특성이 매우 개선될 수 있다.
도 4에서의 플롯 C는 아래의 표 3에 나열된 바와 같은 구성요소 값을 가지는 도 6의 개선된 비아(42)를 모델링한 도 7의 5-폴 필터의 주파수 응답을 도시한다.
Z1 Z2 C1 C2 C3 L1 L2 50 ohms 50 ohms 0.4 ㎊ 0.4 ㎊ 1.0 ㎊ 2.16 nH 2.16 nH
플롯 C로부터, 비아(42)의 대역폭이 도 4의 플롯 A 및 B에 도시된 주파수 응답을 갖는 도 2의 비아(12)의 "최소 캐패시턴스" 및 "조정된 캐패시턴스" 버전의 3.2 및 3.5GHz 대역폭보다 실질적으로 큰 약 5.6GHz라는 것을 알 수 있다. 또한, 비아(42)는, 비아(12)의 조정된 캐패시턴스 버전에 의해 부가된 1.76pF와 거의 동일하고 비아(12)의 최소 캐패시턴스 버전에 의해 부가된 전체 캐패시턴스 0.34pF보다 실질적으로 큰, 1.8pF의 전체 분로 캐패시턴스를 갖는다는 점에 대하여 유의해야 한다.
플롯 A 및 B를 비교함으로써, 비아의 캐패시턴스를 최소화하려는 시도보다는, 비아의 캐패시턴스를 적절하게 조정함으로써 비아의 주파수 응답을 향상시킬 수 있다는 것을 알 수 있었다. 또한, 플롯 A 및 B에 대해 플롯 C를 비교함으로써, 비아의 수직 길이에 대하여 비아의 캐패시턴스를 보다 균등하게 분배할 때, 비아의 주파수 응답에 있어서 훨씬 큰 증가가 획득될 수 있다는 것을 알 수 있다. 예를 들면, 일부 용량성 패드(59)가 그 캐패시턴스를 갖는 수직 도전체(56)의 길이 방향을 따라서 균등하게 분배되고, 상부 및 하부 링(52 및 54)의 캐패시턴스가 비아의 인덕턴스와 관련하여 적절하게 조정된 경우에, 보다 큰 대역폭 증가가 발생될 수 있다. 일반적으로, 비아에 의해 형성된 필터에 보다 많은 폴(pole)을 부가하면 할수록, 모든 임피던스 소자들이 적절하게 조정될 수 있는 경우에는 보다 큰 대역폭이 획득될 수 있다. 또한, 폴의 수를 증가시키는 것은 필터의 통과 대역을 평탄화하고, 필터의 저지 대역의 고주파수 롤 오프를 샤프(sharp)하게 하는데 도움이 되어, 많은 애플리케이션에서의 주파수 응답 특성을 바람직하게 향상시킨다.
비아 인덕턴스의 부가(Adding Via Inductance)
도 8 및 도 9는 도 5의 비아(42) 및 마이크로스트립 도전체(44 및 48)의 다른 버전의 평면도이다. 마이크로스트립 도전체의 임피던스는 기본적으로 도전체와 인접 전원 또는 접지 면 사이의 폭 및 거리의 함수이다. 통상적으로 마이크로스트립 도전체는 그 길이에 걸쳐서 예를 들어 50 Ohms과 같은 균일한 특성 임피던스를 갖도록 설계된다. 따라서, 통상적으로 마이크로스트립 도전체들은 도 8에 도시된 바와 같이 균일한 폭을 갖는다. 도 7의 임피던스 모델은 마이크로스트립 도전체(44 및 48)가 균일한 폭인 것으로 가정한다. 그러나 도 9에 도시된 바와 같이 비아(42) 근방의 섹션(60 및 62)에서 마이크로스트립 도전체(44 및 48)의 폭을 감소시킴으로써, 이러한 섹션들을 주로 유도성으로 만든다.
도 10은 도전체(44 및 48)가 도 9에 도시된 바와 같이 유도성 섹션(60 및 62)을 포함하도록 변경되었을 때, 도전체(44), 비아(42) 및 도전체(48)에 의해 형성되는 신호 경로의 임피던스 모델을 도시한다. 비아(42)의 캐패시턴스(C1-C3) 및 인덕턴스(L1 및 L2)에 부가하여, 도전체(44 및 48)와 관련된 특성 임피던스 Z1 및 Z2 사이의 구조는 도전체 섹션(60 및 62)의 인덕턴스(L3 및 L4)를 포함한다. 따라서, 도전체(44 및 48) 사이의 구조는 7-폴 필터로서 동작한다.
도 4에서의 플롯 D는 임피던스 구성요소가 아래의 표 4에 도시된 값을 가질 때, 도 10의 7-폴 필터의 주파수 응답을 도시한다.
Z1 Z2 L1 L2 L3 L4 C1 C2 C3 50 ohms 50 ohms 2.16 nH 2.16 nH 0.77 nH 0.85 nH 0.72 ㎊ 0.74 ㎊ 0.74 ㎊
플롯 D는 도 10의 7-폴 필터 구조가 도 7의 5-폴 필터의 대역폭(플롯 C 참조)보다 실질적으로 높은, 약 6.8GHz의 대역폭을 갖는 것을 도시한다. 따라서, 도 10의 7-폴 필터가, 도 7의 5-폴 필터보다 또한 도 3의 3-폴 필터의 최소 캐패시턴스 또는 조정된 캐패시터 버전 중 어느 하나보다 실질적으로 큰 캐패시턴스 및 인덕턴스를 갖더라도, 꽤 큰 대역폭을 갖는다는 것을 알 수 있다. 따라서, 비아의 캐패시턴스를 조정하고 보다 균등하게 분배함으로써 비아의 주파수 응답을 개선시키는 것 외에, 비아의 상부 및 하부 단에 적절한 크기의 인덕턴스를 부가함으로써 그 주파수 응답을 더 개선시킬 수 있다. 이것은 두 마이크로스트립 트레이스(trace)들을 연결하는 필터 구조의 폴의 수를 증가시킨다.
매립 스트립라인 도전체들을 상호접속하는 조정 비아들
비아들은 PCB 기판의 개별 매립 층들 상에 형성된 스트립라인 도전체들을 상호접속하는데 사용된다. PCB 설계자들은 종종 PCB를 완전히 관통하여 연장되는 스루 비아 대신에 PCB를 완전히 관통하여 연장되지 않는 블라인드 또는 매립 비아를 채용하여 매립 도전체들을 상호접속하는데, 그것은 블라인드 및 매립 비아는 짧은 만큼 그 신호 경로에 부가하는 캐패시턴스 또는 인덕턴스가 많지 않기 때문이다. 그러나, 블라인드 및 매립 비아는, 각종의 PCB 층들이 개별적으로 천공 처리되어야 하므로, 스루 비아에 비해 제조 비용이 더 높다. 본 발명은 스루 비아의 대역폭을 개선함으로써 고주파수 애플리케이션에서 매립 스트립라인 도전체들을 상호접속하는데 스루 비아를 사용할 수 있도록 한다.
도 11 및 도 12는 다층 인쇄 회로 기판(PCB)(70)의 일부를 나타낸 평면도 및 단면 입면도로서, 본 발명에 따르면 종래 기술의 도전성 비아(72)를 채용해서 PCB(70)의 매립 층 상에 형성된 스트립라인 도전체(74)와 PCB(70)의 다른 매립 층 상에 형성된 스트립라인 도전체(78)를 상호접속시킨다. 비아(72)는 상부 환형 링(82), 하부 환형 링(84), 상부 및 하부 환형 링(82 및 84) 사이에 연장되는 수직 도전체(86)를 포함한다. PCB(40)는 전원 및 접지 면(87)을 스트립라인 도전체(74 및 78)의 위 및 아래의 층들에 형성하고 있으며, 부가의 매립 전원, 접지 또는 신호 면(88)을 다른 층들 상에 형성하고 있다. 수직 도전체(86)는 전원 신호 면(87 및 88) 내에 홀들을 관통하며, 이 홀들은 도전체(86)가 전원 신호 면(87 및 88)에 접하지 않을 정도로 충분히 크다. 그러나, 스트립라인 도전체(74 및 78)는 수직 도전체(88)와 접하여, 비아(72)가 이들 도전체(74 및 78) 사이의 신호 경로를 제공하도록 한다.
도 13은 신호가 도전체(74), 비아(72) 및 도전체(78)를 따르는 경로의 임피던스 모델을 나타낸 것이다. 스트립라인 도전체(74 및 78)는 각각 특성 임피던스 Z1 및 Z2에 의해 모델링된다. 상부 및 하부 링(52 및 54)은 각각 신호 경로와 접지 사이에 분로 캐패시턴스 C1 및 C2를 부가한다. 인덕터 L1은 상부 링(82)과 도전체(74) 사이의 수직 도전체(86)의 인덕턴스를 모델링한다. 인덕터 L3은 도전체(74 및 78) 사이의 도전체(86)의 인덕턴스를 나타낸다. 인덕터 L2는 도전체(78)와 하부 링(84) 사이의 도전체(86)의 인덕턴스를 모델링한다.
도 14의 플롯 E는, 본 발명에 따라서 그 캐패시턴스 C1 및 C2를 인덕턴스 L1-L3에 대해서 조정해서 최대 대역폭을 제공할 때의 도 13의 종래 기술의 5-폴 필터 구조의 주파수 응답을 나타낸다. 아래의 표 5에 나열되어 있는 임피던스 값들을 사용하여 플롯 E를 산출하였다.
Z1 Z2 L1 L2 L3 C1 C2 50 ohms 50 ohms 1.1 nH 1.1 nH 2.2 nH 0.2 pF 0.2 pF
플롯 E로부터, 도 14의 5-폴 필터의 대역폭은 6.3㎓임을 알 수 있다. 이 대역폭은 도 3의 3-폴 필터의 캐패시턴스 조정 버전의 대역폭 3.5㎓(도 4의 플롯 C 참조)보다 훨씬 크며, 이는 도 13의 인덕턴스 L1 및 L2가 직렬 인덕턴스가 아니라 분로 인덕턴스이고, 상부 및 하부 링 캐패시턴스 C1 및 C2를 신호 경로로부터 분리시키는 작용을 하기 때문이다.
도 15는 도 11 및 도 12의 PCB(70)의 단면 입면도로서, 본 발명에 따르면, 도전성 패드(90)가 수직 도전체(56)를 따른 도전체(70 및 78) 사이의 중간 지점에서 분로 캐패시턴스를 비아(72)에 부가하고 있다.
도 16은 링(90)을 부가시킨 경우의 비아(72)의 임피던스 모델을 나타낸 것이다. 캐패시턴스 C3은 링(90)의 캐패시턴스를 모델링하고 있다. 인덕터 L3A 및 L3B는 도전체(74 및 78) 사이의 수직 도전체(56)에 의해 제공된 도 13의 인덕턴스 L3의 부분을 나타낸다. 이 비아는 7-폴 필터로서 작용한다. 도 14의 플롯 F는 아래의 표 6에 나열되어 있는 임피던스 구성요소를 사용한 도 16의 7-폴 필터의 주파수 응답을 나타낸 것이다.
Z1 Z2 L1 L2 L3A L3B C1 C2 C3 50 ohms 50 ohms 1.1 nH 1.1 nH 1.1 nH 1.1 nH 0.2 pF 0.2 pF 0.8 pF
플롯 E와 플롯 F를 비교해 보면, 비아(72)에 바람직하게 조정된 캐패시턴스를 갖는 패드(90)를 부가함으로써 비아의 대역폭이 대략 6.3㎓로부터 대략 9.3㎓로 증대되었음을 알 수 있다.
도 9에 나타낸 본 발명의 마이크로스트립 버전과 관련하여 전술한 바와 같이, 예컨대 비아 근방의 스트립라인(74 및 78)의 단부의 폭을 감소시켜 스트립라인(74 및 78)의 단부를 유도성으로 만듦으로써, 비아의 대역폭을 더욱 증가시킬 수 있다. Z1과 L3A 사이와 Z2와 L3B 사이의 부가의 직렬 인덕턴스에 의해, 도 16의 7-폴 필터를 9-폴 필터로 조정함으로써, 증대된 대역폭을 얻을 수 있다.
다수의 매립 캐패시터를 채용한 비아
비아 캐패시턴스를 보다 균일하게 배분하기 위해서, 도전체(74 및 78) 사이에 2개 이상의 적절하게 조정된 패드(90)를 구성함으로써 대역폭을 더욱 개선할 수 있다. 예컨대, 도 17은 본 발명의 대안적인 실시예에 따른 도 6의 비아(42)의 개량형을 나타낸 것이다. 도 6에서 비아(42)는 PCB(40)에 매립된 단일의 도전성 패드(59)만을 포함하여, 비아(42)에 의해 제공된 신호 경로를 따라서 하나의 지점에 부가의 분로 캐패시턴스를 부여한다. 도전성 패드(59)는 비아(42)를 도 7에 나타낸 5-폴 필터로 변환시킨다. 도전체(56)는 2개의 직렬 인덕터 L1 및 L2로서 작용하는 한편, 상부 및 하부 링(52 및 54)과 패드(59)는 각각 캐패시터 C1, C2 및 C3으로서 작용한다.
도 17에 나타낸 비아(42) 구성에서는, 2개의 도전성 패드(59A 및 59B)가 PCB(40) 내에(상부가 아님) 매립되어, 도전체(44 및 48) 사이에서 비아(42)에 의해 제공된 신호 경로를 따라서 2개의 지점에 부가의 분로 캐패시턴스를 부여하고 있다. 도 17에 나타낸 바와 같이, 도전체(56)는 이제 3개의 직렬 인덕터 L1-L3으로서 작용하는 한편, 상부 및 하부 링(52 및 54)과 패드(59A 및 59B)는 각각 캐패시터 C1, C2, C3A 및 C3B로서 작용한다. 따라서, 도 17의 비아(42)는 7-폴 필터로서 작용하며, 이것은 직렬 인덕턴스의 총량이 비슷한 경우, 도 7의 5-폴 필터에 비해 보다 넓은 대역폭을 얻도록 조정될 수 있다. PCB가 다수의 층을 갖는 경우, 비아에 부가의 매립 캐패시터를 부가함으로써, 그것이 형성하는 필터에서의 폴의 수를 더욱 증대시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 통해 설명하였지만, 본 기술분야의 당업자들은 본 발명의 양태를 일탈하지 않는 범위 내에서 본 발명의 바람직한 실시예를 수정 및 변형할 수 있을 것이다. 예컨대, 표 1-6에 나열되어 있는 임피던스의 값들은 예시를 위한 것일 뿐이다. 본 기술분야의 당업자들이라면, 본 발명에 따라 설계된 비아들은 다른 조합의 임피던스 값들을 가질 수 있다는 것을 이해할 것이다. 또한, 본 발명에 따르면, 그 용량성 소자를 적절히 조정하고, 적절한 크기의 용량성 및/또는 유도성 소자를 비아에 부가함으로써, 블라인드 및 매립 비아의 주파수 응답을 개선할 수도 있다는 것을 이해해야 한다. 따라서, 첨부된 청구항은 본 발명의 사상 및 진정한 범주 내에 포함되는 각종의 수정예들을 포함하는 것으로 이해되어야 한다.

Claims (30)

  1. 인쇄 회로 기판(PCB) 상의 분리된 제1 및 제2 높이들(elevations)에 있는 제1 및 제2 도전성 스트립 간의 신호 전달을 위한 장치에 있어서,
    상기 신호 전달을 위한 장치는,
    상기 PCB 내에서 수직으로 연장하고, 상기 제1 도전성 스트립과 상기 제2 도전성 스트립 간의 신호 전달을 위한 도전성 경로를 제공하고, 인덕턴스를 포함하는 임피던스를 가지는 도전체; 및
    상기 도전체와 접촉하며 상기 도전성 경로에 분로 캐패시턴스(shunt capacitance)를 부가하는 용량성 수단
    을 포함하고,
    상기 분로 캐패시턴스는, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록 상기 도전체의 임피던스에 관련되어 크기가 정해지며,
    상기 용량성 수단은, 상기 PCB 내에 매립되고 상기 제1 높이 및 제2 높이 사이의 제3 높이에서 상기 도전체에 부착되는 제1 캐패시터를 포함하고, 상기 제1 캐패시터는 상기 신호 경로에 제1 분로 캐패시턴스를 부가하는, 신호 전달을 위한 장치.
  2. 인쇄 회로 기판(PCB) 상의 분리된 제1 및 제2 높이들에 있는 제1 및 제2 도전성 스트립 간의 신호 전달을 위한 장치에 있어서,
    상기 신호 전달을 위한 장치는,
    상기 PCB 내에서 수직으로 연장하고, 상기 제1 도전성 스트립과 상기 제2 도전성 스트립 간의 신호 전달을 위한 도전성 경로를 제공하고, 인덕턴스를 포함하는 임피던스를 가지는 도전체; 및
    상기 도전체와 접촉하며 상기 도전성 경로에 분로 캐패시턴스를 부가하는 용량성 수단
    을 포함하고,
    상기 분로 캐패시턴스는, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록 상기 도전체의 임피던스에 관련되어 크기가 정해지며,
    상기 분로 캐패시턴스는, 상기 도전성 경로가 체비셰프 필터(Chebyshev filter)를 형성하도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  3. 인쇄 회로 기판(PCB) 상의 분리된 제1 및 제2 높이들에 있는 제1 및 제2 도전성 스트립 간의 신호 전달을 위한 장치에 있어서,
    상기 신호 전달을 위한 장치는,
    상기 PCB 내에서 수직으로 연장하고, 상기 제1 도전성 스트립과 상기 제2 도전성 스트립 간의 신호 전달을 위한 도전성 경로를 제공하고, 인덕턴스를 포함하는 임피던스를 가지는 도전체; 및
    상기 도전체와 접촉하며 상기 도전성 경로에 분로 캐패시턴스를 부가하는 용량성 수단
    을 포함하고,
    상기 분로 캐패시턴스는, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록 상기 도전체의 임피던스에 관련되어 크기가 정해지며,
    상기 분로 캐패시턴스는, 상기 도전성 경로가 버터워스 필터(Butterworth filter)를 형성하도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  4. 제1항에 있어서,
    상기 제1 분로 캐패시턴스는, 상기 신호 전달시 상기 도전성 경로의 주파수 응답의 대역폭 특성이 최대가 되도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  5. 인쇄 회로 기판(PCB) 상의 분리된 제1 및 제2 높이들에 있는 제1 및 제2 도전성 스트립 간의 신호 전달을 위한 장치에 있어서,
    상기 신호 전달을 위한 장치는,
    상기 PCB 내에서 수직으로 연장하고, 상기 제1 도전성 스트립과 상기 제2 도전성 스트립 간의 신호 전달을 위한 도전성 경로를 제공하며, 인덕턴스를 포함하는 임피던스를 가지는 도전체; 및
    상기 도전체와 접촉하며 상기 도전성 경로에 분로 캐패시턴스를 부가하는 용량성 수단
    을 포함하고,
    상기 분로 캐패시턴스는, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록 상기 도전체의 임피던스에 관련되어 크기가 정해지며,
    상기 PCB는 상부 수평면과 하부 수평면을 가지며;
    상기 제1 도전성 스트립은 상기 상부 수평면 상에 있으며;
    상기 제2 도전성 스트립은 상기 하부 수평면 상에 있으며;
    상기 도전체는 상기 PCB를 수직으로 완전 관통하여 연장하며;
    상기 용량성 수단은,
    상기 상부 수평면에 형성된 제1 수평 평탄면을 가지며, 상기 도전체를 상기 제1 도전성 스트립에 도전성으로 연결시키는 상부 도전체와,
    상기 하부 수평면에 형성된 수평 평탄면을 가지며, 상기 도전체를 상기 제2 도전성 스트립에 도전성으로 연결시키는 하부 도전체를 포함하는, 신호 전달을 위한 장치.
  6. 제5항에 있어서,
    상기 상부 도전체는 상기 도전성 경로에 제1 분로 캐패시턴스를 부가하고,
    상기 하부 도전체는 상기 도전성 경로에 제2 분로 캐패시턴스를 부가하고,
    상기 제1 및 제2 분로 캐패시턴스들은, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 제3 높이는 상기 제1 및 제2 높이들 사이의 수직 방향 중간에 있는, 신호 전달을 위한 장치.
  9. 제1항에 있어서,
    상기 PCB는 복수의 기판층을 포함하고,
    상기 제1 캐패시터는 상기 도전체와 접촉하여 상기 기판층들 중 한 기판층 상에, 상기 제3 높이에 형성되고 제1 수평 평탄면을 갖는 제1 도전성 재료를 포함하는, 신호 전달을 위한 장치.
  10. 제9항에 있어서,
    상기 제1 캐패시터는, 상기 제1 도전성 재료의 상기 제1 평탄면에 근접해 있는 제2 수평 평탄면을 갖는 제2 도전성 재료를 더 포함하는, 신호 전달을 위한 장치.
  11. 제9항에 있어서,
    상기 제1 도전성 재료는 상기 도전체를 둘러싸는, 신호 전달을 위한 장치.
  12. 제1항에 있어서,
    상기 PCB는 상부 수평면과 하부 수평면을 가지며;
    상기 제1 도전성 스트립은 상기 상부 수평면 상에 있으며;
    상기 제2 도전성 스트립은 상기 하부 수평면 상에 있으며;
    상기 도전체는 상기 PCB를 수직으로 완전 관통하여 연장하고,
    상기 적어도 하나의 캐패시터는,
    상기 상부 수평면에 형성된 수평 평탄면을 가지며, 상기 도전체를 상기 제1 도전성 스트립에 도전성으로 연결시키는 상부 도전체와,
    상기 하부 수평면에 형성된 수평 평탄면을 가지며, 상기 도전체를 상기 제2 도전성 스트립에 도전성으로 연결시키는 하부 도전체를 포함하는, 신호 전달을 위한 장치.
  13. 제12항에 있어서,
    수평 평탄면을 갖는 상기 상부 도전체는 상기 도전성 경로에 제2 분로 캐패시턴스를 제공하고;
    수평 평탄면을 갖는 상기 하부 도전체는 상기 도전성 경로에 제3 분로 캐패시턴스를 제공하며;
    상기 제1, 제2 및 제3 분로 캐패시턴스들은, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  14. 제13항에 있어서,
    상기 제1, 제2 및 제3 분로 캐패시턴스들은, 상기 도전성 경로가 상기 신호 전달시 체비셰프 필터를 형성하도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  15. 제13항에 있어서,
    상기 제1, 제2 및 제3 분로 캐패시턴스들은, 상기 도전성 경로가 상기 신호 전달시 버터워스 필터를 형성하도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  16. 제13항에 있어서,
    상기 제1, 제2 및 제3 분로 캐패시턴스들은, 상기 도전성 경로가 상기 신호 전달시 최대 대역폭을 갖도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  17. 제1항에 있어서,
    상기 PCB는 상부 수평면과 하부 수평면을 가지며;
    상기 제1 높이는 상기 상부 수평면 아래에 있으며;
    상기 제2 높이는 상기 하부 수평면 위에 있으며;
    상기 도전체는 상기 PCB를 수직으로 완전 관통하여 연장하며;
    상기 용량성 수단은,
    상기 상부 수평면에 형성된 수평 평탄면을 가지며, 상기 도전체를 상기 제1 도전성 스트립에 도전성으로 연결시키는 상부 도전체와,
    상기 하부 수평면에 형성된 수평 평탄면을 가지며, 상기 도전체를 상기 제2 도전성 스트립에 도전성으로 연결시키는 하부 도전체를 포함하는, 신호 전달을 위한 장치.
  18. 제17항에 있어서,
    상기 상부 도전체는 상기 도전성 경로에 제2 분로 캐패시턴스를 부가하고,
    상기 하부 도전체는 상기 도전성 경로에 제3 분로 캐패시턴스를 부가하며,
    상기 제1, 제2 및 제3 분로 캐패시턴스들은, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  19. 제18항에 있어서,
    상기 제1, 제2 및 제3 분로 캐패시턴스들은, 상기 도전성 경로가 상기 신호 전달시 최대 대역폭을 갖도록, 상기 도전체의 임피던스에 관련되어 크기가 정해지는, 신호 전달을 위한 장치.
  20. 인쇄 회로 기판(PCB) 상의 분리된 제1 및 제2 높이들에 있는 제1 및 제2 도전성 스트립 간의 신호 전달을 위한 장치에 있어서,
    상기 신호 전달을 위한 장치는,
    상기 PCB 내에서 수직으로 연장하고, 상기 제1 도전성 스트립과 상기 제2 도전성 스트립 간의 신호 전달을 위한 도전성 경로를 제공하고, 인덕턴스를 포함하는 임피던스를 가지는 도전체; 및
    상기 도전체와 접촉하며 상기 도전성 경로에 분로 캐패시턴스를 부가하는 용량성 수단
    을 포함하고,
    상기 분로 캐패시턴스는, 상기 신호 전달시 상기 도전성 경로의 사전결정된 주파수 응답 특성이 설정되도록 상기 도전체의 임피던스에 관련되어 크기가 정해지며,
    상기 용량성 수단은, 상기 PCB 내에 매립되고, 상기 제1 높이 및 제2 높이 사이의 높이들에서 상기 도전체에 부착되는 복수의 캐패시터를 포함하는, 신호 전달을 위한 장치.
  21. 배선 기판 형성 방법에 있어서,
    상기 배선 기판 형성 방법은,
    서로 평행하게 이격되어 있는 제1 면 및 제2 면을 포함하고, 상기 기판의 상기 제1 면 상에 있는 제1 도전성 스트립과, 상기 기판의 상기 제2 면 상에 있는 제2 도전성 스트립과, 상기 제1 도전성 스트립 및 상기 제2 도전성 스트립을 접촉시키고 인덕턴스를 포함하는 임피던스를 가지는 도전성 링크를 포함하는 기판을 제공하는 단계; 및
    상기 도전성 링크에 분로 캐패시턴스를 부가하는 단계 -상기 분로 캐패시턴스 및 상기 도전성 링크의 상기 인덕턴스는 필터를 형성함-
    를 포함하고,
    상기 분로 캐패시턴스는 상기 필터를 사전결정된 대역폭으로 조정하도록 상기 도전성 링크의 상기 인덕턴스에 관련하여 크기가 정해지는, 배선 기판 형성 방법.
  22. 제21항에 있어서,
    상기 제1 도전성 스트립은 상기 기판의 상부면 상에 있고,
    상기 제2 도전성 스트립은 상기 기판의 하부면 상에 있고,
    상기 도전성 링크는 상기 기판 내에 매립되며,
    상기 캐패시턴스는 상기 기판 내에 매립되고 상기 도전성 링크에 전기적으로 접속되는 패드를 포함하는, 배선 기판 형성 방법.
  23. 삭제
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