KR100870288B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 웨이퍼의 이면에 두께가 25㎛를 초과하는 접착제층과 다이싱 테이프를 적층한다. 절입 깊이가 접착제층에 도달하는 제1 블레이드를 이용하여, 반도체 웨이퍼를 접착제층의 일부와 함께 절단한다. 절입 깊이가 다이싱 테이프에 도달함과 함께, 제1 블레이드보다 폭이 좁은 제2 블레이드를 이용하여, 접착제층을 다이싱 테이프의 일부와 함께 절단한다. 반도체 웨이퍼를 접착제층과 함께 절단하여 개편화한 반도체 소자를, 다이싱 테이프로부터 픽업하여 다른 반도체 소자나 회로 기재 상에 접착한다.
반도체 웨이퍼, 접착제층, 다이싱 테이프, 반도체 소자

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 실시 형태의 제조 방법으로 제작한 반도체 장치의 구성을 도시한 단면도.
도 2는 도 1에 도시한 반도체 장치의 변형예를 도시한 단면도.
도 3a, 도 3b 및 도 3c는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도.
도 4는 제1 실시 형태에서 적용한 접착제층의 경화 전 상온 탄성률과 다이싱 공정에서의 버어 길이와의 관계의 일례를 도시한 도면.
도 5a, 도 5b 및 도 5c는 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
1:적층형 반도체 장치
2a:소자 탑재부
3:외부 접속 단자
4:접속 패드
5:제1 반도체 소자
5a:제1 전극 패드
[특허 문헌 1] 일본 특개 2001-308262호 공보
[특허 문헌 2] 일본 특개 2004-72009호 공보
[특허 문헌 3] 일본 특개 평5-74932호 공보
본 발명은 2006년 3월 16일에 출원된 일본 출원, 특원2006-073141호에 의한 우선권의 이익에 기초한다. 따라서, 그것에 의한 우선권의 이익을 주장한다. 상기 일본 출원의 내용의 모두는, 여기에 참조 문헌으로서 포함된다.
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 소형화나 고밀도 실장화 등을 실현하기 위해서, 1개의 패키지 내에 복수의 반도체 소자를 적층하여 밀봉한 스택형 멀티칩 패키지가 실용화되고 있다. 스택형 멀티칩 패키지에서, 복수의 반도체 소자는 배선 기판 상에 접착제층을 개재하여 차례로 적층된다. 각 반도체 소자의 전극 패드는, 배선 기판의 전극부와 본딩 와이어를 통하여 전기적으로 접속된다. 이러한 적층체를 밀봉 수지로 패키징함으로써, 스택형 멀티칩 패키지가 구성된다.
스택형 멀티칩 패키지에서, 동일 형상의 반도체 소자끼리나 상단측에 하단측보다 큰 반도체 소자를 적층하는 경우, 하단측 반도체 소자의 본딩 와이어와 상단측 반도체 소자가 접촉할 우려가 있다. 이 때문에, 본딩 와이어의 접촉에 의한 절 연 불량이나 쇼트의 발생을 방지하는 것이 중요하게 된다. 따라서, 반도체 소자 간을 접착하는 접착제층의 두께를 50∼150㎛와 같이 두껍게 하고, 하단측 반도체 소자의 본딩 와이어를 접착제층 내에 집어넣음으로써, 상단측 반도체 소자와의 접촉을 방지하는 것이 행해지고 있다(특허 문헌 1, 특허 문헌 2 참조).
상단측 반도체 소자를 제작할 때에는, 반도체 웨이퍼의 이면에 접착제 필름과 다이싱 테이프를 차례로 접착한 후, 반도체 웨이퍼를 소자 영역에 따라서 절단하여 개편화한다. 개편화한 반도체 소자는 다이싱 테이프로부터 픽업하고, 이면의 접착제 필름을 접착제층으로서 이용하여 하단측 반도체 소자 상에 접착한다. 두께가 85㎛ 이하와 같은 박후화된 반도체 웨이퍼를 다이싱하는 경우, 반도체 소자의 치핑을 억제하기 위해서 스텝 컷이 적용되고 있다(특허 문헌 3 참조). 스텝 컷은, 1축째의 다이싱 블레이드로 반도체 웨이퍼의 도중까지 절단한 후, 2축째의 다이싱 블레이드로 다이싱 테이프까지 절입함으로써 실시된다.
통상의 10∼25㎛와 같은 두께의 접착제 필름을 이용한 경우에는, 접착제 필름이 반도체 웨이퍼의 절단에 악영향을 미치는 일은 없다. 그러나, 스페이서 기능을 부여한 두꺼운 접착제 필름을 적용하는 경우, 접착제가 절단 시의 변형이나 절단 부수러기의 혼입, 나아가서는 절삭 열(80℃ 정도)로 이어진다고 하는 문제가 발생한다. 이는 반도체 소자의 픽업 불량의 원인으로 된다. 구체적으로는, 접착제 필름이 연결됨으로써, 픽업 시에 반도체 소자에 균열이나 크랙이 발생하거나, 수 개의 반도체 소자가 연이어 픽업됨으로써 소자 불량이 발생한다.
본 발명의 일 양태에 따른 적층형 반도체 장치의 제조 방법은, 복수의 소자 영역을 갖는 반도체 웨이퍼의 이면에, 두께가 25㎛를 초과하는 접착제층과 다이싱 테이프를 차례로 적층하는 공정과, 절입 깊이가 상기 접착제층에 도달하는 제1 블레이드를 이용하여, 상기 복수의 소자 영역에 따라서 상기 반도체 웨이퍼를 상기 접착제층의 일부와 함께 절단하는 제1 절단 공정과, 절입 깊이가 상기 다이싱 테이프에 도달함과 함께, 상기 제1 블레이드보다 폭이 좁은 제2 블레이드를 이용하여, 상기 접착제층을 상기 다이싱 테이프의 일부와 함께 절단하는 제2 절단 공정과, 상기 제1 및 제2 절단 공정에서 상기 접착제층과 함께 상기 반도체 웨이퍼를 절단하여 개편화한 반도체 소자를, 상기 다이싱 테이프로부터 픽업하는 공정과, 상기 픽업한 반도체 소자를 그 이면에 형성된 상기 접착제층을 개재하여 장치 구성 기재(device constructing base) 상에 접착하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 다른 양태에 따른 적층형 반도체 장치의 제조 방법은, 복수의 소자 영역을 갖는 반도체 웨이퍼의 이면에, 두께가 25㎛를 초과하는 접착제층과 다이싱 테이프를 차례로 적층하는 공정과, 절입 깊이가 상기 반도체 웨이퍼 내로 되는 제1 블레이드를 이용하여, 상기 복수의 소자 영역에 따라서 상기 반도체 웨이퍼의 일부를 절단하는 제1 절단 공정과, 절입 깊이가 상기 접착제층에 도달함과 함께, 상기 제1 블레이드보다 폭이 좁은 제2 블레이드를 이용하여, 상기 반도체 웨이퍼를 상기 접착제층의 일부와 함께 절단하는 제2 절단 공정과, 절입 깊이가 상기 다이싱 테이프에 도달함과 함께, 상기 제2 블레이드보다 폭이 좁은 제3 블레이드를 이용하여, 상기 접착제층을 상기 다이싱 테이프의 일부와 함께 절단하는 제3 절단 공정과, 상기 제1, 제2 및 제3 절단 공정에서 상기 접착제층과 함께 상기 반도체 웨이퍼를 절단하여 개편화한 반도체 소자를, 상기 다이싱 테이프로부터 픽업하는 공정과, 상기 픽업한 반도체 소자를 그 이면에 형성된 상기 접착제층을 개재하여 장치 구성 기재(device constructing base) 상에 접착하는 공정을 구비하는 것을 특징으로 한다.
이하, 본 발명을 실시하기 위한 형태에 대해서, 도면을 참조하여 설명한다. 도 1은 본 발명의 실시 형태에 따른 제조 방법을 적용하여 제작한 스택형 멀티칩 구조의 적층형 반도체 장치의 구성을 도시한 단면도이다. 도 1에 도시한 적층형 반도체 장치(1)는, 소자 탑재용의 회로 기재(2)를 가지고 있다. 회로 기재(2)는 반도체 소자의 탑재부와 회로부를 갖는 것이면 된다. 회로 기재(2)로서는, 절연 기판이나 반도체 기판 등의 표면이나 내부에 회로부로서 배선망을 형성한 배선 기판, 혹은 리드 프레임과 같은 소자 탑재부와 회로부를 일체화한 기판 등을 이용할 수 있다.
도 1에 도시한 적층형 반도체 장치(1)는, 소자 탑재용의 회로 기재로서 배선 기판(2)을 가지고 있다. 배선 기판(2)을 구성하는 기판에는, 수지 기판, 세라믹스 기판, 글래스 기판 등의 절연 기판, 혹은 반도체 기판 등, 각종 재료로 이루어지는 기판을 적용할 수 있다. 수지 기판을 적용한 배선 기판으로서는, 일반적인 다층 동박 적층판(다층 프린트 배선판) 등을 들 수 있다. 배선 기판(2)의 하면측에는, 땜납 범프 등의 외부 접속 단자(3)가 설치되어 있다.
배선 기판(2)의 상면측에는 소자 탑재부(2a)가 설치되어 있다. 소자 탑재부(2a)의 주위에는, 외부 접속 단자(3)와 배선망(도시 생략)을 통하여 전기적으로 접속된 접속 패드(4)가 설치되어 있다. 접속 패드(4)는 접속부로서 기능하고, 또한 와이어 본딩부로 되는 것이다. 배선 기판(2)의 소자 탑재부(2a)에는, 제1 반도체 소자(5)가 제1 접착제층(6)을 개재하여 접착되어 있다. 제1 접착제층(6)에는 일반적인 다이 어태치재가 이용된다. 제1 반도체 소자(5)의 상면측에 설치된 제1 전극 패드(전극부)(5a)는, 제1 본딩 와이어(7)을 통하여 배선 기판(2)의 접속 패드(4)와 전기적으로 접속되어 있다.
제1 반도체 소자(5) 상에는, 제2 반도체 소자(8)가 제2 접착제층(9)을 개재하여 접착되어 있다. 제2 반도체 소자(8)는, 예를 들면 제1 반도체 소자(5)와 대략 동형 또는 그보다 대형의 형상을 가지고 있다. 제2 접착제층(9)은 그 적어도 일부가 제2 반도체 소자(8)의 접착 시의 가열 온도(접착 시 온도)에서 연화 또는 용융하고, 그 내부에 제1 본딩 와이어(7)의 제1 반도체 소자(5)와의 접속측 단부(소자측 단부)를 집어넣으면서, 제1 반도체 소자(5)와 제2 반도체 소자(8)를 접착하는 것이다.
제1 본딩 와이어(7)의 소자측 단부는 제2 접착제층(9) 내에 매립되어 있다. 도 1에 도시한 적층형 반도체 장치(1)에서, 제1 본딩 와이어(7)는 제2 접착제층(9)의 두께에 기초하여 제2 반도체 소자(8)의 하면으로부터 이격되어 있다. 이에 의해, 제1 본딩 와이어(7)와 제2 반도체 소자(8)의 접촉에 의한 절연 불량이나 쇼트 의 발생이 억제된다. 제2 접착제층(9)은 스페이서층으로서의 기능을 겸비하는 것으로, 이 기능을 얻기 위해서 제2 접착제층(9)에는 두께가 25㎛를 초과하는 절연 수지층이 적용된다.
제2 접착제층(9)의 두께가 25㎛ 이하이면, 제1 본딩 와이어(7)가 제2 반도체 소자(8)에 접촉할 우려가 생겨, 절연 불량이나 쇼트가 발생하기 쉬워진다. 제1 본딩 와이어(7)의 직경에도 의존하지만, 제2 접착제층(9)의 두께는 50㎛ 이상, 나아가서는 70㎛ 이상으로 하는 것이 바람직하다. 제1 본딩 와이어(7)의 직경이 25㎛인 경우의 구체예로서는, 두께가 75㎛나 85㎛인 접착제층(9)을 들 수 있다. 제2 접착제층(9)을 지나치게 두껍게 하면 적층형 반도체 장치(1)의 박형화가 저해되기 때문에, 제2 접착제층(9)의 두께는 150㎛ 이하로 하는 것이 바람직하다.
접착 시에 제1 본딩 와이어(7)의 일부를 양호하게 집어넣는 데 있어서, 제2 접착제층(9)은 접착 시 온도에서의 점도(접착 시 점도)가 1㎪·s 이상 100㎪·s 미만인 것이 바람직하다. 제2 접착제층(9)의 접착 시 점도가 1㎪·s 미만이면 지나치게 부드러워서, 접착제가 소자 단면으로부터 비어져 나올 우려가 있다. 제2 접착제층(9)의 접착 시 점도가 100㎪·s 이상이면, 제1 본딩 와이어(7)에 변형이나 접속 불량을 발생시킬 우려가 있다. 제2 접착제층(9)의 접착 시 점도는 1∼50㎪·s의 범위인 것이 더 바람직하고, 나아가서는 1∼20㎪·s의 범위인 것이 바람직하다.
도 1은 제2 접착제층(9)의 두께에 기초하여 제1 본딩 와이어(7)와 제2 반도체 소자(8)의 접촉을 억제하고 있다. 도 2에 도시한 바와 같이 제2 반도체 소 자(8)의 접착 시 온도에서 연화 또는 용융하는 제1 수지층(9a)과, 제2 반도체 소자(8)의 접착 시 온도에 대하여 층 형상이 유지되는 제2 수지층(9b)을 적층한 제2 접착제층(9)을 적용하여도 된다. 제1 및 제2 수지층(9a, 9b)은 모두 절연 수지로 구성되어 있다. 제1 수지층(9a)은 제1 반도체 소자(5)측에 형성되고, 제2 반도체 소자(8)의 접착층으로서 기능한다. 제2 수지층(9b)은 제2 반도체 소자(8)측에 형성되고, 제1 본딩 와이어(7)와 제2 반도체 소자(8)의 접촉을 방지하는 절연층으로서 기능한다.
제1 본딩 와이어(7)의 소자측 단부는 제1 수지층(접착층)(9a) 내에 매립된다. 제2 반도체 소자(8)의 접착 시 온도에 대하여 층 형상이 유지되는 제2 수지층(절연층)(9b)을 제2 반도체 소자(8)측에 형성함으로써, 제1 본딩 와이어(7)와 제2 반도체 소자(8)의 접촉에 의한 절연 불량이나 쇼트의 발생을 더 확실하게 방지할 수 있다. 제1 반도체 소자(5)와 제2 반도체 소자(8)의 접착 자체는 제1 수지층(9a)으로 양호하게 실현된다. 2층 구조의 접착제층(9)은, 예를 들면 접착 시 점도가 서로 다른 수지 시트를 적층하거나, 절연 수지 조성물을 차례로 도포함으로써 형성된다.
2층 구조를 갖는 접착제층(9)에서, 제2 수지층(절연층)(9b)은 접착 시 점도가 100㎪·s 이상인 것이 바람직하다. 제2 수지층(9b)의 접착 시 점도가 100㎪·s 미만이면, 제1 본딩 와이어(7)의 접촉 방지 기능을 충분히 발휘시킬 수 없다. 제2 수지층(9b)의 접착 시 점도는 200㎪·s 이상인 것이 더 바람직하다. 단, 점도가 지나치게 높으면 접착제층으로서의 기능이 손상되기 때문에, 제2 수지층(9b)의 접 착 시 점도는 1000㎪·s 미만인 것이 바람직하다. 제1 수지층(접착층)(9a)의 접착 시 점도는 전술한 바와 같이 1㎪·s 이상 100㎪·s 미만인 것이 바람직하다.
제2 접착제층(9)은, 미리 반도체 웨이퍼의 이면에 접착제 시트를 접착하거나, 혹은 접착제 수지 조성물을 도포한 후, 이것을 반도체 웨이퍼와 함께 절단함으로써 형성된다. 2층 구조의 접착제층(9)을 적용하는 경우, 예를 들면 접착 시 온도에서 층 형상을 유지하는 절연 수지 시트(접착 시 점도가 100㎪·s 이상인 제2 수지 시트)와 접착제 시트(접착 시 점도가 1㎪·s 이상 100㎪·s 미만인 제1 수지 시트)를 적층하고, 이것을 반도체 웨이퍼의 이면에 접착한다. 동일한 절연 수지 조성물을 층 형성 시의 건조 온도나 건조 시간을 서로 다르게 해서 도포함으로써도, 제1 수지층(접착층)(9a)과 제2 수지층(절연층)(9b)의 2층 구조의 접착제 시트나 접착제층(9)을 얻을 수 있다.
제2 접착제층(9)(2층 구조의 경우에는 절연층(9b)도 포함함)을 반도체 웨이퍼와 함께 절단할 때에, 제2 접착제층(9)은 경화 전의 상온 탄성률이 100∼3000㎫의 범위인 것이 바람직하다. 이러한 제2 접착제층(9)을 적용함으로써, 후술하는 절단 공정에서의 반도체 웨이퍼의 치핑을 재현성 좋게 억제하는 것이 가능하게 된다. 제2 접착제층(9)은 냉각하여 절단 시의 탄성률을 100∼3000㎫의 범위로 조정하도록 하여도 된다. 어떤 경우든, 제2 접착제층(9)의 절단 시의 탄성률을 100∼3000㎫의 범위로 함으로써, 반도체 웨이퍼의 치핑을 억제할 수 있다.
제2 접착제층(9)을 구성하는 절연 수지에는, 예를 들면 에폭시 수지와 같은 열 경화성 수지가 이용된다. 열 경화성 수지의 접착 시 점도나 경화 전의 상온 탄 성률은, 열 경화성 수지의 조성(수지 조성이나 필러 등에 의한 첨가물 조성)이나 접착 공정에서의 가열 온도로 조정할 수 있다. 2층 구조의 접착제층(9)을 적용하는 경우, 절연층(9b)은 접착층(9a)과 동종 또는 이종의 어느 하나의 절연 수지로 구성하여도 된다. 절연층(9b)의 구성 재료로서는, 에폭시 수지, 폴리이미드 수지, 실리콘 수지, 아크릴 수지 등의 열변화성 수지를 들 수 있고, 접착층(9a)보다 접착 시 온도에서의 점도가 높은 절연 수지가 이용된다.
제2 접착제층(9)을 개재하여 제1 반도체 소자(5) 상에 접착된 제2 반도체 소자(8)는, 제2 전극 패드(전극부)(8a)를 가지고 있다. 제2 전극 패드(8a)는 제2 본딩 와이어(10)를 통하여 배선 기판(2)의 접속 패드(4)와 전기적으로 접속되어 있다. 배선 기판(2) 상에 적층된 제1 및 제2 반도체 소자(5, 8)는, 예를 들면 에폭시 수지와 같은 밀봉 수지(11)로 밀봉되어 있다. 이들 각 구성 요소에 의해, 스택형 멀티칩 패키지 구조의 적층형 반도체 장치(1)가 구성되어 있다.
도 1이나 도 2에서는 2개의 반도체 소자(5, 8)를 적층한 구조에 대해서 설명하였지만, 반도체 소자의 적층 수는 이것에 한정되는 것은 아니다. 반도체 소자의 적층 수는 3층 혹은 그 이상이어도 된다. 또한, 적층형 반도체 장치의 형태는 전술한 바와 같은 스택형 멀티칩 패키지에 한정되는 것은 아니고, 소자 탑재용의 회로 기재(2)로서 리드 프레임을 이용한 반도체 패키지(TSOP 등)이어도 된다.
이 실시 형태의 적층형 반도체 장치(1)는 아래와 같이 하여 제작된다. 우선, 배선 기판(2) 상에 제1 접착제층(6)을 이용하여 제1 반도체 소자(5)를 접착한다. 계속해서, 와이어 본딩 공정을 실시하여, 제1 본딩 와이어(7)로 배선 기판(2) 의 접속 패드(4)와 제1 반도체 소자(5)의 전극 패드(5a)를 전기적으로 접속한다. 제1 반도체 소자(5) 상에 제2 접착제층(9)을 이용하여 제2 반도체 소자(8)를 접착한다. 제1 실시 형태에 따른 제2 반도체 소자(8)의 형성 공정 및 접착 공정에 대하여, 도 3a 내지 도 3c를 참조해서 상세하게 설명한다.
제2 반도체 소자(8)의 접착 공정을 실시할 때에, 제2 접착제층(9)을 제2 반도체 소자(8)의 이면에 형성한다. 제2 접착제층(9)은 접착제 시트의 접착층이나 접착제 수지 조성물의 도포층으로서, 미리 제2 반도체 소자(8)로 분할하기 전의 반도체 웨이퍼의 이면에 형성해 둔다. 도 3a에 도시한 바와 같이, 제2 반도체 소자(8)에 상당하는 복수의 소자 영역을 갖는 반도체 웨이퍼(21)의 이면에 접착제 시트를 접착하거나, 혹은 접착제 수지 조성물을 도포함으로써, 제2 접착제층(9)으로 되는 접착제층(22)을 형성한다. 또한, 이 상태에서 접착제층(22)을 다이싱 테이프(23)에 접착한다.
이와 같이, 반도체 웨이퍼(21)의 이면에 접착제층(22)과 다이싱 테이프(23)를 차례로 적층한다. 다이싱 테이프(23)와 접착제층(22)의 접착에는, 예를 들면 두께가 1∼30㎛ 정도인 자외선 경화형 수지층으로 이루어지는 점착층(24)이 이용된다. 자외선 경화형 수지로 이루어지는 점착층(24)은, 절단(블레이드 다이싱) 공정 전에 미리 경화시켜 두어도 되지만, 반드시 그러한 것은 아니다. 접착제층(22)과 다이싱 테이프(23)와의 조합에 의해서는, 점착층(24) 자체를 생략할 수도 있다.
다음으로, 접착제층(22)과 함께 반도체 웨이퍼(21)를 각 소자 영역에 따라서 절단하고, 개편화된 제2 접착제층(9)을 갖는 제2 반도체 소자(8)를 제작한다. 여 기서는, 반도체 웨이퍼(21)의 절단에 2축 구조의 블레이드 다이싱 장치를 사용한다. 2축 구조의 블레이드 다이싱 장치는, 2개의 회전축에 각각 장착된 2개의 블레이드가 동일 궤적으로 진행하도록 구성되어 있다. 선행하는 1축째의 블레이드에는 절입 깊이가 접착제층(22)의 일부에 도달하는 다이아몬드 블레이드 등이 이용된다. 후방의 2축째의 블레이드에는 절입 깊이가 다이싱 테이프(23)의 일부에 도달하는 다이아몬드 블레이드 등이 이용된다.
도 3b에 도시한 바와 같이, 1축째의 블레이드(25)로 반도체 웨이퍼(21)를 접착제층(22)의 일부와 함께 절단한다. 1축째의 블레이드(25)는 반도체 웨이퍼(21)를 절단하여 개편화함과 함께, 접착제층(22)의 일부만을 절단하는 것이다. 1축째의 블레이드(25)에 의한 제1 절단 공정에서, 접착제층(22)은 완전히 절단되지 않고, 그 일부는 미절단 상태로 잔존한다. 제1 절단 공정에서의 접착제층(22)의 미절단부(잔존부)의 두께는, 접착제층(22)의 원래 두께나 경도(절단 시의 상온 탄성률), 반도체 웨이퍼(21)의 두께나 그 변동 등에도 의존하지만 20㎛ 이하로 하는 것이 바람직하다. 접착제층(22)의 잔존부의 두께는 3㎛ 이상 20㎛ 이하로 하는 것이 더 바람직하다.
다음으로, 도 3c에 도시한 바와 같이, 2축째의 블레이드(26)로 접착제층(22)을 다이싱 테이프(23)의 일부와 함께 절단한다. 2축째에는 1축째의 블레이드(25)에 의한 절단 흔적의 내측을 트레이스하는 것이 가능하도록, 1축째의 블레이드(25)보다 폭(날 두께)이 좁은 블레이드(26)가 장착된다. 2축째의 블레이드(26)는 접착제층(22)을 절단하여 개편화함과 함께, 다이싱 테이프(23)의 일부를 절단하는 것이 다. 2축째의 블레이드(26)에 의한 제2 절단 공정에서, 다이싱 테이프(23)의 일부를 절단함으로써, 개편화된 제2 반도체 소자(8)는 다이싱 테이프(23)에 보존된 상태가 유지된다. 다이싱 테이프(23)에 보존된 제2 반도체 소자(8)는, 이 상태에서 픽업 공정에 보내진다.
1축째의 블레이드(25)로 접착제층(22)의 일부까지 절단하고, 이것을 2축째의 블레이드(26)로 다이싱 테이프(23)의 일부와 함께 절단함으로써, 두께가 25㎛를 초과하도록 하는 접착제층(22)을 적용한 경우에도, 접착제층(22)을 건전하게 분할하여 개편화할 수 있다. 종래의 스텝 컷에서는 절단 시의 변형, 절단 부수러기의 혼입, 절삭 열 등으로 접착제층이 연결된다고 하는 절단 불량이 발생하였지만, 이 실시 형태에 따르면 절단 불량의 발생을 억제할 수 있다. 따라서, 그 후의 픽업 공정에서의 제2 반도체 소자(8)의 픽업 불량이나 소자 불량의 발생을 억제하는 것이 가능하게 된다.
1축째의 블레이드(25)에 의한 제1 공정과 2축째의 블레이드(26)에 의한 제2 공정을 조합한 절단 공정은, 두께가 25㎛를 초과하는 접착제층(22)을 적용하는 경우에 유효하게 기능한다. 특히, 접착제층(22)의 두께가 50㎛를 초과하도록 하는 경우, 나아가서는 70㎛를 초과하도록 하는 경우에, 종래의 절단 공정에서는 접착제층(22)에 용착 불량 등이 발생하기 쉽기 때문에, 제1 실시 형태의 절단 공정이 유효하다. 제1 실시 형태의 절단 공정은 두께가 25㎛ 이하인 접착제층에 적용하는 것도 가능하지만, 종래의 절단 공정에서도 용착 불량 등을 발생시키지 않고 절단 가능하기 때문에, 1축째의 블레이드(25)로 접착제층(22)의 일부까지 절단할 필요성 은 낮다. 접착제층(22)이 절연층(9a)과 접착층(9b)의 2층 구조를 갖는 경우, 접착제층(22)의 두께는 절연층(9a)과 접착층(9b)의 합계 두께를 나타내는 것이다.
제1 실시 형태에서는 1축째의 블레이드(25)로 반도체 웨이퍼(21)를 절단하여 개편화하고 있다. 두께가 85㎛ 이하와 같이 박후화된 반도체 웨이퍼(21)를 1축째의 블레이드(25)만으로 절단하면, 절단 시에 치핑이 발생하기 쉬워질 우려가 있다. 이러한 점에 대해서는, 경화 전의 상온 탄성률(절단 시의 탄성률)이 100∼3000㎫의 범위인 접착제층(22)을 사용하는 것이 유효하다. 접착제층(22)의 절단 시의 탄성률에 관해서는, 절단 시에 냉각함으로써 100∼3000㎫의 범위로 제어하도록 하여도 된다.
절단 시의 탄성률이 100㎫ 이상인 접착제층(22)에 따르면, 1축째의 블레이드(25)로 반도체 웨이퍼(21)로부터 연속하여 접착제층(22)의 일부를 절단한 경우에도, 접착제층(22)의 경도가 1축째의 블레이드(25)를 막아냄으로써, 반도체 웨이퍼(21)의 치핑 발생을 억제할 수 있다. 단, 접착제층(22)이 지나치게 단단하면 1축째의 블레이드(25)에 의한 절단 효율이 저하하거나, 또한 접착제로서의 기능이 저하하기 때문에, 접착제층(22)의 절단 시의 탄성률은 3000㎫ 이하로 하는 것이 바람직하다.
도 4에 접착제층(22)의 상온 탄성률과 개편화한 반도체 소자의 소자 단부에서의 버어 길이와의 관계의 일례를 도시한다. 도 4에 도시한 바와 같이, 접착제층(22)의 절단 시의 탄성률을 제어함으로써, 치핑이나 그에 기초한 버어의 발생을 억제하는 것이 가능하게 된다. 접착제층(22)의 탄성률이 3000㎫를 초과하면, 접착 제층(22)으로서의 기능이 저하한다. 접착제층(22)의 상온 탄성률은 500∼1200㎫의 범위인 것이 더 바람직하다.
이 후, 흡착 콜릿 등을 이용하여 개편화한 제2 반도체 소자(8)를 다이싱 테이프(23)로부터 픽업한다. 제2 반도체 소자(8)의 이면에는, 개편화된 제2 접착제층(9)이 형성되어 있다. 제2 접착제층(9)은 전술한 2축 구조의 블레이드 다이싱 장치로 확실하게 개편화할 수 있기 때문에, 제2 접착제층(9)의 절단 불량에 기초한 픽업 불량이나 소자 불량의 발생을 억제할 수 있다. 즉, 이면에 제2 접착제층(9)이 형성된 제2 반도체 소자(8)를 안정되게 픽업하는 것이 가능하게 되기 때문에, 픽업 공정의 수율이나 신뢰성을 높일 수 있다.
다이싱 테이프(23)로부터 픽업된 제2 반도체 소자(8)는, 이면의 제2 접착제층(9)을 개재하여 제1 반도체 소자(5) 상에 접착된다. 여기서는 제2 반도체 소자(8)를 제1 반도체 소자(5) 상에 접착하는 경우에 대해서 주로 설명하고 있다. 절단 공정에서 개편화한 반도체 소자는 배선 기판이나 리드 프레임 등의 회로 기재 상에 접착하여도 된다. 제1 실시 형태에 따른 절단 공정은, 두께가 25㎛를 초과하는 접착제층을 적용한 반도체 웨이퍼에 적용된다. 절단 후의 반도체 소자는 이면의 접착제층을 이용하여, 다른 반도체 소자나 회로 기재 등으로 이루어지는 반도체 장치의 구성 기재(장치 구성 기재) 상에 접착할 수 있다.
제2 반도체 소자(8)의 접착 공정은 아래와 같이 하여 실시된다. 제1 반도체 소자(5)를 접착한 배선 기판(2)은 실장 스테이지 상에 재치된다. 이면측에 제2 접착제층(9)이 형성된 제2 반도체 소자(8)는 흡착 콜릿 등의 실장 툴에 보존된다. 실장 툴에 보존된 제2 반도체 소자(8)를, 제1 반도체 소자(5)에 대하여 위치 정렬한 후에 하강시키고, 제2 접착제층(9)을 제1 반도체 소자(5)에 꽉 누른다. 이 때, 실장 스테이지 및 실장 툴 중 적어도 한 쪽을 이용하여 제2 접착제층(9)을 가열한다.
제2 접착제층(9)은 그 내부에 제1 본딩 와이어(7)의 소자측 단부를 매립하는 것이 가능한 두께를 갖고, 또한 접착 시 점도(1㎪·s 이상 100㎪·s 미만)에 기초하여 제1 및 제2 반도체 소자(5, 8) 간의 간격을 유지하는 기능을 갖는다. 이에 의해, 제1 본딩 와이어(7)와 제2 반도체 소자(8)의 접촉이 억제된다. 이러한 상태에서 제2 접착제층(9)을 더 가열하여 열 경화시킴으로써, 제1 본딩 와이어(7)와 제2 반도체 소자(8)의 접촉을 억제하면서, 제1 반도체 소자(5) 상에 그것과 동형 혹은 대형의 제2 반도체 소자(8)를 적층하는 것이 가능하게 된다.
제2 반도체 소자(8)의 하면에 절연층(9b)을 형성하는 경우에는, 제1 본딩 와이어(7)를 적극적으로 절연층(9b)과 맞닿게 함으로써, 제1 본딩 와이어(7)를 배선 기판(2)측에 변형시키도록 하여도 된다. 이에 의해, 더 한층의 박형화와 신뢰성의 향상을 양립시킨 스택형 멀티칩 패키지 구조의 반도체 장치(1)를 실현할 수 있다. 제1 반도체 소자(5)와 제2 반도체 소자(8)의 사이의 거리는, 제1 반도체 소자(5)의 접속에 사용되고 있지 않은 전극 패드(논 커넥션 패드) 상에 금속 재료나 수지 재료 등으로 이루어지는 스터드 범프를 형성하여 유지하여도 된다.
이 후, 제2 반도체 소자(8)에 대하여 와이어 본딩 공정을 실시하여, 제2 본딩 와이어(10)로 배선 기판(2)의 접속 패드(4)와 제2 반도체 소자(8)의 전극 패 드(8a)를 전기적으로 접속한다. 또한, 제1 및 제2 반도체 소자(5, 8)를 제1 및 제2 본딩 와이어(7, 10) 등과 함께 밀봉 수지(11)로 패키징함으로써, 도 1이나 도 2에 도시한 적층형 반도체 장치(1)가 제작된다. 제1 실시 형태의 제조 방법에서는, 제2 반도체 소자(8)의 절단 수율이나 픽업 성공률을 높일 수 있기 때문에, 적층형 반도체 장치(1)를 효율적으로 또한 고수율로 제조하는 것이 가능하게 된다.
표 1에 반도체 웨이퍼의 절단 조건을 변경한 경우의 픽업 성공률과 치핑량(최대 치핑 길이)의 측정 결과를 나타낸다. 표 1에 나타내는 각 예는, 두께 60㎛의 반도체 웨이퍼의 이면에 두께 85㎛의 접착제층과 두께 100㎛의 다이싱 테이프(DC 테이프)를 접착하고, 이것을 2축 구조의 블레이드 다이싱 장치를 이용하여 절단하였다. 접착제층과 다이싱 테이프의 접착에는 두께 10㎛의 자외선 경화형 점착층을 사용하였다. 1축째의 블레이드에는 입도가 #4000, 날 두께가 30㎛인 다이아몬드 블레이드를 사용하였다. 2축째의 블레이드에는 입도가 #3500, 날 두께가 25㎛인 다이아몬드 블레이드를 사용하였다.
실시예 1에서는, 상온 탄성률이 1000㎫인 접착제를 사용하여, 이것을 1축째의 블레이드로 잔존 두께가 10㎛로 되도록 절단하고, 이것을 2축째의 블레이드로 절단하여 개편화하였다. 실시예 2는 1축째의 블레이드에 의한 접착제층의 잔존 두께가 65㎛로 되도록 설정하였다. 실시예 3에서는, 상온 탄성률이 100㎫인 접착제를 사용하여, 이것을 절단 시 탄성률이 500㎫로 되도록 냉각하는 것 이외에는 실시예 1과 동일 조건에서 절단을 행하였다. 실시예 4는 절단 시에 냉각하지 않는 것 이외에는 실시예 3과 동일 조건에서 하였다. 비교예 1에서는 1축째의 블레이드의 절입 깊이를 반도체 웨이퍼의 두께 내로 하고, 이것을 접착제층과 함께 2축째의 블레이드로 절단하여 개편화하였다. 비교예 2에서는 1축째의 블레이드만으로 절단을 행하였다.
접착제층의 상온 탄성률 (㎫) 1축째의 블레이드 2축째의 블레이드 픽업 성공률 (%) 치핑량 (㎛)
날 두께 (㎛) 절입 깊이 (잔존 두께) 날 두께 (㎛) 절입 범위
실시예 1 1000 30 접착제층 내 (10㎛) 25 접착제층→DC 테이프 100 11
실시예 2 1000 30 접착제층 내 (65㎛) 25 접착제층→DC 테이프 98 16
실시예 3 100 (냉각 절단: 절단 시 500) 30 접착제층 내 (10㎛) 25 접착제층→DC 테이프 100 14
실시예 4 100 (냉각하지 않음) 30 접착제층 내 (10㎛) 25 접착제층→DC 테이프 100 25
비교예 1 1000 30 웨이퍼 내 (10㎛) 25 웨이퍼→ DC 테이프 60 13
비교예 2 1000 30 DC 테이프 - - 79 71
표 1로부터 분명한 바와 같이, 실시예 1∼4의 각 절단 공정은 비교예 1∼2에 비교해서 픽업 성공률이 향상되어 있다. 1축째의 블레이드에 의한 접착제층의 잔존 두께가 지나치게 두꺼우면 픽업 성공률이 약간 저하하는 경향이 있기 때문에, 접착제층의 잔존 두께는 20㎛ 이하로 하는 것이 바람직하다. 단, 접착제층의 잔존 두께의 설정값이 지나치게 작으면 절단 공정의 안정성이 저하하기 때문에, 접착제층의 잔존 두께는 3㎛ 이상으로 하는 것이 바람직하다. 접착제층의 상온 탄성률이 지나치게 낮으면 치핑량이 증대하는 경향이 있기 때문에, 접착제층의 상온 탄성률은 100∼3000㎫의 범위로 하는 것이 바람직하다. 접착제층의 탄성률은 절단 시에 냉각해서 제어하여도 마찬가지의 효과를 얻을 수 있다.
다음으로, 제2 실시 형태에 따른 반도체 장치의 제조 공정에 대해서, 도 5a 내지 도 5c를 참조하여 설명한다. 제2 실시 형태에 따른 반도체 장치의 제조 방법은, 제1 실시 형태와 마찬가지로, 도 1이나 도 2에 도시한 적층형 반도체 장치(1)의 제조 공정에서의 제2 반도체 소자(8)의 형성 공정 및 접착 공정에 적용된다. 단, 제2 실시 형태의 제조 방법은 이것에 한정되는 것은 아니고, 두께가 25㎛를 초과하는 접착제층을 반도체 웨이퍼와 함께 절단하는 공정, 절단 공정에서 개편화한 반도체 소자를 다른 반도체 소자나 회로 기재 등의 장치 구성 기재 상에 접착하는 공정을 갖는 각종 반도체 장치의 제조 공정에 적용하는 것이 가능하다.
제2 실시 형태에 따른 제조 공정에서, 제1 반도체 소자(5)의 접착 공정이나 와이어 본딩 공정은 제1 실시 형태와 마찬가지로 하여 실시된다. 반도체 웨이퍼(21)의 이면에 접착제층(22)과 다이싱 테이프(23)를 차례로 적층하는 공정에 대해서도 마찬가지이다. 제1 실시 형태에서 나타낸 바와 같이, 제2 반도체 소자(8)에 상당하는 복수의 소자 영역을 갖는 반도체 웨이퍼(21)의 이면에 접착제 시트를 접착하거나, 접착제 수지 조성물을 도포함으로써 접착제층(22)을 형성한다. 또한, 이 상태에서 다이싱 테이프(23)에 접착한다.
다음으로, 접착제층(22)과 함께 반도체 웨이퍼(21)를 각 소자 영역에 따라서 절단하고, 개편화된 제2 접착제층(9)을 갖는 제2 반도체 소자(8)를 제작한다. 여기서는, 반도체 웨이퍼(21)의 절단에 3축 구조의 블레이드 다이싱 장치를 사용한다. 선행하는 1축째의 블레이드에는, 절입 깊이가 반도체 웨이퍼(21)의 두께 내로 되는 다이아몬드 블레이드 등이 이용된다. 중간의 2축째의 블레이드에는, 절입 깊이가 접착제층(22)의 일부에 도달하는 다이아몬드 블레이드 등이 이용된다. 후방의 3축째의 블레이드에는, 절입 깊이가 다이싱 테이프(23)의 일부에 도달하는 다이아몬드 블레이드 등이 이용된다.
제2 실시 형태의 절단 공정에서는, 우선 도 5a에 도시한 바와 같이, 1축째의 블레이드(31)로 반도체 웨이퍼(21)의 일부를 절단한다. 1축째의 블레이드(31)는 반도체 웨이퍼(21)의 일부만을 절단하는 것이다. 1축째의 블레이드(31)에 의한 제1 절단 공정에서, 반도체 웨이퍼(21)는 완전히 절단되지 않고, 그 일부는 미절단 상태로 잔존한다. 제1 절단 공정에서의 반도체 웨이퍼(21)의 미절단부(잔존부)의 두께는, 반도체 웨이퍼(21)의 원래 두께 등에도 의존하지만 10㎛ 이하로 하는 것이 바람직하다. 반도체 웨이퍼(21)의 미절단부의 두께는 1㎛ 이상 10㎛ 이하로 하는 것이 더 바람직하다.
다음으로, 도 5b에 도시한 바와 같이, 2축째의 블레이드(32)로 반도체 웨이퍼(21)를 접착제층(22)의 일부와 함께 절단한다. 2축째에는 1축째의 블레이드(31)에 의한 절단 흔적의 내측을 트레이스하는 것이 가능하도록, 1축째의 블레이드(31)보다 폭(날 두께)이 좁은 블레이드(32)가 장착된다. 2축째의 블레이드(32)는 반도체 웨이퍼(21)를 절단하여 개편화함과 함께, 접착제층(22)의 일부만을 절단하는 것이다. 2축째의 블레이드(32)에 의한 제2 절단 공정에서, 접착제층(22)은 완전하게 절단되지 않고, 그 일부는 미절단 상태로 잔존한다. 제2 절단 공정에서의 접착제층(22)의 미절단부(잔존부)의 두께는, 접착제층(22)의 원래 두께나 절단 시의 상온 탄성률 등에도 의존하지만 20㎛ 이하로 하는 것이 바람직하다. 접착제층(22)의 미절단부의 두께는 3㎛ 이상 20㎛ 이하로 하는 것이 바람직하다.
도 5c에 도시한 바와 같이, 3축째의 블레이드(33)로 접착제층(22)을 다이싱 테이프(23)의 일부와 함께 절단한다. 3축째에는 1축째 및 2축째의 블레이드(31, 32)에 의한 절단 흔적의 내측을 트레이스하는 것이 가능하도록, 2축째의 블레이드(32)보다 폭(날 두께)이 좁은 블레이드(33)가 장착된다. 3축째의 블레이드(33)는 접착제층(22)을 절단하여 개편화함과 함께, 다이싱 테이프(23)의 일부를 절단하는 것이다. 제3 절단 공정에서 다이싱 테이프(23)의 일부만을 절단함으로써, 개편화 된 제2 반도체 소자(8)는 다이싱 테이프(23)에 보존된 상태가 유지되고, 이 상태에서 픽업 공정에 보내진다.
전술한 바와 같이, 1축째의 블레이드(31)로 반도체 웨이퍼(21)의 일부만을 절단함과 함께, 2축째의 블레이드(32)로 반도체 웨이퍼(21)을 개편화하면서 접착제층(22)의 일부까지 절단하고, 이것을 3축째의 블레이드(33)로 다이싱 테이프(23)의 일부와 함께 절단하여 개편화함으로써, 예를 들면 두께가 25㎛를 초과하도록 하는 접착제층(22)을 적용한 경우에도, 접착제층(22)을 확실하게 개편화할 수 있다. 또한, 반도체 웨이퍼(21)의 치핑을 억제할 수 있다. 따라서, 접착제층(22)의 절단 불량의 발생을 억제하면서, 픽업 불량이나 소자 불량의 발생을 억제하는 것이 가능하게 된다.
3축 구조의 블레이드 다이싱 장치를 이용한 절단 공정은, 두께가 25㎛를 초과하는 접착제층(22)을 적용하는 경우에 유효하게 기능한다. 특히, 접착제층(22)의 두께가 50㎛를 초과하도록 하는 경우, 나아가서는 70㎛ 초과하도록 하는 경우에, 종래의 절단 공정에서는 접착제층(22)에 용착 불량 등이 발생하기 쉽기 때문에, 제2 실시 형태의 절단 공정이 유효하다. 접착제층(22)의 상온 탄성률(절단 시의 탄성률)은 제1 실시 형태와 마찬가지로 제어하는 것이 유효하지만, 반드시 그러한 것은 아니다. 1축째의 블레이드(31)와 2축째의 블레이드(32)로 반도체 웨이퍼(21)를 차례로 절단함으로써, 치핑의 발생을 억제할 수 있다. 따라서, 경화 전의 상온 탄성률이 100㎫ 미만인 접착제층(22)을 적용하여도 된다.
이 후, 제1 실시 형태와 마찬가지로 하여, 제2 반도체 소자(8)의 픽업 공정, 제1 반도체 소자(5) 상에의 접착 공정, 제2 반도체 소자(8)에의 와이어 본딩 공정, 밀봉 수지(11)에 의한 밀봉 공정 등을 실시함으로써, 도 1이나 도 2에 도시한 적층형 반도체 장치(1)가 제작된다. 제2 반도체 소자(8)의 제1 반도체 소자(5) 상에의 접착 공정은, 제1 실시 형태와 마찬가지로, 본딩 와이어(7)의 일부를 제2 접착제층(9) 내에 집어넣으면서 실시된다. 제2 접착제층(9)은 절연층(9a)과 접착층(9b)의 2층 구조이어도 된다.
제2 실시 형태의 제조 방법에 의해서도, 제2 반도체 소자(8)의 절단 수율이나 픽업 성공률을 높일 수 있다. 따라서, 적층형 반도체 장치(1)를 효율적으로 또한 고수율로 제작하는 것이 가능하게 된다. 또한, 1축째의 블레이드로 반도체 소자의 치핑을 억제하고 있기 때문에, 접착제층에 대한 제약을 적게 할 수 있다. 단, 절단 효율이나 절단 정밀도는 2축 구조의 블레이드 다이싱 장치 쪽이 높기 때문에, 이 점으로부터는 제2 실시 형태보다 제1 실시 형태 쪽이 유리하다.
또한, 본 발명은 상기한 각 실시 형태에 한정되는 것은 아니고, 복수의 반도체 소자를 적층하여 회로 기재 상에 탑재하는 각종 적층형 반도체 장치의 제조 공정, 또한 두께가 25㎛를 초과하는 접착제층을 이용하여 반도체 소자를 다른 반도체 소자나 회로 기재 등의 장치 구성 기재 상에 접착하는 공정을 갖는 반도체 장치의 제조 공정에 적용할 수 있다. 그러한 반도체 장치의 제조 방법에 대해서도, 본 발명에 포함되는 것이다. 또한, 본 발명의 실시 형태는 본 발명의 기술적 사상의 범위 내에서 확장 혹은 변경할 수 있고, 이 확장, 변경한 실시 형태도 본 발명의 기술적 범위에 포함되는 것이다.
이상, 본 발명에 따르면, 반도체 장치의 소형화와 고밀도 실장화 등을 실현할 수 있다.

Claims (20)

  1. 복수의 소자 영역을 갖는 반도체 웨이퍼의 이면에, 두께가 25㎛를 초과하는 접착제층과 다이싱 테이프를 차례로 적층하는 공정과,
    절입 깊이가 상기 접착제층에 도달하는 제1 블레이드를 이용하여, 상기 복수의 소자 영역에 따라서 상기 반도체 웨이퍼를 깊이 방향을 향한 상기 접착제층의 일부와 함께 절단하는 제1 절단 공정과,
    절입 깊이가 상기 다이싱 테이프에 도달함과 함께, 상기 제1 블레이드보다 폭이 좁은 제2 블레이드를 이용하여, 상기 접착제층을 깊이 방향을 향한 상기 다이싱 테이프의 일부와 함께 절단하는 제2 절단 공정과,
    상기 제1 및 제2 절단 공정에서 상기 접착제층과 함께 상기 반도체 웨이퍼를 절단하여 개편화한 반도체 소자를, 상기 다이싱 테이프로부터 픽업하는 공정과,
    상기 픽업한 반도체 소자를 그 이면에 형성된 상기 접착제층을 개재하여 배선 기판 상에 접착하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 접착제층은 100㎫ 이상 3000㎫ 이하의 범위의 상온 탄성률을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 접착제층의 절단 시의 탄성률이 100㎫ 이상 3000㎫ 이하의 범위로 되도록, 상기 접착제층을 절단 시에 냉각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 접착제층의 두께가 50㎛ 이상 150㎛ 이하의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 블레이드에 의한 상기 접착제층의 미절단부의 두께를 20㎛ 이하의 범위로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 장치 구성 기재는 회로 기재 또는 다른 반도체 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    회로 기재 상에 상기 장치 구성 기재로서 제1 반도체 소자를 접착하는 공정과,
    상기 회로 기재의 접속부와 상기 제1 반도체 소자의 전극부를 제1 본딩 와이어를 통하여 전기적으로 접속하는 공정과,
    상기 제1 반도체 소자 상에 제2 반도체 소자로서 상기 반도체 소자를 상기 접착제층을 개재하여 접착하는 공정
    을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 본딩 와이어의 상기 제1 반도체 소자와 접속하는 접속측 단부를 상기 접착제층 내에 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 접착제층은 상기 제2 반도체 소자의 접착 시 온도에서 연화 또는 용융하는 절연 수지층을 갖고, 상기 제1 본딩 와이어를 상기 접착제층의 두께에 기초하여 상기 제2 반도체 소자의 하면으로부터 이격시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 접착제층은, 상기 제1 반도체 소자측에 배치되고, 상기 제2 반도체 소자의 접착 시 온도에서 연화 또는 용융하는 제1 절연 수지층과, 상기 제2 반도체 소자측에 배치되고, 상기 제2 반도체 소자의 접착 시 온도에 대하여 층 형상이 유 지되는 제2 절연 수지층을 갖고, 상기 제1 본딩 와이어의 상기 단부를 상기 제1 절연 수지층 내에 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 복수의 소자 영역을 갖는 반도체 웨이퍼의 이면에, 두께가 25㎛를 초과하는 접착제층과 다이싱 테이프를 차례로 적층하는 공정과,
    절입 깊이가 상기 반도체 웨이퍼 내로 되는 제1 블레이드를 이용하여, 상기 복수의 소자 영역에 따라서 깊이 방향을 향한 상기 반도체 웨이퍼의 일부를 절단하는 제1 절단 공정과,
    절입 깊이가 상기 접착제층에 도달함과 함께, 상기 제1 블레이드보다 폭이 좁은 제2 블레이드를 이용하여, 상기 반도체 웨이퍼를 깊이 방향을 향한 상기 접착제층의 일부와 함께 절단하는 제2 절단 공정과,
    절입 깊이가 상기 다이싱 테이프에 도달함과 함께, 상기 제2 블레이드보다 폭이 좁은 제3 블레이드를 이용하여, 상기 접착제층을 깊이 방향을 향한 상기 다이싱 테이프의 일부와 함께 절단하는 제3 절단 공정과,
    상기 제1, 제2 및 제3 절단 공정에서 상기 접착제층과 함께 상기 반도체 웨이퍼를 절단하여 개편화한 반도체 소자를, 상기 다이싱 테이프로부터 픽업하는 공정과,
    상기 픽업한 반도체 소자를 그 이면에 형성된 상기 접착제층을 개재하여 배선 기판 상에 접착하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 접착제층은 100㎫ 이상 3000㎫ 이하의 범위의 상온 탄성률을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 접착제층의 두께가 50㎛ 이상 150㎛ 이하의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 블레이드에 의한 상기 반도체 웨이퍼의 미절단부의 두께를 10㎛ 이하의 범위로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 제2 블레이드에 의한 상기 접착제층의 미절단부의 두께를 20㎛ 이하의 범위로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 장치 구성 기재는 회로 기재 또는 다른 반도체 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    회로 기재 상에 상기 장치 구성 기재로서 제1 반도체 소자를 접착하는 공정과,
    상기 회로 기재의 접속부와 상기 제1 반도체 소자의 전극부를 제1 본딩 와이어를 통하여 전기적으로 접속하는 공정과,
    상기 제1 반도체 소자 상에 제2 반도체 소자로서 상기 반도체 소자를 상기 접착제층을 개재하여 접착하는 공정
    을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 본딩 와이어의 상기 제1 반도체 소자와 접속하는 접속측 단부를 상기 접착제층 내에 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 접착제층은 상기 제2 반도체 소자의 접착 시 온도에서 연화 또는 용융하는 절연 수지층을 갖고, 상기 제1 본딩 와이어를 상기 접착제층의 두께에 기초하여 상기 제2 반도체 소자의 하면으로부터 이격시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 접착제층은, 상기 제1 반도체 소자측에 배치되고, 상기 제2 반도체 소자의 접착 시 온도에서 연화 또는 용융하는 제1 절연 수지층과, 상기 제2 반도체 소자측에 배치되고, 상기 제2 반도체 소자의 접착 시 온도에 대하여 층 형상이 유지되는 제2 절연 수지층을 갖고, 상기 제1 본딩 와이어의 상기 단부를 상기 제1 절연 수지층 내에 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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