KR100727698B1 - 실리콘 질화물 막 형성을 위한 초박형 옥시니트라이드의 ｕｖ 예비 처리 방법 - Google Patents

실리콘 질화물 막 형성을 위한 초박형 옥시니트라이드의 ｕｖ 예비 처리 방법 Download PDF

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Abstract

반도체 기판 상에 형성된 옥시니트라이드 또는 산화물 층이 상기 층의 표면 조건을 개선하고 연속된 실리콘 질화물 증착을 위한 핵 형성 지점들의 밀도를 증가시키기 위해 UV-여기된 기체(염소 또는 질소 등)로 예비 처리된다. 상기 예비 처리는 화학적 기상 증착(CVD)에 의해 상기 옥시니트라이드 층 상에 증착된 더 얇은 실리콘 질화물(36Å 이하의, 또는 20Å 이하의 물리적 두께를 가짐) 막의 RMS 표면 거칠기를 감소시키기 위해 개시된다.

Description

실리콘 질화물 막 형성을 위한 초박형 옥시니트라이드의 ＵＶ 예비 처리 방법 {UV PRETREATMENT PROCESS FOR ULTRA-THIN OXYNITRIDE FOR FORMATION OF SILICON NITRIDE FILMS}
본 발명은 일반적으로 ULSI 응용을 위한 초박형 유전체 막의 표면 거칠기(roughness)를 최소화하기 위한 방법에 관한 발명이다. 상기 방법은 화학 기상 증착(CVD) 기술으로 실리콘 반도체 기판 상에 실리콘 질화물 막을 형성하기 위해 사용될 때 특별한 장점을 갖는다.
금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 채널 길이가 감소될수록, 게이트 유전체 두께는 수용 가능한 짧은 채널 효과를 유지하고 드레인 전류를 최대화하기 위해 감소되어야만 한다. 박형 실리콘 이산화물(SiO2)의 스케일링(scaling)에 대한 주요한 제한은 직접 터널링에 기인한 대규모의 누설 전류이다. 게이트 산화물 층은 대개는 실질적으로 순수한 산소 환경에서의 실리콘 반도체 기판의 열 산화에 의해 형성된다. 그러나, 초대규모 집적회로(ULSI)에서, MOSFET 내의 상기 게이트 산화물 층은 비교적 높은 결함 밀도 및 전하 트래핑(trapping), 그리고 비교적 낮은 신뢰도 및 고온 캐리어 대한 낮은 저항 효과와 같은 바람직하지 않은 특성들을 나타낼 수 있다.
다양한 인-시튜(in-situ) 다중층 게이트 스택 공정들은 게이트 유전체 특성들을 개선시키기 위해 사용되어 왔다. 하나의 예는 상기 실리콘 반도체 기판의 인-시튜 건식 세정과 그에 이은 일련의 급속 열 처리(RTP)를 포함한다. 상기 인-시튜 건식 세정 공정은 대개는 3 단계들을 포함한다; (1) UV-오존(100 Torr의 압력)을 가하는 단계; (2) HF-메탄올 증기(100 Torr의 압력)를 가하는 단계; (3) UV-염소(10 Torr의 압력)를 가하는 단계. 상기 UV-오존 및 UV-Cl2 건식 세정은 유기 잔류물과 금속 오염물들을 바람직한 게이트 유전체 층들의 후속 증착물을 위해 상기 표면을 준비하도록 상기 기판 표면으로부터 각각 제거한다. 상기 HF-메탄올 증기는 상기 UV-오존 처리 동안 형성된 어떠한 표면 산화물도 제거한다. 일단 상기 기판 표면이 세정되고 나면, 상기 기판은 다음을 포함할 수 있는 일련의 RTP 공정들에 의해 처리된다: (1) 옥시니트라이드(oxynitride) 층을 산화질소(NO)로 성장시키는 단계; (2) 급속 열 화학 기상 증착(RTCVD) 처리로 실리콘 질화물(SiNx) 층을 증착시키는 단계; (3) 암모니아(NH3) 환경에서 상기 SiN 층을 갖는 상기 기판을 급속 열 어닐링(annealing)하는 단계; 그리고 (4) N2O 환경에서 상기 기판을 급속 열 어닐링하는 단계.
실리콘 이산화물 층 상에 증착된 CVD 실리콘 질화물 막의 표면 거칠기는 상기 질화물 층의 물리적 두께가 약 25Å 이하일 때 바람직하지 않게 높은 값(즉, 약 10Å의 그리고 심지어 20Å에 달하는 RMS(root mean square) 거칠기)으로 나타났다. 공표된 연구 논문들은 상기 실리콘 질화물 막의 물리적 두께가 약 20Å를 초과할 때까지 질화물 핵 형성 섬들의 합체가 일어나지 않는다고 지적한 바 있다. H. Resinger A. Spitzer의 "Electrical Breakdown Induced by Silicon Nitride Roughness in Thin Oxide-Nitride-Oxide Films" J. Appl. Phys., V.79, p.3028(1996); M. Copel 외의 "Nucleation of Chemical Vapor Deposited Silicon Nitride on Silicon Dioxide" Appl. Phys. Lett., V.74, p.1830(1999); 그리고 Y. Hu 외의 "An In-Situ Real Time Measurement of the Incubation Time for Si Nucleation on SiO2 in a Rapid Thermal Process" Appl. Phys. Lett., V.66, p700(1995)를 보라. 그러므로, 산화물 층들 상의 실리콘 질화물 막의 성장은 충분한 핵 형성 지점들(sites)을 갖는가에 의존하는 것으로 여겨지기 때문에, 더 얇은 질화물 막이 수용할 수 없는 게이트 유전체 특성들을 야기하는 수용할 수 없는 표면 거칠기를 갖게 된다.
이런 문제를 해결하기 위해 제안된 하나의 해결책은 상기 옥시니트라이드 표면을 예비 처리하고 핵 형성 지점들을 증가시키기 위해 저에너지 이온 빔(N+, H+ 또는 He+)을 사용한다. Y. Hu 외의 "In-situ Surface Pretreatment Effect on Nucleation and Film Structure of Polysilicon in a RTCVD System" 4th Int'l Conf. Advanced Thermal Processing of Semiconductors, RTP '96, p.128(1996). 보다 최근에는, 몇몇의 연구들이 원격 플라즈마 산화 작용이 초박형 산화물 인터페이스를 개선할 수 있다는 것을 보여준 바 있다. Lucovsky 외의 Appl. Phys. Lett. V.74, p.2005(1999)를 보라. 불운하게도, 원격 플라즈마 산화 작용은 특별한 처리 장비를 요하고 이용하기에 복잡하다. 더 많은 핵 형성 지점들을 생성하고 박형 실리콘 질화물 막의 표면 거칠기를 감소시키기 위한 선택적 접근법은 아직 연구 대상이다.
본 발명은 CVD 질화물 증착을 위해 더 많은 핵 형성 지점들을 생성하도록 반도체 기판 표면 상에서 형성되는 산화물 또는 옥시니트라이드 막을 예비 처리하기 위해 UV-여기된 기체(바람직하게는 염소(Cl2), 질소(N2) 및 염소와 질소의 혼합물)를 사용한다. 본 발명의 방법에서, 옥시니트라이드 층이 반도체 기판(바람직하게는 실리콘 반도체 기판) 상에 형성된 후에, 상기 옥시니트라이드 층은 UV-여기된 기체로 처리된다. 그러므로, 상기 예비 처리 후에, 실리콘 질화물 막은 상기 처리된 옥시니트라이드 층 위에 증착된다. 바람직하게는, 상기 옥시니트라이드 층은 적어도 약 800℃의 온도에서 급속 열 처리를 사용하여 형성된다. 바람직하게는, 상기 실리콘 질화물 막은 약 700℃ 내지 약 850℃의 범위의 온도에서, 가장 바람직하게는 700℃ 내지 800℃의 온도에서, 그리고 약 1.5 Torr 내지 3 Torr의 범위의 압력에서, 그리고 SiH4:NH3:Ar의 1:40:50의 기체 흐름 비율로 화학적 기상 증착(CVD) 처리를 사용하여 상기 옥시니트라이드 층 상에 증착된다.
본 발명에서 상기 실리콘 질화물 막의 표면 거칠기가 상기 예비 처리에 따라 실질적으로 감소된다는 것을 발견하였다. 하나의 예에서, 22.6Å 두께(물리적 두께)의 실리콘 질화물 층이 처리되지 않은 산화물 상에 증착될 때, 상기 RMS 표면 거칠기는 9.2Å이었다. 반대로, 22.5Å 두께(물리적 두께)의 실리콘 질화물 층이 UV-여기된 염소 기체로 예비 처리된 산화물 층 상에 증착될 때, 상기 표면 거칠기는 RMS 2.1Å로 감소되었다. 그러므로 상기 공정은 증착된 층의 질을 개선하였다.
상기 UV-여기된 기체 예비 처리 단계는 옥시니트라이드 층을 성장시키기 위해 상기 산화질소 처리를 수용하도록 상기 반도체 기판을 준비하는데 사용될 수 있다. 본 발명에 따른 상기 예비 처리 단계는 핵 형성 지점 밀도를 강화하고 실리콘 질화물 처리를 위한 상기 옥시니트라이드 표면 층을 준비하기 위해 상기 실리콘 질화물 증착 단계에 앞서 수행된다.
도 1은 실리콘 질화물 막이 예비 처리 단계 없이 옥시니트라이드 층 위에 직접적으로 도포되는 선행 기술 방법의 개략도이고;
도 2는 옥시니트라이드 층이 더 많은 핵 형성 지점들을 생성하고 표면 거칠기를 감소시키기 위해 실리콘 질화물 막을 도포하기 전에 UV-여기된 기체로 처리되는 본 발명의 방법의 개략도이며;
도 3A 및 도 3B는 옥시니트라이드 층의 UV-여기된 염소 기체 예비 처리로(도 3B) CVD 증착된 실리콘 질화물 막 및 상기 처리 없이(도 3A) CVD 증착된 실리콘 질화물 막의 표면 형태를 보여주는 개략도이고;
도 4는 UV 예비 처리를 포함하는 방법과 포함하지 않는 방법에 대한 막 거칠기의 비교 그래프이다.
도 1은 반도체 기판 상의 산화물 층 또는 옥시니트라이드 층 위로 실리콘 질화물 층을 형성하기 위한 공지된 선행 기술 공정을 개략적으로 도시한다. 상기 실리콘 반도체 기판(12)은 일반적으로 상기 실리콘 표면을 산화시키기 위해 일산화질소(NO) 환경에 상기 반도체 기판(12)을 노출시킴으로써 그 위에 증착된 옥시니트라이드 층(14)을 갖는다. 상기 옥시니트라이드 두께는 최종 게이트 스택의 타원 편광 측정(ellipsometric) 및 전기적인 데이터의 분석에 기초하여 일반적으로 약 6Å으로 측정된다. 그 다음에, 실리콘 질화물 막(16)은 급속 열 화학 기상 증착(CVD) 처리를 사용하여 상기 옥시니트라이드 층 위로 증착된다. 옥시니트라이드 층(14)을 갖는 상기 반도체 기판(12)은 약 1.5 Torr의 압력의 폐쇄된 챔버 내에서 실란(SiH4), 암모니아(NH3) 및 아르곤(Ar)의 혼합물에 노출된다. 상기 압력과 상기 기체 환경에서 유지되는 동안, 상기 기판은 약 800℃의 온도까지 가열된다. 상기 CVD 처리는 펄스(1초)당 몇 분까지 지속될 수 있다. 전형적인 처리 시간은 5초 내지 60초이다. 상기 옥시니트라이드 층 위에 형성된 상기 실리콘 질화물 막(16)은 약 36Å 내지 약 20Å의 물리적 두께를 갖는다. 이러한 게이트 스택은 약 24Å 내지 약 16Å의 등가 실리콘 산화물(SiO2) 두께(EOT)를 가져야만 한다. 게이트 유전체 기술에서의 진보의 관점에서, 물리적 두께가 20Å인 초박형 실리콘 질화물 막은 차세대 ULSI 소자에서 바람직하다.
도 2는 본 발명에 따른 공정을 개략적으로 도시한다. UV-여기된 기체 예비 처리 단계는 상기 실리콘 질화물 막이 상기 옥시니트라이드 층 상에 증착되기 전에 일어난다. 동일한 참조 번호들은 도 1 및 도 2에서의 같은 구성 요소들을 참조한다. 도 2에서 도시된 바와 같이, 상기 UV-여기된 기체(20)는 상기 반도체 기판(12) 상의 상기 옥시니트라이드 층(14)의 표면에 가해진다. 이러한 예비 처리 단계를 사이에 넣음으로써, 상기 옥시니트라이드 층의 표면 조건은 상기 실리콘 질화물 막이 증착되기 전에 개선된다. 이런 방법으로, 상기 실리콘 질화물 막(16')의 표면 거칠기는 감소되어, 개선된 후속 공정의 결과를 가져온다. 이러한 장점을 설명하기 위해 도 2에서 도시된 상기 실리콘 질화물 막(16')의 상부 표면 상의 봉우리와 골짜기는 도 1에서 도시된 상기 실리콘 질화물 막(16) 표면 상의 봉우리와 골짜기보다 덜 뚜렷하다.
본 발명에 따라, 상기 옥시니트라이드 층 표면은 상기 옥시니트라이드 층 위에 상기 실리콘 질화물 막을 증착시키기 전에 UV-여기된 기체로 변형되거나 조건 설정된다. 바람직한 실시예에서 상기 예비 처리는 UV-여기된 Cl2 또는 N2, 또는 이러한 기체들의 혼합물을 사용하여 수행된다. UV-여기된 염소 기체가 특히 바람직하다. 상기 UV-여기된 기체를 획득하기 위해, UV 방사가 넓은 파장(200-1100 nm) 출력을 갖는 외부 제논(Xe) 램프로부터 방출된다. 바람직하게는, 제논 램프로부터의 광자 에너지는 6.2 - 1.1 eV이고, 이는 Si-Si = 3.1 eV; Si-H = 3.0 eV; Si-Cl = 3.9 eV; Si-N = 4.0 eV; Si-O = 4.6 eV와 같은 반도체 기판들에 대한 대부분의 결합 에너지들보다 더 높다. 이런 결합들은 UV 방사 하에 해리될 수 있지만, 그것들은 10 eV를 훨씬 초과하는 그 이온화 포텐셜 때문에 이온화되지 않을 것이다.
바람직한 공정은 다음 단계들을 포함한다:
(1) 선택적으로 상기 반도체 기판, 바람직하게는 실리콘 반도체 기판의 표면을 유기 잔류물을 제거하기 위한 UV-여기된 오존, 이어서 임의의 성장된 산화물을 제거하기 위한 HF-메탄올 증기 처리, 그리고 그 다음에 금속 오염물들을 제거하기 위한 UV-여기된 염소로 건식 세정하는 단계;
(2) 옥시니트라이드 층을 열적으로 성장시키기 위해, 상기 반도체 기판 표면을 약 0.5 내지 500 Torr, 가장 바람직하게는 0.5 내지 100 Torr의 압력 및 800℃ 내지 약 1000℃의 온도에서 산화질소 환경에 노출시키는 단계;
(3) UV-여기된 염소 또는 질소 또는 혼합물과 같은 UV-여기된 기체로, 약 80℃ 내지 160℃의 범위의 온도와 약 5 Torr 내지 약 20 Torr의 압력에서 30초 내지 2분 동안 상기 UV-여기된 기체에 상기 옥시니트라이드 층을 노출시킴으로써 상기 옥시니트라이드 층을 예비 처리하는 단계; 그리고
(4) 옥시니트라이드 층으로 코팅된 상기 반도체 기판이 총 1:20-50:40-60의, 바람직하게는 1:40:50의 비율의 SiH4:NH3:Ar 환경 내에서, 700℃-850℃의 범위의 온도에서, 그리고 약 1.5 Torr 내지 3 Torr의 범위의 압력에서, 5초 내지 35초 동안, 바람직하게는 20초 동안 유지되는 화학 기상 증착 방법을 사용하여 예비 처리된 옥시니트라이드 층 위로 실리콘 질화물 막을 증착시키는 단계.
실리콘 질화물 증착의 이러한 공정으로, RMS에 의해 측정된 바와 같은 표면 거칠기는, 상기 예비 처리 단계가 상기 옥시니트라이드 층 위에 상기 실리콘 질화물 막을 증착시키기 전에 포함될 때 실질적으로 감소된다. 본 발명의 부가적인 장점으로서, 상기 실리콘 질화물 층의 두께가 증가할수록, 상기 표면 거칠기도 증가할 수 있지만, 상기 개재(intervening) 예비 처리 단계 없이 증착된 층들의 경우보다 더 작은 속도로 증가한다는 것을 발견하였다. 그러므로, 더 두꺼운(30Å의 물리적 두께보다 더 두꺼운) 실리콘 질화물 막이 의도될 때조차 표면 상태 개선이 기대된다. 따라서, 본 발명은 초박형 질화물 막을 형성할 때의 사용에 제한되지 않는다.
도 3A 및 도 3B는 실리콘 질화물 막이 본 발명에 따라 UV-여기된 염소 기체 예비 처리로 옥시니트라이드 층 위에 증착될 때 획득된 실제의 표면 형태와, 상기 예비 처리 없이 옥시니트라이드 층 위에 증착될 때 획득된 실제의 표면 형태를 비교한다. 이 도면들은 본 발명에 따른 공정으로(도 3B) 그 위에 증착된 실리콘 질화물 막 및 상기 공정 없이(도 3A) 그 위에 증착된 실리콘 질화물 막을 갖는 실제의 반도체 기판들의 대표적인 AFM(Atomic Force microscopy)도로부터 묘사되었다. 도 3B의 샘플이 상기 옥시니트라이드 층 상의 실리콘 질화물 막을 성장시키기 위한 화학 기상 증착 처리 전에 60초 동안 상기 옥시니트라이드 층의 UV-여기된 염소 기체 예비 처리에 의해 처리되었다는 점을 제외하면, 모든 공정 단계들은 동일 조건 하에서 수행되었다. 도 3A에서, 상기 반도체 샘플은 23.5Å의 물리적 두께를 갖는 증착된 질화물 막을 갖고 상기 표면 거칠기는 RMS 20Å이었다. 도 3A에서 도시된 바와 같이, 많은 상승된 봉우리들 또는 불연속적들이 상기 질화물 막 표면 상에 나타나는데, 이는 거친 표면을 나타낸다. 반대로, 도 3B에서는, 상기 증착된 실리콘 질화물 막이 28.7Å의 물리적 두께를 갖고 표면 거칠기는 RMS 10Å이었다. UV-여기된 염소 기체를 포함하는 예비 처리는 더 적은 상승된 봉우리들 또는 불연속점들을 갖는 보다 균일한 질화물 층을 가능케 하였고, 더 매끄러운 막 표면을 가능케 하였다.
공지된 방법들과 본 발명에 따른 상기 방법을 비교하기 위해 실험이 실시되었다. 이들 실험 결과를 표 1에 나타낸다.
Figure 112002033772211-pct00001
예에서 도시된 바와 같이, 핵 형성 섬들의 합체는 더 얇은 질화물 두께에서 일어난다. 그 RMS 거칠기는 저압(0.5 Torr) NO 질산화 작용 및 UV-Cl2 예비 처리 후에 증착된 실리콘 질화물(두께 = 22.5Å)의 경우 2.10Å인 반면에, 단지 표준(100 Torr) NO 질산화 작용 후에 증착된 질화물(22.6Å의 막 두께)의 경우에는 9.2Å이다. 예 UV-1 및 예 S-1을 비교해 보라.
도 4는 거칠기 대 CVD로 증착된 SiNx 막의 총 막 두께를 도시하는, 테이블 1에서 보고된 결과들의 그래프를 도시한다. 상기 옥시니트라이드 층의 상기 UV-처리는 상기 CVD 증착된 질화물 거칠기를 상당히 감소시킨다.
본 발명의 전술한 기술은 바람직한 실시예들을 예시하고 설명한다. 그럼에도 불구하고, 본 발명은 다양한 다른 조합들, 변형들, 및 환경들에서 사용될 수 있고, 여기서 표현된 독창적인 발상의 범위 내에서 변화되거나 변형될 수 있다는 점이 이해되어야 할 것이다. 상기 설명은 여기에 개시된 형태로 본 발명을 제한하는 것을 의도하지 않는다. 당업자에게 자명한 대체적인 실시예들이 부가된 청구항들의 범위 내에서 포함될 수 있다.

Claims (21)

  1. 반도체 기판의 표면 상에 실리콘 질화물 막을 형성하는 방법으로서,
    염소 및 질소와 이들의 혼합물들로 구성된는 그룹으로부터 선택된 UV-여기된 기체로 상기 반도체 기판 상에 형성된 옥시니트라이드(oxynitride)의 박층을 처리하는 단계; 및
    상기 처리된 옥시니트라이드 층 상에 실리콘 질화물 막을 증착시키는 단계
    를 포함하는 실리콘 질화물 막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 옥시니트라이드의 박층은 6Å 내지 10Å 범위의 물리적 두께를 갖는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 UV-여기된 기체는 5 Torr 내지 20 Torr의 압력과 80℃ 내지 160℃ 범위의 온도에서 유입되는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 UV-여기된 기체는 30초 내지 2분 동안 상기 옥시니트라이드 층을 처리하도록 제공되는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  5. 제 1 항에 있어서,
    상기 실리콘 질화물 막은 20Å 내지 30Å 범위의 물리적 두께를 갖는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  6. 제 1 항에 있어서,
    상기 실리콘 질화물 막은 20Å 내지 36Å 범위의 물리적 두께를 갖는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  7. 제 2 항에 있어서,
    상기 옥시니트라이드 층은 800℃ 내지 1000℃ 범위의 온도에서 급속 열 처리를 이용하여 실리콘 반도체 기판 상에 형성되는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  8. 제 5 항에 있어서,
    상기 실리콘 질화물 막은 700℃ 내지 850℃ 범위의 온도에서 화학적 기상 증착을 이용하여 증착되는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  9. 제 8 항에 있어서,
    상기 화학적 기상 증착은 1:40:50의 SiH4:NH3:Ar의 기체 흐름 비율로 1.5 Torr 내지 3.0 Torr의 압력에서 수행되는 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  10. 제 1 항에 있어서,
    상기 UV-여기된 기체는 염소인 것을 특징으로 하는 실리콘 질화물 막의 형성 방법.
  11. 반도체 기판 상에 형성된 실리콘 질화물 막의 RMS(root-mean-square) 표면 거칠기를 감소시키기 위한 방법으로서,
    처리된 옥시니트라이드 층 상부에 실리콘 질화물 막을 증착하기 이전에, 염소, 질소 및 이들의 혼합물로 구성된 그룹으로부터 선택된 UV-여기된 기체로 상기 반도체 기판 상에 형성된 옥시니트라이드 층을 처리하는 단계
    를 포함하는 RMS 표면 거칠기의 감소 방법.
  12. 제 11 항에 있어서,
    상기 옥시니트라이드 층은 6Å 내지 10Å 범위의 물리적 두께를 갖는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  13. 제 11 항에 있어서,
    상기 UV-여기된 기체는 5 Torr 내지 20 Torr의 압력과 80℃ 내지 160℃ 범위의 온도에서 유입되는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  14. 제 11 항에 있어서,
    상기 UV-여기된 기체는 30초 내지 2분 동안 상기 옥시니트라이드 층을 처리하도록 제공되는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  15. 제 11 항에 있어서,
    상기 실리콘 질화물 막은 20Å 내지 30Å 범위의 물리적 두께를 갖는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  16. 제 11 항에 있어서,
    상기 실리콘 질화물 막은 20Å 내지 36Å 범위의 물리적 두께를 갖는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  17. 제 11 항에 있어서,
    상기 실리콘 질화물 막의 RMS 표면 거칠기는 5Å 미만인 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  18. 제 11 항에 있어서,
    상기 옥시니트라이드 층은 800℃ 내지 1000℃ 범위의 온도에서 급속 열 처리를 이용하여 실리콘 반도체 기판 상에 형성되는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  19. 제 11 항에 있어서,
    상기 실리콘 질화물 막은 700℃ 내지 850℃ 범위의 온도에서 화학적 기상 증착을 이용하여 증착되는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  20. 제 19 항에 있어서,
    상기 화학적 기상 증착은 1:40:50의 SiH4:NH3:Ar의 기체 흐름 비율로 1.5 Torr 내지 3.0 Torr의 압력에서 수행되는 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
  21. 제 11 항에 있어서,
    상기 UV-여기된 기체는 염소인 것을 특징으로 하는 RMS 표면 거칠기의 감소 방법.
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