KR100698574B1 - 박막 커패시터와 그 제조 방법 - Google Patents

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Abstract

본 발명은 단결정 고유전율 유전체층을 포함하는 박막 커패시터를 제공한다.
박막 커패시터는 단결정 실리콘 기판과, 단결정 실리콘 기판 위에 에피텍셜로 성장된 단결정 중간층과, 단결정 중간층 위에 에피텍셜로 성장된 단결정 하부 전극과, 하부 전극층 위에 에피텍셜로 성장된 단결정 고유전율 유전체층과, 단결정 고유전율 유전체층 위쪽에 형성된 상부 전극층과, 하부 전극층, 상부 전극층의 각각의 복수의 위치에 접속된 복수의 도전체 범프를 갖는다.
박막 커패시터, 단결정 고유전율 유전체층, 에피텍셜 성장, 도전체 범프

Description

박막 커패시터와 그 제조 방법{THIN FILM CAPACITOR AND METHOD FOR MANUFACTURING SAME}
본 발명은 커패시터에 관한 것이고, 특히 고주파에서 동작하는 대규모 집적 회로(LSI)로부터 발생하는 노이즈를 흡수하기 위한 디커플링 커패시터로서 사용하는데 적합한 저(低)인덕턴스, 대용량의 커패시터에 관한 것이다.
본 명세서에서는 10 이상의 비유전율을 고유전율이라고 부른다.
고주파에서 동작하는 대규모 집적 회로(LSI)에 있어서, 커패시터는 중요한 구성 요소이다. 예를 들면, 스위칭 잡음 등에 의한 오동작을 막기 위해 노이즈를 흡수하는 디커플링 커패시터를 전원에 병렬로 접속하고, 전원 임피던스를 낮추는 방법이 사용되고 있다.
전원 임피던스(Z)는,
Z(P) ∝ V/(nif) (1)
로 나타낸다. 단, V는 전원 전압, n는 LSI당 소자수, i는 소자의 스위칭 전류, f는 구동 주파수이다.
LSI의 저전압화, 소자의 고집적화, 고주파수화 때문에, 요구되는 임피던스는 급격하게 저하하고 있다. 디커플링 커패시터의 임피던스 Z(C)는,
Z(C) = [R2 + {2πfL - (1/2πfC)}2]1/2 (2)
로 주어진다. 단, R은 저항, L는 인덕턴스, C는 용량이다. 디커플링 커패시터의 저임피던스화를 위해서는 용량(C)을 크게 하고, 인덕턴스(L)를 작게 하는 것이 바람직하다.
통상 디커플링 커패시터로서는 LSI의 주변에 배치된 적층 세라믹 커패시터가 사용된다. 적층 세라믹 커패시터는 전극층과 세라믹 유전체층을 교대로 적층하고, 측면에 한 쌍의 표면 전극을 형성하며 1개 건너 전극층에 접속한 구성을 갖고 있다. 대용량을 제공할 수 있지만, 전극층이 측면에서 표면 전극에 접속되기 때문에 인덕턴스를 작게 하는 것은 용이하지 않다.
LSI의 동작 주파수가 고주파수화됨에 따라서, 디커플링 커패시터의 저(低)인덕턴스화가 요구되지만, 적층 세라믹 커패시터에서의 대응은 엄격해지고 있다.
저인덕턴스의 커패시터로서 박막 커패시터가 개발되고 있다. 박막 커패시터는, 예를 들면 실리콘 기판 위에 전극층과 유전체층을 적층하고, 전극층에 선택적으로 개구(開口)를 설치해 두고, 유전체층을 관통하여 전극층에 두께 방향으로부터 접속되는 인출(引出) 전극을 다수 형성한다. 인출 전극 위에, 예를 들면 땜납 범프를 형성하여 표면 실장을 할 수 있도록 한다. 전극의 각 점과 단자와의 사이의 거리를 짧게 할 수 있고. 저인덕턴스화에 유리하다. 반도체 프로세스를 이용할 수 있기 때문에, 치수 정밀도를 높일 수 있고, 범프 피치를 짧게 할 수 있다.
박막 커패시터는, 유전체 박막을 얇게 하는 것이 용이하고, 전극 단위 면적 당 용량을 크게 하는데 유리하다. 얇은 유전체층에 결함이 있으면 리크 전류가 커지기 쉽다. 적층 세라믹 커패시터와 비교하면, 박막 커패시터를 다층화하는 것은 용이하지 않다.
또, 박막 유전체는 유전율이 낮아지는 경향을 갖는다. 이러한 사정에 의해. 적층 세라믹 커패시터와 비교하면, 박막 커패시터로 대용량을 얻는 것은 용이하지 않다.
박막 커패시터의 용량 증가, 박막 커패시터의 리크 전류 저감화를 위해, 일본 공개특허 평1l-97289호 공보는, 유전체층을 2회로 나누어 졸겔법으로 형성하는 것을 제안하고 있다. 2회째의 성막은, 원료 농도가 낮은 졸겔 원료를 사용하고 있다. 다결정 유전체층의 품질을 향상시킴으로써, 리크 전류를 약 l/3로 감소시킬 수 있다고 보고되고 있다.
박막 커패시터의 유전체층은, 높은 유전율을 가지는 것이 바람직하다. 유전율이 높을수록 동일 두께, 동일 면적으로 형성하는 용량이 높아진다. 고유전율의 유전체층으로서는, BaSrTiO3(BST)가 자주 사용되고 있다. BST는 유전율이 높고(고유전율), 저손실, 고내압이며, 안정성, 고주파 특성에 있어서 뛰어난 특성을 가진다.
도 7은 종래의 기술에 의한 박막 커패시터의 구성예를 나타낸다. 실리콘 기판(51)의 표면 위에 산화 실리콘 등의 절연층(52)이 형성되어 있다. 절연층(52) 위에 Pt 등으로 형성된 하부 전극(53)이 형성되고, 하부 전극(53) 위에 BST 등으로 형성된 고유전율의 유전체층(54)이 형성된다. 유전체층(54) 위에 Pt 등으로 형성된 상부 전극(59)이 형성된다.
절연층(52) 위에 형성된 하부 전극(53)은 통상 다결정으로 된다. 다결정의 하부 전극(53) 위에 형성된 고유전율의 유전체층(54)도 다결정으로 된다. 다결정의 유전체층(54)은 다수의 그레인을 포함하고, 그레인과 그레인의 경계에는 그레인 바운더리가 배치된다. 그레인 바운더리는 리크 전류가 흐르기 쉽고, 유전체층의 리크 특성, 따라서 내압을 열화시키기 쉽다.
또, 다결정의 각 그레인이 그림에 나타나듯이 정벽(晶癖;crystal habit)에 따른 표면을 형성하면, 유전체층(54)의 표면의 평활성도 잃게 된다. 유전체층 표면의 요철이 커지면 전계 분포의 균일성이 손상되고, 전계 집중을 일으켜서, 역시 리크 특성, 내압을 열화시키는 원인으로 된다.
평탄한 표면을 갖는 단결정층으로 유전체층을 형성할 수 있으면 리크 특성, 내압이 뛰어난 박막 커패시터를 제공할 수 있다.
단결정 MgO 기판이나 단결정 SrTiO3(ST) 기판 위에는 단결정 BST와 같은 페로브스카이트 구조의 고유전율 유전체층을 형성할 수 있다. 그러나, 염가로 대면적의 이러한 단결정 기판을 얻는 것은 곤란하다.
도 8a, 8b는, 단결정 유전체층을 사용한 박막 커패시터의 예측되는 특성을 나타내는 그래프이다.
도 8a는 단결정 유전체층을 사용한 박막 커패시터의 리크 특성을, 다결정 유전체층을 사용한 박막 커패시터의 특성과 비교하여 나타내는 그래프이다. 가로축은 커패시터에의 인가 전압을 리니어 스케일, 단위 V로 나타내고, 세로축은 리크 전류(J)를 로그 스케일, 단위 A/cm2로 나타낸다. 곡선 p1은 다결정 유전체층을 사용한 경우의 리크 전류 특성을 나타내고, 곡선 s1은 단결정 유전체층을 사용한 경우의 리크 전류 특성을 나타낸다. 단결정 유전체층을 사용하면, 그림에 나타나듯이 리크 전류는 그레인 바운더리의 소멸에 따라 큰폭으로 저하한다고 예측된다.
도 8b는 단결정 유전체층의 유전율의 막두께 의존성을 다결정 유전체층의 유전율의 막두께 의존성과 함께 나타내는 그래프이다. 가로축은 막두께를 리니어 스케일, 단위 nm로 나타내고, 세로축은 비유전율을 리니어 스케일로 나타낸다. 곡선 p2는 다결정 유전체층의 유전율의 막두께 의존성을 나타낸다. 다결정 유전체층은 막두께가 lOOnm 이하가 되면 막두께 감소와 함께 유전율이 급격하게 저하한다.
곡선 s2는 단결정 유전체층의 유전율의 막두께 의존성을 나타낸다. 단결정 유전체층의 유전율은 전체적으로 다결정 유전체층의 유전율보다 높다. 막두께의 저하와 함께 유전율은 저하하지만, 다결정 유전체층의 경우와 같은 급격한 저하는 보여지지 않는다고 예측된다.
이상 설명한 바와 같이, 박막 커패시터는 종래 다결정 유전체층을 사용하여 작성되어 왔다. 다결정 유전체층을 단결정 유전체층으로 치환할 수 있으면, 박막 커패시터의 특성을 큰폭으로 개선할 수 있다.
본 발명의 목적은, 단결정 고유전율 유전체층을 포함한 박막 커패시터를 제공하는 것이다. 본 발명의 다른 목적은, 고주파수에서 동작하는 대규모 집적 회로의 전원 노이즈의 저감 등에 사용하는데 적합한 저인덕턴스, 대용량의 박막 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은, 이러한 박막 커패시터의 제조 방법을 제공하는 것이다.
본 발명의 한 관점에 의하면, 단결정 실리콘 기판과 단결정 실리콘 기판 위에 에피텍셜로 성장된 단결정 중간층과, 단결정 중간층 위에 에피텍셜로 성장된 단결정 하부 전극과, 하부 전극층 위에 에피텍셜로 성장된 단결정 고유전율 유전체층과, 단결정 고유전율 유전체층 위쪽에 형성된 상부 전극층과, 하부 전극층, 상부 전극층의 각각의 복수의 위치에 접속된 복수의 도전체 범프를 갖는 박막 커패시터가 제공된다.
본 발명의 다른 관점에 의하면, 단결정 실리콘 기판의 표면 위에 중간층을 에피텍셜로 성장하는 공정과, 중간층 위에 하부 전극층을 에피텍셜로 성장하는 공정과, 하부 전극층 위에 단결정 고유전율 유전체층을 에피텍셜로 성장하는 공정과, 단결정 고유전율 유전체층 위쪽에 상부 전극층을 형성하는 공정을 포함하는 박막 커패시터의 제조 방법이 제공된다.
도 1a-1d는 본 발명자 등이 행한 실험 결과를 설명하기 위한 단면도, 다이어그램 및 그래프.
도 2a-2d는 본 발명자 등이 행한 실험 결과를 설명하기 위한 단면도, 다이어 그램 및 그래프.
도 3a-3e는 본 발명의 실시예에 따른 박막 커패시터의 제조 공정을 나타내는 실리콘 기판의 단면도.
도 4a-4e는 본 발명의 다른 실시예에 따른 박막 커패시터의 제조 공정을 나타내는 실리콘 기판의 단면도.
도 5a, 5b는 도 3a-3e, 4a-4e에 나타낸 박막 커패시터의 실장예를 나타내는 평면도, 단면도.
도 6a, 6b, 6c는 본 발명의 실장예의 변형예를 나타내는 단면도.
도 7은 종래의 기술에 따른 박막 커패시터의 구성을 나타내는 단면도.
도 8a, 8b는 단결정 유전체층과 다결정 유전체층을 사용한 경우의 커패시터의 성능을 비교하여 나타내는 그래프.
본 발명자 등은 단결정 실리콘 기판 위에 단결정 하부 전극, 단결정 유전체층을 성장할 수 있다는 것을 발견했다.
도 la는 샘플의 구성을 나타낸다. (100)면을 갖는 실리콘 기판(1x)을 준비한다. SrTiO3 스퍼터링 타겟, Ar와 O2를 포함하는 Ar/O2 분위기를 사용하고, 실리콘 기판의 (100)면 위에 절연 재료의 중간층으로서 두께 약 100nm의 SrTiO3막(2x)을 기판 온도 800℃에서 RF 스퍼터링에 의해 형성한다.
기판 온도를 600℃로 하고, 중간층(2x) 위에 하부 전극층으로서 두께 약 500nm의 pt층(3x)을 Ar 분위기의 DC 스퍼터링에 의해 형성하고, 또한 그 위에 유전체층으로서 고유전율의 페로브스카이트 산화물인 두께 약 50nm의 BaSrTiO3층(4x)을 Ar/O2 분위기의 RF 스퍼터링에 의해 형성한다. 이와 같이 하여 샘플(1Ox)을 작성하고, X선 해석을 행하여 유전체층(4x)이 단결정으로 되어 있는가를 검증하였다. 이 구성에서 유전체층(4x)이 단결정으로 되어 있으면, 이 위에 상부 전극(9x)을 형성하는 것만으로 단결정 유전체층을 갖는 박막 커패시터가 형성된다.
도 lb는 샘플(10x)의 구성 각층에 대한 극점 패턴을 나타내는 반구도(半球圖)이다. 샘플(1Ox)의 기판 법선 방향<O01>, 면내(面內) 방향<100> 및 그 등가 방향이 나타나고 있다. (110)면에 의한 회절 방향이 흑점으로 나타난 바와 같이 분포한다.
도 1c는 도 lb의 반구를 위쪽에서 본 그림이다. 등가인 (110)면 회절 피크의 위치가 90도 간격으로 4개 분포하고 있다. φ 스캔을 행하면, 이들의 방위가 검출된다.
도 ld는 샘플에 대한 φ 스캔 패턴을 나타내는 그래프이다. 가로축은 각도(φ)를 단위도로 나타내고, 세로축은 X선 회절 강도를 나타낸다. 기판 실리콘(1x)의 (220)면 회절 피크는 90도 간격으로 측정되어 있다. 기판 위에 형성한 중간층(2x), 하부 전극층(3x), 유전체층(4x)은 각각 갖추어진 위치에서 (220)면 회절 패턴을 명료하게 나타내고 있다.
실리콘 기판의 (220)면 회절 패턴과 그 위에 형성한 박막 각층의 (220)면 회 절 패턴은 45도 어긋나 있다. 이것은 Si와 SrTiO3(ST)는 격자 정수가 달라서 ST가 45도 회전한 상태에서 격자 정합성(整合性)이 취해지기 때문이다.
도 ld에 나타나는 결과로부터, (l00)면 Si 기판의 표면 위에는 티탄산 스트론튬(ST)층, 백금층, BST층을 차례대로 각각 에피텍셜로 성장할 수 있음을 알 수 있다.
도 2a-2d는 실리콘 기판으로서 (111)면 실리콘 기판을 사용했을 때의 실험 결과를 나타낸다.
도 2a는 샘플의 구성을 나타낸다. (ll1)면 실리콘 기판(1y)의 표면 위에, 두께 약 100nm의 CeO2층(2y)을 기판 온도 800℃에서 Ar/O2 분위기, RF 스퍼터링을 사용하여 퇴적하고, 기판 온도 600℃에서 그 위에 두께 약 500nm의 Pt층(3y)을 Ar 분위기, DC 스퍼터링을 사용하여 퇴적하고, 두께 약 50nm의 BST층(4y)을 Ar/O2 분위기, RF 스퍼터링을 사용하여 퇴적한다. 이와 같이 하여 형성한 샘플(1Oy)을 X선으로 해석하였다.
도 2b는 X선의 극점 패턴을 나타낸다. 반구 위에 실리콘 기판의 법선 방향<111> 및 면내 방향<l0-1> 및 그 등가 방향이 나타나고 있다. (110)면에 의한 회절 방향이 흑점으로 나타나고 있다.
도 2c는 도 2b의 반구를 위쪽에서 본 그림이다. <10-1>방향의 중간 위치에 (110)면 회절 피크가 나타나고 있다.
도 2d는 샘플의 φ 스캔 패턴을 나타내는 그래프이다. 가로축은 각도(φ)를 단위도로 나타내고, 세로축은 X선 회절광의 강도를 임의 단위로 나타낸다. 실리콘 기판(1y), CeO2층(2y), Pt층(3y), BST층(4y)이 각각 동일한 위치에서 (220)면에 의한 회절 패턴을 나타내고 있다. 즉, (111) 실리콘 기판 위에 형성한 CeO2층(2y), Pt층(3y), BST층(4y)은 각각 기판 위에 에피텍셜로 성장하고, 기판과 동일한 결정축 방향을 갖는 단결정층임을 알 수 있다.
이들 실험 결과에 의해, 단결정 실리콘 기판 위에 에피텍셜로 SrTiO3, CeO2의 절연성 중간층을 성장할 수 있고, 그 위에 Pt의 귀금속 하부 전극층, BaSrTiO3의 고유전율 페로브스카이트 유전체층이 에피텍셜로 성장할 수 있음을 알 수 있다.
다시 말하면, 단결정 실리콘 기판 위에 중간층을 에피텍셜로 성장하고, 그 위에 차례대로 하부 전극, 유전체층을 에피텍셜로 성장할 수 있다.
실리콘 기판 위에 에피택셜 성장가능한 중간층의 재료로서는, 위에서 설명한 플루오라이트 구조의 CeO2, 페로브스카이트 구조의 SrTiO3 이외에 ZrO2, MgA12O4 등의 산화물, TiAlN 등의 질화물을 사용할 수 있다.
단결정 하부 전극의 재료로서는, 상술한 Pt 이외에 Ir, Ru, Rh 등의 귀금속을 사용할 수 있다. Ir, Ru, Rh 등의 귀금속은 Pt보다 더 저항율이 낮고 전극으로서 적합하다. 단, 산화하는 성질을 갖는다. 산화를 방지하고자 하는 경우에는 Pt를 사용하는 것이 바람직하다. 또, SrRuO3, LaNiO3, LaSrCo3 등의 도전성 산화물, AlTiN 등의 도전성 질화물 등도 이용할 수 있다.
에피텍셜로 성장하는 비유전율 l0 이상의 고유전율 유전체층의 재료로서는, 상술한 (Ba, Sr)TiO3(BST) 이외에 SrTiO3(ST), BaTiO3, Ba(Zr, Ti)O3, Ba(Ti, Sn)O3, Pb(Zr, Ti)O3(PZT), (Pb, La)(Zr, Ti)O3(PLZT), Pb(Mn, Nb)O3-PbTiO3(PMN-PT), Pb(Ni, Nb)O3-PbTiO3 등의 페로브스카이트형 산화물을 사용할 수 있다.
한층의 유전체층을 사이에 끼우는 한쌍의 전극을 형성하는 대신에, 복수층의 유전체층을 전극층 사이에 끼우는 구성으로 하여도 좋다. 중간에 전극을 삽입한 구성을 취하는 것도 가능하다. 중간에 배치되는 전극은 에피택셜 성장 가능하도록 하부 전극과 같은 재료로 형성한다.
상부 전극은 단결정일 필요는 없고, 하부 전극과 같은 재료 및 Au, Cu, Al 등의 도전 재료나 이들의 합금, 다른 재료와의 복합 재료 등을 사용할 수 있다.
이하, 본 발명의 실시예를 설명한다.
도 3a-3e는 본 발명의 실시예에 따른 박막 커패시터의 제조 공정을 나타내는 Si 기판의 단면도이다.
도 3a에 나타내듯이, (111) 실리콘 기판(1)을 멀티 타겟, DC-RF 마그네트론 스퍼터링 장치에 세트하고, 기판 온도 800℃로 한다. Ar/O2 분위기, RF 전원을 사용하여 CeO2 타겟으로부터 기판 위에 CeO2를 스퍼터링하여 두께 약 100nm의 중간층(2)을 성막한다. 중간층(2)은 기판(1)의 결정 배향에 따라 에피텍셜로 성장하고, (l11)면을 형성한다.
기판 온도를 600℃로 하고, Ar 분위기, DC 전원을 사용하여 Pt 타겟으로부터 Pt층(3)을 두께 약 500nm 성막한다. Pt 하부 전극층(3)은 CeO2 중간층(2)의 배향에 따라 에피텍셜로 성장한다. 기판 온도를 600℃로 유지하고, Ar/O2 분위기, RF 전원을 사용하여 BaSrTiO3 타겟을 사용하여 BaSrTiO3 층(4)을 두께 약 50nm 스퍼터링으로 성막한다. BaSrTiO3 층(4)도 에피텍셜로 성장한다.
다음에, 기판 온도를 300℃로 하고, DC 전원, Ar 분위기, Pt 타겟을 사용하여 Pt층(9)을 두께 약 500nm 기판 위에 성막한다. 상부 전극인 Pt층(9)은 배향시킬 필요가 없기 때문에, 저온으로 성막하고 있다.
기판을 뒤집어서 스퍼터링 장치에 세트하고, 기판 온도 300℃에서 기판 이면에 Cr층(10)을 두께 약 500nm 성막한다. 이 Cr층(10)은 기판의 휨을 방지하기 위한 층이다.
도 3b에 나타내듯이, 상부 전극층(9) 위에 레지스트 패턴(PR1)을 형성하고, 상부 전극 제거 영역에 개구를 형성한다. 레지스트 패턴(PR1)을 마스크로 하여 상부 전극(9)을 밀링에 의해 패터닝 한다. 그 후, 레지스트 패턴(PR1)을 제거하고, O2 분위기중(中), 500℃에서 포스트 아닐을 행한다.
도 3c에 나타내듯이, 패터닝한 상부 전극(9) 위에 감광성 폴리이미드층(11)을 형성하고 노광, 현상함으로써, 하부 전극 인출 영역 및 상부 전극 인출 영역에 개구를 형성한다.
도 3d에 나타내듯이, 폴리이미드층(11)을 마스크로 하여 유전체층(4)을 에칭한다. 하부 전극 인출 영역의 유전체층(4)을 에칭하여 제거하고, 하부 전극(3)을 노출한다.
도 3e에 나타내듯이, Au/Ni/Cr 적층을 퇴적하고 패터닝함으로써, 전극 패드(12)를 형성한다. 전극 패드(12) 위에 땜납 범프(13)를 형성한다.
또한, 하부 전극에 대한 하나의 범프 및 상부 전극에 대한 하나의 범프를 도시했지만, 박막 커패시터 전체에는 다수의 범프가 형성되어 상부 전극, 하부 전극과도 각각 복수 위치에서 범프에 접속된다.
상술한 실시예에서는, 실리콘 기판으로서 (1l1)면 실리콘 기판을 사용하고, 중간층으로서 CeO2 층을 사용하며, 하부 전극으로서 Pt 층을 사용하였다. 이들은 제한적인 것은 아니고, 여러 가지 변경이 가능하다. 이하, 다시 도 3a-3e를 참조하여 본 발명의 다른 실시예를 설명한다.
도 3a에 나타내듯이, (100)면 Si기판(1)을 멀티 타겟 DC-RF 마그네트론 스퍼터링 장치에 세트하고, 기판 온도를 800℃로 설정한다. Ar/O2 분위기, RF 전원을 사용하여 SrTiO3 막(2)을 두께 약 50nm 성막 한다. SrTiO3 막은 중간층(2)으로서 에피텍셜로 성장한다.
다음에, 기판 온도를 600℃로 설정한다. DC 전원, Ar 분위기를 사용하여 Ir 층을 두께 약 200nm 성막하고, 이어서 Pt 층을 두께 약 50nm 성막한다. Ir/Pt 적층에 의한 하부 전극(3)이 형성된다. 기판 온도를 600℃로 유지하고, RF 전원, Ar/O2 분위기를 사용하여 BST층(4)을 두께 약 50nm 성막한다. 기판 온도를 300℃로 내리고 DC 전원, Ar 분위기를 사용하여 Pt 층을 두께 약 500nm 성막한다.
이 실시예에서는 실리콘 기판(1)이 (100)기판이고, 중간층(2)이 SrTiO3 층에 형성되며, 하부 전극(3)이 Ir/Pt 적층으로 형성되어 있다. 그 외의 점은 상술한 실시예와 같다.
(l00)실리콘 기판 위에 에피텍셜층을 성장하는 경우, 성막 온도를 (111)기판의 경우보다 내려도 에피택셜 성장이 가능하다. 이하, 다시 도3a-3e를 참조하여 다른 실시예를 설명한다.
도 3a에 나타내듯이, (100)실리콘 기판을 멀티 타겟 DC-RF 마그네트론 스퍼터링 장치에 세트한다. 기판 온도를 750℃로 설정한다. RF 전원, Ar 분위기를 사용하고, 중간층(2)으로서 TiAlN층(2)을 두께 약 50nm 성막한다. TiAlN층(2)은 도전성이 있지만 저항이 크고, 이것만으로 하부 전극으로서 사용하기에는 불충분하다.
기판 온도를 500℃로 설정한다. DC 전원, Ar 분위기를 사용하여 Ir층(3)을 두께 약 200nm 성막한다. 이 Ir층(3)이 주된 하부 전극으로서 기능한다. 기판 온도를 500℃로 유지하고, RF 전원, Ar/O2 분위기를 사용하여 유전체층으로서 BaSrTiO3 층(4)을 두께 약 50nm 성막한다. 다음에, 기판 온도를 300℃로 내리고, DC 전원, Ar 분위기를 사용하여 pt층(9)을 두께 약 500nm 성막한다. 기판을 뒤집어서 기판 온도 300℃에서 DC 전원, Ar 분위기를 사용하여 기판 이면에 두께 약 200nm의 Cr막(10)을 퇴적한다.
본 실시예에서는 중간층의 에피택셜 성장의 기판 온도는 750℃이고, 하부 전극, 유전체층의 에피택셜 성장은 500℃에서 행한다. 중간층은 TiAlN으로 형성되고, 하부 전극은 Ir 단층으로 형성되어 있다. 또한, 하부 전극이 얇아진 것에 맞추어, 기판 이면에 형성하는 Cr층을 두께 약 200nm로 한다. 또, 전극 인출 영역을 개구한 후에 행하는 O2 분위기의 포스트 아닐을 450℃에서 행한다. 그 외의 점은 상술한 실시예와 같다.
상술한 실시예에서는 단층의 유전체층을 하부 전극, 상부 전극 사이에 끼우는 구성을 사용하였다. 유전체층을 복수층으로 하고, 전극을 3층 이상 사용하여 적층 커패시터를 형성하는 것도 가능하다.
도 4a-4e는 본 발명의 다른 실시예에 의한 박막 커패시터를 작성하는 제조 공정을 나타내는 단면도이다.
도 4a에 나타내듯이, (100)실리콘 기판을 멀티 타겟 DC-RF 마그네트론 스퍼터링 장치에 세트한다. 기판 온도 800℃에서, RF 전원, Ar/O2 분위기를 사용하여 중간층(2)으로서 SrTiO3 층(2)을 두께 약 100nm 성막한다. 성장한 SrTiO3 층은 기판에 대하여 에피텍셜로 성장한다.
다음에, 기판 온도를 600℃로 하고, DC 전원, Ar 분위기를 사용하여 하부 전극층(3)으로서 Pt층을 두께 약 200nm 성막한다. 이 Pt층은 중간층(2)에 대하여 에피텍셜로 성장한다. 다음에, 기판 온도를 600℃로 유지하고, RF 전원, Ar/O2 분위기를 사용하여 유전체층(4)으로서 BST층을 두께 약 50nm 성막한다. 에피텍셜한 유전 체층이 성장한다.
또한, 기판 온도를 600℃로 유지한 채로, DC 전원, Ar 분위기를 사용하여 중간 전극층(5)으로서 Pt층을 두께 약 200nm 성막한다. 이어서, 기판 온도를 600℃로 유지하고, RF 전원, Ar/O2 분위기를 사용하여 유전체층(6)으로서 BST층을 두께 약 50nm 성막한다.
다음에, 기판 온도를 300℃로 하고, DC 전원, Ar 분위기를 사용하여 상부 전극(9)으로서 Pt층을 두께 약 200nm 성막한다. 기판 이면 위에, 기판 온도 300℃에서 Cr층(l0)을 두께 약 500nm 성막한다.
도 4b에 나타내듯이, 상부 전극(9) 위에 레지스트 패턴(PR11)을 형성하고, 하부 전극 접속 영역에 개구를 형성한다. 레지스트 패턴(PR11)을 마스크로 하여 밀링을 행하여 상부 전극(9), 중간 유전체층(6), 중간 전극층(5), 유전체층(4)을 패터닝한다. 그 후 레지스트 패턴(PR11)을 제거하고, O2 분위기 중에서 포스트 아닐을 행한다.
도 4c에 나타내듯이, 새로운 레지스트 패턴(PR12)을 기판 위에 형성하고, 중간 전극 인출 영역에 개구를 형성한다. 레지스트 패턴(PR12)을 마스크로 하여 상부 전극(9), 유전체층(6)의 밀링을 행하고, 중간 전극(5)를 노출한다. 그 후, 레지스트 패턴(PR12)을 제거하고, O2 분위기 중에서 포스트 아닐을 행한다.
도 4d에 나타내듯이, 감광성 폴리이미드층(11)을 성막하고, 노광 현상하여 하부 전극(3), 중간 전극(5), 상부 전극(9)에 대한 각각의 접촉 영역을 노출한다.
도 4e에 나타내듯이, 각 개구 내에 전극 패드(12)를 형성하고, 전극 패드(12) 위에 땜납 범프(13)를 형성한다. 이와 같이 하여, 박막 커패시터(20)가 형성된다. 이 구성은 직렬 접속된 2개의 커패시터로서 사용하여도 좋고, 상부 전극과 하부 전극을 공통 접속하여 병렬 접속된 2개의 커패시터로서 취급해도 좋다. 더욱 다층화하는 것도 가능하다.
도 5a는 상술한 실시예에 따라서 형성된 박막 커패시터의 땜납 범프(l3)의 분포예를 나타낸다. 박막 커패시터(20)의 표면 위에는, 행렬 형상으로 땜납 범프(l3)가 형성되어 있다. 땜납 범프(13)는, 예를 들면 규칙적으로 하부 전극, 상부 전극 또는 하부 전극, 중간 전극, 상부 전극에 접속되어 있다. 각 전극층에 대하여 복수의 위치에서 땜납 범프가 접속됨으로써, 인덕턴스가 낮은 박막 커패시터가 형성된다.
도 5b는 회로 기판 위에 회로 요소를 실장한 상태를 나타내는 단면도이다. 회로 기판(25)의 표면에는 LSI(26)가 땜납 범프(27)를 사용하여 페이스다운 본딩되어 있다. LSI(26)의 주위에는 적층 세라믹 커패시터(28)가 실장되어 LSI의 전원 배선에 접속된다.
회로 기판(25)의 하면(下面)에는 LSI(26)에 대응하여 박막 커패시터(20)가 땜납 범프(13)로 접속되어 있다. 박막 커패시터(20)는 땜납 범프(13), 회로 기판(25) 중의 관통 도체, LSI용 땜납 범프(27)를 거쳐서 LSI의 전원 배선에 접속된다.
회로 기판(25)의 주변부에는 다수의 핀(29)이 배치되어 있다. 핀(29)은 LSI(26)의 단자에 접속된다.
상술한 예에서는 박막 커패시터를 단체(單體)의 소자로서 형성하였다. 박막 커패시터와 다른 소자를 집적화하는 것도 가능하다.
도 6a에 나타내듯이, 실리콘 기판(l)의 일부 표면 위에 박막 커패시터(20)를 형성하고, 인출용 땜납 범프(13)를 형성한다. 한편, 실리콘 기판(1)의 다른 영역에서는 샬로우트렌치 아이솔레이션 등의 분리 영역(41)에 의해 획정된 활성 영역(AR)을 복수 영역 형성하고, 각 활성 영역(AR) 위에 게이트 전극(43, 46)을 형성하며, 게이트 전극(43, 46) 양측에 소스/드레인 영역(44, 45, 47, 48)을 형성한다. 한쌍의 활성 영역을 반대 도전형으로 하고, 반대 도전형의 게이트 전극(43, 46)의 양측에 도전형을 맞춘 소스/드레인 영역(44, 45, 47, 48)을 형성하고, 상보형 회로를 형성할 수도 있다.
도 6b는 또 다른 변형예를 나타낸다. 실리콘 기판(30)에 복수의 관통 구멍이 형성되고, 관통 구멍내에 산화 실리콘 등의 절연층(31)을 형성하고, 관통 구멍을 매립하여 관통 도체(32)를 형성한다. 실리콘 기판(30)의 하면 위에, 관통 도체(32)에 접속된 범프(34)를 형성한다. 이러한 구성으로 하면, 상면(上面)에 박막 커패시터를 형성하고, 하면에서 회로 기판 등에 실장하는 것이 가능해진다.
도 6c는 도 6b의 구성을 사용한 실장예를 나타낸다. 실리콘 기판(30)에는 복수의 관통 도체(32)가 형성되어 있다. 실리콘 기판(30)의 상면 위에, 박막 커패시터(20x)가 형성된다. 박막 커패시터(20x)의 전극은 관통 도체(32)에 접속되는 동시에, 그 상면에도 인출되어 있다. 박막 커패시터(20x) 위에, 저항, 인덕터 등도 포함하는 다층 배선 구조(36)가 형성된다. 다층 배선 구조(36)의 상면에, 땜납 범프 (27)가 형성되고 LSI(26)가 접속된다.
이 구성에 의하면, 다층 배선 구조(36)는 LSI에 적합한 좁은 피치의 범프를 갖고, 실리콘 기판(30) 하면에는 회로 기판의 피치에 적합한 보다 넓은 피치의 범프(34)가 배치된다. 이러한 복합 구조를 회로 기판에 실장함으로써, 고밀도 전자 회로를 용이하게 형성하는 것이 가능해진다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것은 아니다. 실리콘 기판 하면에 형성한 금속층은 기판의 휘어짐을 상쇄시키기 위한 층이다.
Cr 이외에, 실리콘과 밀착성이 뛰어난 Ti, Ni 등의 금속을 사용하는 것도 가능하다.
박막 커패시터의 패터닝은 커패시터의 구성 각층 및 이면층의 성막 후에 행하는 것이 바람직하다. 패터닝에 의해 응력의 밸런스가 바뀌어 휘어짐이 커지는 경우에는, 도 4d에 나타내듯이, 그 후의 공정에서 이면층을 에칭하거나 연마할 수 있다. 이면층의 형성은 표면층 성막에 의한 휘어짐 크기와 프로세스의 허용 휘어짐 양과의 관계에 의해 필요없는 경우에는 행하지 않아도 좋다.
박막 커패시터 각 층의 성막에 스퍼터링을 사용하는 경우를 설명했지만, 화학 기상 퇴적(CVD), 펄스 레이저 퇴적(PLD), 졸겔법 등을 사용하는 것도 가능하다. 각 층에 의해 CVD, 스퍼터링, PLD, 졸겔법 등으로부터 적당한 성막법을 선택해도 좋다. 박막 커패시터의 구성 각 층을 형성한 후 패터닝을 행하는 경우를 설명했지만, 각 층의 형성과 패터닝을 교대로 행하는 것도 가능하다. 성막 과정 도중 복수 회의 패터닝을 행하여도 좋다.
도 6c에 나타낸 다층 배선 구조에서는 배선, 저항, 인덕터 등을 형성했지만, 비어 도체, 필터 등을 동시에 형성하거나, 박막 실리콘층을 사용한 반도체 소자를 형성하여도 좋다. 실리콘 기판에 반도체 소자를 형성하여도 좋음은 도 6a에 나타내는 대로이다.
그 외에 여러 가지의 변경, 개량, 조합이 가능함은 당업자에게 자명할 것이다.
저인덕턴스, 대용량의 박막 커패시터를 필요로 하는 고주파 회로에 사용한다. 예를 들면, 고속 동작 LSI 등의 디커플링 커패시터로서 이용된다.

Claims (10)

  1. 단결정 실리콘 기판과,
    상기 단결정 실리콘 기판 위에 에피텍셜로 성장된 단결정 중간층과,
    상기 단결정 중간층 위에 에피텍셜로 성장된 단결정 하부 전극과,
    상기 하부 전극층 위에 에피텍셜로 성장된 단결정 고유전율 유전체층과,
    상기 단결정 고유전율 유전체층 위쪽에 형성된 상부 전극층과,
    상기 하부 전극층, 상부 전극층 각각의 복수의 위치에 접속된 복수의 도전체 단자를 갖는 박막 커패시터 장치.
  2. 제 1 항에 있어서,
    상기 단결정 중간층은 SrTiO3, CeO2, ZrO2, MgA12O4, TiAlN으로 이루어지는 군으로부터 선택된 적어도 하나로부터 형성되어 있는 박막 커패시터 장치.
  3. 제 1 항에 있어서,
    상기 하부 전극은 Ir, Rh, Ru로 이루어지는 군으로부터 선택된 적어도 하나로부터 형성된 하층과 그 위에 형성된 Pt층과의 적층을 포함하는 박막 커패시터 장치.
  4. 제 1 항에 있어서,
    상기 고유전율 유전체층은 페로브스카이트형 결정 구조를 갖는 산화물로 형성되어 있는 박막 커패시터 장치.
  5. 제 1 항에 있어서,
    단결정 실리콘 기판은 (100)면 또는 (111)면의 주표면(主表面)을 갖는 박막 커패시터 장치.
  6. 제 1 항에 있어서,
    상기 단결정 고유전율 유전체층과 상기 상부 전극층 사이에 배치되고, 적어도 1조의 단결정 중간 전극층과 그 위에 배치된 단결정 중간 고유전율 유전체층의 적층을 더 갖는 박막 커패시터 장치.
  7. 제 1 항에 있어서,
    상기 실리콘 단결정 기판의 이면(裏面) 위에 형성되고 실리콘보다 열팽창율이 큰 재료의 층을 더 갖는 박막 커패시터 장치.
  8. 제 1 항에 있어서,
    상기 단결정 실리콘 기판이 스루홀을 갖고,
    상기 스루홀 내에 형성된 관통 도체와,
    상기 관통 도체에 접속된 도전성 단자를 더 갖는 박막 커패시터 장치.
  9. 제 1 항에 있어서,
    상기 상부 전극층 위에 형성되고 절연층과 그 절연층 내에 매립된 배선과 복수의 관통 도체를 포함하는 다층 박막 배선 구조를 더 갖는 박막 커패시터 장치.
  10. 단결정 실리콘 기판의 표면 위에 단결정 중간층을 에피텍셜로 성장하는 공정과,
    상기 단결정 중간층 위에 단결정 하부 전극층을 에피텍셜로 성장하는 공정과,
    상기 단결정 하부 전극층 위에 단결정 고유전율 유전체층을 에피텍셜로 성장하는 공정과, 상기 단결정 고유전율 유전체층 위쪽에 상부 전극층을 형성하는 공정을 포함하는 박막 커패시터의 제조 방법.
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