KR100690260B1 - 탄성표면파 소자 실장기판, 그것을 사용한 고주파 모듈 및통신기기 - Google Patents

탄성표면파 소자 실장기판, 그것을 사용한 고주파 모듈 및통신기기 Download PDF

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쿄세라 코포레이션
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Abstract

탄성표면파 소자 실장기판을 구성하는, 복수의 절연층을 적층하여 이루어지는 절연기판의 표면에, 탄성표면파 소자가 실장되어서 고주파 모듈이 구성된다. 절연기판의 링형상 접지전극이 상기 전극과 직접 접속된 비어도체를 포함하는 복수의 비어도체를 경유하여 상기 절연기판 표면에 형성된 소정의 도체 패턴과 전기적으로 접속되어 있다. 상기 복수의 비어도체 중, 링형상 접지전극에 직접 접속되는 비어도체 이외의 비어도체가, 평면적으로 보아서 상기 링형상 접지전극이 형성되는 링형상 전극 형성영역보다 외측에 배치된다.

Description

탄성표면파 소자 실장기판, 그것을 사용한 고주파 모듈 및 통신기기{SURFACE-ACOUSTIC-WAVE-DEVICE MOUNT SUBSTRATE, HIGH-FREQUENCY MODULE USING THE SAME, AND COMMUNICATION APPARATUS}
도 1은, 본 발명의 제1실시형태의 탄성표면파 소자 실장기판을 설명하기 위한 개략적인 단면도이다.
도 2의 A는 본 발명의 실시형태에 있어서의 SAW칩의 실장측 표면의 도체 패턴도이며, 도 2의 B는 실장 기판측의 실장부의 도체 패턴도이다.
도 3은, 비어도체의 평면적 배치를 나타낸 도면이다.
도 4는 X-Y축 방향의 수축을 억제해서 소성하기 위한 방법을 설명하는 도면이다.
도 5는, CDMA 듀얼밴드 방식의 고주파 신호처리 회로의 블록 구성도를 나타낸다.
도 6은, 본 발명의 실시의 일형태인 고주파 모듈의 일례를 나타내는 개략 평면도이다.
도 7은, 본 발명의 제2실시형태의 탄성표면파 소자 실장기판을 설명하기 위한 개략적인 단면도이다.
도 8은, 비어도체의 평면적 배치를 나타낸 도면이다.
도 9는, 본 발명의 제3실시형태의 탄성표면파 실장기판을 설명하기 위한 개략적인 단면도이다.
도 10은, X-Y축 방향의 수축을 억제해서 소성하기 위한 방법을 설명하는 도면이다.
도 11은, 본 발명의 제4실시형태의 탄성표면파 소자 탑재용 기판을 설명하기 위한 개략적인 단면도이다.
도 12의 A는, 본 발명의 제4실시형태에 있어서 사용되는 SAW칩의 실장측 표면의 도체 패턴도이며, 도 12의 B는 실장기판측의 실장부의 도체 패턴도이다.
도 13은, X-Y축 방향의 수축을 억제해서 소성하기 위한 방법을 설명하는 도면이다.
도 14는, 종래의 탄성표면파 소자 실장기판의 개략적인 단면도이다.
도 15는, 도 14의 탄성표면파 소자 실장기판의 요부를 확대한 단면도이다.
본 발명은, 탄성표면파 소자를 표면 실장하여 이루어지고, 휴대전화 등의 통신 단말기에 탑재되는 고주파 모듈로서 바람직하게 사용되는 탄성표면파 소자 실장기판, 고주파 모듈 및 통신기기에 관한 것이다.
종래, 절연기판, 예를 들면 반도체소자 및 탄성표면파 소자(이하, SAW칩이라고 하는 경우가 있다)를 실장, 탑재한 고주파 모듈로서, 비교적 고밀도의 배선이 가능한 다층 세라믹 기판이 많이 사용되고 있다. 이 다층 세라믹 기판을 사용한 고주파 모듈은, 알루미나나 유리세라믹 등의 다층 세라믹 기판과, 그 표면에 형성된 W, Mo, Cu, 또는 Ag 등의 금속으로 이루어지는 배선도체로 구성되어 있고, 덮개체에 의해 기밀하게 밀봉된 것, 또는 유기수지에 의해 반도체소자 혹은 SAW칩을 밀봉한 것이 제공되고 있다.
도 14에 나타내는 바와 같이, SAW칩(62)은 압전기판(63)의 이면에, 빗살전극(64)과, 적어도 한쌍의 입출력 단자(65a, 65b)가 피착 형성되고, 또한 상기 빗살전극(64)과 입출력 단자(65)의 주위에 링형상 접지단자(66)가 피착 형성된 것이다. 한편, 절연기판(67)의 표면에는, 입출력 전극(68a, 68b) 및 링형상 접지전극(69)이 피착 형성되어 있다. 입출력 단자(65a, 65b) 및 링형상 접지단자(66)는, 절연기판(67) 표면의 입출력 전극(68a, 68b) 및 링형상 접지전극(69)에 도전성 수지 또는 땜납 등의 도전성 접착재(70)에 의해 접착된다. 이와 같이 하여, SAW칩이 절연기판(67)의 표면에 실장되고, 이 조립체가 듀플렉서 등으로서 이용된다.
그리고, 일반적으로 링형상 접지전극(69) 및 입출력 전극(68a, 68b)에는, 절연기판(67) 내에 설치된 비어도체(71)를 통해서, 절연기판(67)의 이면에 형성된 접지용 도체 패턴(72), 및 입출력 이면전극(73)과 전기적으로 접속된다.
이러한 실장구조에 있어서는, 링형상 접지단자(66)와 링형상 접지전극(69)의 접착재(70)에 의한 접착에 의해 이들이 밀봉재로서 기능하고, 빗살전극(64), 입출력 단자(65a, 65b), 및 입출력 전극(68a, 68b)은 기밀하게 밀봉된다.
그 때문에, 상기 SAW칩의 성능 안정성, 실장 신뢰성 및 밀봉 신뢰성을 확보 하기 위해서, 절연기판 표면의 높은 평탄(coplanarity) 정밀도가 요구되고 있다. 또한 동시에, 기판 표면에 실장되는 반도체소자 등의 고집적화에 따라, 절연기판에 있어서의 X-Y축 방향, 즉 평면방향에 있어서의 치수 정밀도도 요구되고 있다.
종래의 다층 세라믹 기판은, 알루미나 또는 유리 세라믹스의 그린시트에 관통구멍을 형성하고, W, Mo, Cu, Ag 등의 금속으로 이루어지는 도체 페이스트를 충전해서 비어도체를 형성하고, 또한 시트 표면에 도체 페이스트를 인쇄 형성, 적층, 소성함으로써 제작된다. 그러나, 이러한 방법에서는, X-Y축 방향에서의 세라믹 특유의 수축 작용에 의해, 미세한 치수제어를 할 수 없어, 고집적화, 다핀화의 IC를 실장하는 절연기판에는 적용할 수 없었다.
이러한 문제를 해결하는 방법으로서, 상기 세라믹 그린시트의 적층체를 가압하면서 소성하는 것, 또는 세라믹 그린시트의 표면에, 소성 온도에서는 소결되지 않는 무기조성물의 층을 형성해서 동시 소성함으로써, Z축 방향, 즉 두께방향으로만 수축시키고, X-Y축 방향의 수축을 억제하는 것에 의하여, 성형시의 치수를 유지한 고치수 정밀도의 절연기판을 제조하는 것이 제안되어 있다.(예를 들면 일본 특허공개 평7-86743호 공보 및 일본 특허공개 2001-339166호 공보 참조)
그러나, 상기 X-Y축 방향의 수축 특성을 제어하는 제조방법에서는, Z축 방향의 기판수축이 크다. 그 때문에, 도 15에 나타내는 바와 같이, 절연기판(67)의 표면에 SAW칩(62)과 접속되는 입출력 전극(68a, 68b) 및 링형상 접지전극(69)의 바로 아래에 비어도체(71)가 형성되어 입출력 전극(68a, 68b) 및 링형상 접지전극(69)과 직접 접속되어 있는 경우, 비어도체 형성영역과, 비어도체를 형성하지 않는 영역의 각각의 소결온도, 수축거동이 다른 결과, 전극(68a, 68b, 69)이 두께방향으로 볼록하게 되기 쉽고, 비어도체(71) 바로 위의 전극(68a, 68b, 69)에서는 극단적으로 부풀어오르는 경향이 있었다. 그 때문에 도 14와 같은 SAW칩을 탑재한 고주파 모듈에 있어서는, 상기 요철차에 의해 실장 불량, 밀봉 불량 등이 발생되고 있었다.
따라서, 본 발명은 세라믹제의 절연기판의 표면에, SAW칩을 표면 실장한 기판에 있어서, X-Y축 방향의 수축 특성을 억제해서 소성되었을 경우에 있어서도, 기판 표면을 평탄하게 형성하는 것이 가능하며, 표면 실장한 경우에 있어서도 밀봉 불량이나 실장 불량의 발생을 방지한 탄성표면파 소자 실장기판과, 그것을 구비하는 고주파 모듈 및 통신기기를 제공하는 것을 목적으로 하는 것이다.
본 발명은, 탄성표면파 소자를 실장하기 위한 탄성표면파 소자 실장기판으로서, 복수의 절연층을 적층해서 이루어지는 절연기판이며, 그 한쪽 면에 적어도 1쌍의 입출력 전극 및 상기 입출력 전극의 주위에 배치되는 링형상 접지전극이 피착 형성되는 절연기판과, 상기 절연기판의 한쪽 면 및 내부에 형성된 평면 도체층과, 상기 절연층을 관통하도록, 금속분말을 함유하는 페이스트를 충전하여 소성된 비어도체를 구비하고, 상기 절연기판 표면에 형성된 상기 링형상 접지전극은, 평면적으로 보아서 다른 위치에 형성된 복수의 비어도체를 경유해서 상기 절연기판의 한쪽 면과는 반대측의 다른쪽 면에 형성된 접지전극과 전기적으로 접속되어 있고, 상기 복수의 비어도체는, 상기 링형상 접지전극에 근접해서 배치되는 제1비어도체이고, 상기 링형상 접지전극과 직접적 또는 간접적으로 접속된 제1비어도체를 포함하고, 상기 복수의 비어도체 중, 상기 제1비어도체 이외의 비어도체를, 평면적으로 보아서 상기 링형상 접지전극이 형성되는 링형상 전극 형성영역보다 외측에 배치한 것을 특징으로 하는 탄성표면파 소자 실장기판이다.
본 발명에 있어서, 상기 절연기판의 한쪽 면에 형성된 상기 입출력 전극은, 평면적으로 보아서 다른 위치에 형성된 복수의 비어도체를 경유해서 상기 절연기판의 한쪽 면과는 반대측의 다른쪽 면에 형성된 소정의 전극과 전기적으로 접속되어 있고, 상기 복수의 비어도체는, 상기 입출력 전극에 근접해서 배치되는 제2비어도체이고, 상기 입출력 전극과 직접적 또는 간접적으로 접속된 제2비어도체를 포함하고, 상기 복수의 비어도체 중, 상기 제2비어도체 이외의 비어도체를, 평면적으로 보아서 상기 링형상 전극 형성영역 이외의 영역에 배치하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1비어도체의 길이가 상기 절연기판 두께의 20%이하인 것을 특징으로 한다.
본 발명에 있어서, 상기 제2비어도체의 길이가 절연기판의 전체 두께의 20%이하인 것을 특징으로 한다.
본 발명에 있어서, 상기 복수의 비어도체 중, 상기 제1 및 제2비어도체 이외의 비어도체의 길이가 상기 절연기판 두께의 60%이하인 것을 특징으로 한다.
본 발명에 있어서, 상기 복수의 비어도체 중, 상기 제1 또는 제2비어도체 이외의 비어도체는, 상기 링형상 접지전극의 외주로부터 0.05㎜이상 이간되어 있는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수의 비어도체는 서로 평면도체에 의해 접속되어 있는 것을 특징으로 한다.
본 발명에 있어서, 상기 절연층의 두께는 150㎛이하인 것을 특징으로 한다.
본 발명에 있어서, 비어도체의 지름이 50∼200㎛의 크기인 것을 특징으로 한다.
본 발명에 있어서, 상기 복수의 비어도체 중, 상기 제1 또는 제2비어도체의 지름이 100㎛이하인 것을 특징으로 한다.
본 발명에 있어서, 상기 복수의 비어도체 중, 인접하는 비어도체간의 중심이, 상기 비어도체의 지름이상 이간되어 있는 것을 특징으로 한다.
본 발명에 있어서, 상기 입출력 전극 및 상기 링형상 접지전극에 대하여 직접적으로 비어도체가 접속되어 있지 않은 것을 특징으로 한다.
본 발명에 있어서, 상기 입출력 전극 및 상기 링형상 접지전극과 상기 비어도체가, 평면적으로 보아서 0.05mm이상 이간되어 있는 것을 특징으로 한다.
본 발명에 있어서, 상기 비어도체의 지름이 50∼150㎛의 크기인 것을 특징으로 한다.
본 발명에 있어서, 상기 절연기판이 평면방향의 소성 수축량이 상기 평면방향에 수직인 두께방향의 소성 수축량보다 작아지도록 소성된 것임을 특징으로 한다.
본 발명은, 상술의 탄성표면파 소자 실장기판과, 압전기판과, 상기 압전기판의 한쪽 면에 피착 형성되는 빗살전극과, 상기 압전기판의 한쪽 면에 피착 형성되 는 적어도 한쌍의 입출력 단자와, 상기 압전기판의 한쪽 면에 있어서의, 상기 빗살전극과 상기 입출력 단자의 주위에 피착 형성되는 링형상 접지단자를 갖는 탄성표면파 소자를 포함하고, 상기 탄성표면파 소자의 상기 입출력 단자 및 상기 링형상 접지단자를, 상기 절연기판의 한쪽 면의 상기 입출력 전극 및 상기 링형상 접지전극에 도전성 접착재에 의해서 접착하고, 탄성표면파 소자가 절연기판에 실장되는 것을 특징으로 하는 고주파 모듈이다.
본 발명에 있어서, 상기 절연기판의 한쪽 면 혹은 내부에, 적어도 전력증폭기와, 상기 전력증폭기의 출력을 검출하기 위한 방향성 결합기를 설치하여 이루어지는 것을 특징으로 한다.
본 발명에 있어서, 상기 절연기판의 한쪽 면 혹은 내부에, 전력증폭기와, 상기 전력증폭기에 들어가는 신호의 노이즈를 제거하는 필터와, 전력증폭기의 출력을 검출하기 위한 방향성 결합기와, 검파회로를 구성하고, 상기 탄성표면파 소자가 상기 송수신의 신호를 나누는 듀플렉서로서 기능하는 것을 특징으로 한다.
또한 본 발명은, 상기 고주파 모듈을 내장해서 이루어지는 것을 특징으로 하는 통신기기이다.
본 발명에 의하면, SAW칩을 표면 실장하기 위해서, 절연기판의 한쪽 면에 형성된 링형상 접지전극을, 평면적으로 보아서 다른 위치에 형성된 복수의 비어도체를 경유해서 상기 절연기판의 한쪽 면 혹은 다른쪽 면에 형성된 소정의 전극과 전기적으로 접속되어 있고, 상기 복수의 비어도체 중, 상기 링형상 접지전극과 근접해서 접속된 비어도체 이외의 비어도체를, 평면적으로 보아서 상기 링형상 전극 형 성영역보다 외측에 배치한다. 이것에 의해, 세라믹제의 절연기판을 평면방향(X-Y축 방향)의 수축을 억제하면서 소성했을 경우라도, 절연기판의 한쪽 면에 설치한 각종 전극의 비어도체에 의한 볼록화가 방지되어, 절연기판 표면의 평탄성을 높일 수 있다. 그 결과, SAW칩의 기밀성 및 실장 신뢰성을 향상시킴과 아울러, 치수정밀도가 높은 고주파 모듈을 제공할 수 있다.
본 발명에 의하면, 각 비어도체의 길이를 어느 것이나 절연기판 두께의 20%이하로 함으로써, X-Y축 방향의 수축을 억제하면서 소성했을 경우라도, 절연기판의 한쪽 면에 설치한 각종 전극의 비어도체에 의한 오목화가 방지되어, 절연기판 표면의 평탄성을 높일 수 있다. 그 결과, 기밀밀봉을 행하는 SAW칩의 기밀성 및 실장 신뢰성을 향상시킴과 아울러, 치수정밀도가 높은 고주파 모듈을 제공할 수 있다.
본 발명에 의하면, 탄성표면파 소자가 땜납 또는 납재 등으로 실장되는 전극에 대하여, 직접적으로 비어도체가 접속되어 있지 않기 때문에, 전극표면에 있어서의 요철의 발생을 저감할 수 있는 결과, 이 전극에의 탄성표면파 소자의 실장 신뢰성을 높임과 아울러, 기밀밀봉의 신뢰성도 향상시킬 수 있다.
특히, 절연기판이, X-Y축 방향의 수축을 억제하면서 소성했을 경우에 있어서도 기판의 한쪽 면에 설치한 각종 전극이 비어도체에 의한 영향을 방지할 수 있어, 기판 표면의 평탄성을 높일 수 있다. 그 결과, 기밀밀봉을 행하는 SAW칩의 기밀성 및 실장 신뢰성을 향상시킴과 아울러, 치수정밀도가 높은 탄성표면파 소자를 탑재한 기판을 제공할 수 있다.
또한 이러한 탄성표면파 소자 실장 기판에, 전력증폭기, 상기 전력증폭기에 들어가는 신호의 노이즈를 제거하는 필터, 전력증폭기의 출력을 검출하기 위한 방향성 결합기, 검파회로 등을 구성함으로써 신뢰성이 높은 송수신 성능이 우수한 고주파 모듈을 제공할 수 있다.
또한, 이러한 고주파 모듈을 통신기기에 탑재함으로써 휴대시에 낙하 등에 의해 충격이 가해졌을 경우에 있어서도 탄성표면파 소자의 실장의 강도가 높으므로, 기밀 밀봉성 및 실장성이 손상되는 일이 없기 때문에, 신뢰성이 높은 통신기기를 제공할 수 있다.
이하 도면을 참고로 해서 본 발명의 바람직한 실시형태를 상세하게 설명한다.
도 1은 본 발명의 제1실시형태의 탄성표면파 소자 실장기판(1)을 설명하기 위한 개략적인 단면도이다. 도 1의 탄성표면파 소자 실장기판(1)을 구성하는 절연기판(2)은, 복수의 세라믹 절연층(2a, 2b, 2c, 2d, 2e, 2f)을 일괄 적층해서 이루어지는 적층체로 이루어지고, 그 절연층 사이, 한쪽 면인 표면, 한쪽 면과는 반대측의 다른쪽 면인 이면에는, 두께가 5∼20㎛의 평면 도체층(3a, 3b, 3c)이 피착 형성되어 있다. 또한 각 절연층(2a∼2f)에는, 이것을 관통하는 지름이 50∼200㎛의 비어도체(4a1, 4a2, 4a3, 4b1, 4b2, 4b3)가 형성되어 있다. 또 이하의 설명에 있어서, 복수의 비어도체(4a1, 4a2, 4a3, 4b1, 4b2, 4b3)를 총칭해서 단지 비어도체(4)로 칭할 경우가 있다.
이 절연기판(2)의 표면에는, 탄성표면파 소자(이하, SAW칩이라고 한다)(5)가 탑재되고, 그 탑재부에는, SAW칩(5)을 플립칩 실장하기 위한 전극패드 군이 형성되어 있다.
구체적으로, 절연기판(2)의 표면에 실장되는 SAW칩(5)의 실장구조에 대하여 설명한다. 도 2의 A는, SAW칩(5)의 실장측 표면의 도체 패턴도이며, 도 2의 B는 절연기판측의 실장부의 도체 패턴도이다.
도 2의 A에 나타내는 바와 같이, SAW칩(5)은, 예를 들면 탄탈산리튬 단결정, 랑거사이트(Langasite)형 결정구조를 갖는 예를 들면 란탄-갈륨-니오브계 단결정, 4붕산리튬 단결정 등의 압전성의 단결정으로 이루어지는 압전기판(10)의 표면에, 한쌍의 입출력 단자(11a, 11b)와, 여진전극인 빗살전극(12), 및 이들을 둘러싸도록 링형상 접지단자(13)가 피착 형성되어 있다.
한편, 도 2의 B에 나타내는 바와 같이, 절연기판(2)의 표면에는, SAW칩(5)의 단자군과 대향하는 위치에, 한쌍의 입출력 전극(14a, 14b), 및 이들을 둘러싸도록 링형상 접지전극(15)이 형성되어 있다. 그리고, 상기 SAW칩(5)이 상기 절연기판(2)의 표면에, 예를들면 땜납 실장된다. 그리고, SAW칩(5)의 입출력 단자(11a, 11b)와, 절연기판(2)측의 입출력 전극(14a, 14b)이, 또 SAW칩(5)의 링형상 접지단자(13)와 절연기판(2)측의 링형상 접지전극(15)이, 땜납 또는 납재 등의 도전성 접착재(16)에 의해 접착되어 플립칩 실장된다. 이러한 구성에 의해, 링형상 접지단자(13) 및 링형상 접지전극(15)에 의해 둘러싸여진 영역은, 기밀한 공간(17)을 형성하고, 여진전극인 빗살전극(12)은 이 기밀 공간(17) 내에 밀봉되어 있다.
이 절연기판(2)측의 링형상 접지전극(15)에는, 지름(d)이 50∼100㎛인 비어 도체(4)가 복수 접속된다. 링형상 접지전극(15)은, 절연기판(2)의 이면에 형성된 평면 도체층인 접지용 도체 패턴(3a)과, 복수의 비어도체(4a1, 4a2, 4a3) 및 평면 도체층(3a1, 3a2)을 경유해서 전기적으로 접속되어 있다. 또한 입력 전극(14a)에도 마찬가지로 비어도체(4)가 접속된다. 입력전극(14a)은 절연기판(2)의 이면에 형성된 평면 도체층인 입력용 이면전극(3b)과, 복수의 비어도체(4b1, 4b2, 4b3) 및 평면 도체층(3b1, 3b2)을 경유해서 접속되어 있다. 또한, 출력전극(14b)은, 비어도체(4c1), 평면 도체층(3c), 비어도체(4c2)를 경유하고, 절연기판(2)의 표면에 형성된 평면 도체층인 표면전극(3d)과 접속되어 있다.
본 발명의 실시형태에 있어서는, 전기적인 접지와, 강고한 실장과, 기밀밀봉을 담당하는 링형상 접지전극(15)에 접속되는 비어도체(4a1, 4a2, 4a3)의 절연기판(2) 표면에 관한 평면적 배치에 대해서, 도 3에 나타내는 바와 같이, 비어도체(4a1, 4a2, 4a3)는 링형상 접지전극(15)에 근접하여 배치되는 제1비어도체이고, 링형상 접지전극(15)과 직접적으로 접속되는 제1비어도체인 비어도체(4a1)를 포함하고, 비어도체(4a1, 4a2, 4a3) 중, 제1비어도체인 비어도체(4a1) 이외의 비어도체인 비어도체(4a2, 4a3)를 평면적으로 보아, 링형상 접지전극(15)이 형성되는 링형상 전극 형성영역보다 외측에 배치하는 것이 중요하다. 여기에서, 「비어도체를 평면적으로 보아서」란, 비어도체를 절연기판(2)의 표면에 투영한 상태를 의미한다. 또, 도 1에 나타내어지는 실시형태에서는 비어도체(4b1, 4b2, 4b3)는 입력전극(14a)에 근접하여 배치된 제2비어도체이고, 입력전극(14a)과 직접적으로 접속된 제2비어도체인 비어도체(4b1)를 포함하고, 비어도체(4b1, 4b2, 4b3) 중, 제2비어도체인 비어도체(4b1) 이외의 비어도체인 비어도체(4b2, 4b3)는, 평면적으로 보아서 상기 링형상 전극 형성영역보다 외측에 배치되어 있다. 또, 비어도체(4c1, 4c2)는 출력전극(14b)에 근접하여 배치되는 제2비어도체이고, 출력전극(14b)과 직접적으로 접속된 제2비어도체인 비어도체(4c1)를 포함하고, 비어도체(4c1, 4c2) 중, 제2비어도체인 비어도체(4c1) 이외의 비어도체인 비어도체(4c2)는, 평면적으로 보아서 상기 링형상 전극 형성영역보다 외측에 배치되어 있다.
이와 같이 링형상 접지전극(15)과, 이면의 접지용 도체 패턴(3a)을 비어도체에 의해 직선적으로 하나의 비어도체로 접속하지 않고, 평면 도체층(3a1, 3a2)을 통해서 비어도체(4a2, 4a3)를 경유해서 접속하고, 또한, 이 비어도체(4a2, 4a3)를 링형상 접지전극(15)의 외측에 배치함으로써, 절연기판(2)의 두께 방향으로 존재하는 비어도체의 기판 표면에의 영향, 특히 링형상 접지전극(15)에의 영향을 억제할 수 있다. 또한 고주파 모듈(1)을 평면방향, 즉 X-Y축 방향으로의 수축을 억제하고, 두께 방향, 즉 Z축 방향으로 수축시켰을 경우에, 두께 방향으로 형성된 비어도체(4)가 Z축 방향으로의 수축이 충분히 진행되지 않아 기판 표면측으로의 돌출이 발생했을 경우에 있어서도, 링형상 접지전극(15)에의 영향을 방지하여, SAW칩의 실장면에 서의 평탄도를 높일 수 있다. 그 결과, 링형상 접지전극(15)에 의한 실장 강도를 높일 수 있음과 아울러, 기밀 밀봉에 의한 신뢰성을 높일 수 있다.
또한, 본 발명에 의하면, 상기 링형상 접지전극(15)에 접속되는 비어도체뿐만 아니라, 입출력 전극(14a, 14b)에 접속되는 비어도체(4b1, 4b2, 4b3, 4c1, 4c2) 중, 입출력 전극(14a, 14b)에 직접적으로 접속된 제2비어도체인 비어도체(4b1, 4c1) 이외의 비어도체, 즉 비어도체(4b2, 4b3, 4c2)를 평면적으로 보아서 링형상 접지전극(15)보다 외측에 배치하는 것이 바람직하다.
이것에 의해, 상술한 링형상 접지전극(15)과 마찬가지로, 실장 부분의 평탄도를 높일 수 있음과 아울러, 입출력 전극(14a, 14b)에의 SAW칩의 실장 신뢰성을 높일 수 있다.
또한, 본 발명에 의하면, SAW칩에 있어서의 밀봉성, 실장 신뢰성을 높은 레벨로 향상시키기 위해서, 링형상 접지전극(15) 및 입출력 전극(14a, 14b)과 직접적으로 접속된 비어도체(4a1, 4b1, 4c1)의 지름(d)을 100㎛이하로 하는 것이 바람직하다. 이것은, 비어도체(4a1, 4b1, 4c1)의 지름(d)을 작게 함으로써 비어도체 중에 충전되는 도체의 체적을 가능한 한 작게 하여, 그 비어도체(4a1, 4b1, 4c1)의 체적수축에 의한, 링형상 접지전극(15)의 내측에서의 기판 표면으로의 평탄도에의 영향을 억제할 수 있다.
또한 상기 복수의 비어도체 중, 링형상 접지전극(15) 및 입출력 전극(14a, 14b)과 직접적으로 접속된 비어도체(4a1, 4b1, 4c1)의 길이는, 절연기판(2)의 두께의 25%이하, 특히 20%이하인 것이 바람직하다. 이것에 의해 더욱 평탄도를 향상시킬 수 있다.
도 1, 도 2A, 도 2B 및 도 3의 예에서는, 링형상 접지전극(15)과 접지용 도체 패턴(3a), 입출력용 전극(14a, 14b)과, 입력용 이면전극(3b) 및 표면전극(3d)까지의 비어도체를 포함하는 경로로 접속했을 경우에 대하여 설명했지만, 이 접속 경로에 있어서의 비어도체의 수는, 2개이상이면 이것에 한정되는 것은 아니다.
본 발명의 탄성표면파 소자 실장기판(1)에 있어서의 절연기판(2)을 구성하는 세라믹 재료로서는, 특히 유리 분말, 혹은 유리 분말과 세라믹 필러 분말의 혼합물을 소성해서 되는 유리세라믹 소결물체로 이루어지는 것에 의해, 전극, 평면 도체층, 비어도체 등을 Cu, Ag, Au, Ni, Pt, Pd 또는 그들의 혼합물 등을 사용하는 것이 가능하다.
사용되는 유리 성분으로서는, 적어도 SiO2를 함유하고, A2O3, B2O3, ZnO, PbO, 알칼리 토류금속 산화물, 알칼리 금속 산화물 중 적어도 1종을 함유한 것이며, 예를 들면 SiO2-B2O3계, SiO2-B2O3-Al2O3계-MO계(단, M은 Ca, Sr, Mg, Ba 또는 Zn을 나타낸다) 등의 붕규산 유리, 알칼리규산 유리, Ba계 유리, Pb계 유리, Bi계 유리 등을 들 수 있다. 이들 유리는, 소성에 의해 결정이 석출되는 결정화 유리인 것이 기판강도를 향상시키는 점에서 바람직하다.
또한 세라믹 필러로서는, 쿼츠, 크리스토발라이트 등의 SiO2나, Al2O3, ZrO2, 뮬라이트, 포스터라이트, 엔스터타이트, 스피넬, 마그네시아 등이 바람직하게 사용된다.
상기 유리 성분 및 필러 성분은, 유리 성분이 10∼70중량%와, 세라믹 필러 성분 30∼90중량%의 비율로 이루어지는 것이 기판강도를 높이는 점에서 바람직하다.
본 발명의 탄성표면파 소자 실장기판(1)에 사용되는 세라믹 기판을 제작하기 위한 구체적인 방법에 대하여 설명한다. 우선, 상기 유리 분말, 또는 유리 분말과 세라믹 필러 분말의 혼합물에 유기 바인더 유기용제 등을 첨가 혼합해서 슬러리를 제작한 후, 닥터블레이드법이나 캘린더롤법 등에 의해, 소정 두께의 세라믹 그린시트를 제작한다.
그 후, 이 세라믹 그린시트에 비어도체를 형성하기 위한 관통구멍을 마이크로 드릴이나 펀칭, 레이저 가공 등에 의해 형성한 후, 관통구멍 내에, Cu, Ag, Au, Ni, Pt, Pd 또는 그들의 혼합물 등의 도체의 페이스트를 스크린인쇄법 등에 의해 충전함과 아울러, 여러 가지의 도체 패턴으로 인쇄한다.
그리고, 비어도체 및 평면 도체층을 형성한 세라믹 그린시트를 적층 압착한 후, 850∼1000℃의 온도에서 소성함으로써, 평면 도체층 및 비어도체를 구비하는 다층 세라믹 기판을 제작할 수 있다. 또, 절연기판(2) 내에 여러 가지 회로를 내장시키는 점에서, 절연층의 두께는 각각 150㎛이하, 상기 절연층의 총수가 5층이상으로 형성되어 있는 것이 바람직하다.
본 발명의 탄성표면파 소자 실장기판(1)은, 특히 세라믹 기판이 X-Y축 방향 의 소성 수축량이 Z축 방향의 소성 수축량보다 작아지도록 소성된 것에 바람직하게 적용된다. 이것은, 통상의 소성 방법의 경우, X, Y, Z축 방향에 대하여 같은 레벨로 소성 수축하지만, X-Y축 방향의 소성 수축량이 Z축 방향의 소성 수축량보다 작아지도록 소성했을 경우, Z축 방향의 세라믹스의 수축량에 대하여, 비어도체의 수축량이 그것에 추종해서 충분히 수축하기 어렵다. 이러한 경우, 본 발명의 구조를 채용함으로써, 비어도체에 의한 돌출을 저감하고, 기판 표면의 평탄도를 높일 수 있다.
X-Y축 방향의 소성 수축량이 Z축 방향의 소성 수축량보다 작아지도록 소성하는 방법으로서는, 예를 들면, 일본 특허공개 2001-158670호 공보에 기재된 방법에 따르면, 도 4에 나타내는 바와 같이, 세라믹 그린시트의 적층체(21)의 상하면에, 세라믹 그린시트의 소성 온도에서는 소결하기 어려운, 난소결성의 세라믹 재료를 주성분으로 하는 시트(22)를 적층한 후, 이 적층체를 소성한다. 이것에 의해, 난소결성 세라믹 시트가 소성되지 않으므로, 이 시트와의 마찰력에 의해 세라믹 그린시트 적층체(21)는 X-Y축 방향의 수축이 억제되고, Z축 방향으로 강제적으로 수축함으로써, X-Y축 방향의 수축을 작게 하여, 치수정밀도가 높은 절연기판을 제작할 수 있다.
또, 난소결성 세라믹 시트는, 알루미나, 실리카 등, 소성 온도에서는 소결을 하지 않는 세라믹 재료를 주성분으로 하고, 적절히 접착재로서 유리를 적당량 첨가한 것을 시트형상으로 성형한 것이 사용된다. 또, 소성에 있어서 Z방향으로 압력을 인가함으로써, 보다 Z축 방향의 소성 수축을 촉진하여, X-Y축 방향의 치수정밀도가 높은 절연기판을 제작할 수 있다.
본 발명의 탄성표면파 소자 실장기판(1)은, 도 1, 도 2A, 도 2B, 및 도 3에서 나타내는 바와 같이, 절연기판(2)의 표면에 상기와 같은 SAW칩(5)을 탑재할 뿐만 아니라, 예를 들면 휴대통신용의 고주파 회로를 구성하기 위해서, 예를 들면 일본 특허공개 평9-8584호 공보에 기재되는 바와 같이, 칩 콘덴서, 인덕터, 저항 등의 전자부품, 파워앰프, 스위치, 파워 컨트롤, 검파, 전원 컨트롤 등의 반도체 부품의 군에서 선택되는 적어도 하나의 부품(19)이 탑재되어 있어도 되고, 또한 분파회로, 합파회로, 커플러, 밸룬, 필터의 군에서 선택되는 적어도 1종의 수동회로(20), 또한 칩 콘덴서, 인덕터, 저항소자 등의 전자부품을 구비해도 좋다.
예를 들면, 도 5는, 휴대전화장치 등의 이동통신기기에 사용되는, CDMA 듀얼 밴드 방식의 고주파 신호처리 회로의 블록 구성도를 나타내고, 도 6은, 고주파 모듈의 평면도를 나타낸다.
이 CDMA 듀얼밴드 방식에서는, 셀룰러 방식 800㎒대 및 PCS방식 1.9㎓대의 주파수 밴드를 가진 2개의 송수신계와, GPS(Global Positioning System)에 의한 측위기능을 이용하기 위해 GPS의 수신밴드 1.5㎓대를 가진 1개의 수신계로 구성된다.
도 5에 있어서, 고주파 신호처리 회로는, 안테나(31)와, 주파수대를 나누기 위한 저역통과필터(LPF), 고역통과필터(HPF)를 포함하는 분파기(32)와, 1.9㎓대의 송신계를 분리하는 SAW 듀플렉서(33a)와, 동 수신계를 분리하는 SAW 듀플렉서(33b)와, 800㎒대의 송신계를 분리하는 SAW 듀플렉서(34a)와, 동 수신계를 분리하는 SAW 듀플렉서(34b)와, 상기 분파기(32)로부터 받아들여지는 GPS 신호를 통과시키기 위 한 SAW 필터(42)와, 수신신호의 위상을 회전시키는 정합회로(33c, 34c)를 포함한다.
송신계에서는, 송신신호 처리회로(RFIC)(47)로부터 출력되는 셀룰러 송신신호는, SAW 필터를 갖는 대역통과필터(BPF)(39)에 의해 노이즈가 떨어뜨려져, 고주파 전력 증폭회로(37)에 전달된다. 송신신호 처리회로(RFIC)(47)로부터 출력되는 PCS 송신신호는, SAW 필터를 갖는 대역통과필터(BPF)(40)에 의해 노이즈가 떨어뜨려져, 고주파 전력 증폭회로(38)에 전달된다.
고주파 전력 증폭회로(37, 38)는, 각각 800㎒대, 1.9㎓대의 주파수에서 구동되어, 송신전력을 증폭한다. 증폭된 송신신호는 방향성 결합기(35, 36)를 통과하여, 상기 SAW 듀플렉서(34a, 33a)에 입력된다.
방향성 결합기(35, 36)는, 고주파 전력 증폭회로(37, 38)로부터의 출력신호의 레벨을 모니터하고, 그 모니터 신호에 기초하여 고주파 전력 증폭회로의 오토 파워 컨트롤하는 기능이 있고, 그 모니터 출력은, 검파용 회로(41)에 입력된다.
한편 수신계는, SAW 듀플렉서(34b, 33b)에서 분리된 수신신호를 증폭하는 저잡음 증폭기(LNA)(44, 43)와, 수신신호로부터 노이즈를 제거하는 고주파 필터(46, 45)를 구비하고 있다. 고주파 필터(46, 45)를 통과한 수신신호는, 수신신호 처리회로(RFIC)(48)에 전달되어 신호처리된다. 또한 상기 GPS용 SAW 필터(42)에서 분리된 GPS 신호는, 수신신호 처리회로(RFIC)(48)에서 신호처리된다.
상기 듀플렉서의 구성은 한정되지 않지만, 바람직하게는, 36°Y컷-X전파의 LiTaO3결정, 64°Y컷-X전파의 LiNbO3결정, 45°X컷-Z전파의 LiB4O7결정 등으로 이루어지는 기판 상에, 빗살모양의 IDT(Inter Digital Transducer) 전극이 형성된 것이다.
상기 고주파 전력 증폭회로의 구성도 한정되지 않지만, 바람직하게는, 고주파 신호를 증폭하는 기능을 가지고, 소형화, 고효율화를 꾀하기 위해서 GaAsHBT(갈륨비소 헤테로 정션 바이폴러 트랜지스터)구조, 또는 P-HEMT구조의 GaAs 트랜지스터, 또는 실리콘 혹은 게르마늄 트랜지스터를 포함하는 반도체소자로 형성되어 있다.
이상과 같은 구성의 고주파 신호처리 회로를 포함하는 이동통신기기에 있어서는, 각 부에 대한 소형화, 경량화의 요구가 크고, 이들의 요구를 고려하여 고주파 신호처리 회로는, 원하는 특성을 달성할 수 있는 단위로 모듈화되어 있다.
즉, 도 5의 굵은 1점쇄선(52)으로 나타낸 바와 같이, 분파기(32), SAW 듀플렉서(33a, 33b, 34a, 34b), 고주파 전력 증폭회로(37, 38), 방향성 결합기(35, 36) 등을 포함하는 분파계 회로 및 송신계 회로가, 1개의 기판에 형성된 1개의 고주파 모듈(52)을 형성하고 있다.
또, 고주파 모듈(52)을, 800㎒대의 고주파 모듈과, 1.9㎓대의 2개의 고주파 모듈로 나눈다고 하는 실장방법도 가능하다. 또한 저잡음 증폭기(LNA)(43, 44)와 수신용 고주파 필터(45, 46)를 포함한 모듈을 추가해서 형성해도 좋다.
이하, 800㎒대와, 1.9㎓대의 2개의 주파수대를 포함하는 1개의 고주파 모듈 (52)에 기초하여 설명한다.
도 6에, 고주파 모듈(52)의 평면도를 나타낸다. 고주파 모듈(52)은 절연층의 정층체로 이루어지는 절연기판(53)을 가지고 있다.
절연기판(53)의 표층에는, 각종의 패턴, 각종 칩부품 외에, BPF(39, 40), GPS용의 SAW 필터(42), SAW 듀플렉서(33a, 34a, 33b, 34b), 및 고주파 전력 증폭회로(37, 38)의 일부를 구성하는 전력증폭용 반도체소자(54, 55) 등이 탑재되고, 이들은 땜납 또는 납재 등에 의해 절연기판 표면의 도체 패턴에 접속되어 있다. 전력증폭용 반도체소자(54, 55)는 절연기판(53) 상의 도체 패턴과 와이어본딩으로 접속되어 있다. 전력증폭용 반도체소자(54, 55)의 주위에는, 마찬가지로 고주파 전극 증폭회로(37, 38)의 일부를 구성하는 전력증폭용 정합회로(56, 57)가 칩부품 및 도체 패턴으로 형성되어 있다.
또, 전력증폭용 반도체소자(54, 55), 전력증폭용 정합회로(56, 57) 등은, 절연기판(53)의 이면에 탑재되도록 하여도 좋다.
또, 도시하지 않지만, 도 1과 마찬가지로, 절연기판(53)의 내부에는 정합회로, 방향성 결합기가 내장되고, 또한 전력증폭용 반도체소자(54, 55)와 BPF(39, 40) 사이에 DC컷용 결합 콘덴서, BPF(39, 40)와 접지 사이에 콘덴서가 내장되어 있다.
이러한 고주파 모듈에 있어서도, 절연기판(53)은 도 1의 탄성표면파 소자 실장기판(1)과 마찬가지로, 세라믹스로 이루어지는 절연층에 여러 가지 도체 패턴을 형성하고, 이들을 적층한 후 동시에 소성한 것이 사용된다. 특히, 비유전률이 7에 서 25의 세라믹 재료를 사용하면, 세라믹 유전체층을 얇게 할 수 있고, 유전체층에 내장된 회로의 소자 사이즈를 작게 할 수 있으며, 소자간 거리도 좁게 할 수 있다.
그리고, 이 고주파 모듈에 있어서도, 회로형성에 사용되는 SAW칩을 도 1, 도 2A, 2B, 및 도 3에 나타내는 바와 같은 구성으로 함으로써, 이들 SAW칩의 고주파 모듈에 있어서의 실장 신뢰성을 높일 수 있다.
도 7은 본 발명의 제2실시형태의 탄성표면파 소자 실장기판(1)을 설명하기 위한 개략적인 단면도이다. 본 실시형태에 있어서, 상술의 실시형태의 구성에 대응하는 부분에는 동일한 참조부호를 붙이고, 그 설명을 생략한다.
도 7의 탄성표면파 소자 실장기판(1)을 구성하는 절연기판(2)은, 복수의 세라믹 절연층(2a∼2f)을 일괄 적층해서 이루어지는 적층체로 이루어지고, 그 절연층 사이, 표면, 이면에는, 두께가 5∼20㎛의 평면 도체층(3a∼3d)이 피착 형성되어 있다. 또 다른 층에 형성된 2개 이상의 평면 도체층(3a∼3d)을 접속하기 위해서, 각절연층(2a∼2f)을 관통해서 지름(d)이 50∼200㎛의 비어도체(4a1∼4a3, 4b1∼4b3, 4c1, 4c2)가 형성되어 있다.
이 절연기판(2)의 표면에는, 상술의 실시형태와 마찬가지로 하여 SAW칩(5)이 탑재되고, 그 탑재부에는, SAW칩(5)을 플립칩 실장하기 위한 전극패드 군이 형성되어 있다.
본 발명의 실시형태에 있어서는, 비어도체(4a1, 4a2, 4a3)의 평면적 배치에 관해서, 도 8에 나타내는 바와 같이 비어도체(4a1, 4a2, 4a3), 및 비어도체(4b1, 4b2, 4b3)는, 평면적으로 보아서 서로 다른 위치에 설치되어 있는 것이 중요하다. 또, 도 7에 나타내어지는 실시형태에서는 비어도체(4b1, 4b2, 4b3)는 입력전극(14a)에 접근하여 배치되는 제2비어도체이고, 입력전극(14a)과 직접적으로 접속된 제2비어도체인 비어도체(4b1)를 포함하고, 비어도체(4b1, 4b2, 4b3) 중, 제2비어도체인 비어도체(4b1) 이외의 비어도체인 비어도체(4b2, 4b3)는, 평면적으로 보아서 상기 링형상 전극 형성영역보다 내측에 배치되어 있다. 또, 비어도체(4c1, 4c2)는 출력전극(14b)에 근접하여 배치되는 제2비어도체이고, 출력전극(14b)과 직접적으로 접속된 제2비어도체인 비어도체(4c1)를 포함하고, 비어도체(4c1, 4c2) 중, 제2비어도체인 비어도체(4c1) 이외의 비어도체인 비어도체(4c2)는, 평면적으로 보아서 상기 링형상 전극 형성영역보다 외측에 배치되어 있다.
이와 같이 접속경로를, 링형상 접지전극(15) 및 입력용 전극(14a)으로부터 이면의 접지용 도체 패턴(3a) 및 입력용 이면전극(3b)까지 비어도체에 의해서 직선적으로 접속하지 않고, 평면 도체를 통하여 부분적으로 어긋나게 하여 평면적으로 다른 위치에 설치함으로써 탄성표면파 소자 실장기판(1) 전체가 Z축 방향으로 수축했을 경우에, 연직방향으로 형성된 비어도체(4)가 Z축 방향으로의 수축이 충분히 진행되지 않을 경우라도, 부분적으로 어긋난 단차부에서 비어도체(4)가 복수로 분단되어 있으므로, 직선적으로 형성되었을 경우에 비하여 비어도체(4)에 의한 절연기판(2)의 표면측으로의 돌출이 방지되어, 링형상 접지전극(15) 및 입력전극(14a) 등의 전극을 형성한 표면의 평탄도를 높일 수 있다.
또한, 본 발명에 의하면, SAW칩에 있어서의 밀봉성, 실장 신뢰성을 높은 레벨로 향상시키기 위해서, 링형상 접지전극(15) 및 입력전극(14a)과 직접적으로 접속된 비어도체(4a1, 4b1)의 길이를 절연기판의 전체 두께의 20%이하로 하는 것이 중요하다. 이것은 비어도체(4a1, 4b1)가 링형상 접지전극(15) 및 입력전극(14a) 등의 전극을 형성한 표면의 평탄도에의 영향이 가장 크기 때문에, 이 비어도체(4a1, 4b1)의 길이를 가능한 한 짧게 함으로써, 그 비어도체(4a1, 4b1)에 의한 영향을 억제할 수 있다.
또, 이들 비어도체(4)는 전기회로를 형성하기 위한 것이므로, 저저항화를 도모하는 점에서 비어도체(4)의 지름(d)은 50∼200㎛인 것이 바람직하다.
또한, 비어도체(4)에 있어서의 경로의 어긋남량, 즉 비어도체(4a1)의 중심과 비어도체(4a2)의 중심, 비어도체(4a2)의 중심과 비어도체(4a3)의 중심의 어긋남량(m1, m2)은, 비어도체(4a1, 4a2)의 지름(d) 이상, 바람직하게는 2d 이상인 것이 바람직하다.
또한 도 7 및 도 8의 예에서는, 링형상 접지전극(15)과 접지용 도체 패턴(3a), 입력용 전극(14a)과 입력용 이면전극(3b)까지를 3개의 비어도체를 포함하는 경로로 접속한 경우에 대해서 설명하였지만, 이 접속경로에 있어서의 비어도체의 수는 2개이어도 좋고, 또 4개이상이어도 좋지만, 비어도체(4)에 의한 돌출을 저감 하는 점에서는 3개이상의 비어도체를 설치하는 것이 바람직하다. 단, 비어도체의 수가 많아짐에 따라 접속경로의 길이가 길어지고, 설치에 소정의 면적도 필요하게 되기 때문에 비어도체의 수는 5개이하인 것이 바람직하다.
또한 복수의 비어도체 중, 링형상 접지전극(15) 및 입력전극(14a)과 직접적으로 접속된 비어도체(4a1, 4b1) 이외의 비어도체(4a2, 4a3, 4b2, 4b3)의 길이는 절연기판의 두께의 60%이하, 특히 50%이하, 더욱이는 40%이하인 것이 바람직하다. 이것에 의해서 더욱 평탄도를 향상시킬 수 있다.
또한, 본 발명의 고주파 모듈에 있어서는, 도 7의 출력전극(14b)에 나타내는 바와 같이, 비어도체(4c1), 평면 도체층(3c), 비어도체(4c2)를 경유해서 절연기판(2)의 표면에 형성된 평면 도체층(3d)과 전기적으로 접속할 경우가 있다.
이러한 경우에 있어서도, 출력전극(14b)에 직접적으로 접속되는 비어도체(4c1)의 길이는, 절연기판(2)에 있어서의 두께의 20%이하인 것이 바람직하다. 이것에 의해서도, 출력전극(14b)에 있어서 비어도체(4c1)가 충분히 수축되지 않는 경우에도 비어도체(4c1)의 돌출을 방지할 수 있다.
또한 도 7 및 도 8에 있어서, 절연기판 내부에 설치된 비어도체(4a1, 4a2, 4a3, 4b1, 4b2, 4b3)는, 각 절연층에 개개로 형성된 비어도체가 직접 연결된 것이지만, 각 비어도체(4a1, 4a2, 4a3, 4b1, 4b2, 4b3)에 있어서는, 도 9에 나타내어지는 본 발명의 제3실시형태의 탄성표면파 소자 실장기판과 같이, 각 절연층 사이에 평면 도체층(18)을 개재함으로써 더욱 평탄성을 높일 수 있다.
본 실시형태의 탄성표면파 소자 실장기판은, 상술의 실시형태와 마찬가지로 해서 제작가능하다. X-Y축 방향의 소성 수축량이 Z축 방향의 소성 수축량보다 작아지도록 소성하는 방법으로서는, 상술의 실시형태와 마찬가지로, 예를 들면 일본 특허공개 2001-158670호 공보에 기재된 방법에 따르면, 도 10에 나타나 있는 바와 같이 세라믹 그린시트의 적층체(21)의 상하면에, 세라믹 그린시트의 소성 온도에서는 소결하기 어렵고, 난소결성의 세라믹 재료를 주성분으로 하는 시트(22)를 적층한 후, 이 적층제를 소성한다. 이것에 의해, 난소결성 세라믹 시트가 소성되지 않으므로, 이 시트와의 마찰력에 의해서 세라믹 그린시트 적층제(21)는 X-Y축 방향의 수축이 억제되고, Z축방향으로 강제적으로 수축됨으로써, X-Y축 방향의 수축을 작게 하고, 치수정밀도가 높은 모듈 기판을 제작할 수 있다.
도 11은, 본 발명의 제4실시형태의 탄성표면파 소자 실장기판(1)을 설명하기 위한 개략적인 단면도이다. 또한 도 12A는, SAW칩의 실장측 표면의 도체 패턴도이며, 도 12B는 고주파 모듈측의 실장부의 도체 패턴도이다. 본 실시형태에 있어서 상술의 실시형태의 구성에 대응하는 부분에는 동일한 참조부호를 붙이고, 그 설명은 생략한다.
도 11, 도 12A 및 도 12B의 탄성표면파 소자 실장기판(1)을 구성하는 절연기판(2)은, 복수의 세라믹 절연층(2a∼2f)을 일괄 적층하여 되는 적층체로 이루어지고, 그 절연층 사이, 표면, 이면에는, 두께가 5∼20㎛의 평면 도체층(3a∼3d)이 피착 형성되어 있다. 또, 다른 층에 형성된 2개이상의 평면 도체층(3a∼3d)을 접속하 기 위해서, 각 절연층(2a∼2f)에는 절연층을 관통해서 지름(d)이 50∼150㎛인 비어도체(4a1∼4a3)가 형성되어 있다.
이 절연기판(2)의 표면에는, 상술의 실시형태와 마찬가지로 해서 SAW칩(5)이 탑재되고, 그 탑재부에는 SAW칩(5)을 플립칩 실장하기 위한 전극패드 군이 형성되어 있다.
본 발명에 의하면, 절연기판(2)의 표면에 형성된 입출력 전극(14a, 14b), 및 이들을 둘러싸도록 형성된 링형상 접지전극(15)은, 상기 절연기판(2)의 내부 혹은 이면에 형성된 회로와, 전기적으로 접속되어 있을 필요가 있다. 그 경우, 절연기판(2)의 표면에 그 끝부가 노출된 비어도체(4aa, 4ab, 4ac), 즉 제1비어도체(4ac), 제2비어도체(4aa, 4ab)(이하, 표면 비어도체(4a)라 함)와 전기적으로 접속되는 것이 필요하다. 본 발명에 의하면, 입출력 전극(14a, 14b) 및 링형상 접지전극(15)에 대하여 이 표면 비어도체(4a)가 직접적으로 접속되어 있지 않은 것이 중요하다. 즉 표면 비어도체(4a)는, 입출력 전극(14a, 14b) 및 링형상 접지용 전극(15)의 형성위치로부터 어긋난 위치에 설치된다.
이 표면 비어도체(4a)가 직접적으로 입출력 전극(14a, 14b) 및 링형상 접지전극(15)과 접속되어 있으면, 절연기판(2)과의 소성수축차의 상이에 의해서, 표면 비어도체(4a)의 끝부에 요철이 발생하기 쉽고, 이 요철에 의해서 전극 표면의 평탄도가 손상된다. 그 결과, SAW칩(5)을 실장한 경우에 실장불량이 발생하여, 기밀 밀봉성 및 실장 신뢰성이 손상된다. 본 발명에 의하면, 이 입출력 전극(14a, 14b) 및 링형상 접지전극(15)에 표면 비어도체(4a)가 직접적으로 접속되지 않도록 회로를 형성함으로써 상기와 같은 표면 비어도체(4a)에 의한 실장 불량을 방지할 수 있다.
도 11, 도 12A 및 도 12B의 예에서는, 입출력 전극(14a, 14b) 및 링형상 접지전극(15)은, 적어도 절연기판(2) 표면에 형성된 평면 접속도체 및 표면 비어도체를 경유하여 절연기판(2) 내부 혹은 이면에 형성된 회로와 접속되어 있다.
구체적으로는, 입출력 전극(14a, 14b)에는, 각각 평면 접속도체(18a, 18b)가 접속되고, 이 평면 접속도체(18a, 18b)의 끝부에서 표면 비어도체(4aa, 4ab)와 접속되어 있다. 또, 이 평면 접속도체(18a, 18b) 및 표면 비어도체(4aa, 4ab)는 링형상 접지전극(15)이 형성되는 링형상 전극 형성영역의 내측에 설치되어 있다.
한편, 링형상 접지전극(15)은 소정 폭의 띠체에 의해서 링형상으로 형성되어 있지만, 그 링형상의 접지전극(15)의 일부에 평면 접속도체(18c)가 접속되고, 그 평면 접속도체(18c)의 끝부에서 표면 비어도체(4ac)와 접속되어 있다. 또, 평면 접속도체(18c) 및 표면 비어도체(4ac)는 링형상 접지전극(15)이 형성되는 링형상 전극 형성영역 외측에 형성되어 있다. 이와 같이, 평면 접속도체(18c) 및 표면 비어도체(4ac)를 링형상 접지전극(15)의 외측에 형성함으로써 내측에 존재하는 전극으로의 영향을 방지할 수 있다.
이러한 구조에 있어서는, 입출력 전극(14a, 14b)과 표면 비어도체(4aa, 4ab)의 거리(m3)가 0.05㎜이상, 특히 0.07㎜이상, 더욱이는 0.1㎜이상인 것이 바람직하다. 또, 링형상 접지전극(15)과 표면 비어도체(4ac)의 거리(n)가 0.05㎜이상, 특히 0.07㎜이상, 더욱이는 0.1㎜이상인 것이 바람직하다. 이 거리(m3, n)를 상기와 같이 정함으로써 표면 비어도체(4aa, 4ab, 4ac)의 영향을 최소한으로 억제할 수 있다.
또한 표면 비어도체(4aa, 4ab, 4ac)의 크기는 50∼150㎛, 특히 60∼120㎜의 크기인 것이 바람직하다. 이러한 크기는 표면 비어도체(4aa, 4ab, 4ac)가 큰 것에 의한 주위로의 영향을 억제하는 점에서 적당하다.
또한 링형상 접지전극(15)과 접속되어 있는 표면 비어도체(4ac)는, 도 11에 나타내는 바와 같이, 또한 다른 비어도체(4) 및 평면도체(3)를 경유하여 절연기판(2)의 이면의 접지용 도체 패턴(3a)과 전기적으로 접속되어 있다. 또한 입력 전극(14a)과 접속되어 있는 표면 비어도체(4aa)도 마찬가지로 다른 비어도체(4) 및 평면도체(3)를 경유하여 절연기판(2)의 이면에 형성된 입력용 이면전극(3b)과 접속되어 있다. 또한 출력용 전극(14b)과 접속되어 있는 표면 비어도체(4ab)는 직접, 절연기판(2)의 이면의 출력용 이면전극(3bA)과 전기적으로 접속되어 있다.
또한 도 11, 도 12A 및 도 12B의 예에서는, 링형상 접지전극(15)과 접지용 도체 패턴(3a)은, 1개의 경로로 접속된 경우에 대해서 설명하였지만, 접속경로는 복수경로이어도 좋다. 그 경우에도, 링형상 접지전극(15)에는 직접적으로 표면 비어도체가 접속되지 않고, 평면 접속도체를 경유하여 표면 비어도체를 접속하는 것이 필요하다.
본 발명의 실시형태에 있어서, 탄성표면파 소자 실장기판(1)에 SAW칩(5)이 실장되어서 이루어지는 고주파 모듈에 있어서, 예를 들면 상기 절연기판(2)의 표면 혹은 내부에, 전력증폭기와, 상기 전력증폭기에 들어가는 신호의 노이즈를 제거하는 필터와, 전력증폭기의 출력을 검출하기 위한 방향성 결합기와, 검파회로를 구성하고, SAW칩을 상기 송수신의 신호를 나누는 듀플렉서로서 기능시킴으로써 휴대전화용의 고주파 모듈로서 바람직하게 기능한다.
이러한 절연기판(2) 내에 여러 가지 회로를 내장시킨 후에, 절연층(2a∼2f)의 두께는 150㎛이하, 상기 절연층의 총수가 5층이상으로 형성되어 있는 것이 바람직하다.
본 실시형태의 탄성표면파 소자 실장기판은, 상술의 실시형태와 마찬가지로 해서 제작가능하다. X-Y축 방향의 소성 수축량이 Z축 방향의 소성 수축량보다 작아지도록 소성하는 방법으로서는, 예를 들면, 일본 특허공개 2001-158670호 공보에 기재된 방법에 따르면, 도 13에 나타내는 바와 같이, 세라믹 그린시트의 적층체(21)의 상하면에, 세라믹 그린시트의 소성온도에서는 소결하기 어려운, 난소결성의 세라믹 재료를 주성분으로 하는 시트(22)를 적층한 후, 이 적층체를 소성한다. 이것에 의해, 난소결성 세라믹 시트가 소성되지 않으므로, 이 시트와의 마찰력에 의해 세라믹 그린시트 적층체(21)는 X-Y방향의 수축이 억제되고, Z축 방향으로 강제적으로 수축함으로써, X-Y축 방향의 수축을 작게 하여, 치수정밀도가 높은 모듈 기판을 제작할 수 있다.
(실시예)
다음에 본 발명에 따른 고주파 모듈을 제작한 실시예에 대하여 설명한다.
(실시예1)
SiO2-Al2O3-MgO-B2O3-ZnO계 유리 60질량%, 세라믹 필러로서 평균 입경이 1㎛인 알루미나 분말 40질량%와의 혼합물에, 유기 바인더로서 아크릴수지, 용제로서 톨루엔을 첨가하고, 혼합해서 슬러리를 제작한 후, 닥터블레이드법에 의해 캐리어 필름상에 시트형상으로 성형해서 두께 50∼150㎛의 그린시트를 제작했다.
다음에 이 그린시트에 펀칭에 의해, 관통구멍을 형성하고, 그 내부에 Cu 도체 페이스트를 충전해서 지름(d)이 150㎛인 비어도체를 형성했다. 도체 페이스트 중에는, Cu분말에 아크릴수지, 톨루엔을 첨가하여, 균질 혼합해서 조정한 것이다. 그리고, 이 그린시트의 표면에 상기 구리 페이스트를 스크린 인쇄법에 의해 인쇄한 전극이나 평면 도체층을 형성했다.
그 후에 마찬가지로 해서 얻어진 5∼12장의 그린시트를 적층 압착해서 그린시트 적층체를 형성했다.
한편, 평균 입경이 1㎛인 알루미나 분말 97질량%에, SiO2-Al2O3-MgO-B2O3-ZnO계 유리를 3질량% 첨가혼합한 것으로부터 닥터블레이드법에 의해 두께 250㎛의 난소결성 시트를 2장 제작했다. 그리고, 상기 그린시트 적층체의 상하면에 이 난소결성 시트를 적층 압착했다.
그리고, 이 적층체를 400∼750℃의 질소분위기 중에서 가열처리하여 그린시트 내나 도체 페이스트 중의 유기성분을 분해 제거한 후, 900℃의 질소분위기 중에서 1시간 소성했다. 그리고, 표면에 부착되어 있는 난소결성 시트를 샌드블라스트법에 의해 제거하였다. 소성 전후의 치수로부터 구해지는 X-Y 수축률은 0.5%로 치 수 정밀도가 높은 것이었다.
이 실시예1에 있어서는, 도 2A 및 도 2B에 나타낸 SAW칩을 실장하는 링형상 접지전극과, 이 링형상 접지전극과 직접적으로 접촉하는 비어도체의 길이(L)와 기판 전체 두께의 비율, 그 밖의 비어도체의 위치, 링형상 접지전극의 가장자리로부터 그 밖의 비어도체의 외표면까지의 이간거리(m)를 여러 가지 변경한 것을 제작하였다.
표 1에 나타내는 조건으로 각각 50개의 평가 샘플을 제작하고, SAW칩에 있어서의 기밀성의 검사를 실시해 불량품의 비율을 표 1에 나타내었다. 구체적으로는, 샘플을 5.3㎏/㎠의 He 가압분위기 중에 2시간 유지한 후, 이것을 5×10-8atm·cc/㎠의 감압중에 유지하여, He가 검출된 것을 불량품으로 했다. 아울러, 평가 샘플의 절연기판 표면의 평탄도를 표면형상 측정 현미경에 의해 개개의 평탄도를 측정하고, 그 평균값을 표 1에 나타내었다. 또한, 평균의 평탄도가 15㎛를 초과하는 것을 불량품으로 했다.
Figure 112006013668745-pat00001
표 1로부터, 전극과 기판 표면의 접지 도체층을 1개의 수직인 비어도체만으로 형성한 시료No.1에서는, 평탄도가 15㎛를 초과하고 있고, 기밀성도 불충분하였다. 이것에 대하여, 전극 바로 아래 이외의 비어를 링형상 접지전극의 외측에 이간한 위치에 형성한 도 1에 나타내어지는 본 발명품은 모두 평탄도가 15㎛이하로 되어 있고, 기밀 신뢰성도 높은 것이었다.
특히, 상기 전극 패드와 직접 접속된 비어도체의 지름이 100㎛이하이면, 평탄도가 더욱 개선되어 기밀불량이 감소하였다.
(실시예2)
SiO2-Al2O3-MgO-B2O3-ZnO계 유리 60질량%, 세라믹 필러로서 평균 입경이 1㎛인 알루미나 분말 40질량%와의 혼합물에, 유기 바인더로서 아크릴수지, 용제로서 톨루엔을 첨가하고, 혼합해서 슬러리를 제작한 후, 닥터블레이드법에 의해 캐리어 필름 상에 시트형상으로 성형해서 두께 50∼150㎛의 그린시트를 제작했다.
다음에 이 그린시트에 펀칭에 의해 관통구멍을 형성하고, 그 내부에 Cu 도체 페이스트를 충전해서 지름이 150㎛인 비어도체를 형성했다. 도체 페이스트 중에는, Cu분말에 아크릴수지, 톨루엔을 첨가하고, 균질혼합해서 조정한 것이다. 그리고, 이 그린시트의 표면에 상기 구리 페이스트를 스크린 인쇄법에 의해 인쇄한 전극이나 평면 도체층을 형성했다.
그 후에 마찬가지로 해서 얻어진 5∼12장의 그린시트를 적층 압착하여 그린시트 적층체를 형성했다.
한편, 평균 입경이 1㎛인 알루미나 분말 97질량%에, SiO2-Al2O3-MgO-B2O3-ZnO계 유리를 3질량% 첨가혼합한 것으로부터 닥터블레이드법에 의해 두께 250㎛의 난소결성 시트를 2장 제작했다. 그리고, 상기 그린시트 적층체의 상하면에 이 난소결성 시트를 적층 압착했다.
그리고, 이 적층체를 400∼750℃의 질소분위기 중에서 가열처리하여 그린시트 내나 도체 페이스트 중의 유기성분을 분해 제거한 후, 900℃의 질소분위기 중에서 1시간 소성했다. 그리고, 표면에 부착되어 있는 난소결성 시트를 샌드블라스트법에 의해 제거하였다. 소성 전후의 치수로부터 구해지는 X-Y 수축률은 0.5%로 치수 정밀도가 높은 것이었다.
이 실시예에 있어서는, 도 2A 및 도 2B에 나타낸 SAW칩을 실장하는 링형상 접지전극과, 이면에 형성한 접지용 도체 패턴의 접속경로에 표 2에 나타내는 비어도체수, 비어도체간의 어긋남량(m1, m2), 전극과 직접 접속된 비어도체의 길이, 전극과 직접 접속된 비어도체 이외의 비어도체의 최대길이를, 여러 가지로 변경한 것을 제작하였다. 또한, 비어도체수란, 각 절연층에 각각 비어도체가 형성되지만, 인접하는 비어도체끼리가 연직방향으로 연결되어 나란히 늘어선 비어도체는 1개로서 카운트한 수이다.
표 2에 나타내는 조건으로 각각 50개의 평가 샘플을 제작하고, SAW칩에 있어서의 기밀성의 검사를 헬륨을 사용해서 체크하여 불량품의 비율을 표 1에 나타내었다. 구체적으로는, 샘플을 5.3㎏/㎠의 He 가압분위기 중에 2시간 유지한 후, 이것을 5×10-8atm·cc/㎠의 감압중에 유지하여, He가 검출된 것을 불량품으로 했다. 아울러, 평가 샘플의 모듈 기판 표면의 평탄도를 표면형상 측정 현미경에 의해 개개의 평탄도를 측정하고, 그 평균값을 표 2에 나타내었다. 또한, 평균의 평탄도가 15㎛를 초과하는 것을 불량품으로 했다.
Figure 112006013668745-pat00002
표 2로부터, 전극과 기판 이면의 접지 도체층을 1개의 수직인 비어도체만으로 형성한 시료No.11에서는, 평탄도가 15㎛를 초과하고 있고, 기밀성도 불충분하였다. 이것에 대하여 전극패드와 기판 이면의 평면 도체층 사이를, 다른 위치에 형성한 2개 이상의 비어도체를 포함하는 경로로 접속한 도 7 및 도 9에 나타내어지는 본 발명품은 모두 평탄도가 15㎛이하로 되어 있고, 기밀 신뢰성도 높은 것이었다.
특히, 상기 전극패드와 직접 접속된 비어도체 이외의 비어도체의 길이가 절연기판의 전체 두께의 60%이하인 것, 상기 접속경로의 어긋남량(m1, m2)이 상기 전극패드 중심으로부터 비어도체의 지름(d) 이상인 것에 의해서, 평탄도가 더욱 개선되고, 또한 비어도체의 수를 증가시킴에 따라서 평탄도는 작아졌다.
(실시예3)
SiO2-Al2O3-MgO-B2O3-ZnO계 유리 60질량%, 세라믹 필러로서 평균 입경이 1㎛인 알루미나 분말 40질량%와의 혼합물에, 유기 바인더로서 아크릴수지, 용제로서 톨루엔을 첨가하고, 혼합해서 슬러리를 제작한 후, 닥터블레이드법에 의해 캐리어 필름 상에 시트형상으로 성형해서 두께 50∼150㎛의 그린시트를 제작했다.
다음에 이 그린시트에 펀칭에 의해 관통구멍을 형성하고, 그 내부에 Cu 도체 페이스트를 충전해서 지름이 150㎛인 비어도체를 형성했다. 도체 페이스트 중에는, Cu분말에 아크릴수지, 톨루엔을 첨가하고, 균질혼합해서 조정한 것이다. 그리고, 이 그린시트의 표면에 상기 구리 페이스트를 스크린 인쇄법에 의해 인쇄한 전극이나 평면 도체층을 형성했다.
그 후에 마찬가지로 해서 얻어진 5∼12장의 그린시트를 적층 압착하여 그린시트 적층체를 형성했다.
한편, 평균 입경이 1㎛인 알루미나 분말 97질량%에, SiO2-Al2O3-MgO-B2O3-ZnO계 유리를 3질량% 첨가혼합한 것으로부터 닥터블레이드법에 의해 두께 250㎛의 난소결성 시트를 2장 제작했다. 그리고, 상기 그린시트 적층체의 상하면에 이 난소결성 시트를 적층 압착했다.
그리고, 이 적층체를 400∼750℃의 질소분위기 중에서 가열처리하여 그린시트 내나 도체 페이스트 중의 유기성분을 분해 제거한 후, 900℃의 질소분위기 중에서 1시간 소성했다. 그리고, 표면에 부착되어 있는 난소결성 시트를 샌드블라스트법에 의해 제거하였다. 소성 전후의 치수로부터 구해지는 X-Y 수축률은 0.5%로 치수 정밀도가 높은 것이었다.
이 실시예에 있어서는, 도 11, 도 12A 및 도 12B에 나타낸 SAW칩을 실장하는 링형상 접지전극과, 입출력 전극에 대하여, 평면 접속도체 및 표면 비어도체를 표 3에 나타내는 바와 같이, 표면 비어도체와 입출력 전극의 거리(m3), 표면 비어도체와 링형상 접지전극의 거리(n)를 바꾼 것을 제작하였다.
표 3에 나타내는 조건으로 각각 50개의 평가 샘플을 제작하고, SAW칩에 있어서의 기밀성의 검사를 헬륨을 사용해서 체크하여 불량품의 비율을 표 3에 나타내었다. 구체적으로는, 샘플을 5.3㎏/㎠의 He 가압분위기 중에 2시간 유지한 후, 이것을 5×10-8atm·cc/㎠의 감압중에 유지하여, He가 검출된 것을 불량품으로 했다. 아울러, 평가 샘플의 모듈 기판 표면에 있어서의 전극부분의 평탄도를 표면형상 측정 현미경에 의해 개개의 평탄도를 측정하고, 그 평균값을 표 3에 나타내었다. 또한, 평균의 평탄도가 15㎛를 초과하는 것을 불량품으로 했다.
Figure 112006013668745-pat00003
표 3으로부터, 전극에 비어도체를 직접 접속한 시료No.28에서는, 평탄도가 15㎛를 초과하고 있고, 기밀성도 불충분하였다. 이것에 대하여 전극에 비어도체를 직접 접속하지 않고, 표면 비어도체를 전극으로부터 어긋나게 한 도 11에 나타내어지는 본 발명의 시료는 모두 평탄도가 15㎛이하로 되어 있고, 불량률도 낮고 신뢰성이 높은 것이었다.
특히, 표면 비어도체의 위치를 나타내는 n, m3가 모두, 0.07㎜이상인 경우에는, 평탄도가 더욱 개선되어, 불량의 발생도 확인되지 않았다.
본 발명은, 그 정신 또는 주요한 특징으로부터 일탈하지 않고, 다른 여러 가지 형태로 실시할 수 있다. 따라서, 상술의 실시형태는 모든 점에서 단지 예시에 지나지 않고, 본 발명의 범위는 특허청구의 범위에 나타내는 것이며, 명세서 본문에는 아무런 구속이 되지 않는다. 또한, 특허청구의 범위에 속하는 변형이나 변경은 모두 본 발명의 범위 내의 것이다.
본 발명에 의하면, SAW칩을 표면 실장하기 위해서, 절연기판의 한쪽 면에 형성된 링형상 접지전극을, 평면적으로 보아서 다른 위치에 형성된 복수의 비어도체를 경유해서 상기 절연기판의 한쪽 면 혹은 다른쪽 면에 형성된 소정의 전극과 전기적으로 접속되어 있고, 상기 복수의 비어도체 중, 상기 링형상 접지전극과 근접해서 접속된 비어도체 이외의 비어도체를, 평면적으로 보아서 상기 링형상 전극 형성영역보다 외측에 배치한다. 이것에 의해, 세라믹제의 절연기판을 평면방향(X-Y축 방향)의 수축을 억제하면서 소성했을 경우라도, 절연기판의 한쪽 면에 설치한 각종 전극의 비어도체에 의한 볼록화가 방지되어, 절연기판 표면의 평탄성을 높일 수 있다. 그 결과, SAW칩의 기밀성 및 실장 신뢰성을 향상시킴과 아울러, 치수정밀도가 높은 고주파 모듈을 제공할 수 있다.
본 발명에 의하면, 각 비어도체의 길이를 어느 것이나 절연기판 두께의 20%이하로 함으로써, X-Y축 방향의 수축을 억제하면서 소성했을 경우라도, 절연기판의 한쪽 면에 설치한 각종 전극의 비어도체에 의한 오목화가 방지되어, 절연기판 표면의 평탄성을 높일 수 있다. 그 결과, 기밀밀봉을 행하는 SAW칩의 기밀성 및 실장 신뢰성을 향상시킴과 아울러, 치수정밀도가 높은 고주파 모듈을 제공할 수 있다.
본 발명에 의하면, 탄성표면파 소자가 땜납 또는 납재 등으로 실장되는 전극에 대하여, 직접적으로 비어도체가 접속되어 있지 않기 때문에, 전극표면에 있어서 의 요철의 발생을 저감할 수 있는 결과, 이 전극에의 탄성표면파 소자의 실장 신뢰성을 높임과 아울러, 기밀밀봉의 신뢰성도 향상시킬 수 있다.
특히, 절연기판이, X-Y축 방향의 수축을 억제하면서 소성했을 경우에 있어서도 기판의 한쪽 면에 설치한 각종 전극이 비어도체에 의한 영향을 방지할 수 있고, 기판 표면의 평탄성을 높일 수 있다. 그 결과, 기밀밀봉을 행하는 SAW칩의 기밀성 및 실장 신뢰성을 향상시킴과 아울러, 치수정밀도가 높은 탄성표면파 소자를 탑재한 기판을 제공할 수 있다.
또한 이러한 탄성표면파 소자 실장 기판에, 전력증폭기, 상기 전력증폭기에 들어가는 신호의 노이즈를 제거하는 필터, 전력증폭기의 출력을 검출하기 위한 방향성 결합기, 검파회로 등을 구성함으로써 신뢰성이 높은 송수신 성능이 우수한 고주파 모듈을 제공할 수 있다.
또한, 이러한 고주파 모듈을 통신기기에 탑재함으로써 휴대시에 낙하 등에 의해 충격이 가해졌을 경우에 있어서도 탄성표면파 소자의 실장의 강도가 높으므로, 기밀 밀봉성 및 실장성이 손상되는 일이 없기 때문에, 신뢰성이 높은 통신기기를 제공할 수 있다.

Claims (19)

  1. 탄성표면파 소자를 실장하기 위한 탄성표면파 소자 실장기판으로서,
    복수의 절연층을 적층해서 이루어지는 절연기판이며, 그 한쪽 면에 1쌍 이상의 입출력 전극 및 상기 입출력 전극의 주위에 배치되는 링형상 접지전극이 피착 형성되는 절연기판;
    상기 절연기판의 한쪽 면 및 내부에 형성된 평면 도체층; 및
    상기 절연층을 관통하도록, 금속분말을 함유하는 페이스트를 충전하여 소성된 비어도체를 구비하고:
    상기 절연기판 표면에 형성된 상기 링형상 접지전극은, 평면적으로 보아서 다른 위치에 형성된 복수의 비어도체를 경유해서 상기 절연기판의 한쪽 면과는 반대측의 다른쪽 면에 형성된 접지전극과 전기적으로 접속되어 있고, 상기 복수의 비어도체는, 상기 링형상 접지전극에 근접해서 배치되는 제1비어도체이고, 상기 링형상 접지전극과 직접적 또는 간접적으로 접속된 제1비어도체를 포함하고, 상기 복수의 비어도체 중, 상기 제1비어도체 이외의 비어도체를, 평면적으로 보아서 상기 링형상 접지전극이 형성되는 링형상 전극 형성영역보다 외측에 배치한 것을 특징으로 하는 탄성표면파 소자 실장기판.
  2. 제1항에 있어서, 상기 절연기판의 한쪽 면에 형성된 상기 입출력 전극은, 평면적으로 보아서 다른 위치에 형성된 복수의 비어도체를 경유해서 상기 절연기판의 한쪽 면과는 반대측의 다른쪽 면에 형성된 소정의 전극과 전기적으로 접속되어 있고, 상기 복수의 비어도체는, 상기 입출력 전극에 근접해서 배치되는 제2비어도체이고, 상기 입출력 전극과 직접적 또는 간접적으로 접속된 제2비어도체를 포함하고, 상기 복수의 비어도체 중, 상기 제2비어도체 이외의 비어도체를, 평면적으로 보아서 상기 링형상 전극 형성영역 이외의 영역에 배치한 것을 특징으로 하는 탄성표면파 소자 실장기판.
  3. 제1항에 있어서, 상기 제1비어도체의 길이가 상기 절연기판 두께의 20%이하인 것을 특징으로 하는 탄성표면파 소자 실장기판.
  4. 제3항에 있어서, 상기 제2비어도체의 길이가 절연기판의 전체 두께의 20%이하인 것을 특징으로 하는 탄성표면파 소자 실장기판.
  5. 제3항에 있어서, 상기 복수의 비어도체 중, 상기 제1 및 제2비어도체 이외의 비어도체의 길이가 상기 절연기판 두께의 60%이하인 것을 특징으로 하는 탄성표면파 소자 실장기판.
  6. 제1항에 있어서, 상기 복수의 비어도체 중, 상기 제1 또는 제2비어도체 이외의 비어도체는, 상기 링형상 접지전극의 외주로부터 0.05㎜이상 이간되어 있는 것을 특징으로 하는 탄성표면파 소자 실장기판.
  7. 제1항에 있어서, 상기 복수의 비어도체는 서로 평면도체에 의해 접속되어 있는 것을 특징으로 하는 탄성표면파 소자 실장기판.
  8. 제1항에 있어서, 상기 절연층의 두께는 150㎛이하인 것을 특징으로 하는 탄성표면파 소자 실장기판.
  9. 제8항에 있어서, 상기 비어도체의 지름이 50∼200㎛의 크기인 것을 특징으로 하는 탄성표면파 소자 실장기판.
  10. 제1항에 있어서, 상기 복수의 비어도체 중, 상기 제1 또는 제2비어도체의 지름이 100㎛이하인 것을 특징으로 하는 탄성표면파 소자 실장기판.
  11. 제3항에 있어서, 상기 복수의 비어도체 중, 인접하는 비어도체간의 중심이, 상기 비어도체의 지름이상 이간되어 있는 것을 특징으로 하는 탄성표면파 소자 실장기판.
  12. 제1항에 있어서, 상기 입출력 전극 및 상기 링형상 접지전극에 대하여 직접적으로 비어도체가 접속되어 있지 않은 것을 특징으로 하는 탄성표면파 소자 실장기판.
  13. 제12항에 있어서, 상기 입출력 전극 및 상기 링형상 접지전극과 상기 비어도체가, 평면적으로 보아서 0.05mm이상 이간되어 있는 것을 특징으로 하는 탄성표면파 소자 실장기판.
  14. 제12항에 있어서, 상기 비어도체의 지름이 50∼150㎛의 크기인 것을 특징으로 하는 탄성표면파 소자 실장기판.
  15. 제1항에 있어서, 상기 절연기판이 평면방향의 소성 수축량이 상기 평면방향에 수직인 두께방향의 소성 수축량보다 작아지도록 소성된 것임을 특징으로 하는 탄성표면파 소자 실장기판.
  16. 제1항에 기재된 탄성표면파 소자 실장기판; 및
    압전기판과, 상기 압전기판의 한쪽 면에 피착 형성되는 빗살전극과, 상기 압전기판의 한쪽 면에 피착 형성되는 적어도 한쌍의 입출력 단자와, 상기 압전기판의 한쪽 면에 있어서의, 상기 빗살전극과 상기 입출력 단자의 주위에 피착 형성되는 링형상 접지단자를 갖는 탄성표면파 소자를 포함하고:
    상기 탄성표면파 소자의 상기 입출력 단자 및 상기 링형상 접지단자를, 상기 절연기판의 한쪽 면의 상기 입출력 전극 및 상기 링형상 접지전극에 도전성 접착재에 의해서 접착하여, 탄성표면파 소자가 절연기판에 실장되는 것을 특징으로 하는 고주파 모듈.
  17. 제16항에 있어서, 상기 절연기판의 한쪽 면 혹은 내부에, 적어도 전력증폭기와, 상기 전력증폭기의 출력을 검출하기 위한 방향성 결합기를 설치하여 이루어지는 것을 특징으로 하는 고주파 모듈.
  18. 제16항에 있어서, 상기 절연기판의 한쪽 면 혹은 내부에, 전력증폭기와, 상기 전력증폭기에 들어가는 신호의 노이즈를 제거하는 필터와, 전력증폭기의 출력을 검출하기 위한 방향성 결합기와, 검파회로를 구성하고, 상기 탄성표면파 소자가 상기 송수신의 신호를 나누는 듀플렉서로서 기능하는 것을 특징으로 하는 고주파 모듈.
  19. 제16항에 기재된 고주파 모듈을 내장해서 이루어지는 것을 특징으로 하는 통신기기.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006013753A1 (ja) * 2004-08-06 2008-05-01 株式会社村田製作所 高周波複合部品
JP4185499B2 (ja) 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4969193B2 (ja) * 2006-09-27 2012-07-04 京セラ株式会社 分波器
KR100781055B1 (ko) * 2006-12-22 2007-11-30 전자부품연구원 프론트 엔드 모듈
JP5067076B2 (ja) * 2007-08-29 2012-11-07 株式会社村田製作所 イオン発生器
WO2009116222A1 (ja) * 2008-03-19 2009-09-24 株式会社村田製作所 弾性表面波装置
US7786839B2 (en) * 2008-12-28 2010-08-31 Pratt & Whitney Rocketdyne, Inc. Passive electrical components with inorganic dielectric coating layer
WO2012090559A1 (ja) 2010-12-29 2012-07-05 株式会社村田製作所 弾性波フィルタ装置及びそれを備えた通信機器
WO2013008435A1 (ja) * 2011-07-08 2013-01-17 株式会社村田製作所 回路モジュール
JP5358724B1 (ja) 2012-06-28 2013-12-04 太陽誘電株式会社 弾性波デバイス内蔵モジュール及び通信装置
JP6106404B2 (ja) * 2012-10-30 2017-03-29 太陽誘電株式会社 電子部品モジュール
DE102013102213B4 (de) * 2013-03-06 2020-01-02 Snaptrack, Inc. Miniaturisiertes Bauelement mit Dünnschichtabdeckung und Verfahren zur Herstellung
JP5456935B1 (ja) * 2013-10-30 2014-04-02 太陽誘電株式会社 回路モジュール
JP6102770B2 (ja) * 2014-01-28 2017-03-29 株式会社村田製作所 高周波モジュール
TWI504320B (zh) 2014-06-17 2015-10-11 矽品精密工業股份有限公司 線路結構及其製法
WO2016176773A1 (en) * 2015-05-05 2016-11-10 Instrumar Limited Apparatus and method of monitoring for in-flight aircraft engine ice crystal accretion
CN105244324B (zh) * 2015-11-10 2017-09-29 河北中瓷电子科技有限公司 电子封装用陶瓷绝缘子及其制作方法
BR112019010415A8 (pt) * 2016-12-01 2023-02-28 Avery Dennison Retail Information Services Llc Substratos funcionais para dispositivos eletrônicos impressos
TWI672840B (zh) * 2017-07-25 2019-09-21 矽品精密工業股份有限公司 電子封裝件暨基板結構與製法
JP7147378B2 (ja) * 2018-08-30 2022-10-05 Tdk株式会社 アンテナ
CN110492206B (zh) * 2019-08-09 2021-09-21 天津大学 一种双工器
WO2021059738A1 (ja) * 2019-09-27 2021-04-01 株式会社村田製作所 アンテナモジュールおよびその製造方法、ならびに、集合基板
CN111592228B (zh) * 2020-06-01 2021-09-14 常州聚和新材料股份有限公司 含镓高铅玻璃料、银铝浆料、其制备方法及应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124847A (ja) 2000-10-12 2002-04-26 Oki Electric Ind Co Ltd 弾性表面波装置
KR20030033113A (ko) * 2001-10-19 2003-04-30 가부시키가이샤 무라타 세이사쿠쇼 분파기 및 통신장치
KR20030076346A (ko) * 2002-03-19 2003-09-26 엔이씨 도낀 가부시끼가이샤 Ｄｃ 전력을 공급하며 노이즈 감쇠를 위한 노이즈 필터를구비하는 전자장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459368A (en) * 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
JP3351043B2 (ja) 1993-09-10 2002-11-25 松下電器産業株式会社 多層セラミック基板の製造方法
JP3301262B2 (ja) * 1995-03-28 2002-07-15 松下電器産業株式会社 弾性表面波装置
JP3296356B2 (ja) * 1999-02-08 2002-06-24 松下電器産業株式会社 弾性表面波デバイスとその製造方法
JP3335970B2 (ja) 1999-11-29 2002-10-21 京セラ株式会社 ガラスセラミック基板の製造方法
JP4454105B2 (ja) 2000-05-30 2010-04-21 京セラ株式会社 多層配線基板の製造方法
JP2004129223A (ja) * 2002-07-31 2004-04-22 Murata Mfg Co Ltd 圧電部品およびその製造方法
JP3826875B2 (ja) * 2002-10-29 2006-09-27 セイコーエプソン株式会社 圧電デバイスおよびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124847A (ja) 2000-10-12 2002-04-26 Oki Electric Ind Co Ltd 弾性表面波装置
KR20030033113A (ko) * 2001-10-19 2003-04-30 가부시키가이샤 무라타 세이사쿠쇼 분파기 및 통신장치
KR20030076346A (ko) * 2002-03-19 2003-09-26 엔이씨 도낀 가부시끼가이샤 Ｄｃ 전력을 공급하며 노이즈 감쇠를 위한 노이즈 필터를구비하는 전자장치

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US7352105B2 (en) 2008-04-01
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