CN100533969C - 弹性表面波元件安装基板及使用其的高频模块和通信设备 - Google Patents

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Abstract

本发明公开一种弹性表面波元件安装基板，其在构成弹性表面波元件安装基板、并通过层叠多个绝缘层而形成的绝缘基板的表面，安装弹性表面波元件而构成高频模块。绝缘基板的环状接地电极，通过含有与该电极直接连接的通路导体的多个通路导体，而与形成于上述绝缘基板背面的规定导体图案电连接。将上述多个通路导体中，与环状接地电极直接连接的通路导体以外的通路导体配置在，平面视为，比形成上述环状接地电极的环状电极区域，更靠外侧。

Description

弹性表面波元件安装基板及使用其的高频模块和通信设备
技术领域
本发明涉及一种弹性表面波元件安装基板、高频模块和通信设备，其表面安装了弹性表面波元件，且适宜作为搭载在移动电话等的通信终端中的高频模块而使用。
背景技术
以往，安装绝缘基板，例如半导体元件和弹性表面波元件(以下，称存在SAW芯片的情况)，作为搭载的高频模块，大多使用能够实现较高密度布线的的陶瓷基板。使用该多层陶瓷基板的高频模块，由铝或玻璃陶瓷等多层陶瓷基板，以及在其表面上形成的由W、Mo、Cu或Ag等金属组成的布线导体构成，并提供了利用盖体气密性地进行密封，或使用有机树脂对半导体元件或SAW芯片进行密封的器件。
如图14所示，SAW芯片62，是在压电基板63的背面粘附形成梳齿电极64和至少一对输出端子65a、65b，而且在该梳齿电极64和输出端子65的周围粘附形成环状接地端子66。另一方面，在绝缘基板67的表面上粘附形成输出电极68a、68b和环状接地电极69。输出端子65a、65b和环状接地端子66通过导电性树脂或焊锡等的导电性粘结材70连接绝缘基板67表面的输入输出电极68a，68b和环状接地电极69。这样，SAW芯片被安装在绝缘基板67的表面上，该组合体作为双工器等而使用。
然后，一般地，在环状接地电极69和输入输出电极68a、68b上，通过绝缘基板67内设置的通路导体(via conductor)71，与在绝缘基板67的背面形成的接地用导体图案72和输入输出背面电极73电连接。
在这种安装结构中，环状接地端子66和环状接地电极69通过粘结材70连接，从而作为密封材料而发挥作用，并将梳齿电极64、输入输出端子65a、65b和输入输出电极68a、68b气密性密封。
因此，为了确保上述SAW芯片的性能稳定性、安装可靠性和密封可靠性，对绝缘基板表面的高平坦(共面)精度有所要求。另外，同时地，随着基板表面上所安装的半导体元件等的高集成化，在绝缘基板中X-Y轴方向，即平面方向中也要求尺寸精度。
现有的多层陶瓷基板，通过在铝或玻璃陶瓷的生料薄板(green sheet)上形成贯通孔，填充由W、Mo、Cu、Ag等金属构成的导体浆料而形成通路导体，在薄板表面印刷形成导体浆料，进而层叠、烧制而制造。但是，在这种方法中，由于X-Y轴方向的陶瓷特有的收缩作用，不能进行微细的尺寸控制，不能在安装有高集成化、多管脚化的IC的绝缘基板中适用。
作为解决这样问题的方法，提出了通过如下工艺制造保持成型时的尺寸的高尺寸精度的绝缘基板的方案(参见例如日本特开平7-86743号公报和特开2001-339166号公报)：通过对上述陶瓷生料薄板的层叠体一边加压一边烧制；或在陶瓷生料薄板的表面上形成以烧制温度未能烧结的无机组成物层，并同时烧制，从而使仅在Z轴方向即厚度方向收缩而抑制X-Y轴方向的收缩。
但是，在控制上述X-Y轴方向的收缩特性的制造方法中，Z轴方向的基板收缩大。因此，如图15所示，对于在绝缘基板67表面，在与SAW芯片62相连接的输入输出电极68a、68b和环状接地电极69的正下方，形成通路导体71，并与输入输出电极68a、68b和环状接地电极69直接连接的情况，通路导体形成区域和未形成通路导体的区域的各自烧结温度、收缩行为是不同的，结果，电极68a、68b、69容易沿厚度方向凸起，通路导体71正上方的电极68a、68b、69在顶端存在隆起的倾向。因此，在搭载了图14中SAW芯片的高频模块中，由于上述凹凸差发生安装不良、密封不良等。
发明内容
从而，本发明的目的在于提供一种弹性表面波元件安装基板、以及具备此的高频模块以及通信机器，其在陶瓷制的绝缘基板的表面上，即使在表面安装了SAW芯片的基板中抑制X-Y轴方向的收缩特性而烧制的情况下，也能平坦地形成基板表面，并且在表面安装的情况下，能够防止密封不良或安装不良。
本发明提供一种弹性表面波元件安装基板，是用于安装弹性表面波元件的弹性表面波元件安装基板，其特征在于，备有：绝缘基板，是层叠多层绝缘层而形成的绝缘基板，在其一个面的表面上粘附形成至少一对的输入输出电极，以及配置于该输入输出电极周围的环状接地电极；多个平面导体层，其在该绝缘基板的所述表面和所述多层绝缘层间形成；多个通路导体，其贯通上述绝缘层；接地电极，其形成于和上述绝缘基板的一个面相反一侧的另一个面的背面上，并且，上述绝缘基板的所述表面的上述环状接地电极，通过形成于俯视看(以下也称平面视)不同位置的所述多个通路导体及将上述通路导体彼此相互连接的上述多个平面导体层的至少一个，而与在上述绝缘基板的一个面相反一侧的另一个面的背面上所形成的接地电极电连接，上述多个通路导体，含有邻接于上述环状接地电极而配置的、与上述环状接地电极连接的第一通路导体，将上述多个通路导体中上述第一通路导体以外的通路导体配置于，平面视比形成上述环状接地电极的环状电极形成区域更靠外侧。
在本发明中，其特征在于，上述绝缘基板的一个面的表面上形成的上述输入输出电极，通过形成于平面视不同位置的多个通路导体，而与在上述绝缘基板的一个面相反一侧的另一个面的背面上所形成的规定电极电连接，电连接上述输入输出电极和上述规定的电极的上述多个通路导体，含有邻接于上述输入输出电极而配置的、与上述输入输出电极连接的第二通路导体，将上述多个通路导体中上述第二通路导体以外的通路导体配置于，平面视为上述环状电极形成区域以外的区域。
本发明中，其特征在于，上述第一通路导体的长度是上述绝缘基板厚度的20％以下。
本发明中，其特征在于，上述第二通路导体的长度是绝缘基板整体厚度的20％以下。
本发明中，其特征在于，上述多个通路导体中，上述第一和第二通路导体以外的通路导体的长度，是上述绝缘基板厚度的60％以下。
本发明中，其特征在于，上述多个通路导体中，上述第一或第二通路导体以外的通路导体的长度，从上述环状接地电极的外周离开0.05mm以上。
本发明中，其特征在于，上述多个通路导体相互通过平面导体连接。
本发明中，其特征在于，上述绝缘层每层的厚度是150μm以下。
本发明中，其特征在于，上述通路导体的直径是50～200μm的大小。
本发明中，其特征在于，上述多个通路导体中，上述第一或第二通路导体的直径，是100μm以下。
本发明中，其特征在于，上述多个通路导体中，邻接的通路导体间的中心，以该通路导体直径以上的尺寸而远离。
本发明中，其特征在于，上述第一和第二通路导体通过上述绝缘基板的所述表面上所形成的平面导体，对上述输入输出电极和上述环状接地电极连接。
本发明中，其特征在于，上述输入输出电极和上述环状接地电极之间，与上述通路导体，平面视为，以0.05mm以上远离。
本发明中，其特征在于，上述通路导体的直径是50～150μm的大小。
本发明中，其特征在于，以平面方向的烧制收缩量比垂直于该平面方向的厚度方向的烧制收缩量小的方式，对上述绝缘基板进行烧制。
本发明中提供一种高频模块，其特征在于，含有：
上述弹性表面波元件安装基板；以及
弹性表面波元件，其具有：压电基板；梳齿电极，其粘附形成于该压电基板的一个面的表面；至少一对的输入输出端子，其粘附形成于该压电基板的所述表面上；环状接地端子，其在该压电基板的所述表面上，并在该梳齿电极和该输入输出端子周围粘附形成，
通过导电性材料，将上述弹性表面波元件的上述输入输出端子和上述环状接地端子，粘结在上述绝缘基板的所述表面的上述输入输出电极和上述环状接地电极，由此将弹性表面波元件安装于绝缘基板。
本发明中，其特征在于，在上述绝缘基板的所述表面或上述多层绝缘层间，设置电连接到上述输入输出电极的功率放大器，以及电连接到该功率放大器并用于检测该功率放大器的输出的定向耦合器。
本发明中，其特征在于，在上述绝缘基板的所述表面或上述多层绝缘层间，构成：功率放大器、除去输入到该功率放大器的信号的噪声的滤波器、用于检测功率放大器输出的定向耦合器、以及检波电路，上述弹性表面波元件作为将上述发送接收信号分开的双工器而发挥作用。
本发明提供一种通信设备，内置上述的高频模块和与该高频模块连接并发送和接收高频信号的天线。
根据本发明，为了表面安装SAW芯片，而通过在平面视不同位置所形成的多个通路导体，将形成于绝缘基板的一个面的环状接地电极，与形成于上述绝缘基板的一个面和另一个面的规定电极电连接。在上述多个通路导体中，与上述环状接地电极邻接而连接的通路导体以外的通路导体配置在，平面视比上述通路电极形成区域更靠近外侧。由此，即使对陶瓷制绝缘基板一边抑制平面方向(X-Y轴方向)的收缩一边烧制，也能够防止由设置在绝缘基板的一个面的各种电极的通路导体引起的凸化，从而能够提高绝缘基板表面的平坦性(共面性)。结果，使SAW芯片的气密性和安装可靠性提高，同时能够提供尺寸精度高的高频模块。
按照本发明，通过将各通路导体长度设计为任何绝缘基板厚度的20％以下，即使在一边抑制X-Y轴方向收缩一边烧制的情况下，也能够防止设在绝缘基板一个面上的、由各种电极的通路导体引起的凹陷，可以提高绝缘基板表面的平坦性(共面的)。结果，使进行气密密封的SAW芯片的气密性和安装可靠性提高，同时能够提供尺寸精度高的高频模块。
按照本发明，由于通路导体，相对于由焊锡或钎料等安装弹性表面波元件的电极，不直接连接，结果可以降低电极表面产生的凹凸，能够提高对该电极的弹性表面波元件的安装可靠性，并且也可以使气密密封的可靠性提高。
特别地，即使在一边抑制X-Y轴方向的收缩一边烧制绝缘基板的情况下，设在基板一个面的各种电极可以防止由通路导体引起的影响，可以提高绝缘基板表面的平坦性(共面的)。其结果，使进行气密密封的SAW芯片的气密性和安装可靠性提高，同时能够提供尺寸精度高的、搭载弹性表面波元件的基板。
另外，通过在这种弹性表面波元件安装基板中构成：功率放大器、除去输入到该功率放大器的信号的噪声的滤波器、用于检测功率放大器输出的定向耦合器、以及检波电路等，能够提供可靠性高、发送接收信号性能优良的高频模块。
另外，通过在通信设备中搭载该高频模块，能够提供一种通信设备，其即使在携带时因落下等而引起撞击的情况下也能够提高弹性表面波元件的安装强度，因此为了不损失气密密封性和安装性，因此可靠性高。
附图说明
本发明的目的、特点和优点根据以下详细的说明以及图面，可能会更加明确。
图1是用于说明本发明第一实施方式的弹性表面波元件安装基板的概略剖面图。
图2A是本发明实施方式SAW芯片的安装侧表面的导体图案图，图2B是安装基板侧的安装部的导体图案图。
图3是示出了通路导体的平面配置的图。
图4是说明用于抑制X-Y轴方向收缩而烧制的方法的图。
图5示出了CDMA双带方式的高频信号处理电路的方框结构图。
图6是示出了本发明实施的一个方式的高频模块的一个例子的概略平面图。
图7是用于说明本发明第二实施方式的弹性表面波元件安装基板的概略剖面图。
图8是示出了通路导体的平面配置的图。
图9是用于说明本发明第三实施方式的弹性表面波元件安装基板的概略剖面图。
图10是说明用于通过抑制X-Y轴方向收缩而烧制的方法的图。
图11是用于说明本发明第四实施方式的弹性表面波元件搭载用基板的概略剖面图。
图12A是本发明第四实施方式中所使用的SAW芯片安装侧表面的导体图案图，图12B是安装基板侧的安装部的导体图案图。
图13是说明用于抑制X-Y轴方向收缩而烧制的方法的图。
图14是现有弹性表面波元件安装基板的概略剖面图。
图15是图14的弹性表面波元件安装基板的主要部分放大剖面图。
实施方式
以下参照附图，详细说明本发明优选的实施方式。
图1是用于说明本发明第一实施方式弹性表面波元件安装基板1的概略剖面图。构成图1的弹性表面波元件安装基板1的绝缘基板2由总体层叠多个陶瓷绝缘层2a、2b、2c、2d、2e、2f的层叠体组成，该绝缘层间，在作为一个面的表面，在与一个面相反一侧的另一个面的背面上粘附形成厚度为5～20μm的平面导体层3a、3b、3c。另外，在各绝缘层2a～2f中形成贯通该各绝缘层的直径为50～200μm的通路导体4a1、4a2、4a3、4b1、4b2、4b3。另外在以下说明中，将多个通路导体4a1、4a2、4a3、4b1、4b2、4b3总称而简单地称作通路导体4。
在该绝缘基板2的表面上搭载弹性表面波元件(以下，称为SAW芯片)5，在该搭载部中形成用于倒装芯片SAW芯片5的电极焊盘组。
具体地，说明安装于绝缘基板2的表面上的SAW芯片5的安装结构。图2A是SAW芯片5的安装侧表面的导体图案，图2B是绝缘基板侧的安装部的导体图案。
如图2A所示，SAW芯片5，是在由例如钽酸锂单结晶、具有蓝克赛(langasite)型例如镧-镓-铌系单结晶、四硼酸锂单结晶等的压电性的单结晶组成的压电基板10的表面上，粘附形成一对输入输出端子11a、11b和作为激励电极的梳齿电极12，以及以围绕它们的方式粘附形成的环状接地端子13。
另一方面，如图2B所示，在绝缘基板2的表面上，与SAW芯片5的端子群相面对的位置上形成一对输入输出电极14a、14b，以及围绕它们的方式形成的环状接地电极15。然后，在上述绝缘基板2的表面上例如焊锡安装上述SAW芯片5。然后，SAW芯片5的输入输出端子11a、11b和绝缘基板2侧的输入输出电极14a、14b，另外SAW芯片5的环状接地端子13和绝缘基板2侧的环状接地电极15通过焊锡或钎料等导电性材料16粘结，而被倒装芯片(flip—chip)安装。利用所涉及结构，由环状接地端子13和环状接地电极15所围绕区域，形成气密空间17，作为激励电极的梳齿电极12，密封在该气密空间17内。
在该绝缘基板2的环状接地电极15上，连接多个直径d为50～100μm的通路导体4。环状接地电极15，通过多个通路导体4a1、4a2、4a3和平面导体层3a1、3a2，而与形成于绝缘基板2背面的作为平面导体层的接地用导体图案3a电连接。另外，输入电极14a也同样与通路导体4连接。输入电极14a通过多个通路导体4b1、4b2、4b3和平面导体层3b1，而与作为形成于绝缘基板2背面的平面导体层的输入用背面电极3b电连接。而且，输出电极14b通过通路导体4c1、平面导体层3c、通路导体4c2，而与形成于绝缘基板2表面的平面导体层即表面电极3d电连接。
在本发明的实施方式中，关于担负着电接地、牢固安装和气密密封任务的环状接地电极15上所连接的通路导体4a1、4a2、4a3的，与绝缘基板2表面相关的平面配置，重要的是，如图3所示那样，通路导体4a1、4a2、4a3，含有邻接于环状接地电极15而配置的、与环状接地电极15直接地连接的第一通路导体即通路导体4a1，通路导体4a1、4a2、4a3中，第一通路导体即通路导体4a1以外的通路导体即通路导体4a2、4a3，配置在平面视比形成环状接地电极15的环状电极形成区域更靠近外侧。在此，平面视通路导体表示将通路导体投影到绝缘基板2的表面上。另外，在图1所示的实施方式中，通路导体4b1、4b2、4b3是邻近输入电极14a而配置的第二通路导体，含有与输入电极14a直接连接的第二通路导体即通路导体4b1，通路导体4b1、4b2、4b3中，第二通路导体即通路导体4b1以外的通路导体即通路导体4b2、4b3，配置在平面视比上述环状电极形成区域更靠近外侧。另外通路导体4c1、4c2含有邻近于输出电极14b而配置的、与输出电极14b直接连接的第二通路导体即通路导体4c1，在通路导体4c1、4c2中，作为第二通路导体的通路导体4c1以外的通路导体即通路导体4c2，配置在平面视在比上述环状电极形成区域更在靠近外侧。
这样，环状接地电极15和背面接地用导体图案3a，并非通过通路导体而直线地由一个通路导体连接，而是通过平面导体层3a1、3a2，经由通路导体4a2、4a3连接，而且通过将该通路导体4a2、4a3配置于环状接地电极15的外侧，能够抑制绝缘基板2厚度方向存在的对通路导体基板表面的影响，尤其是对环状接地电极15的影响。另外，对于抑制高频模块1向平面方向即X-Y轴方向的收缩，而在厚度方向即Z轴方向收缩的情况，即使当形成于厚度方向的通路导体4没有向Z轴方向进行充分的收缩，并产生向基板表面侧突出时，也能防止对环状接地电极15的影响，可以提高SAW芯片安装面的平坦度。其结果，能够提高环状接地电极15的安装强度，同时可以提高气密密封的可靠性。
而且，根据本发明，优选为，不仅直接连接于上述环状接地电极15的通路导体，而且在输入输出电极14a、14b上连接的通路导体4b1、4b2、4b3、4c1、4c2中，直接连接于输入输出电极14a、14b的第二通路导体即通路导体4b1、4c1以外的通路导体，即通路导体4b2、4b3、4c2，也配置在平面视比环状接地电极15更靠近外侧。
由此，与上述环状接地电极15相同，可以提高安装部分的平坦度，同时可以提高SAW芯片向输入输出电极14a、14b的安装可靠性。
此外，根据本发明，为了以较高水平使SAW芯片中密封性、安装可靠性提高，优选为，将直接连接环状接地电极15和输入输出电极14a、14b的通路导体4a1、4b1、4c1的直径d设计为100μm以下。这能够通过减小通路导体4a1、4b1、4c1的直径d，而尽可能减小通路导体中所填充的导体体积，并能够抑制由该通路导体4a1、4b1、4c1的体积收缩引起的对环状接地电极15内侧的基板表面的平坦度的影响。
另外，在上述多个通路导体中，直接连接环状接地电极15和输入输出电极14a、14b的通路导体4a1、4b1、4c1的长度优选为绝缘基板2厚度的25％以下，特别优选为20％以下。由此可以进一步提高平坦度。
在图1、图2A、图2B和图3的例子中，虽然说明了以含有达及环状接地电极15和接地用导体图案3a，输入输出电极14a、14b，输入用背面电极3b以及表面电极3d的通路导体的路径，而连接的情况，但是在该连接路径中通路导体的数量可以是2个以上，而不限于此。
作为本发明的构成弹性表面波元件安装基板1中的绝缘基板2的陶瓷材料，特别地，由通过烧制玻璃粉末，或玻璃粉末和陶瓷填充粉末的混合物而成的玻璃陶瓷烧结体组成，由此可以使用由Cu、Ag、Au、Ni、Pt、Pd或它们的混合物等制成的电极、平面导体层、通路导体等。
作为所使用的玻璃成分，至少含有SiO2，含有Al2O3、B2O3、ZnO、PbO、碱土类金属氧化物、碱金属氧化物中的至少一种，可以列举，例如SiO2-B2O3类、SiO2-B2O3-Al2O3类-MO类(但是，M表示Ca、Sr、Mg、Ba或Zn)等的硼酸玻璃、碱硅酸盐(alkali silicate)玻璃、Ba系玻璃、Pb系玻璃、Bi系玻璃等。这些玻璃中，在提高基板强度方面，优选是通过烧制而结晶析出的结晶化玻璃。
另外，作为陶瓷填充物，采用石英、方石英等的SiO2、Al2O3、ZrO2、莫来石、镁橄榄石、顽辉石、尖晶石、氧化镁较为合适。
至于上述玻璃成分和填充物成分，在提高基板强度方面，优选由玻璃成分10～70重量％和陶瓷填充成分30～90重量％的比例组成。
说明用以制作用于本发明的弹性表面波元件安装基板1中的陶瓷基板的方法。首先，在上述玻璃粉末，或玻璃粉末和陶瓷填充物粉末的混合物中，添加有机结合剂(binder)—有机溶剂而制作浆料后，通过医用刮刀法(doctor blading)或压延机滚筒法等，制作规定厚度的陶瓷生料薄板。
此后，在该陶瓷生料薄板中通过微钻孔器或穿孔、激光加工等，形成用于形成通路导体的贯通穴后，在贯通穴内，通过丝网印刷法等填充Cu、Ag、Au、Ni、Pt、Pd或它们的混合物等的导体浆料，同时印刷各种导体图案。
然后，将形成有通路导体和平面导体层的陶瓷生料薄板层压后，在850～1000℃的温度下烧制，由此可以制作具备平面导体层和通路导体的多层陶瓷基板。另外，使各种电路内置在绝缘基板2内，且优选为，绝缘层的厚度分别是150μm以下，形成上述绝缘层的总数以5层以上形成。
本发明的弹性表面波元件安装基板1，特别地适用于，以陶瓷基板的X-Y轴方向烧制收缩量比Z轴方向烧制收缩量小的方式烧制的情况。这时因为，在通常的烧制方法的情况下，对X、Y、Z轴方向以相同的水平烧制收缩，而在以X-Y轴方向的烧制收缩量比Z轴方向的烧制收缩量小的方式烧制的情况下，相对于Z轴方向的陶瓷收缩量，通路导体的收缩量难于随着该Z轴方向的而充分收缩。这时，通过采用本发明的结构，能够降低通路导体的突出，能够提高基板表面的平坦度。
作为以X-Y轴方向的烧制收缩量比Z轴方向的烧制收缩量小的方式而烧制的方法，按照例如特开2001-158670号公报所记载的方法，如图4所示，陶瓷生料薄板的层叠体21的上下面，对难于以陶瓷生料薄板的烧制温度烧结并以难烧结性的陶瓷材料为主成分的薄板22，进行层叠后，烧制该层叠体。藉此，由于难烧结性陶瓷薄板未烧制成，所以借助于与该薄板的摩擦力，陶瓷生料薄板层叠体21的X-Y轴方向的收缩被抑制，通过在Z轴方向强制性地收缩，减小X-Y轴方向的收缩，能够制造尺寸精度高的绝缘基板。
另外，至于难烧结性陶瓷薄板，使用以下材料：其将以铝、硅等在烧制温度下未能烧结的陶瓷材料作为主成分的、并作为粘接材适当地添加适量玻璃的物质，形成为薄板状。另外，通过烧制时在Z方向上施加压力，进一步促进Z轴方向的烧制收缩，可以制造X-Y轴方向尺寸精度高的绝缘基板。
本发明的弹性表面波元件安装基板1，不仅如图1、图2A、图2B和图3所示，在绝缘基板2的表面上搭载上述那样的SAW芯片5，而且也可以，为了构成例如携带通信用的高频电路，而如例如特开平9-8584号公报所记载的那样，从芯片电容器、电感器、电阻器等电子部件、功率放大器、开关、功率控制器、检波、电源控制等半导体部件群中选择至少一种部件19，另外，也可以备有：从分波电路、合波电路、耦合器、平衡-不平衡变换器、滤波器组中选择的至少一种无源电路20，以及芯片电容器、电感器、电阻元件等电子部件。
例如，图5表示在移动电话装置等移动体通信设备中使用的CDMA双带方式的高频信号处理器的方框结构图。图6示出了高频模块的平面图。
在该CDMA双带方式中，由具有蜂窝方式800MHz带和PCS方式1.9GHz带的频带的双接收信号带系统，以及为了利用GPS(Global Positioning System)的测位功能而具有GPS的接收带1.5GHz带的单接收系统构成。
如图5所示，高频信号处理电路，包含：天线31；含有用于分开频带的低通滤波器(LPF)、高通滤波器(HPF)的分波器32；分离1.9GHz带发送系统的SAW双工器33a；分离该接收系统的SAW双工器33b；分离800MHz带的发送系统的SAW双工器34a；分离该接收系统的SAW双工器34b；用于使从上述分波器32中取得的GPS信号通过的SAW滤波器42；使接收信号相位旋转的匹配电路33c、34c。
在发送系统中，从发送信号处理电路RFIC47中输出的蜂窝发送信号，由具有SAW滤波器的带通滤波器(BPF)39降低噪声，传送到高频功率放大电路37中。从发送信号处理电路RFIC47中输出的PCS发送信号，由具有SAW滤波器的带通滤波器(BPF)40降低噪声，传送到高频功率放大电路38中。
高频功率放大电路37、38分别以800MHz带，1.9GHz带的频率驱动，并发送功率放大。放大了的发送信号通过定向耦合器35、36，输入上述SAW双工器34a、33a。
定向耦合器35、36，具有如下功能，即通过监控来自高频功率放大电路37、38的输出信号的电平，并基于该检测信号，而对高频功率放大电路进行自动功率控制，其监控输出被输入到检波用电路(detector)41中。
其中之一的接收系统包括：低噪声放大器LNA44、43，其对由SAW双工器34b、33b所分离的接收信号进行放大；以及高频滤波器46、45，其从接收信号除去噪声。通过高频滤波器46、45的接收信号，被传送到接收信号处理电路RFIC48中，并被信号处理。另外，由上述GPS用SAW滤波器42所分离的GPS信号，由接收信号处理电路RFIC48进行信号处理。
上述双工器的结构虽不限定，但是优选为，在由36°Y切割止-X传播的LiTaO3晶体，64°Y切割-X传播的LiNbO3晶体、45°X切割-Z传播的LiB4O7晶体等组成的基板上，形成梳齿状的IDT(Inter Digital Transducer)电极。
上述高频功率放大电路的构成虽然不限定，但是优选为，具有放大高频信号功能，为了寻求小型化、高功率化，以GaAsHBT(砷化镓异质结双极性晶体管)结构，或P-HEMT结构的GaAs晶体管，或包含硅或锗晶体管的半导体元件形成。
在含有上述那样的结构的高频信号处理电路的移动体通信机器中，对各个部分的小型化、轻量化有较大的要求，考虑到这些要求，正在以能够实现所望特性的单位，而对高频信号处理电路进行模块化。
即，如图5所示的粗一点点划线线52所示，含有分波器32，SAW双工器33a、33b、34a、34b，高频功率放大电路37、38，定向耦合器(coupler)35、36等的分波系统电路和发送系统电路，形成其形成于一个基板上的一个高频模块52。
另外，也可以是，将高频模块52分为800MHz带高频模块和1.9GHz带高频模块的两个高频模块的安装方法。此外，也可以通过追加含有低噪声放大器LNA43、44和接收用高频滤波器45、46的模块，而形成。
以下，基于含有800MHz带和1.9GHz带的两个频率带的一个高频模块52进行说明。
图6示出了高频模块52的平面图。高频模块52具有由绝缘层的层叠体组成的绝缘基板53。
在绝缘基板53的表层上，除搭载各种图案、各种芯片部件之外，还搭载：BPF39、40，GPS用的SAW滤波器42，SAW双工器33a、34a、33b、34b，以及构成高频功率放大电路37、38的一部分的功率放大用半导体元件54、55等，这些是通过焊锡或钎料等连接在绝缘基板表面的导体图案上。功率放大用半导体元件54、55，通过金属线结合而与绝缘基板53上的导体图案连接。在功率放大用半导体元件54、55的周围，用芯片部件和导体图案，形成构成相同的高频功率放大电路37、38的一部分的功率放大用匹配电路56、57。
另外，功率放大用半导体元件54、55，功率放大用匹配电路56、57等，也可以搭载在绝缘基板53的背面。
另外，图中未示出，但是与图1相同，在绝缘基板53的内部内置匹配电路、定向耦合器，而且在功率放大用半导体元件54、55和BPF39、40之间，内置DC截止用耦合电容器，在BPF39、40和地之间内置电容器。
在所涉及的高频模块中，绝缘基板53，与图1的弹性表面波元件安装基板1同样，使用如下器件，即在由陶瓷组成的绝缘层上形成各种导体图案，并将它们层叠后同时烧制。特别地，如果使用介电常数为7到25的陶瓷材料，可以使陶瓷电介质层变薄，能够减小内置于电介质层中的电路元件的尺寸，也可以使元件间距离变窄。
接下来，在该高频模块中，通过如图1、图2A、图2B和图3所示构成在电路形成中使用的SAW芯片，则能够提高将这些SAW芯片安装到高频模块的可靠性。
图7是用于说明本发明第二实施方式的弹性表面波元件安装基板1的概略剖面图。在本实施方式中，对于与上述实施方式的结构相对应的部分附加相同的标号，并省略其说明。
构成图7的弹性表面波元件安装基板1的绝缘基板2，由将多个陶瓷绝缘层2a～2f总体层叠而构成的层叠体构成，在该绝缘层间、表面和背面上粘附形成，厚度为5～20μm的平面导体层3a～3d。另外，为了连接形成于不同层的两个以上的平面导体层3a～3d，而贯通各绝缘层2a～2f形成直径d为50～200μm的通路导体4a1～4a3，4b1～4b3，4c1、4c2。
在该绝缘基板2的表面上，与上述实施方式同样而设计，搭载SAW芯片5，在该搭载部上形成用于倒装芯片安装SAW芯片5的电极焊盘群。
在本发明的实施方式中，关于通路导体4a1、4a2、4a3的平面配置，重要的是，如图8所示那样，通路导体4a1、4a2、4a3和通路导体4b1、4b2、4b3，设置于平面视相互不同的位置。另外，在图7所示的实施方式中，通路导体4b1、4b2、4b3，含有邻近输入输出电极14a而配置的、与输入电极14a直接连接的第二通路导体即通路导体4b1，在通路导体4b1、4b2、4b3中，第二通路导体即通路导体4b1以外的通路导体，即通路导体4b2、4b3，配置在平面视比上述环状电极形成区域更靠近内侧。另外，通路导体4c1、4c2含有邻接输出电极14b而配置的、与输出电极14b直接连接的第二通路导体即通路导体4c1，在通路导体4c1、4c2中，第二通路导体即通路导体4c1以外的通路导体，即通路导体4c2，配置在平面视比上述环状电极形成区域更靠近外侧。
这样，连接路径中，从环状接地电极15和输入用电极14a到背面的接地用导体图案3a和输入用背面电极3b，不通过通路导体直线地连接，而通过平面导体部分地错开，从而设在平面上的不同位置，使得弹性表面波元件安装基板1整体在Z轴方向收缩时，即使对于形成于垂直方向的通路导体4没有进行向Z轴充分收缩的情况，由于通过部分地形成的台阶部而将通路导体4分割为多段，因而与直线地形成的情况比较，也能够防止由通路导体4引起的向绝缘基板2的表面侧的突出，可以提高形成环状接地电极15和输入电极14a等电极的表面的平坦度。
此外，按照本发明，为了使SAW芯片密封性、安装可靠性以高水平提高，将与环状接地电极15和输入电极14a直接连接的通路导体4a1、4b1的长度设计为绝缘基板整体厚度的20％以下是重要的。这是由于通路导体4a1、4b1对形成环状接地电极15和输入电极14a等电极的表面平坦度的影响最大，因此通过尽可能缩短该通路导体4a1、4b1的长度，能够抑制该通路导体4a1、4b1产生的影响。
另外，这些通路导体4是为了形成电子电路，所以除了寻求低电阻化外，通路导体4的直径d优选为50～200μm。
而且，通路导体4中线路的错位量，即通路导体4a1的中心和通路导体4a2的中心，通路导体4a2的中心和通路导体4a3的中心的移动量m1、m2，优选为，在通路导体4a1、4a2的直径d以上，最好是2d以上。
另外，在图7和图8的例子中，说明了通过含有三个通路导体的路径，环状从接地电极15连接到接地用导体图案3a，以及从输入用电极14a连接到输入用背面电极3b的情况，但是该连接路径中通路导体的数量可以是2个，也可以是4个以上，并且从降低通路导体4的突出考虑，优选设置3个以上通路导体。但是，由于通路导体的数量变多，连接路径长度变长，由于在路径(route)中也需要规定的面积，因此通路导体的数量优选是5个以下。
另外，在多个通路导体中，与环状接地电极15和输入电极14a直接连接的通路导体4a1、4b1以外的通路导体4a2、4a3、4b2、4b3的长度，优选是，绝缘基板厚度的60％以下，特别是50％以下，进一步优选是40％以下。因此可以进一步提高平坦度。
而且，在本发明的高频模块中，如图7的输出电极14b如所示的那样，通过通路导体4c1、平面导体层3c、通路导体4c2，而与形成于绝缘基板2的表面的平面导体层3d电连接。
在该情况下，直接连接于输出电极14b的通路导体4c1的长度，优选为，绝缘基板2的厚度的20％以下。由此，即使在输出电极14b中通路导体4c1没有充分收缩的情况下，也能够防止通路导体4c1的突出。
另外，在图7和图8中，设置于绝缘基板内部的通路导体4a1、4a2、4a3、4b1、4b2、4b3，是各个地形成于各绝缘层中的通路导体直接连接的器件，但是在各通路导体4a1、4a2、4a3、4b1、4b2、4b3中，也可以如图9所示的本发明第三实施方式的弹性表面波元件安装基板那样，通过在各绝缘层间插装平面导体层18而进一步提高平坦性。
本实施方式的弹性表面波元件安装基板，可以与上述实施方式同样地制作。作为以X-Y轴方向的烧制收缩量比Z轴方向的烧制收缩量小的方式烧制的方法，与上述实施方式相同，在例如特开2001-158670号公报中记载的方法，如图10所示，在陶瓷生料薄板的层叠体21的上下面，对难于以陶瓷生料薄板的烧制温度烧结并以难烧结性的陶瓷材料为主要成分的薄板22，进行层叠后，烧制该层叠体。藉此，由于未烧制难烧结性陶瓷薄板，所以利用与该薄板的摩擦力，陶瓷生料薄板层叠体21在X-Y轴方向的收缩被抑制抑制，通过在Z轴方向强制性收缩，能够减小X-Y轴方向的收缩，并能够制作尺寸精度高的模块基板。
图11是用于说明本发明第四实施方式弹性表面波元件安装基板1的概略剖面图。另外，图12A是SAW芯片的安装侧表面的导体图案图，图12B是高频模块侧的安装部分的导体图案图。在本实施方式中，对于与上述实施方式构成相对应的部分使用相同的标号，并省略其说明。
构成图11、图12A和图12B的弹性表面波元件安装基板1的绝缘基板2，由将多个陶瓷绝缘层2a～2f总体地层叠的层叠体构成，在该绝缘层间、表面、背面上，粘附形成厚度为5～20μm的平面导体层3a～3d。另外，为了连接形成于不同层的两个以上的平面导体层3a～3d，而在各绝缘层2a～2f中形成贯通绝缘层且直径d为50～150μm的通路导体4aa～4ac。
在该绝缘基板2的表面，与上述实施方式同样，搭载SAW芯片5，在该搭载部中形成用于倒装芯片SAW芯片5的电极焊盘组。
根据本发明，形成于绝缘基板2的表面上输入输出电极14a、14b，以及以围绕着它们的环状接地电极15，有必要与形成于上述绝缘基板2的内部或背面的电路电连接。该情况下，有必要与其端部在绝缘基板2表面露出的通路导体4aa、4ab、4ac即第一通路导体4ac、第二通路导体4aa、4ab(以下称为表面通路导体4a)电连接。根据本发明，该表面通路导体4a相对于输入输出电极14a、14b和环状接地电极15不直接连接是重要的。即表面通路导体4a设置在从输入输出电极14a、14b和环状接地用电极15的形成位置错开的位置上。
如果该表面通路导体4a直接与输入输出电极14a、14b和环状接地电极15连接，则由于与绝缘基板2的烧制收缩差的不同，容易在表面通路导体4a的端部容易产生凹凸，由于该凹凸电极表面的平坦度受到损失。其结果，在安装SAW芯片5的情况下，发生安装不良，并有损气密密封性和安装可靠性。根据本发明，通过以表面通路导体4a不直接连接在该输入输出电极14a、14b和环状接地电极15上的方式形成电路，可以防止由于上述表面通路导体4a引起的安装不良。
在图11、图12A和图12B的例子中，输入输出电极14a、14b和环状接地电极15，通过至少在绝缘基板2表面上形成的平面连接导体和表面通路导体，与形成于绝缘基板2的内部或背面的电路相连接。
具体地说，在输入输出电极14a、14b上，分别连接平面连接导体18a、18b，在该平面连接导体18a、18b的端部上与表面通路导体4aa、4ab相连接。另外，该平面连接导体18a、18b和表面通路导体4aa、4ab，设置于形成了环状接地电极15的环状电极形成区域的内侧。
另一方面，环状接地电极15通过规定宽度的带体而形成为环状，在该环状接地电极15的一部分上连接平面连接导体18c，在该平面连接导体18c的端部上连接表面通路导体4ac。另外，平面连接导体18c和表面通路导体4ac，形成在形成了环状接地电极15的环状电极形成区域的外侧。这样，通过平面连接导体18c和表面通路导体4ac形成在环状接地电极15的外侧，能够防止对存在于内侧的电极的影响。
在所涉及的结构中，输入输出电极14a、14b和表面通路导体4aa、4ab的距离m3优选是0.05mm以上，特别优选是0.07mm以上，进一步优选是0.1mm以上。另外，环状接地电极15和表面通路导体4ac的距离n优选是0.05mm以上，特别优选是0.07mm以上，进一步优选是0.1mm以上。通过像上述那样设定该距离m3、n，可以将表面通路导体4aa、4ab、4ac的影响抑制至最小。
另外，表面通路导体4aa、4ab、4ac的大小优选为50～150μm，特别优选为60～120μm的大小。所涉及的大小适于抑制由表面通路导体4aa、4ab、4ac大小引起的对周边的影响。
另外，如图11所示，与环状接地电极15连接的表面通路导体4ac，进一步通过其它通路导体4和平面导体3，与绝缘基板2的背面接地用导体图案3a电连接。另外，与输入电极14a连接的表面通路导体4aa也同样通过其它通路导体4和平面导体3与形成于绝缘基板2的背面的输入用背面电极3b连接。此外，与输出电极14b连接的表面通路导体4ab，直接与绝缘基板2的背面的输出用背面电极3bA电连接。
另外，在图11、图12A和图12B的例子中，说明了环状接地电极15和接地用导体图案3a用一个路径连接的情况，但是连接路径也可以是多个路径。即使在该情况下，在环状接地电极15上也不直接连接表面通路导体，需要通过平面连接导体连接表面通路导体。
在本发明的实施方式中，在弹性表面波元件安装基板1中安装SAW芯片5的高频模块，在例如上述绝缘基板2的表面或内部，构成：功率放大器；除去输入到该功率放大器的信号的噪声的滤波器；用于检测功率放大器的输出的方向耦合器；以及检波电路，并通过使SAW芯片作为区分上述发送接收信号的双工器而发挥作用，适于作为移动电话用的高频模块而发挥作用。
由于在上述绝缘基板2内内置各种电路，因此绝缘层2a～2f的厚度优选为150μm以下，上述绝缘层的总数优选为5层以上。
本实施方式的弹性表面波元件安装基板，可能是与上述实施方式同样地制造。作为以X-Y轴方向的烧制收缩量比Z轴方向的烧制收缩量小的方式而烧制的方法，根据例如特开2001-158670号公报中所记载的方法，如图13所示，在陶瓷生料薄板的层叠体21的上下面，对难于以陶瓷生料薄板烧制温度烧结并以难烧结性陶瓷材料作为主要成分的薄板22，进行层叠后，而对该层叠体进行烧制。因此，因为未烧制成难烧结性陶瓷薄板，所以利用与该薄板的摩擦力，陶瓷生料薄板层叠体21的X-Y轴方向的收缩被抑制，通过在Z轴方向强制性收缩，X-Y轴方向的收缩变小，可以制作尺寸精度高的模块基板。
〔实施例〕
接着，制作本发明所涉及的高频模块的实施例。
(实施例1)
在SiO2-Al2O3-MgO-B2O3-ZnO系玻璃60质量％、以作为陶瓷填充物的平均粒径为1μm的氧化铝粉末的40重量％的混合物中，加入作为有机结合剂(binder)的丙烯树脂，作为溶剂加入甲苯，混合而制作成浆料后，通过刮刀法在载体薄膜上成形为片状，而制成厚度为50～150μm的生料薄板。
接着，在该生料薄板中通过穿孔而形成贯通孔，在其内部填充Cu导体浆料以形成直径d为150μm的通路导体。在导体浆料中，具有在Cu粉末中加入丙烯树脂、甲苯并均匀混合而调整的物质。然后，在该生料薄板的表面上形成，通过丝网印刷法印刷上述铜浆料的电极和平面导体层。
此后，层叠压制同样得到的5～12枚生料薄板以形成生料薄板层叠体。
另一方面，通过医用刮刀法，将平均粒径为1μm的97质量％的氧化铝粉末中添加混合3质量％的SiO2-Al2O3-MgO-B2O3-ZnO类玻璃，形成为2片厚度为250μm的难烧结性薄板。接着，在上述生料薄板层叠体的上下面层叠压接该难烧结性薄板。
然后，将该层叠体在400～750℃的氮气气氛气中进行加热处理，分解除去生料薄板内和导体浆料中的有机成分后，在900℃的氮气环境中烧制1小时。然后，通过喷砂法除去了表面附着的难烧结性薄板。从烧制前后的尺寸中求得的X-Y收缩率是0.5％的高尺寸精度。
在该实施例1中，制造时可进行各种改变：安装有如图2A和图2B所示SAW芯片的环状接地电极，以及与该环状接地电极直接接触的通路导体的长度L，和基板整体厚度的比例；其它通路导体的位置；从环状接地电极的边缘到其它通路导体的外表面的远离距离m。
以表1中示出的条件分别制作50个评价试样，在表1中示出了实施SAW芯片的气密性检查的不良品的比例。具体地说，将试样在5.3kg/cm2的He加压气氛气中保持两小时后，将其在5×10-8atm·cc/cm2的减压中保持，将检测出He的试样为不良品。同时，通过表面形状测定显微镜，评价试样的绝缘基板表面平坦度的各个平坦度进行测定，表1中示出了其平均值。另外，将平均平坦度超过15μm的作为不良品。
[表1]
绝缘层数10层×绝缘层厚度100μm＝整体厚度1000μm
 
试样No. 通路导体数   与电极直接接触的通路导体长度L1(μm)  离开环状接地电极的距离m(mm)    电极正下方的通路直径d(μm)       L1相对于绝缘基板厚度的比例(％)   平坦度(μm) 气密密封性不良数目    
*1 1 1000 -0.05 100 100 25 12/50
*2 2 500 -0.05 70 100 21 9/50
3 2 500 0.02 100 50 15 2/50
4 2 500 0.05 100 50 12 1/50
5 2 500 0.05 70 50 10 1/50
6 2 100 0.05 70 10 9 0/50
7 2 500 0.1 100 50 12 1/50
8 2 100 0.1 70 10 8 0/50
9 3 200 0.1 100 20 9 0/50
10 3 200 0.1 50 20 7 0/50
*号为本发明的范围以外
按照表1，在仅以一个垂直的通路导体形成电极和基板背面的接地导体层的样品No.1中，平坦度超过15μm，气密性也不充分。与此相反，在远离环状接地电极外侧的位置，形成电极正下方以外的通路导体的、图1所示的本发明产品，平坦度均在15μm以下，气密可靠性也较高。
特别地，如果与上述电极焊盘直接连接的通路导体的直径是100μm以下，则能够进一步改善平坦度，并能够减小气密不良性。
(实施例2)
在SiO2-Al2O3-MgO-B2O3-ZnO类玻璃60质量％，以及作为陶瓷填充物的平均粒径为1μm的氧化铝粉末40重量％的混合物中，作为有机结合剂加入丙烯树脂，作为溶剂加入甲苯，混合并制造浆料后，通过医用刮刀法在载体薄膜上形成为片状，并制成厚度为50～150μm的生料薄板。
接着，在该生料薄板中通过冲孔形成贯通孔，在其内部填充Cu导体浆料以形成直径d为150μm的通路导体。在该导体浆料中，具有在Cu粉末中加入丙烯树脂、甲苯并均匀混合而调整的物质。然后，在该生料薄板的表面上形成，通过丝网印刷法印刷上述铜浆料的电极和平面导体层。
此后，对同样得到的5～12枚生料薄板进行层叠压接(contact bonding)，而形成生料薄板层叠体。
另一方面，通过医用刮刀法，将平均粒径为1μm的、97质量％氧化铝粉末中添加混合3质量％的SiO2-Al2O3-MgO-B2O3-ZnO系玻璃制作为，2片厚度为250μm的难烧结性薄板。然后，在上述生料薄板层叠体的上下面，层叠压结该难烧结性薄板。
接下来，将该层叠体在400～750℃的氮气气氛气中进行加热处理，并分解除去生料薄板内和导体浆料中的有机成分后，在900℃的氮气环境中烧制1小时。然后，通过喷砂法除去表面附着的难烧结性薄板。从烧制前后的尺寸中求得的X-Y收缩率是，0.5％的高尺寸精度。
在该实施例中，可以进行如下种种变更：表2中示出的、安装图2A和图2B所示的SAW芯片的环状接地电极与形成于背面的接地用导体图案的连接路径中的通路导体数；通路导体间的错位量m1、m2；与电极直接连接的通路导体的长度；与电极直接连接的通路导体以外的通路导体的最大长度。另外，所谓通路导体数，虽然是在各绝缘层上形成各种通路导体，但是邻接的通路导体彼此在垂直方向连接而排列的通路导体作为一个而计数。
以表2中示出的条件分别制作50个评价试样，使用氦而进行SAW芯片的气密性检查，在表2中示出了不良品的比例。具体地说，试样在5.3kg/cm2的He加压气氛气中保持两小时后，将其在5×10-8atm·cc/cm2的负压中保持，检测到He的是不良品。同时，通过表面形状测定显微镜测定评价试样的绝缘基板表面的平坦度。表2中示出了其平均值。另外，平均平坦度超过15μm的为不良品。
Figure C200610084194D00251
按照表2，仅以1个垂直的通路导体形成电极和基板背面的接地导体层的样品No.11中，平坦度超过15μm，气密性也不充分。与此对反，用包含在不同位置形成电极焊盘和基板背面的平面导体层的2个以上的通路导体的路径，而连接的图7和图9所示的本发明产品，平坦度均是15μm以下，气密可靠性也较高。
特别地，与上述电极焊盘直接连接的通路导体以外的通路导体的长度是绝缘基板整体厚度的60％以下，上述连接路径的错位量m1、m2距上述电极焊盘中心，是通路导体的直径d以上，藉此，能够进一步改善平坦度，并且随着使通路导体的数量增加，平坦度变小。
(实施例3)
在SiO2-Al2O3-MgO-B2O3-ZnO系玻璃60质量％和作为陶瓷填充物平均粒径为1μm的氧化铝粉末40重量％的混合物中，作为有机粘合剂加入丙烯树脂，作为溶剂加入甲苯，混合以制造浆料后，通过医用刮刀法在载体薄膜上形成片状以制成厚度为50～150μm的生料薄板。
接着，在该生料薄板中通过穿孔形成贯通孔，在其内部填充Cu导体浆料以形成直径为150μm的通路导体。在该导体浆料中，具有在Cu粉末中加入丙烯基树脂、甲苯并均匀混合而调整的物质。然后，在该生料薄板的表面上形成通过丝网印刷法印刷上述铜浆料的电极和平面导体层。
此后，通过对同样得到的5～12片生料薄板进行层叠压接，而形成生料薄板层叠体。
另一方面，通过医用刮刀法，将平均粒径为1μm的氧化铝粉末97质量％中添加混合3质量％的SiO2-Al2O3-MgO-B2O3-ZnO类玻璃，制造为2个厚度为250μm的难烧结性薄板。然后，在上述生料薄板层叠体的上下面层叠叠着该难烧结性薄板。
然后，该层叠体在400～750℃的氮气气氛气中进行加热处理，分解除去生料薄板内和导体浆料中的有机成分后，在900℃的氮气环境中1小时烧制。然后，通过喷砂法除去了附着于表面的难烧结性薄板。从烧制前后的尺寸中求得的X-Y收缩率是0.5％的高尺寸精度。
在该实施例中，制作做了如下变更的试样：如表3所示的平面连接导体和表面柱状导体，相对于安装有如图11、图12A和图12B所示的SAW芯片的环状接地电极和输入电极的位置；表面柱状导体和输入电极的距离m3；表面柱状导体和环状接地电极的距离n。
以表3中示出的条件分别制作50个评价试样，使用氦对SAW芯片的气密性进行检查，在表3中示出了不良品的比例。具体地说，将试样在5.3kg/cm2的He加压气氛气中保持两小时的时间后，将其在5×10-8atm·cc/cm2的负压中保持，将检测He的作为不良品。同时，通过表面形状测定显微镜，对评价试样模块基板表面的电极部分的平坦度，测定各个平坦度，表3中示出了该平均值。另外，将平均平坦度超过15μm的作为不良品。
[表3]
 
试样No. 表面通路导体直径(μm)        表面通路导体—输入输出电极间距离m<sub>3</sub>(mm)     表面通路导体—输入输出电极间距离n(mm) 平坦度(μm)  气密密封性
28 100 0 0 25 5/50
29 100 0.05 0.05 15 1/50
30 100 0.07 0.07 13 0/50
31 100 0.1 0.1 12 0/50
32 100 0.2 0.2 10 0/50
33 100 0.3 0.3 10 0/50
34 100 0.4 0.4 10 0/50
35 50 0.1 0.1 10 0/50
36 150 0.1 0.1 12 0/50
37 200 0.1 0.1 15 1/50
按照表3，在将通路导体直接连接于电极的样品No.28中，平坦度超过15μm，气密性也不充分。与此相反，不直接将通路导体连接于电极上，而将表面通路导体从电极错开的图11所示的本发明的试样，其平坦度均在15μm以下，不良率也较低，可靠性高。
特别地，当表示表面通路导体位置的n、m3均在0.07mm以上时，平坦度被进一步改善，也不认为会产生不良。
本发明，在不脱离本其精神和主要特征的情况下，能够以其它各种方式实施。因此，上述的实施方式的所有点不过是简单的例示，本发明的范围由权利要求的范围所示出，不受说明书本文的任何约束。此外，属于权利要求的范围的变形或变更均在本发明的范围内。

Claims (15)

1、一种弹性表面波元件安装基板，用于安装弹性表面波元件，其特征在于：
备有：
绝缘基板，是层叠多层绝缘层而形成的绝缘基板，在其一个面的表面上粘附形成至少一对的输入输出电极，以及配置于该输入输出电极周围的环状接地电极；
多个平面导体层，其在该绝缘基板的上述表面和上述多层绝缘层间形成；
多个通路导体，其贯通上述绝缘层；
接地电极，其形成于和上述绝缘基板的一个面相反一侧的另一个面的背面上，
上述绝缘基板的上述环状接地电极，通过形成于俯视看不同位置的上述多个通路导体及将上述通路导体彼此相互连接的上述多个平面导体层的至少一个而与上述接地电极电连接，将上述环状接地电极和上述接地电极电连接的上述多个通路导体，含有邻接于上述环状接地电极而配置的、与上述环状接地电极连接的第一通路导体，将上述环状接地电极和上述接地电极电连接的上述多个通路导体中上述第一通路导体以外的通路导体配置于，俯视看比形成上述环状接地电极的环状电极形成区域更靠外侧。
2、根据权利要求1所述的弹性表面波元件安装基板，其特征在于，
在上述绝缘基板的上述背面上形成有规定的电极，
上述绝缘基板的上述表面上形成的上述输入输出电极，通过形成于俯视看不同位置的多个通路导体及将上述通路导体彼此相互连接的上述多个平面导体层的至少一个而与上述规定的电极电连接，将上述输入输出电极和上述规定的电极电连接的上述多个通路导体，含有邻接于上述输入输出电极而配置的、与上述输入输出电极连接的第二通路导体，将上述输入输出电极和上述规定的电极电连接的上述多个通路导体中上述第二通路导体以外的通路导体配置于，俯视看为上述环状电极形成区域以外的区域。
3、根据权利要求2所述的弹性表面波元件安装基板，其特征在于，
上述第一通路导体的长度是上述绝缘基板厚度的20％以下。
4、根据权利要求3所述的弹性表面波元件安装基板，其特征在于，
上述第二通路导体的长度是绝缘基板整体厚度的20％以下。
5、根据权利要求2所述的弹性表面波元件安装基板，其特征在于，
上述多个通路导体中，上述第一和第二通路导体以外的通路导体的长度，是上述绝缘基板厚度的60％以下。
6、根据权利要求2所述的弹性表面波元件安装基板，其特征在于，
上述多个通路导体中，上述第一或第二通路导体以外的通路导体的长度，从上述环状接地电极的外周离开0.05mm以上。
7、根据权利要求1所述的弹性表面波元件安装基板，其特征在于，
上述绝缘层每层的厚度是150μm以下。
8、根据权利要求7所述的弹性表面波元件安装基板，其特征在于，
上述通路导体的直径是50～200μm的大小。
9、根据权利要求2所述的弹性表面波元件安装基板，其特征在于，
上述多个通路导体中，上述第一或第二通路导体的直径，是100μm以下。
10、根据权利要求3所述的弹性表面波元件安装基板，其特征在于，
上述多个通路导体中，邻接的通路导体间的中心，离开该通路导体直径以上。
11、根据权利要求1所述的弹性表面波元件安装基板，其特征在于，
上述绝缘基板，以平面方向的烧制收缩量比垂直于该平面方向的厚度方向的烧制收缩量小的方式，烧制而成。
12、一种高频模块，其特征在于，
含有：
如权利要求1所述的弹性表面波元件安装基板；以及
弹性表面波元件，其具有：压电基板；梳齿电极，其粘附形成于该压电基板的一个面的表面；至少一对的输入输出端子，其粘附形成于该压电基板的上述表面；环状接地端子，其粘附形成于该压电基板的上述表面上的该梳齿电极和该输入输出端子周围，
其中，通过导电性材料(16)，将上述弹性表面波元件的上述输入输出端子和上述环状接地端子，粘结在上述绝缘基板的上述表面的上述输入输出电极和上述环状接地电极，由此将弹性表面波元件安装于绝缘基板。
13、根据权利要求12所述的高频模块，其特征在于，
在上述绝缘基板的上述表面或上述多层绝缘层间，设置电连接到上述输入输出电极的功率放大器，以及电连接到该功率放大器并用于检测该功率放大器的输出的定向耦合器。
14、根据权利要求12所述的高频模块，其特征在于，
在上述绝缘基板的上述表面或上述绝缘层之间，构成：功率放大器、除去输入到该功率放大器的信号的噪声的滤波器、用于检测功率放大器输出的定向耦合器、以及检波电路，上述弹性表面波元件作为将上述发送接收的信号分开的双工器而发挥作用。
15、一种通信设备，
内置高频模块和与该高频模块连接并发送和接收高频信号的天线，其特征在于：
上述高频模块为权利要求12所述的高频模块。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006013753A1 (ja) * 2004-08-06 2008-05-01 株式会社村田製作所 高周波複合部品
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4969193B2 (ja) * 2006-09-27 2012-07-04 京セラ株式会社 分波器
KR100781055B1 (ko) * 2006-12-22 2007-11-30 전자부품연구원 프론트 엔드 모듈
JP5067076B2 (ja) * 2007-08-29 2012-11-07 株式会社村田製作所 イオン発生器
CN101965683B (zh) * 2008-03-19 2014-01-29 株式会社村田制作所 表面声波装置
US7786839B2 (en) * 2008-12-28 2010-08-31 Pratt & Whitney Rocketdyne, Inc. Passive electrical components with inorganic dielectric coating layer
WO2012090559A1 (ja) * 2010-12-29 2012-07-05 株式会社村田製作所 弾性波フィルタ装置及びそれを備えた通信機器
WO2013008435A1 (ja) * 2011-07-08 2013-01-17 株式会社村田製作所 回路モジュール
JP5358724B1 (ja) 2012-06-28 2013-12-04 太陽誘電株式会社 弾性波デバイス内蔵モジュール及び通信装置
JP6106404B2 (ja) * 2012-10-30 2017-03-29 太陽誘電株式会社 電子部品モジュール
DE102013102213B4 (de) * 2013-03-06 2020-01-02 Snaptrack, Inc. Miniaturisiertes Bauelement mit Dünnschichtabdeckung und Verfahren zur Herstellung
JP5456935B1 (ja) * 2013-10-30 2014-04-02 太陽誘電株式会社 回路モジュール
JP6102770B2 (ja) * 2014-01-28 2017-03-29 株式会社村田製作所 高周波モジュール
TWI504320B (zh) * 2014-06-17 2015-10-11 矽品精密工業股份有限公司 線路結構及其製法
US10940952B2 (en) * 2015-05-05 2021-03-09 Instrumar Limited Apparatus and method of monitoring for in-flight aircraft engine ice crystal accretion
CN105244324B (zh) * 2015-11-10 2017-09-29 河北中瓷电子科技有限公司 电子封装用陶瓷绝缘子及其制作方法
WO2018102666A1 (en) * 2016-12-01 2018-06-07 Avery Dennison Retail Information Services, Llc Functional substrates for printed electronic devices
TWI672840B (zh) * 2017-07-25 2019-09-21 矽品精密工業股份有限公司 電子封裝件暨基板結構與製法
JP7147378B2 (ja) * 2018-08-30 2022-10-05 Tdk株式会社 アンテナ
CN110492206B (zh) * 2019-08-09 2021-09-21 天津大学 一种双工器
CN111592228B (zh) * 2020-06-01 2021-09-14 常州聚和新材料股份有限公司 含镓高铅玻璃料、银铝浆料、其制备方法及应用

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5699027A (en) * 1995-03-28 1997-12-16 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave devices having a guard layer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459368A (en) * 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
JP3351043B2 (ja) 1993-09-10 2002-11-25 松下電器産業株式会社 多層セラミック基板の製造方法
JP3296356B2 (ja) * 1999-02-08 2002-06-24 松下電器産業株式会社 弾性表面波デバイスとその製造方法
JP3335970B2 (ja) 1999-11-29 2002-10-21 京セラ株式会社 ガラスセラミック基板の製造方法
JP4454105B2 (ja) 2000-05-30 2010-04-21 京セラ株式会社 多層配線基板の製造方法
JP2002124847A (ja) 2000-10-12 2002-04-26 Oki Electric Ind Co Ltd 弾性表面波装置
JP4000960B2 (ja) * 2001-10-19 2007-10-31 株式会社村田製作所 分波器、通信装置
KR100711365B1 (ko) * 2002-03-19 2007-04-27 엔이씨 도낀 가부시끼가이샤 Ｄｃ 전력을 공급하며 노이즈 감쇠를 위한 노이즈 필터를구비하는 전자장치
JP2004129223A (ja) * 2002-07-31 2004-04-22 Murata Mfg Co Ltd 圧電部品およびその製造方法
JP3826875B2 (ja) * 2002-10-29 2006-09-27 セイコーエプソン株式会社 圧電デバイスおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5699027A (en) * 1995-03-28 1997-12-16 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave devices having a guard layer

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Publication number Publication date
KR20060094495A (ko) 2006-08-29
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US7352105B2 (en) 2008-04-01
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