KR100665155B1 - 반도체 접합 어셈블리 및 그 제조 방법 - Google Patents

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Abstract

기판에 대하여 범프를 통하여 칩을 접합하는 반도체 장치에 있어서, 범프 접합의 신뢰성을 높인 반도체 장치 및 그 제조 방법을 제공한다.
금속 범프(땜납 범프 ; 16)를 웨이퍼 상태에서 형성하는 공정과, 이 웨이퍼 상태에서 반도체 칩(21)의 배선면을 보호하는 수지(20)를 코팅하는 공정과, 상기 반도체 칩을 웨이퍼로부터 분리하는 공정을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 금속 범프(16)는 그 근원부가 잘록해진 형상으로 반도체 칩(21)의 배선면에 접합되며 상기 수지(20)는 상기 금속 범프(16)의 근원부를 덮어서 코팅된다.
반도체 장치, 금속 범프, 칩

Description

반도체 접합 어셈블리 및 그 제조 방법{SEMICONDUCTOR BONDING ASSEMBLY AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 기본 구성 설명도.
도 2는 본 발명의 효과를 나타내는 그래프.
도 3은 본 발명의 반도체 장치 제조 방법의 프로세스 순서의 설명도.
도 4는 본 발명의 다른 반도체 장치 제조 프로세스 순서의 설명도.
도 5는 도 4의 순서에 이어지는 프로세스의 설명도.
도 6은 종래의 반도체 장치의 문제점의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 반도체 칩
3 : 1차 범프
4 : 2차 범프
5 : 금속 범프
6 : 수지
7 : 범프
11 : Si 기판
12 : 전극 패드
13 : 패시베이션막
14 : BLM막
15 : 폴리이미드막
16 : 땜납 범프
16a : 1차 범프
17 : 기판
18 : 전극
19 : 솔더 페이스트
20 : 수지
21 : 반도체 칩
22 : 웨이퍼
25 : 크림 땜납
25a : 2차 범프
26 : 범프
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는 금속 범프의 접합부의 강도를 높이기 위한 개량에 관한 것이다.
CSP(Chip Size Package) 등의 반도체 장치에서 플립 칩 방식은 IC 칩의 배선면이 기판에 직접 마주 향하고, 기판의 배선 패턴과는 땜납이나 금 혹은 구리 또는 이들 합금에 의한 도전체의 접합부를 통하여 도통된다. 그러나, 반도체의 IC 칩은 일반적으로 실리콘으로 이루어지고 주로 수지로 이루어지는 배선 기판과는 열에 대한 선팽창 계수가 크게 다르기 때문에, 실제 사용 시에 칩이나 주변 디바이스로부터 받는 열에 의해서 팽창하는 량의 차이에 따라 스트레스를 발생한다. 많은 경우, 이 스트레스에 가장 약한 부분은 패키지와 기판의 접합부이며 특히 플립 칩 방식인 경우 리드부가 없고 스트레스를 완화하는 부분이 적기 때문에, 접합의 신뢰성을 높일 필요가 있다.
종래의 플립 칩 방식에 있어서, 접합의 신뢰성을 높이기 위해서 언더필이라고 불리는 수지로 기판과 칩 간의 간극을 접합하여 보강함으로써 접합 신뢰성의 향상을 도모하는 방법이 있었다. 그러나, 이 방법은 패키지의 리워크성을 나쁘게 한다. 따라서, 기판과 칩 간의 접합은 땜납만으로 접합되며 또한 접합의 신뢰성이 높은 방법이 기대되고 있었다.
플립 칩 방식 중에서도, 웨이퍼 레벨에서 패키징되는 EBC(Encapsulated Bump Chip)와 같은 구조체(후술하는 도 4f 참조)에서는 그 제조 방법 상, 스핀 코팅으로 웨이퍼 표면 보호용 수지 도포를 행하기 때문에, 코팅 수지의 도포 두께는 수지의 영율 및 점성에 영향을 받는다.
수지의 재료 특성은 무수한 선택성이 있으며, 단순히 배선 보호막으로서 수지를 사용하는 것뿐이면, 저영율로 저점성의 수지를 이용하면 되지만, 이 수지에 범프의 접합 신뢰성을 높이는 기능을 갖게 하며 또한 스핀 코팅하는 경우에 수지가 소정 시간 내에 균일한 높이로 도포될 수 있다고 하는 특성을 가지게 하기 위해서는 사용하는 수지를 적정하게 선정할 필요가 있다.
또한, 수지의 도포 두께는 후술하는 이유에 의해서, 범프의 접합면 중 특히 IC 칩과의 접합면을 보강하는 작용에 크게 영향을 주기 때문에, 적정한 도포 두께의 설정이 필요해진다.
도 6a는 반도체 패키지(EBC)의 땜납 범프와 기판의 접합 상태를 나타낸 것이다.
기판(1) 상에 반도체 칩(2)이 탑재된다. 반도체 칩(2)은 땜납의 1차 범프(3) 및 땜납의 2차 범프(4)를 통하여 기판(1) 상에 접합된다.
이 반도체 패키지(반도체 장치)에 온도 강하가 일어나면, 기판(1) 및 반도체 칩(2)에는 각각 A, B로 나타낸 바와 같이 수축력이 작용한다. 이 경우, 선팽창율의 차이에 의해 기판(1)의 A의 수축량은 반도체 칩(2)의 B의 수축량보다 커진다. 따라서, 도 6b에 도시한 바와 같이, 이 팽창차(수축량의 차)에 의해, 패키지가 변형하고 도 6c에 도시한 바와 같이 땜납 범프의 접합부에 인장 응력 C가 발생한다.
땜납 범프가 응력을 받아서 깨지는 개소는 가능성으로서, 칩과 땜납 간, 기판과 땜납 간, 1차 범프와 2차 범프 간의 3 개소이다. 그러나, 범프의 형성에서 접합 면적이 각각 동등하면, 먼저 깨질 가능성이 있는 개소는 통상 칩과 땜납 간이 된다. 이 이유는 기판측은 기판 자체의 영율이 낮기 때문에, 땜납 접합면 바로 아래에서 왜곡을 흡수하기 때문이며, IC칩 접합면측에는 그와 같은 왜곡을 흡수하는 완화 기구가 없기 때문이다. 또한, 땜납과 접합부의 예를 들면 Cu가 고온에 노출되어 합금층을 만들면, 그 층은 취약해지게 되지만, 제조의 공정 상, 열에 노출되는 빈도는 IC와의 접합면쪽이 많기 때문이기도 하다.
즉, 플립 칩 방식과 같은 구조체에 있어서, 땜납 접합에 의해 기판과의 접합을 유지시키고 있는 경우에는 IC 칩과 땜납 간, 기판과 땜납 간의 각각의 접합 면적이 거의 동일한 경우, 땜납의 수명을 향상시키기 위해서는 IC칩과 땜납 간의 접합 강도를 높이는 것이 중요하다.
이 IC 칩과 땜납 간의 응력 발생 상태는 상술한 바와 같이 도 6b, 도 6c에 도시하고 있다.
예를 들면, IC칩이 마운트된 기판을 100℃ 로부터 0℃로 냉각하였다고 한다. 그 때의 기판의 변형은 IC 칩에 비하여 기판의 수축량이 크기 때문에, 도 6b와 같이 휘는 상태가 된다. 이 경우의 땜납에 주로 작용하는 응력은 도 6c에 도시한 바와 같은 인장 응력이다.
이러한 인장 응력에 의해, 땜납 접합의 근원 부분에 크랙이 들어 가기 쉬우며 이 부분이 깨지기 쉬워진다. 특히 땜납의 근원 부분이 잘록해서 중앙부보다 가는 형상의 범프의 경우에 이러한 열응력의 영향이 커진다.
본 발명은 상기 종래 기술을 고려한 것으로서, 기판에 대하여 범프를 통하여 칩을 접합하는 반도체 장치에 있어서, 범프 접합의 신뢰성을 높인 반도체 장치 및 그 제조 방법의 제공을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에서는 기판 상에 근원부가 잘록해진 금속 범프가 접합되며, 상기 금속 범프의 근원부를 덮어서 이 기판 상면이 수지로 코팅된 것을 특징으로 하는 반도체 장치를 제공한다.
이 구성에 따르면, 범프 접합의 근원부가 가늘어진 금속 범프의 근원 부분이 수지로 덮여져서 보강되기 때문에 접합의 신뢰성이 향상한다.
이 보강 작용의 원리를 더 설명하면, 본 발명에서는 도 1a에 도시한 바와 같이, 기판(1)과 반도체 칩(2)이 1차 범프(3) 및 2차 범프(4)로 이루어지는 땜납 등의 금속 범프(5)에 의해 접합되며 반도체 칩(2)의 회로 형성면(도면의 하면측)이 보호용 수지(6)로 덮여져 있다. 이 금속 범프(5)의 접합의 근원 부분은 수지(6)에 의해 덮어져서 매립된다.
이러한 구성에서 온도 강하 시에 상술한 바와 같이, 열응력이 발생하여, 금속 범프(5)와 반도체 칩(2) 간의 접합면 P에 인장 응력 C가 작용하고, 금속 범프(5)의 근원부의 접합을 박리하는 방향으로 이 인장 응력 C가 작용한다. 이에 대처하여, 본 발명 구조에서는 반도체 칩(2)에 코팅된 수지(6)가 냉각 시에 도 1a에 도시한 바와 같이 수축력 D를 발생시킨다. 이 수축력 D는 인장 응력 C에 의한 박리 작용을 캔슬하는 방향으로 작용한다. 이에 따라, 금속 범프(5)의 근원 부분이 보강되며, 접합면 P의 접합 강도가 높아지고 접합 신뢰성이 향상하여 접합 수명이 연장되어 장기간에 걸쳐서 안정된 기능이 달성된다.
바람직한 구성 예에서는 상기 수지는 영율이 약 1200kgf/㎟ 이상이며, 선팽창율이 약 20ppm/℃ 이하이며, 두께가 약 40㎛ 이상 약 110㎛ 이하인 것을 특징으로 한다.
이 구성에 따르면, 수지의 영율을 약 1200kgf/㎟ 이상으로 함으로서, 수지에 의한 저응력화의 실용 상 적정인 효과를 얻을 수 있다. 이 경우, 상한에 대해서는 특히 한정하지 않지만, 통상의 수지 재료로 얻어지는 영율의 범위이면 좋다. 마찬가지로 선팽창율에 관한 것으로, 약 20ppm/℃ 이하로 함으로써 저응력화의 실용 상 적정한 효과가 얻어지며, 수지의 막 두께에 관해서는 약 40 ∼ 110㎛로 함으로써 실용 상 적정한 저응력 효과가 얻어진다(후술하는 도 2 참조).
도 2는 2종류의 수지에 의한 저 응력화의 효과를 나타낸다. 수지 A는 영율이 720kgf/㎟로 선팽창율이 34ppm/℃이며, 수지 B는 영율이 1430kgf/㎟에서 선팽창율이 17ppm/℃이다. 영율이 높은 쪽이 낮은 쪽보다 효과가 큰 것을 알 수 있다. 이 경우, 수지를 예를 들면 스핀 코팅으로 웨이퍼 상에 균일한 두께로 40㎛ 이상으로 도포하기 위해서는 어느 정도 영율이 높은 수지를 사용해야만 한다. 따라서, 이 수지의 두께를 크게 함으로써 영율이 높은 수지를 사용하게 되며, 상승 효과가 얻어진다.
보다 바람직한 구성 예에서는, 상기 금속 범프는 표면 연마된 상면을 구비하고, 이 상면과 상기 수지의 최소 도포 두께 부분과의 높이의 차가 약 10㎛ 이상 약 50㎛ 이하인 것을 특징으로 한다.
이 구성에 따르면, 범프 상면과 수지 상면의 높이의 차가 약 10㎛ ∼ 50㎛로 함으로써, 칩측의 접합면과 기판측의 접합면에 대하여 밸런스있게 적정한 수지의 수축력이 작용하여 적정한 저응력 작용이 얻어진다. 10㎛ 미만이면, 기판측의 접 합면에 대하여 수지로부터의 박리력이 지나치게 강하고, 50㎛보다 차가 커지면 칩측의 접합면에 대한 저응력화의 작용이 지나치게 작아진다.
이것을 더 설명하면, 도 1a에서 수지(6)의 도포 높이(막두께) H를 1차 범프(3)의 높이 h와 동일하게 한 경우, 수지(6)의 수축력 D는 접합면 Q에서부터 본 작용으로서는 인장 응력이 되기 때문에, 접합면 Q에 대한 박리력을 오히려 크게 하게 된다.
따라서, 접합면 P에서 보면, 수지(6)의 두께는 되도록이면 크게 하는 쪽이 좋지만, 너무 크게 하면 접합면 Q에 대하여 박리력을 증대시키게 된다.
땜납 접합부에 걸리는 응력과 수지의 두께의 관계는 전술한 도 2에 그래프화되고 있다. 이 그래프는 1차 범프의 높이를 110㎛로 한 경우의 땜납부의 온도 사이클에 의한 응력 진폭을 나타낸다. 수지의 두께가 적은 경우에는 접합면 P의 응력이 높고 수지의 두께가 커지면 접합면 Q의 응력이 커지므로, 수지의 두께는 땜납의 응력에 대하여 적정치(극치)를 갖는 것을 알 수 있다.
이 극치의 값은 칩의 크기, 기판의 종류 등에 의해 약간 변동하지만, 대체로, 1차 범프의 높이를 h로 한 경우, h보다 10 ∼ 50㎛ 낮은 정도로 적정치(극치)를 갖는다. 또, 이 경우, 수지를 스핀 코팅하면, 범프의 주변에 표면 장력에 의해서, 도 1b와 같이 상승하여 범프(7)의 측면을 덮는 것과 같은 형상이 되기 때문에, 어느 높이를 가지고 수지의 두께라고 할지의 문제가 되지만, 여기서 말하는 수지의 두께란 이들 표면 장력에 영향을 받지 않는 부분에서의 두께를 말한다.
더 바람직한 구성 예에서는 상기 수지는 상기 금속 범프의 근원부에서 아래쪽으로 퍼지는 형상으로 경사지도록 이 근원부를 매립하는 것을 특징으로 한다.
이 구성에 따르면, 수지가 아래쪽으로 퍼지는 형상으로 범프의 근원 부분을 덮기 때문에, 낭비가 없는 형상으로, 보강의 강도가 높아지고 접합의 신뢰성이 더 향상한다.
본 발명에서는 또한 상기 본 발명에 따른 반도체 장치의 제조 방법으로서, 금속 범프를 웨이퍼 상태에서 형성하는 공정과, 이 웨이퍼 상태에서 반도체 칩의 배선면을 보호하는 수지를 코팅하는 공정과, 상기 반도체 칩을 웨이퍼로부터 분리하는 공정을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 금속 범프는 그 근원부가 잘록한 형상으로 반도체 칩의 배선면에 접합되며, 상기 수지는 상기 금속 범프의 근원부를 덮어서 코팅된 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이에 따라, 전술한 본 발명의 반도체 장치를 적합하게 제조할 수 있다.
이러한 제조 방법에서, 바람직하게는 상기 수지는 스핀 코팅법에 의해 코팅되며, 상술한 바와 같이, 이 수지의 영율이 약 1200kgf/㎟ 이상으로, 선팽창율이 약 20ppm/℃ 이하이며, 두께가 약 40㎛ 이상 약 110㎛ 이하이다.
더 바람직하게는 웨이퍼 상태에서 상기 금속 범프의 표면을 연마하는 공정을 구비하고, 이 연마면과 상기 수지의 최소 도포 두께 부분과의 높이의 차가 상술한 바와 같이, 약 10㎛ 이상 약 50㎛ 이하이다.
이 제조 방법에 있어서, 더 바람직하게는 상기 수지는 상술한 바와 같이, 상기 금속 범프의 근원부에서 아래쪽으로 퍼지는 형상으로 경사져서 이 근원부를 매립하도록 코팅된다.
이하 본 발명의 실시의 형태에 대하여 도면을 참조하여 설명한다.
도 3a ∼ 도 3d는 본 발명의 실시의 형태에 따른 반도체 장치의 제조 프로세스를 순서대로 나타내는 주요부 단면도이다.
도 3a에 도시한 바와 같이, 웨이퍼 상태의 Si 기판(11) 상에 Al(알루미늄)의 전극 패드(12)가 형성되며, Si3N4 및 폴리이미드막으로 이루어지는 패시베이션막(13)이 설치된다. 이 Si 기판(11) 상에 전극 패드(12)와 접속하여 재배치된 BLM(Ball Limiting Metal)막(14)이 형성된다. 또한, 최외측 표면의 보호를 위해 범프 누설면을 부여하기 위해서 폴리이미드막(15)이 설치된다. BLM 막(14) 상에 땜납 범프(16)가 접합된다.
다음에, 도 3b에 도시한 바와 같이, 이 웨이퍼 상태의 Si 기판(11) 상에 스핀 코팅에 의해, 수지(20)가 코팅된다. 수지(20)로서는 에폭시 수지계의 수지 예를 들면, 1.6-비스(2.3 에폭시 폴록시) 나프탈렌이 이용된다. 이것은 전술한 도 2의 수지 A에 상당하는 것으로 코팅의 두께나 범프와의 높이 관계는 전술한 바와 같다.
다음에, 도 3c에 도시한 바와 같이, 다이싱 공정에서 웨이퍼로부터 상기 구성의 반도체 칩(21)을 추출하여 기판(17)에 대향시킨다. 기판(17) 상에는 전극(18)이 형성되며, 그 위에 솔더 페이스트(19)가 설치된다. 기판 상면은 솔더 레지스트(10)로 덮어진다.
계속해서, 도 3d에 도시한 바와 같이, 반도체 칩(21)을 기판(17)에 대하여 플립칩 방식으로 접합하고 기판(17)의 전극(18)과 칩측의 땜납 범프(16)를 접속한다.
도 4a ∼ 도 4d 및 도 5e ∼ 도 5g는 본 발명의 실시의 형태에 따른 반도체 장치 제조 방법의 프로세스를 더 자세하게 순서대로 나타내는 설명도이다.
이 실시 형태에서는 우선 도 4a에 도시한 바와 같이, 웨이퍼(22)의 Si 기판(11) 상에 복수의 반도체 칩(21)을 형성한다. 이 반도체 칩(21)의 구성은 전술한 도 3에서 설명한 것과 동일하다.
다음에 도 4b에 도시한 바와 같이, 웨이퍼(22)의 상태에서 Si 기판(11) 상에 스핀 코팅에 의해 수지(20)를 코팅한다. 이 수지(20)는 약 120 ∼ 150℃에서 경화되어 각 땜납 범프(16)는 근원 부분을 포함하여 고정 강화된다.
다음에 도 4c에 도시한 바와 같이, 땜납 범프(16)의 상부를 연마하여 이 상부를 피복하고 있는 수지를 제거한다. 이 연마는 범프의 최대 직경(가장 팽창되어 있는 부분)까지 균일하게 연마한다. 이에 따라, 각 땜납 범프 상면을 땜납이 노출한 리프레시면으로 한다. 이에 따라, 1차 범프(16a)가 형성된다.
다음에 도 4d에 도시한 바와 같이, 크림 땜납 인쇄법에 의해, 마스크(23)를 통하여 스키지(24)를 이용하여, 크림 땜납(25)을 1차 범프(16a) 상에 인쇄 도포한다.
이 크림 땜납(25)을 예를 들면 웨트백 열 처리에 의해 뭉친 상태에서 경화하고, 도 5e에 도시한 바와 같이, 1차 범프(16a) 상에 2차 범프(25a)를 형성하고, 범프 높이를 높게 하여 고신뢰성의 범프(26)를 형성한다.
계속해서, 이 반도체 칩(21)을 다이싱하여 웨이퍼로부터 추출하고(도 5f), 전술한 도 3c, 도 3d와 마찬가지로, 기판(17) 상에 접합한다(도 5g).
또, 스핀 코팅된 수지(20)의 상면과 연마된 1차 범프(16a)의 리프레시면 간에 고저차를 주고, 이에 따라, 1차 범프(16a)와 2차 범프(15a)와의 접합면에 발생하는 응력 집중의 완화를 도모하여도 좋다.
1차 범프의 연마에 의해, 상술한 바와 같이, 범프 상면의 수지가 제거됨과 함께, 접합면 자체의 면적을 넓히는 효과도 얻어진다. 이 1차 범프와 2차 범프의 접합면이 전술한 도 1a와 같이 잘록해져서 가늘어지는 경우에는 이 접합면에 대해서도 수지로 덮도록 코팅하여 충분한 범프의 보강을 도모하는 것이 바람직하다. 또, 범프는 땜납에 한정되지 않으며, Au나 Cu 혹은 그 외의 합금 등의 금속으로 형성할 수 있다.
이상 설명한 바와 같이, 본 발명에서는 범프 접합의 근원부가 가늘어진 금속 범프의 근원 부분이 수지로 덮어져서 보강되기 때문에, 접합의 신뢰성이 향상한다. 이에 따라, 범프 부분의 응력이 저하하여 반도체 패키지의 온도 사이클에 대한 신뢰성이 향상한다.
또한, 플립 칩형 반도체 패키지는 대형화하면 땜납 범프에 따른 응력이 증대하기 때문에 대형화가 곤란하지만, 본 발명의 수지의 보강에 의해, 큰 회로를 탑재 한 대형의 반도체 패키지가 실현 가능해진다. 또한, 언더필재로 땜납 접합부를 보강할 필요가 없으므로 리워크성이 향상한다. 또한, 보강용의 범프를 설치할 필요가 없어지며, 그 만큼, 배선용 범프를 많이 설치할 수 있고 스페이스를 유효하게 이용하여 고밀도 배선이 가능해진다.

Claims (15)

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  9. 반도체 접합 어셈블리에 있어서,
    제1 금속 범프들을 포함하는 접합 기판;
    반도체 칩 기판;
    상기 반도체 칩 기판 및 상기 제1 금속 범프에 접합된 제2 금속 범프들 - 각각의 제2 금속 범프는 잘록한(narrowed) 근원부 및 연마된 범프 높이에서 연마된 표면을 포함함 -;
    코팅 높이에서 상기 반도체 칩 기판의 표면을 코팅하고, 상기 잘록한 근원부를 덮는 수지; 및
    상기 접합 기판과 상기 수지간에 정의된 갭 - 상기 수지는 상기 접합 기판과 접촉하지 않음 - 을 포함하고,
    상기 연마된 범프 높이와 상기 코팅 높이간의 높이 차이는 10㎛ 이상 50㎛ 이하인 반도체 접합 어셈블리.
  10. 제9항에 있어서,
    상기 수지는 영율이 약 1200kgf/㎟ 이상이고, 선팽창율이 약 20ppm/℃ 이하이며, 두께가 약 40㎛ 이상 약 110㎛ 이하인 반도체 접합 어셈블리.
  11. 제9항에 있어서,
    상기 수지는 상기 금속 범프들의 근원부에서 아래쪽으로 퍼지는 형상(flared shape)으로 경사져서 상기 근원부를 매립하는 반도체 접합 어셈블리.
  12. 반도체 접합 어셈블리를 제조하는 방법에 있어서,
    반도체 디바이스의 배선면상에 잘록한 근원부로 제1 금속 범프들을 형성하는 단계;
    코팅 높이로 수지를 코팅하고 상기 근원부를 덮는 단계;
    연마된 범프 높이로 연마된 면을 형성하기 위해 상기 금속 범프를 연마하는 단계;
    상기 제1 금속 범프를 접합 기판상에서 제2 금속 범프에 접합하고, 이에 따라 상기 접합 기판과 상기 수지간의 갭을 정의하는 단계를 포함하고,
    상기 연마된 범프 높이와 상기 코팅 높이간의 높이 차이는 10㎛ 이상 50㎛ 이하인 반도체 접합 어셈블리를 제조하는 방법.
  13. 제12항에 있어서,
    상기 수지는 스핀 코팅법에 의해 코팅되며,
    상기 수지의 영율은 약 1200kgf/㎟ 이상이고, 선팽창율이 약 20ppm/℃ 이하이며, 두께가 약 40㎛ 이상 약 110㎛ 이하인 반도체 접합 어셈블리를 제조하는 방법.
  14. 제12항에 있어서,
    상기 수지는 상기 금속 범프들의 근원부에서 아래쪽으로 퍼지는 형상으로 경사져서 상기 근원부를 매립하도록 코팅되는 반도체 접합 어셈블리를 제조하는 방법.
  15. 제9항에 있어서,
    상기 수지는 표면 장력으로 인해 상기 금속 범프들의 인접 측면에서 상승하는 반도체 접합 어셈블리.
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