KR100614722B1 - 반도체 칩용 리드프레임과 전자 디바이스 및 리드프레임과 전자 디바이스 제조방법 - Google Patents

반도체 칩용 리드프레임과 전자 디바이스 및 리드프레임과 전자 디바이스 제조방법 Download PDF

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Abstract

반도체 칩 및 전자 디바이스용 리드프레임 및 리드프레임용 및 전자 디바이스용 제조방법.
본 발명은 리프 프레임(5) 상에 제조되는 전자 디바이스(2)와 반도체 칩(1)용 리드프레임에 관한 것이다. 리드프레임(5)은 리벳 헤드 영역(8), 리벳 생크 영역(9) 및 리벳 풋 영역(10)을 구비한 리벳 형상 단면(7)을 나타내는 외부 컨택 소자(6)가 그 위에 배열되는 베이스 기판(11)을 구비하여, 그 결과 외부 컨택 소자(6)가 플라스틱 화합물(4)로 이루어진 하우징에 단단히 고정된다.

Description

반도체 칩용 리드프레임과 전자 디바이스 및 리드프레임과 전자 디바이스 제조방법{SYSTEM SUPPORT FOR SEMICONDUCTOR CHIPS AND ELECTRONIC COMPONENTS AND METHOD FOR PRODUCING A SYSTEM SUPPORT AND ELECTRONIC COMPONENTS}
본 발명은 반도체 칩용 리드프레임과 전자 디바이스 및 그 제조방법에 관한 것이다.
반도체 칩을 패키지하여 플라스틱 화합물로 이루어진 하우징 내에 전자 디바이스를 형성하기 위한 반도체 칩용 리드프레임(leadframe)은 대량 생산에도 불구하고 높은 신뢰성을 만족해야만 한다. 특히, 리드프레임이 단자 핀 또는 단자 레그(leg)로써 돌출하는 평평하지 않은 컨덕터에서 하우징을 제조하기 위해 사용된다면, 그리고 플라스틱 화합물로 이루어진 하우징이 반도체 칩을 밀봉하기 위한 경우에 그리고 대응하는 외부 컨택 소자가 단지 한 쪽면상에 있다면, 전자 디바이스의 하부는 외부 컨택 소자로부터 적어도 에지 영역내에 형성되고 플라스틱 화합물이 그 사이에 배열된다. 이 경우에, 전자 디바이스의 제조 또는 동작동안, 외부 컨택 소자가 플라스틱 화합물과 분리되어 전자 디바이스가 사용할 수 없게되는 위험이 있다.
따라서, 본 발명은 전자 디바이스의 제조 및 사용 수명(service life) 동안 플라스틱 화합물 상에 위치를 유지하는 외부 컨택 소자를 각각 구비하는 반도체 칩 및 전자 디바이스용 리드프레임을 제공하는 것을 목적으로 한다.
이러한 목적은 독립항에 의해 달성된다. 본 발명의 이로운 향상점이 종속항에 개시된다.
본 발명에 따라, 리드프레임은 단면이 리벳(rivet) 형으로, 리벳 헤드 영역, 리벳 생크(shank) 영역 및 리벳 풋(foot) 영역을 구비하며, 이 리벳 풋 영역은 베이스 기판에 고정되어 조립(assemble)하는 동안 반도체 칩과 함께 리드프레임을 유지(holding)하게 된다.
일 실시예에서, 베이스 기판은 도전성 표면을 구비한다. 이러한 전기 도전 표면은 베이스 기판 상에 외부 컨택 소자를 제조하기 위해 도전성 표면에 전압을 인가하는 것이 가능하다는 이점이 있다.
본 발명의 일 실시예에서, 그러한 도전성 표면은 금속 호일(foil)로 이루어진 베이스 기판에 의해 얻을 수 있다. 그러나, 본 발명의 추가의 실시예에서, 베이스 기판은 금속으로 코팅된 플라스틱 막을 포함할 수 있다. 금속으로 코팅된 막은 추가의 공정에서 리드프레임 상에 형성될 전자 디바이스와 상대적으로 쉽게 분리될 수 있다는 잇점이 있다.
본 발명의 다른 바람직한 실시예에서, 플라스틱 막은 탄소로 코팅된 결과 전기적으로 도전성을 갖는 표면을 구비하게 된다. 본 실시예서의 탄소로 코팅된 그러한 플라스틱 막은 탄소 코팅에 의해 충분히 전기적으로 도전성을 갖게되고, 전자 디바이스를 제조하기 위해 반도체 칩의 추가의 공정동안 베이스 기판에 대하여 리드프레임을 분리할 수 있는 가능성을 증가시키는 잇점을 갖게된다.
리드프레임의 추가의 실시예에서, 리드프레임은 베이스 기판 상에 다수의 컴포넌트 장착 영역을 구비한다. 각각의 컴포넌트 장착 영역은 장착 영역의 중앙 칩 캐리어 영역에 위치될 수 있는 칩으로 조립(assembly)된다. 위에서 봤을 때, 원형의 길게 연장된 리벳 형상 또는 사각형의 리벳 형상의 단면을 갖는 외부 컨택 소자가 중앙 칩 캐리어 영역으로부터 규정된 거리에서 칩 캐리어를 둘러싸도록 그룹화(grouping)될 수 있다.
또 다른 실시예에서, 외부 컨택 소자는 적어도 부분적으로 칩 캐리어 영역내에 배열되어 반도체 칩이 플립 칩 기술을 사용하여 외부 컨택 소자의 리벳 헤드 영역 상의 본딩 범프에 의해 본딩될 수 있다. 칩 캐리어의 그러한 실시예의 경우에, 반도체 칩의 본딩 범프는 외부 컨택 영역의 리벳 헤드 영역 상에 직접적으로 부착 본딩되거나 납땜되어, 외부 컨택 소자가 리벳 형상의 단면을 가지므로 플라스틱 화합물에 단단히 고정될 수 있다. 본 발명에 따른 리드프레임 상의 리벳 형상의 단면을 갖는 외부 컨택 소자의 추가의 잇점으로는 외부 컨택 소자가 금속 및 귀금속의 상이한 층에 의해 리드프레임을 나중에 사용하는 것을 조정할 수 있다는 것이다.
본 발명의 추가의 실시예에서, 리드프레임 상의 외부 컨택 소자는 순은(pure silver) 또는 은 합금으로 이루어진다. 재료 은은 도전성성을 나타내는 산화물 코팅을 형성하지 않고 오히려 도전성성인 은 아황산염(sulfite) 코팅을 형성한다는 잇점이 있다.
본 발명의 추가의 실시예에서, 리드프레임 상의 외부 컨택 소자는 금/니켈/금 층의 시퀀스로 구성된다. 이 층 시퀀스에서 금은 저항을 증가시키는 산화물 층을 형성하지 않고 니켈 층은 금에 의해 완전히 둘러쌈으로써 외부 컨택 소자의 사용 수명을 길게 하는 잇점이 있다. 동시에, 외부 금층은 디바이스의 리드프레임의 개별화동안 에칭 스톱(stop)의 역할을 할 수 있다.
본 발명의 추가의 실시예에서, 외부 컨택 소자는 은/구리/은 층 시퀀스로 구성된다. 이 층 시퀀스는 비용이 저렴하며, 극도로 낮은 전기 저항을 갖는 재료를 사용함으로써 금/니켈/금의 층 시퀀스보다 잇점이 있다.
본 발명의 추가의 실시예에서, 리드프레임은 높이(h)가 외부 컨택 소자에 대응하고 공간적인 범위가 반도체 칩의 크기에 적응하는 칩 캐리어 영역내에 금속 베이스(base)를 구비한다. 이러한 베이스는 외부 컨택 소자와 동일한 재료로 구성되기 때문에 외부 컨택 소자와 동시에 제조될 수 있다. 이러한 베이스는 더우기 반도체 칩의 하부에 접착 본딩되거나 납땜될 수 있어, 능동 회로를 수반하지 않고 따라서 외부로 전자 디바이스 전체에 대한 접지 또는 그라운드 접촉할 수 있다.
본 발명의 바람직한 실시예에서, 리드프레임은 전자 디바이스를 제조하기 위해 사용된다. 이 경우에, 외부 컨택 소자는 원형의 평면을 가질 수 있고 그 밖에 가늘고 긴형상 또는 사각형의 외부 컨택 소자일 수 있다.
리벳 형상의 단면을 갖는 외부 컨택 소자를 구비하는 리드프레임을 제조하는 방법은 도전성 표면을 구비하는 베이스 기판을 제공하는 단계, 베이스 기판 위의 외부 컨택 소자의 배열 내에 피복되지 않은 도전성 표면 영역을 갖는 패터닝된 전기 절연층을 도포하는 단계, 피복되지 않은 도전성 표면 영역 상의 리벳 형상의 단면을 갖는 외부 컨택 소자를 형성하기 위해 도전 물질을 도포하는 단계, 패터닝된 전기 절연층을 제거하는 단계를 포함한다.
이 방법은 외부 컨택 소자가 리드프레임 상에 제조되고, 리벳 형상의 단면을 가져 이 단면 때문에 플라스틱 화합물에 단단히 고정되고, 따라서, 이 리드프레임은 외부 컨택 소자가 추가의 공정 단계동안 둘러싸인 플라스틱으로부터 조각층으로 갈라지지 않게되게 한다.
본 방법의 일 실시예에서, 우선 구조화되어 있지 않은 절연층이 도포되고 다음에 패터닝되어 포토레지스트 기술을 사용하여 전기 절연층을 형성한다. 예를 들면, 패터닝동안, 포토레지스트의 노출되지 않은 영역은 용해되어 제거되고 따라서 베이스 기판의 도전성 표면 영역이 피복되지 않게 된다.
본 방법의 추가의 바람직한 실시예에서, 패터닝된 전기 절연층을 스크린 인쇄(screenprinting)법에 의해 도포되는데, 이 경우에, 스크린은 패터닝 마스크로써 작용하여, 스크린이 마스크되지 않은 영역내에 단지 절연층이 제조된다.
본 발명의 추가의 실시예에서, 우선 마스크를 통한 스퍼터링 기술에 의해 베이스 기판 상에서 구조화되어 있지 않은 절연층이 패터닝된다. 이 스퍼터링 기술에서, 고속으로 가속된 이온이 사용되어 마스크에 의해 보호되지 않는 위치의 구조화되어 있지 않은 절연층을 제거한다. 이 방법은 극도로 직선인 극도의 미세한 구조물이 제조될 수 있는 잇점이 있다.
본 방법의 추가의 실시예에서, 구조화되어 있지 않은 절연층이 기상 증착에 의해 베이스 기판 상에 구현될 수 있다. 사용되는 가스는 도전성층의 표면에서 분해하고 표면 상의 절연 막을 형성하는 유기물이다.
본 발명의 추가의 실시예에서, 우선 마스크를 통한 플라즈마 에칭 기술에 의해 구조화되어 있지 않은 절연층이 패터닝될 수 있다. 스퍼터링 기술과 유사한 방법으로, 이 경우에, 밑에 있는 절연층이 마스크를 통하여 제거되지만, 플라즈마 에칭동안 화학 반응이 일어나 베이스 기판의 도전 표면 아래로 도전층의 제거를 가속화한다.
마스크가 전혀 없이 관리하는 구조화되어 있지 않은 절연층을 패터닝하는 기술이 레이저 래스터 방사(laser raster irradiation)로, 절연층이 스캐닝 레이저 빔에 의해 기화되는 동안 레이저 에너지의 반응하에서 구조물을 절연층에 형성한다.
패터닝된 절연층이 존재하고 외부 컨택 소자가 배열될 베이스 기판의 표면의 영역이 적어도 피복되지 않았다면, 이 피복되지 않은 영역에 도전성 재료가 도포된다. 이 경우에, 재료는 단일의 합금을 도처에 포함할 수 있거나 또는 다양한 재료 시퀀스에 따라 층마다(layer by layer) 도포될 수 있다. 그러나, 본 발명에 따라 리드프레임을 제조하기 위해, 도전성 재료가 증착되고 이 도전성 재료가 패터닝된 절연층 위로 성장할 필요가 있다. 따라서, 외부 컨택 소자에 대하여 본 발명에 따른 리벳 형상의 단면을 제조하는 것이 가능하다.
도전성 재료를 도포하기 위해서 다수의 다양한 방법이 이용가능하다. 본 방법의 일 실시예에서, 도전성 재료의 도포는 피복되지 않은 도전성 표면 영역 상에 전착(electrodeposition)에 의해 수행되는데, 이 때, 피복되지 않은 위치에 증착된 물질이 과성장(overgrowth)하여 리벳 헤드가 얻어질 때까지 전착이 수행된다. 그러나, 도전성 재료는, 예를 들면, 유기금속 화합물이 베이스 기판 위에서 분해되어 이 화합물내의 금속이 피복되지 않은 도전성 표면 영역내의 베이스 기판 위에 증착되는 과정에 의한 기상 증착(vapor phase deposition)에 의해 또한 도포될 수 있다.
본 방법의 추가의 바람직한 실시예에서는 무전해(electroless) 전착에 의해 도전 물질을 도포한다. 무전해 전착은 전압이 리드프레임에 인가될 필요가 없다는 잇점이 있다. 오히려, 리드프레임을 증착 배쓰(bath)에 담그어 무전해적으로 금속층이 증착되면 인출한다. 패터닝된 절연층을 벗겨내는 동안, 외부 컨택 소자에 대하여 구상한 표면 영역인 리벳 형상의 단면을 갖게된다.
외부 컨택 소자와 동시에, 금속 베이스가 리드프레임의 칩 캐리어 영역에 형성될 수 있다. 그러한 금속 베이스는, 예를 들면, 반도체 칩의 하부가 금속 베이스에 컨택-접속될 수 있다는 장점이 있다. 원칙적으로, 본 발명에 따른 방법에 의해 외부 컨택 영역 배열을 형성하기 위한 역할을 하는 소망의 기하학적 구조물이 베이스 기판 상에 증착될 수 있다. 금속 재료를 도포한 후에, 패터닝된 전기 절연층이 제거된다. 이것은 용제에 의한 습식 화학적으로 또는 플라즈마의 건식 소각(incineration)에 의해 행해질 수 있다.
한 쪽면에 플라스틱 화합물에 포팅된(potted) 전자 디바이스를 형성하는 반도체 칩은 극도로 평탄한 하우징 구조의 잇점을 가지지만, 전기 신호를 포워딩하고 전력을 반도체 칩에 공급하기에 요구되는 외부 컨택 소자가 한 쪽면에 포팅된 플라스틱 화합물에 의해 충분한 신뢰성을 유지할 수 없는 단점이 있어서, 외부 컨택 소자가 조각으로 갈라지거나 느슨하게되어 전자 디바이스가 쓸모없게 될 위험이 있다.
이러한 문제는 본 발명에 따른 전자 디바이스에 의해 극복된다. 따라서, 전자 디바이스는 반도체 칩을 구비하는데, 이 반도체 칩의 컨택 영역이 외부 컨택 소자에 접속되어 있고, 외부 컨택 소자를 구비한 반도체 칩은 하우징으로써 플라스틱 화합물내에 포팅되고 적어도 하나의 외부 컨택 소자가 리벳 헤드 영역, 리벳 생크 영역 및 리벳 풋 영역을 갖는 리벳 형상의 단면을 갖기 때문에, 이 외부 컨택 소자가 플라스틱 화합물 내에 리벳 헤드 영역으로 고정된다. 이 경우에, 리벳 생크가 플라스틱 화합물 내에 완전히 고정되는 방식으로 배열되는 방식으로 플라스틱 화합물이 리벳 헤드 영역을 에워싼다.
본 발명의 추가의 실시예에서, 외부 컨택 소자의 컨택 영역은 플라스틱 화합물이 없이 유지된 리벳 풋 영역으로 버퍼링되어, 그 표면이 외부와 액세스 가능한 컨택 영역을 구비하게 된다. 리벳 풋 영역은 다양한 방법으로 구성될 수 있고 일 실시예에서는 원형의 평면으로 구성된다. 본 발명의 또 다른 구성에서 외부 컨택 영역을 가늘고 긴, 즉, 직사각형이다. 그러나, 이 경우에, 단면은 여전히 리벳 형상으로 변함이 없다. 따라서, 가늘고 긴 외부 컨택 소자는 평면에 있어서 리벳 풋 영역에 의해 형성되는 직사각형의 외부 컨택 영역을 갖게 되고 추가적으로 위로 올라가면서 리벳 형상의 단면을 갖기 때문에 리벳 형상의 외부 컨택 영역을 나타내게 된다.
이 경우에, 본 발명의 일 실시예에서, 리벳 형상의 외부 컨택 영역은 리벳 풋 영역의 외부 컨택 영역에 직각으로 배열되는데, 그 경우에, 본 발명의 추가의 실시예에서, 전자 디바이스의 외부 컨택 영역이 플라스틱 화합물로 이루어진 하우징의 에지 영역에 위치되게 된다.
추가의 실시예에서, 반도체 칩의 컨택 영역이 외부 컨택 소자의 리벳 헤드 영역상에 직접적으로 본딩되는 본딩 범프(bump)를 구비한다면, 원형의 리벳 풋 영역이 외부 컨택 영역으로 제공된다. 원형의 그러한 리벳 형상의 외부 컨택 소자가 반도체 칩 아래에 배열되어 이러한 외부 컨택 소자가 반도체 칩의 본딩 범프에 접속될 수 있다. 이러한 목적을 위해, 반도체 회로를 갖는 액티브 면으로 반도체 칩이 외부 컨택 소자에 지향(oriented)된다.
반도체 칩이 없는 패시브 면으로 반도체 칩이 외부 컨택 소자에 지향된다면, 반도체 칩의 패시브 면이 플라스틱 화합물이 없이 유지될 수 있어 부분적으로 하우징의 하부를 형성할 수 있다. 본 발명의 본 실시예는 상당히 평평한 전자 디바이스가 실현될 수 있다는 잇점을 갖는다. 이 경우에, 반도체 칩의 컨택 영역은 본딩 와이어를 경유하여 외부 컨택 소자의 헤드 영역에 접속된다.
리벳 형상의 단면을 갖는 외부 컨택 소자를 구비하는 전자 디바이스를 제조하는 방법은 소정 배열의 외부 컨택 소자를 구비하는 기판 캐리어를 제공하는 단계, 반도체 캐리어 상에 복수의 반도체 칩을 도포하는 단계, 외부 컨택 소자로 반도체 칩의 컨택 영역의 접속부를 제조하는 단계, 부여된 반도체 칩 및 반도체 칩의 컨택 영역과 외부 컨택 소자간의 접속부를 구비하는 리드프레임을 플라스틱 화합물로 이루어진 하우징으로 포팅하여 전자 디바이스를 형성하는 단계, 하우징으로써의 플라스틱 화합물과 함게 리드프레임상에 제조된 번자 디바이스를 개별화하는 단계를 포함한다.
이러한 방법에 의해 제조된 디바이스는 다음과 같은 잇점이 있다.
성장한 리벳 형상의 단면의 측벽은 리벳 생크 영역에 실질적으로 수직이고 30 ㎛ 높이에서 단지 2 - 6 ㎛로 점점 가늘어진다. 리드프레임의 전기 절연층이 과성장함으로써, 플라스틱 화합물 내에 컨택 접속 소자를 뛰어나게 고정할 수 있는 버섯 또는 리벳 형상이 리드프레임 상에 형성된다. 외부 컨택 소자는 다양한 재료와 층 시퀀스를 사용하여 실현될 수 있다. 순은(pure silver), 순은 합금 또는 금/니켈/금 또는 은/구리/은의 층 시퀀스로 이루어진 외부 컨택 소자가 리드프레임의 베이스 기판 상에 성장될 수 있다. 베이직 층과 외부 컨택 소자 사이에 분리층, 예를 들면, 은 층 또는 금 층을 삽입하는 것이 가능하여 베이스 기판이 에칭에 의해 다시 용해되어야만 한다면 매우 양호한 에칭 스톱을 제공하게 된다. 그러나, 디바이스는 기계적 공정을 통해 후속의 공정 단계에서 베이스 기판과 또한 분리될 수 있다. 임의의 환경하에서는 습식 화학 에칭 공정이 제거될 수 있다.
본 발명에 따른 본 방법의 일 구현예에서는, 리드프레임 전체에 걸쳐 균일한 두께의 플라스틱 화합물로 다수의 개별 전자 디바이스에 대하여 리드프레임을 포팅하여 한쪽에 베이스 기판을 구비하는 플라스틱 플레이트를 형성한다.
전자 디바이스를 형성하기 위해 개별화하는 동안, 베이스 기판이 플라스틱 플레이트에서 에칭되어 제거되고, 외부 컨택 소자상의 에칭 스톱층의 경우에, 에칭 스톱층이 초기의 에칭에 반하여 외부 컨택 소자를 보호하고 에칭동작을 종료하게 한다.
플라스틱 하우징으로 개별 전자 디바이스를 형성하기 위해 플라스틱 플레이트를 개별화하는 동안, 다수의 전자 디바이스가 혼란되지 않고 순서있게 지향되도록 하기 위해, 플라스틱 플레이트가 개별화전에 부착막으로 코팅될 수 있다.
본 발명의 일 실시예에서, 개별화동안 분리 기술로써 절단(sawing) 기술이 사용된다.
본 발명의 추가의 구현예에서, 반도체 칩 상의 컨택 영역과 외부 컨택 소자 사이의 접속부를 형성하는 것은 외부 컨택 소자의 리벳 헤드 영역 상에 본딩되는 본딩 범프를 사용하여 플립칩(flip-chip) 기술에 의해 수행된다. 이것은 반도체 칩의 컨택 영역 반대의 반도체 칩 아래에 외부 컨택 소자가 상응하게 배열되는 것을 요구한다. 외부 컨택 소자의 리벳 헤드 영역 상에 모든 본딩 범프를 동시에 본딩하는 것이 가능하다.
본 방법의 또 다른 구현예에서, 반도체 칩의 컨택 영역과 외부 컨택 소자 사이에 접속부를 제조하는 것은 본딩 와이어를 사용하는 본딩 와이어 기술에 의해 수행된다. 이 때문에, 반도체 칩의 컨택 영역이 본딩 와이어를 경유하여 외부 컨택 소자의 헤드 영역에 접속된다. 플라스틱 또는 합성 수지 화합물로 연속적으로 포팅하는(potting) 동안, 본딩 와이어가 플라스틱 또는 합성 수지 화합물에 의해 현저한 방법으로 밀봉될 뿐만 아니라 외부 컨택 소자 또한 리벳 형상의 단면에 의해 플라스틱 화합물에 단단히 고정된다. 외부 컨택 소자와 동시에 금속 베이스가 리드프레임 상에 증착될 수 있는데, 그 베이스 상에 반도체 칩이 납땜되거나 부착 본딩될 수 있다. 이것은, 한편으로, 반도체 칩이 금속 베이스에 의해 지지되는 잇점이 있으며, 다른 한편으로, 반도체 하부가 금속 베이스에 의해 외부와 큰 영역이 접촉하는 잇점이 있다.
전자 디바이스를 개별화하는 것은 기본적으로 외부 컨택 소자를 제조하기 위해 사용되는 베이스 기판의 재료에 의존한다. 베이스 기판으로 사용되는 탄소로 코팅된 막으로부터 전자 디바이스를 개별화하는 동안, 막을 용해하지 않고 상대적으로 단순하게 디바이스를 벗겨 제거할 수 있다. 탄소층의 잔여물(residues)은, 본 발명의 일 구현예에서, 플라즈마 소각에 의해 수행될 수 있는 단순한 후처리 단계에 의해 전자 디바이스로부터 단지 제거되어야 한다. 베이스 기판으로써 금속으로 코팅된 플라스틱 막에서 전자 디바이스를 개별화하는 동안 또 다른 가능성으로는 플라스틱 막을 벗기고 디바이스 상에 남아있는 금속 코팅을 습식 화학 또는 건식 방식으로 에칭하는 것이 있다. 단지 디바이스에서 금속 코팅이 제거될 때 외부 컨택 소자와 액세스가능하다.
본 방법의 추가의 구현예에서, 베이스 기판으로써 금속 호일로부터 전자 디바이스를 개별화하는 동안, 금속 호일이 습식 또는 건식 에칭에 의해 완전히 제거된다. 결과적으로, 금속 베이스 기판을 제거한 후에, 디바이스가 개별적인 형태로 존재하게 되고, 이 디바이스가 플라스틱 플레이트를 형성하기 위해 포팅된 것이 아니라 개별적인 공동(cavity)에 제조되었다면, 추가의 공정단계없이 집적적으로 사용될 수 있다.
본 발명은 첨부된 도면을 참조하여 하기에서 보다 상세하게 설명될 것이다.
도 1 내지 도 5는 본 발명의 제 1 실시예의 리드프레임을 제조하는 기본적인 단계를 도시하는 단면도이다.
도 6은 도 5의 리드프레임에 플립-칩 기술을 사용하여 부여된 반도체 칩을 구비하는 단면도이다.
도 7은 본 발명의 제 1 실시예에 따른 전자 디바이스의 단면도이다.
도 8은 본 발명의 제 2 실시예에 따라 부여된 반도체 칩을 구비하는 리드프레임의 단면도이다.
도 9는 본 발명의 제 2 실시예에 따른 전자 디바이스의 단면도이다.
도 10은 본 발명의 제 3 실시에에 따라 부여된 반도체 칩을 구비하는 리드프레임의 단면도이다.
도 11은 본 발명의 제 3 실시예에 따른 전자 디바이스의 단면도이다.
도 1은 하면(28) 및 상면(29)을 갖는 리드프레임(5)의 베이스 기판(11)의 단면도로써, 상면(29)은 적어도 도전성 표면(12)을 갖는다. 도전성 표면(12)은 플라스틱 막 또는 플라스틱 플레이트를 탄소로 코팅함으로써 도전성으로 될 수 있다.
또는, 금속으로 코팅된 플라스틱 플레이트 또는 플라스틱 막이 리드프레임(5)에 대한 베이스 기판(11)으로 사용될 수도 있다. 플라스틱으로, 폴리이미드(polyimide), 폴리프로필렌(polypropylene) 또는 폴리에틸렌(polyethylene)이 막 용으로 사용될 수 있으며, 플라스틱 플레이트로서는 바람직하게 합성 수지(synthetic resins)가 사용될 수 있다. 도 1의 실시예에서, 베이스 기판은 하면(28) 및 상면(29) 위 모두 전기적으로 도전성의 표면(12)을 구비하는 금속 호일(foil)이다. 도 1의 금속 호일의 재료는 두께가 50 ㎛ 내지 200 ㎛인 구리 합금이다. 베이스 기판(11)은 리드프레임(5)에 안정성을 더하고, 리드프레임 위에 제조되어 배열될 전자 디바이스를 완료한 후 까지 제거되지 않는다.
도 2는 구조화되어 있지 않은 절연층(21)을 구비하는 리드프레임(5)의 베이스 기판(11)에 대한 단면도이다. 이 절연층(21)은 포토리소그래피적으로 패터닝될 수 있는 포토레지스트 층이거나 마스크를 통한 플라즈마 에칭 기술에 의해 또는 레이저 래스터(raster) 조사(irradiation)에 의해 패터닝되는 다른 플라스틱 층일 수 있다.
도 3은 패터닝된 전기 절연층(18)을 구비하는, 본 발명의 제 1 실시예의 리드프레임(5)의 베이스 기판(11)의 단면도로써, 본 실시예에서는, 도 2의 구조화되어 있지 않은 절연층(21)은 포토레지스트 층이며, 이 포토레지스트층은 패터닝된 절연층(18)을 갖는 영역 내에서 포토레지스트의 사전 가교(pre-crosslinking)를 위해 포토마스크(미도시)를 이용하여 노광되며, 포토레지스트를 현상하는 동안 피복되지 않은 도전성 표면 영역(19)을 생기게 하는 영역에 대해서는 노출되지 않는다. 본 발명의 제 1 실시예에서, 리드프레임의 제 1 실시예에 대하여 표면 영역(19)은 이 위치에 외부 컨택 소자를 베이스 기판(11) 상에 도포하기 위해 피복되지 않는다.
도 4는 도전성 표면(12) 위에 도포된 패터닝된 전기 절연층(18) 및 피복되지 않은 도전 표면 영역(19) 위에 도포되어 도전성 재료(20)로 이루어진 외부 컨택 소자(6)를 구비하는 베이스 기판(11)의 단면도를 도시한다. 도전성 재료(20)가 패터닝된 전기 절연층(18)의 레벨(30)을 초과하여 과성장(overgrowth)함으로써, 피복되지 않은 도전성 표면 영역(19) 위에 도전성 재료(20)의 단면이 리벳 형상으로 된다. 이러한 리벳 형상의 단면은 도 3의 피복되지 않은 도전성 표면 영역(19)의 구조체에 의해 결정되는 리벳 풋 영역(10), 기둥(pillar) 형상의 리벳 생크 영역(9) 및 버섯 머리 형상의 리벳 헤드 영역(8)을 구비한다. 리벳 풋 영역(10)의 평면은 리드프레임(5)에 대하여 외부 컨택 소자의 기하학적 요구에 따라, 원형, 가늘고 길거나 또는 사각형일 수 있다.
패터닝된 전기 절연층(18) 사이의 전기도금(electroplating) 또는 전착(electrodeposition)에 의해 피복되지 않은 도전성 표면 영역(19)에 도전성 재료(20)가 도포되는데, 이것은 소위 전기성형(electroforming)법으로 알려져 있다. 상이한 전기도금 배쓰(baths)에 의한 이러한 전기성형 동안, 리벳 풋 영역(10), 리벳 생크 영역(9) 및/또는 리벳 헤드 영역(8)에 대하여 상이한 재료층 시퀀스를 실현하는 것이 가능하다. 따라서, 예를 들면, 리벳 풋 영역(10)에, 금(gold) 또는 은(silver) 층이 우선 증착되어 전자 디바이스로 분리(singulation)하기 전에 리드프레임(5)의 나중 분리를 위해 에칭 스톱(stop)의 역할을 하게 된다. 이 경우에, 베이스 기판(11)의 도전성 표면(12) 또는 전체의 베이스 기판은 외부 컨택 소자(6)의 리벳 풋 영역(10)보다는 비금속(base metal)으로 제조된다. 기타 외부 컨택 소자는 풋 영역에서는 금, 생크 영역 및 헤드 영역에는 니켈 그리고 헤드 영역 위에는 마지막으로 금으로 코팅되는 층 시퀀스를 구비한다. 그러나, 리벳 생크 영역(9)은 도전성 표면(12)과 동일한 재료로 또한 제조될 수 있으며, 외부 컨택 소자의 리벳 풋 영역(10)으로의 전이 영역에는 에칭 스톱 역할을 하는 귀금속 분리층을 구비할 수 있다. 일실시예에서는, 베이스 기판(11)이 구리 합금으로 제조되고 리벳 생크 영역(9)은 유사하게 구리 합금으로 제조되고 그 사이의 리벳 풋 영역(10)에는 은 층이 도포된다.
리벳 형상의 단면(7)을 갖는 외부 컨택 소자(6)를 형성하기 위해서 유기 금속 화합물의 금속 기상 증착 또는 액체로부터 금속 이온의 무전착(electroless deposition)에 의해 도전성 재료(20)를 도포할 수 있다.
도 5는 본 발명의 제 1 실시예의 리드프레임(5)의 개략적인 단면도이다. 리드프레임(5)은 위에 리벳 형상의 단면(7)을 나타내는 외부 컨택 소자(6)가 배열되는 베이스 기판(11)을 구비한다. 리벳 형상의 단면은 리벳 풋 영역(10), 리벳 생크 영역(9) 및 리벳 헤드 영역(8)을 포함한다. 도 4에 도시된 패터닝된 전기 절연층(18)이 도 5에서는 제거되어, 도 5는 리드프레임(5)의 부분 영역의 개략적인 단면을 도시한다. 제 1 실시예에서, 리벳 풋 영역(10)은 원형의 평면이며, 도 6에 도시된 연속적인 외부 컨택 소자(6)는 상응하게 배열된 연속의 컨택 영역에 플립-칩 기술을 사용하여 땜납을 하거나 그 위에 제공되는 범프(bump)를 본딩하여 반도체 칩을 채택할 수 있다.
도 6은 플립-칩 기술을 사용하여 부여된 반도체 칩(1)을 구비하는 도 5의 리드프레임(5)의 개략적인 단면도이다. 반도체 칩(1)은 전기 회로를 구비하는 활성면(31)이 리드프레임(5)의 외부 컨택 소자(6)를 지향하며, 본딩 범프(16)는 먼저 반도체 칩(1)의 컨택 영역(22) 상에 배치되고 도 6에서 납땜하므로써 외부 컨택 소자(6)의 리벳 헤드 영역(8)과 접속된다. 본딩 범프(16)를 외부 컨택 소자(6)의 리벳 헤드 영역(8) 상에 납땜한 후에, 부여된 반도체 칩(1)을 구비하는 리드프레임(5)은 다수의 반도체 칩을 균일하게 봉입하는 플라스틱 플레이트를 형성하거나 사출 성형법을 이용하여 플라스틱 화합물의 한 쪽면 상의 주입 성형물 아래에 포팅된다(potted). 이 경우에, 구조화되어 있지 않은 베이스 기판(11)이 한 쪽면 상의 주입 성형을 제한함으로써, 하부 주입 문제없이 플라스틱 하우징의 한 쪽면에 깨끗하게 주입할 수 있다.
그러나, 베이스 기판(11)의 도전성 표면(12)은 외부 컨택 소자(6)를 단락시키므로 개별화하기 전 또는 개별화하는 동안에 전자 디바이스에서 제거되어야 한다. 탄소 또는 금속으로 코팅된 플라스틱 막의 경우에, 우선적으로 플라스틱 막을 제거한 다음 산화시켜 잔여 탄소층을 용해하거나 잔여 금속층을 습식 또는 건식 에칭을 사용하여 제거하는 것이 가능하다. 습식 에칭의 경우에, 리벳 풋 영역(10)에 에칭 스톱 재료가 있다면 특히 바람직하다.
도 6의 예시적 실시예와 같이, 베이스 기판(11)이 금속 호일이라면, 제 1 실시예의 리드프레임의 전자 디바이스를 개별화하기 전 또는 개별화하는 동안에 플라스틱을 사출성형한 후에 습식 또는 건식 에칭을 하여 금속 호일을 제거할 수 있다. 또한, 외부 컨택 소자(6)가 리벳 풋 영역(10)에 에칭 스톱층을 구비히면 유리하다.
도 7은 본 발명의 제 1 실시예에 따른 전자 디바이스(2)의 개략적인 단면도이다. 전자 디바이스(2)는 플라스틱 화합물(4)로 이루어져 있으며 한쪽에 포팅된 하우징(3)을 구비하며 하우징(3)내에 반도체 칩(1)을 구비하는데, 이 반도체 칩은, 예를 들면, 땜납으로 이루어진 본딩 범프(16)를 경유하여 외부 컨택 소자(6)에 접속되는 컨택 영역(22)을 구비하게 된다. 외부 컨택 소자(6)는 리벳 풋 영역(10), 리벳 생크 영역(9) 및 각각 반도체 칩(1)의 본딩 범프(16)에 접속되는 리벳 헤드 영역(8)을 구비하는 리벳 형상의 단면을 갖는다. 외부 컨택 소자(6)는 리벳 형상의 단면을 갖기 때문에, 즉, 리벳 생크 영역(9)이 리벳 헤드 영역(8) 보다 더 작게 되어 있기 때문에, 플라스틱 화합물(4)에 강하게 고정된다.
컴포넌트의 하면(32)에는, 리벳 풋 영역(10)의 표면에 플라스틱 화합물이 없기 때문에 전자 디바이스(2)를 회로 배열에 삽입할 때 외부 컨택 영역으로써 외부와 액세스가 가능하게 된다. 본 실시예에서는, 리벳 풋 영역(10)의 평면이 원형이지만, 전자 디바이스에 대하여 가늘고 긴 컨택 영역이 요구된다면 긴 평면을 가질 수 있다. 리벳 풋 영역(10)은 외부 컨택 영역(23)이 산화와 부식되는 것을 방지하기 위해 외부 컨택 영역(23)에 의해 정제될 수 있다. 이러한 목적을 위해, 외부 컨택 영역(23)은 바람직하게 금 또는 은 층을 구비한다. 두 물질 모두 자유 대기(free atmosphere)에서 산화에 저항성이 있으며, 은 층은, 그러나, 기타 다른 물질의 산화층에 비하여 전기적으로 도전성이 있는 은 아황산염(sulfite)을 형성하는 경향이 있다.
향상된 외부 컨택 면을 갖도록, 리벳 생크 영역(9) 및 리벳 헤드 영역(8) 내에 특수하지 않은 구리 또는 알루미늄 합금으로 외부 컨택 소자(6)가 제조될 수 있는데, 이 경우에 리벳 헤드 영역(8)은 납땜 가능한 합금으로 코팅될 수 있다. 본 발명의 제 1 실시예의 그러한 전자 디바이스는 외부 컨택 소자(6)가 하우징(3)의 플라스틱 화합물(4)에 상당히 신뢰할 정도로 확실히 고정되게 한다. 그러나, 특히, 스마트 카드 응용예에 적합하도록 상대적으로 평평하게 설계할 수도 있다.
도 8은 본 발명의 제 2 실시예에 따라 반도체 칩(1)이 부여된 리드프레임(5)의 개략적인 단면도이다. 리드프레임(5)은 금속 베이스(17)가 칩 캐리어 영역내의 베이스 기판(11)에 도포되는 동시에 외부 컨택 소자(6)를 형성하는 점에서 도 5의 리드프레임(5)과 상이하다. 도 8의 실시예에서, 금속 베이스(17)는 외부 컨택 소자(6)와 동일한 재료로 만들어지며 동일한 높이(h)를 갖는다. 금속 베이스(17)의 면적 영역을 반도체 칩(1)의 크기에 적합하게 하여, 반도체 칩(1)이 도 8에 도시된 바와 같이 금속 베이스(17) 위에 완전히 도포될 수 있다. 이 응용예는 도전성 접착제를 사용하여 부착 본딩하거나 또는 금속 베이스(17) 상에 반도체 칩(1)을 합금화함으로써 이루어질 수 있다.
리드프레임(5)의 제 2 실시예에서, 전자 회로를 수반하지 않는 패시브(passive) 면(33)을 구비하는 반도체 칩(1)이 금속 베이스(17)에 부여된다. 액티브(active) 면(31)은 컨택 영역(22)을 구비하여 자유롭게 액세스할 수 있기 때문에, 리드프레임(5)이 플라스틱 화합물(4)로 포팅되기 전에, 반도체 칩(1)의 컨택 영역(22)이 본딩 와이어(27)를 경유하여 외부 컨택 소자(6)에 접속될 수 있다. 도 8에 도시된 리드프레임(5)에는 크기가 약 1.0 × 0.6 mm이고 높이가 0.4 mm인 다수개의 개별 컴포넌트가 제공되고, 이 리드프레임의 50 × 50 mm의 영역 위에는 1000 개 이상의 컴포넌트가 수반된다. 따라서, 본 실시예에서, 플라스틱 화합물(4)이 리드프레임(5) 전체에 포팅되어 플라스틱 플레이트를 형성한다. 플라스틱 플레이트에 부착된 베이스 기판(11)이 제거되고 플라스틱 플레이트가 부착 막에 연속적으로 장착되고 부착 막 위에서 열방향 및 행방향으로 개별 디바이스로 분리되어, 개별 컴포넌트가 부착 막에서 제거될 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 전자 디바이스(2)의 개략적인 단면도이다. 도 9에 따른 디바이스는 플라스틱 플레이트로부터 절단되었고, 도 8에서와 같이 리드프레임(5)으로 도시되어 있다. 도 8의 참조번호를 여전히 사용하며, 베이스 기판(11)은 플라스틱 플레이트에서 이미 벗겨져 제거되거나 에칭되어 제거되었으므로, 금속 베이스(17), 외부 컨택 소자(6) 및 그 사이에 플라스틱으로 충진된 공간으로 하우징의 하부가 형성된다. 하우징의 상부(34)는 플라스틱 화합물(4)을 완전히 포함하며, 하우징의 측벽은 우선적으로 하부 영역에 리벳 형상의 단면부(7)로 표시된 외부 컨택 소자, 플라스틱 화합물(4)로 형성된 잔여 영역의 측벽(35, 36)을 포함한다. 외부 컨택 소자(6)의 가늘고 긴 평면은 도 9에 도시된 바와 같이 플라스틱 플레이트를 개별 디바이스로 분리한 후에 외부 컨택 영역(23)의 컴포넌트 하부(32) 위에 참조번호 1로 표시된 길이를 갖는다. 본 발명의 또 다른 실시예(미도시)에서, 외부 컨택 소자(6)는 원형 평면으로 될 수 있고 플라스틱 플레이트 내의 절단(sawing) 트랙은 완전히 플라스틱으로 되어 있어, 외부 컨택 소자(6)가 디바이스(2)의 하부(32) 상에 플라스틱이 없는 리벳 풋 영역(10)으로만 단지 외부와 접속가능하게 된다.
도 10은 본 발명의 제 3 실시예에 따라 부여된 반도체 칩(1)을 구비하는 리드프레임(5)의 개략적인 단면도이다. 본 실시예에서, 반도체 칩(1)은 패시브 면(33)으로 베이스 기판(11)에 직접 부여된다. 더우기, 외부 컨택 소자(6)는 반도체 칩(1) 주위에 그리고 베이스 기판(11) 위에 배열되고 리벳 헤드 영역(8)은 본딩 와이어(27)를 경유하여 반도체 칩(1)의 액티브 면(31)의 컨택 영역(22)에 접속된다. 그러한 리드프레임(5)은 하우징을 형성하는 플라스틱 화합물(4)로 연결되어 베이스 기판(11)이 부착된 플라스틱 플레이트를 형성한다. 베이스 기판(11)이 금속 호일을 포함한다면, 이 베이스 기판은 에칭되어 제거되고 플라스틱 플레이트가 부착 막에 연속적으로 도포된 다음 개별 디바이스로 분리된다.
도 11은 본 발명의 제 3 실시예에 따른 전자 디바이스의 개략적인 단면도이다. 이 디바이스는 도 8에 도시된 기본 높이(h)가 추가적으로 제거되고, 매우 평평하다는 점에서 차이가 있다. 이 디바이스의 단점으로는 반도체 칩(1)의 패시브 면(33)이 전자 디바이스의 하부(32)를 동시에 형성한다는 점이 있다. 따라서, 반도체 칩(1)이 노출되어 그 하부(33)에 주위 영향을 받게된다. 외부 컨택 소자(6)는 리벳 형상의 단면을 갖기 때문에 하우징(3)의 플라스틱 화합물(4)내에 양호하게 고정되고, 외부 컨택 영역(23)으로써 원형 컨택 패드를 제공하는 원형의 평면인 리벳 풋 영역(10)을 구비한다.

Claims (48)

  1. 반도체 칩(1)을 플라스틱 화합물(4)로 이루어진 하우징(3) 내에 충진하여 전자 디바이스(2)를 형성하는, 반도체 칩(1)용 리드프레임(leadframe)에 있어서,
    상기 리드프레임은 외부 컨택 소자(6)를 포함하고, 상기 외부 컨택 소자(6)는 리벳(rivet) 헤드 영역(8), 리벳 생크 영역(9) 및 리벳 풋(foot) 영역(10)을 포함하고 리벳 형상의 단면(7)을 가지며, 상기 리벳 풋 영역은 베이스 기판(11)에 고정되는
    리드프레임.
  2. 제 1 항에 있어서,
    상기 베이스 기판(11)은 도전성 표면(12)을 구비하는
    리드프레임.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 리드프레임(5)은 금속 호일(foil)로 이루어진 베이스 기판(11)을 포함하는
    리드프레임.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 리드프레임(5)은 금속으로 코팅된 플라스틱 막으로 이루어진 베이스 기판(11)을 포함하는
    리드프레임.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 리드프레임(5)은 탄소로 코팅된 플라스틱 막으로 이루어진 베이스 기판(11)을 포함하는
    리드프레임.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 프레임(5)은 상기 베이스 기판(11) 상에 복수의 컴포넌트 장착 영역(13)을 포함하는
    리드프레임.
  7. 제 6 항에 있어서,
    상기 장착 영역(13)은 각각의 경우에 중앙 칩 캐리어 영역(14)을 구비하고, 상기 중앙 칩 캐리어 영역(14)은 상기 중앙 칩 캐리어 영역(14)으로부터 규정된 거리(15)에 있는 외부 컨택 소자(6)에 의해 둘러싸이는
    리드프레임.
  8. 제 6 항에 있어서,
    상기 장착 영역(13)은 플립-칩(flip-chip) 기술을 사용하여 상기 반도체 칩(1)이 상기 외부 컨택 소자(6)의 상기 리벳 헤드 영역(8) 상의 본딩 범프(bump)에 의해 본딩되는 방식으로 칩 캐리어 영역(14) 내에 적어도 부분적으로 배치되는 외부 컨택 소자(6)를 구비하는 칩 캐리어 영역(14)을 포함하는
    리드프레임.
  9. 제 7 항에 있어서,
    상기 리드프레임(5)은 상기 칩 캐리어 영역(14) 내에 금속 베이스(17)를 포함하며, 상기 금속 베이스(17)는 높이(h)가 상기 외부 컨택 소자(6)에 대응하고 그 면적이 상기 반도체 칩(1)의 크기에 적합하게 되는
    리드프레임.
  10. 제 7 항에 있어서,
    상기 외부 컨택 소자(6)는 원형의 평면을 가지며 상기 리드프레임(5)의 상기 칩 캐리어 영역(14) 내에 완전히 배열되는
    리드프레임.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 컨택 소자(6)는 순 은(silver) 또는 은 합금을 포함하는
    리드프레임.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 컨택 소자(6)는 금/니켈/금 층의 시퀀스로 구성되는
    리드프레임.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 컨택 소자(6)는 은/구리/은 층의 시퀀스로 구성되는
    리드프레임.
  14. 제 9 항에 있어서,
    상기 금속 베이스(17)는 상기 외부 컨택 소자(6)와 동일한 재료로 구성되는
    리드프레임.
  15. 삭제
  16. 제 1 항 또는 제 2 항의 특징을 갖는 리드프레임 제조 방법에 있어서,
    도전성 표면(12)을 갖는 베이스 기판(11)을 제공하는 단계와,
    상기 베이스 기판(11) 상에 외부 컨택 소자(6) 구성의 피복되지 않은 상기 도전성 표면 영역(19)을 갖는 패터닝된 전기 절연층(18)을 제공하는 단계와,
    리벳 형상의 단면(7)을 갖는 상기 외부 컨택 소자(6)를 형성하기 위해 도전성 재료(20)를 도포하는 단계와,
    상기 패터닝된 전기 절연층(18)을 제거하는 단계를 포함하는
    리드프레임 제조방법.
  17. 제 16 항에 있어서,
    먼저 구조화되지 않은(closed) 절연층(21)을 제공하고 포토레지스트 기술을 사용하여 연속적으로 패터닝하여 전기 절연층(18)을 형성하는
    리드프레임 제조방법.
  18. 제 16 항에 있어서,
    상기 패터닝된 전기 절연층(18)은 스크린인쇄(screenprinting)법을 사용하여 제공되는
    리드프레임 제조방법.
  19. 제 16 항에 있어서,
    처음에 구조화되지 않은 절연층(21)을 상기 베이스 기판(11) 상으로 패터닝하는 단계는 마스크를 통한 스퍼터링 기술에 의해 실행되는
    리드프레임 제조방법.
  20. 제 16 항에 있어서,
    기상 증착에 의해 상기 베이스 기판(11)에 처음에 구조화되지 않은 절연층(21)을 제공하는 단계를 더 포함하는
    리드프레임 제조방법.
  21. 제 16 항에 있어서,
    마스크를 통한 플라즈마 에칭 기법에 의해 처음에 구조화되지 않은 절연층(21)을 패터닝하는 단계를 더 포함하는
    리드프레임 제조방법.
  22. 제 16 항에 있어서,
    레이저 래스터 방사에 의해 처음에 구조화되지 않은 절연층(21)을 패터닝하는 단계를 더 포함하는
    리드프레임 제조방법.
  23. 제 16 항에 있어서,
    상기 도전성 재료(20)를 도포하는 단계는 피복되지 않은 도전성 표면상에 전착(electrodeposition)에 의해 수행되어 증착된 물질이 과성장하여 리벳 헤드가 형성될 때까지 수행되는
    리드프레임 제조방법.
  24. 제 16 항에 있어서,
    상기 도전성 재료(20)를 도포하는 단계는 금속의 기상 증착에 의해 수행되는
    리드프레임 제조방법.
  25. 제 16 항에 있어서,
    상기 도전성 재료(20)를 도포하는 단계는 무전해 전기도금에 의해 수행되는
    리드프레임 제조방법.
  26. 제 16 항에 있어서,
    상기 외부 컨택 소자(6)의 형성과 동시에 금속 베이스(17)를 상기 칩 캐리어 영역(14) 내에 형성되는
    리드프레임 제조방법.
  27. 외부 컨택 소자(6)에 접속된 컨택 영역(22)을 갖는 반도체 칩(1)을 포함하는 전자 디바이스에 있어서,
    상기 외부 컨택 소자(6)를 구비하는 반도체 칩(1)은 하우징(3)으로써 플라스틱 화합물(4)로 포팅(potting)되고 상기 외부 컨택 소자(6)의 적어도 하나는 리벳 헤드 영역(8), 리벳 생크 영역(9) 및 리벳 풋 영역(10)을 구비하는 리벳 형상의 단면(7)을 가지며, 상기 외부 컨택 소자(6)는 상기 플라스틱 화합물(4)내에 리벳 헤드 영역이 고정되는
    전자 디바이스.
  28. 제 27 항에 있어서,
    상기 외부 컨택 소자(6)의 상기 리벳 풋 영역(10)은 플라스틱 화합물(4)이 없고 표면이 외부적으로 액세스 가능한 외부 컨택 영역(23)을 구비하는
    전자 디바이스.
  29. 삭제
  30. 삭제
  31. 삭제
  32. 제 27 항 또는 제 28 항에 있어서,
    상기 반도체 칩(1)의 상기 컨택 영역(22)은 상기 외부 컨택 소자(6)의 상기 리벳 헤드 영역(8)에 직접 본딩된 본딩 범프(16)를 구비하는
    전자 디바이스.
  33. 제 27 항 또는 제 28 항에 있어서,
    상기 반도체 칩(1)은 반도체 회로를 구비하는 액티브 면을 구비하며, 상기 액티브면은 외부 컨택 소자(6)와 대면하는
    전자 디바이스.
  34. 제 27 항 또는 제 28 항에 있어서,
    상기 반도체 칩(1)은 반도체 칩이 없는 패시브 면을 구비하며, 상기 패시브면은 외부 컨택 소자(6)와 대면하는
    전자 디바이스.
  35. 제 34 항에 있어서,
    상기 반도체 칩(1)의 상기 패시브 면은 플라스틱 화합물(4)이 없고 부분적으로 상기 하우징(3)의 하부를 이루는
    전자 디바이스.
  36. 제 34 항에 있어서,
    상기 컨택 영역(22)은 본딩 와이어(27)를 경유하여 상기 외부 컨택 소자(6)의 상기 헤드 영역(8)에 접속되는
    전자 디바이스.
  37. 제 27 항 또는 제 28 항의 특징을 갖는 전자 디바이스 제조 방법에 있어서,
    제 1 항 또는 제 2 항 중 어느 한 항의 특징을 갖는 리드프레임(5)을 제공하는 단계와,
    상기 리드프레임(5)에 다수의 반도체 칩(1)을 제공하는 단계와,
    외부 컨택 소자(6)에 상기 반도체 칩(1)의 컨택 영역(22)의 접속부(26)를 제조하는 단계와,
    제공된 반도체 칩(1)을 구비하는 리드프레임(5) 및 컨택 영역(22)과 외부 컨택 소자(6) 사이의 접속부를 포팅(potting)하는 플라스틱 화합물(4)로 이루어진 하우징(3)을 구비하는 전자 디바이스(2)를 형성하는 단계와,
    하우징으로써 플라스틱 화합물(4)을 구비하는 리드프레임(5) 상에 제조된 상기 전자 디바이스(2)를 개별화하는 단계를 포함하는 것을 특징으로 하는
    전자 디바이스 제조방법.
  38. 제 37 항에 있어서,
    포팅(potting) 단계 동안에, 리드프레임 전체에 걸쳐 균일한 두께의 플라스틱 화합물로 다수의 개별 전자 디바이스(2)에 대하여 상기 리드프레임(5)을 포팅하여 상기 베이스 기판(11)을 구비하는 플라스틱 플레이트를 형성하는
    전자 디바이스 제조방법.
  39. 제 37 항에 있어서,
    개별화 전에, 상기 베이스 기판(11)이 상기 플라스틱 플레이트에서 에칭되어 제거되는
    전자 디바이스 제조방법.
  40. 제 39 항에 있어서,
    상기 플라스틱 플레이트는 개별화 전에 부착막으로 코팅되는
    전자 디바이스 제조방법.
  41. 제 38 항에 있어서,
    상기 플라스틱 플레이트는 절단(sawing) 기술로 개별화되어 개별 전자 디바이스(2)를 형성하는
    전자 디바이스 제조방법.
  42. 제 37 항에 있어서,
    상기 컨택 영역(22)과 외부 컨택 영역(6) 사이에 접속부(26)를 제조하는 단계는 상기 외부 컨택 소자(6)의 상기 리벳 헤드 영역(8) 상에 본딩된 본딩 범프(16)를 사용하여 플립 칩 기술에 의해 수행되는
    전자 디바이스 제조방법.
  43. 제 37 항에 있어서,
    상기 반도체 칩(1)의 컨택 영역(22)과 상기 외부 컨택 소자(6) 사이에 접속부(26)를 제조하는 단계는 본딩 와이어(27)를 사용하여 본딩 와이어 기술에 의해 수행되고, 상기 반도체 칩(1)의 상기 컨택 영역(22)은 상기 외부 컨택 소자(6)의 상기 헤드 영역(8)에 접속되는
    전자 디바이스 제조방법.
  44. 제 37 항에 있어서,
    상기 반도체 칩(1)은 상기 리드프레임(5)에 제공하는 동안 금속 베이스(17) 상에 납땜되거나 접착적으로 본딩되는
    전자 디바이스 제조방법.
  45. 제 37 항에 있어서,
    상기 베이스 기판(11)은 탄소로 코팅된 막이며, 상기 전자 디바이스(2)를 개별화하는 동안, 상기 막이 상기 전자 디바이스에서 벗겨져 제거되는
    전자 디바이스 제조방법.
  46. 제 45 항에 있어서,
    상기 탄소층은 플라즈마 소각(incineration)에 의해 상기 막이 벗겨져 제거된 후에 상기 디바이스로부터 제거되는
    전자 디바이스 제조방법.
  47. 제 37 항에 있어서,
    상기 베이스 기판(11)은 금속으로 코팅된 플라스틱 막이며, 상기 전자 디바이스(2)를 개별화하는 동안, 상기 플라스틱 막이 벗겨져 제거되고 상기 금속 코팅은 습식 화학 에칭 또는 건식 에칭에 의해 제거되는
    전자 디바이스 제조방법.
  48. 제 37 항에 있어서,
    상기 베이스 기판(11)은 금속 호일이며 상기 전자 디바이스(2)를 개별화 하는 동안, 상기 금속 호일은 상기 외부 컨택 소자(6)의 재료와 상기 베이스 기판(11)의 상기 금속 재료 사이에 에칭이 정지할 때까지 습식 또는 건식 에칭에 의해 완전히 제거되는
    전자 디바이스 제조방법.
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