JPH11121647A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11121647A JPH11121647A JP9284067A JP28406797A JPH11121647A JP H11121647 A JPH11121647 A JP H11121647A JP 9284067 A JP9284067 A JP 9284067A JP 28406797 A JP28406797 A JP 28406797A JP H11121647 A JPH11121647 A JP H11121647A
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Abstract
(57)【要約】
【課題】 半導体素子のＡｌ電極上に直接メタライジン
グするには、Ａｌ電極の酸化膜を除去し、さらにバリア
メタルと称する金属層を形成する必要があるため、工程
数が多くなり、コストも非常に高くなる。 【解決手段】 ウエハ上への積層法によるパッケージン
グにおいて、半導体素子４の素子電極５上に、バリアメ
タルを形成する替わりに直接無電解Ｎｉメッキを行うこ
とにより、Ｎｉ突起８を形成する。
グするには、Ａｌ電極の酸化膜を除去し、さらにバリア
メタルと称する金属層を形成する必要があるため、工程
数が多くなり、コストも非常に高くなる。 【解決手段】 ウエハ上への積層法によるパッケージン
グにおいて、半導体素子４の素子電極５上に、バリアメ
タルを形成する替わりに直接無電解Ｎｉメッキを行うこ
とにより、Ｎｉ突起８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の集積回
路を保護し、かつ外部装置と半導体装置の電気的接続を
安定に確保し、さらにもっとも高密度な実装を可能とし
た半導体装置であり、情報通信機器、事務用電子機器、
家庭用電子機器、測定装置、組立ロボット等の産業用電
子機器、医療用電子機器、電子玩具等に用いられている
チップサイズパッケージ（以後ＣＳＰと称する）に関す
るものである。
路を保護し、かつ外部装置と半導体装置の電気的接続を
安定に確保し、さらにもっとも高密度な実装を可能とし
た半導体装置であり、情報通信機器、事務用電子機器、
家庭用電子機器、測定装置、組立ロボット等の産業用電
子機器、医療用電子機器、電子玩具等に用いられている
チップサイズパッケージ（以後ＣＳＰと称する）に関す
るものである。
【０００２】
【従来の技術】以下、従来のＣＳＰについて、図面を参
照しながら説明する。図４は従来のＣＳＰを示す構成図
である。ａ）は平面図、ｂ）はａ）のＡ１−Ａ２間の断
面図である。図４を参照しながら従来のＣＳＰの構成に
ついて説明する。
照しながら説明する。図４は従来のＣＳＰを示す構成図
である。ａ）は平面図、ｂ）はａ）のＡ１−Ａ２間の断
面図である。図４を参照しながら従来のＣＳＰの構成に
ついて説明する。
【０００３】素子外部との電気的な接続は第二の樹脂層
３１上に形成されたパッケージ電極３２で行われる。半
導体素子３３の素子電極３４と電気的に接続されている
金属配線３５は第一の樹脂層３６上に形成され、この金
属配線３５により、半導体素子３３の素子電極３４とパ
ッケージ電極３２が電気的に接続される。この時金属配
線３５と素子電極３３の間には、バリアメタルが存在し
ている。またパシベーション膜３８上に形成される第一
の樹脂層３６と第二の樹脂層３１とにより、このＣＳＰ
が搭載されるプリント基板とＣＳＰのＳｉとの熱膨張係
数の差によって生じる応力を緩和している。
３１上に形成されたパッケージ電極３２で行われる。半
導体素子３３の素子電極３４と電気的に接続されている
金属配線３５は第一の樹脂層３６上に形成され、この金
属配線３５により、半導体素子３３の素子電極３４とパ
ッケージ電極３２が電気的に接続される。この時金属配
線３５と素子電極３３の間には、バリアメタルが存在し
ている。またパシベーション膜３８上に形成される第一
の樹脂層３６と第二の樹脂層３１とにより、このＣＳＰ
が搭載されるプリント基板とＣＳＰのＳｉとの熱膨張係
数の差によって生じる応力を緩和している。
【０００４】
【発明が解決しようとする課題】従来のＣＳＰにおいて
は第一の樹脂層上に金属配線を形成する際に、半導体素
子のＡｌ電極上にＴｉ／Ｐｄをはじめとしたバリアメタ
ルを形成する必要がある。このバリアメタルの形成に
は、蒸着技術と電気的に貴な金属のエッチング技術を必
要とし、非常に難易度の高い技術と高いコストを課すこ
ととなっている。
は第一の樹脂層上に金属配線を形成する際に、半導体素
子のＡｌ電極上にＴｉ／Ｐｄをはじめとしたバリアメタ
ルを形成する必要がある。このバリアメタルの形成に
は、蒸着技術と電気的に貴な金属のエッチング技術を必
要とし、非常に難易度の高い技術と高いコストを課すこ
ととなっている。
【０００５】本発明はこのような従来のＣＳＰのバリア
メタルの形成に難易度の高い技術と高いコストが必要と
されるという課題を考慮し、バリアメタルの形成を行う
ことなくＣＳＰの配線層の形成を行うことによって、従
来に比べて容易に、しかも低いコストで製造される半導
体装置及びその製造方法を提供することを目的とするも
のである。
メタルの形成に難易度の高い技術と高いコストが必要と
されるという課題を考慮し、バリアメタルの形成を行う
ことなくＣＳＰの配線層の形成を行うことによって、従
来に比べて容易に、しかも低いコストで製造される半導
体装置及びその製造方法を提供することを目的とするも
のである。
【０００６】
【課題を解決するための手段】前述した課題を解決する
ために、請求項１の本発明は、表面に素子電極およびパ
シベーション膜を有する半導体素子と、前記パシベーシ
ョン膜上に形成され、前記素子電極の位置に開口部を有
する第一の樹脂層と、前記第一の樹脂層上に形成された
金属配線と、前記素子電極上に直接形成され、前記素子
電極と前記金属配線とを接続する金属層と、前記金属配
線上と前記第一の樹脂層上に形成され、前記金属配線上
の一部分に開口部を有する第二の樹脂層と、前記第二の
樹脂層の開口部に配置され、前記金属配線と接続する金
属電極とを備え、前記金属層は、無電解メッキによって
形成されていることを特徴とする半導体装置である。
ために、請求項１の本発明は、表面に素子電極およびパ
シベーション膜を有する半導体素子と、前記パシベーシ
ョン膜上に形成され、前記素子電極の位置に開口部を有
する第一の樹脂層と、前記第一の樹脂層上に形成された
金属配線と、前記素子電極上に直接形成され、前記素子
電極と前記金属配線とを接続する金属層と、前記金属配
線上と前記第一の樹脂層上に形成され、前記金属配線上
の一部分に開口部を有する第二の樹脂層と、前記第二の
樹脂層の開口部に配置され、前記金属配線と接続する金
属電極とを備え、前記金属層は、無電解メッキによって
形成されていることを特徴とする半導体装置である。
【０００７】また、請求項３の本発明は、半導体素子の
素子電極上に無電解メッキ法により金属層を形成する金
属層形成工程と、前記素子電極の位置に開口部を設ける
ように前記半導体素子のパシベーション膜上に第一の樹
脂層を形成する第一樹脂層形成工程と、前記第一の樹脂
層上に前記金属層と接続する金属配線を形成する金属配
線形成工程と、前記金属配線の一部に開口部を設けるよ
うに前記第一の樹脂層と前記金属配線層上に第二の樹脂
層を形成する第二樹脂層形成工程と、前記第二の樹脂層
の開口部に金属電極を形成する金属電極形成工程とを備
えることを特徴とする半導体装置製造方法である。
素子電極上に無電解メッキ法により金属層を形成する金
属層形成工程と、前記素子電極の位置に開口部を設ける
ように前記半導体素子のパシベーション膜上に第一の樹
脂層を形成する第一樹脂層形成工程と、前記第一の樹脂
層上に前記金属層と接続する金属配線を形成する金属配
線形成工程と、前記金属配線の一部に開口部を設けるよ
うに前記第一の樹脂層と前記金属配線層上に第二の樹脂
層を形成する第二樹脂層形成工程と、前記第二の樹脂層
の開口部に金属電極を形成する金属電極形成工程とを備
えることを特徴とする半導体装置製造方法である。
【０００８】
【発明の実施の形態】以下に、本発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【０００９】図１は本発明の第１の実施の形態における
ＣＳＰの平面図（ａ）、図ａのＡ１−Ａ２部の断面図
（ｂ）、及び底面図（ｃ）である。
ＣＳＰの平面図（ａ）、図ａのＡ１−Ａ２部の断面図
（ｂ）、及び底面図（ｃ）である。
【００１０】素子外部との電気的な接続は第二の樹脂層
１上に形成されたパッケージ電極２で行われる。必要が
あれば、この電極２に半田ボール３等の接続材料を形成
する。半導体素子４の素子電極５と電気的に接続されて
いる金属配線６は第一の樹脂層７上に形成され、この金
属配線６により、半導体素子４の素子電極５とパッケー
ジ電極２が電気的に接続される。この時、金属配線６は
素子電極５上に無電界メッキによって形成されたＮｉ突
起８を介して形成され、素子電極５のＡｌと電気的接続
が行われる。
１上に形成されたパッケージ電極２で行われる。必要が
あれば、この電極２に半田ボール３等の接続材料を形成
する。半導体素子４の素子電極５と電気的に接続されて
いる金属配線６は第一の樹脂層７上に形成され、この金
属配線６により、半導体素子４の素子電極５とパッケー
ジ電極２が電気的に接続される。この時、金属配線６は
素子電極５上に無電界メッキによって形成されたＮｉ突
起８を介して形成され、素子電極５のＡｌと電気的接続
が行われる。
【００１１】すなわち、上述した第１の実施の形態にお
けるＣＳＰは、工法的にも工程数が多くさらにコストも
かさむバリアメタルを用いていないので、従来に比べて
容易に、しかも低いコストで製造できる。
けるＣＳＰは、工法的にも工程数が多くさらにコストも
かさむバリアメタルを用いていないので、従来に比べて
容易に、しかも低いコストで製造できる。
【００１２】次に、図２を用いて、本発明の第２の実施
の形態におけるＣＳＰの製造方法について説明する。本
実施の形態におけるＣＳＰの製造方法によって、製造さ
れるＣＳＰは、上述した第１の実施の形態におけるＣＳ
Ｐと同じ構成のものである。
の形態におけるＣＳＰの製造方法について説明する。本
実施の形態におけるＣＳＰの製造方法によって、製造さ
れるＣＳＰは、上述した第１の実施の形態におけるＣＳ
Ｐと同じ構成のものである。
【００１３】半導体素子を形成したＳｉウエハ９の素子
電極１０上に無電解メッキ法を用いて高さ数μｍのＮｉ
突起１１を形成する（ａ）。次に、ウエハ９全体（パシ
ベーション膜１２上）に均一な厚さの第一の樹脂層１３
（ポリイミド樹脂層あるいはエポキシ系の樹脂層）を形
成し、さらにＮｉ突起１１に相当する位置にビア１４
（Ｎｉ突起１１を露出させる微小穴）を形成する
（ｂ）。第一の樹脂層１３の形成は、スピンコート法に
より液状樹脂を均一に塗布し、加熱硬化させることによ
り、またビアの形成にはフォトマスクによるエッチング
法あるいはレーザーを用いる。次にウエハ９全体に蒸着
法あるいは無電界メッキ法を用いてＣｕ等の金属層１５
を形成し、さらにエッチングにより必要のない金属を取
り除き、金属配線パターン１６を第一の樹脂層１３およ
びＮｉ突起１１上に形成させる（ｃ）。さらに、第二の
樹脂層１７を第一の樹脂層１３と同様の方法で形成し、
パッケージ電極１８を形成させる位置にビア１９（金属
配線パターン１６の一部を露出させる微小穴）を形成す
る（ｄ）。金属配線パターン１６の形成と同様の方法を
用いて、パッケージ電極１８を形成し、要すれば半田ボ
ールを装着する（ｅ）。最後にウエハの裏面研磨とダイ
シングによる個片化により、ＣＳＰ２０が形成される。
電極１０上に無電解メッキ法を用いて高さ数μｍのＮｉ
突起１１を形成する（ａ）。次に、ウエハ９全体（パシ
ベーション膜１２上）に均一な厚さの第一の樹脂層１３
（ポリイミド樹脂層あるいはエポキシ系の樹脂層）を形
成し、さらにＮｉ突起１１に相当する位置にビア１４
（Ｎｉ突起１１を露出させる微小穴）を形成する
（ｂ）。第一の樹脂層１３の形成は、スピンコート法に
より液状樹脂を均一に塗布し、加熱硬化させることによ
り、またビアの形成にはフォトマスクによるエッチング
法あるいはレーザーを用いる。次にウエハ９全体に蒸着
法あるいは無電界メッキ法を用いてＣｕ等の金属層１５
を形成し、さらにエッチングにより必要のない金属を取
り除き、金属配線パターン１６を第一の樹脂層１３およ
びＮｉ突起１１上に形成させる（ｃ）。さらに、第二の
樹脂層１７を第一の樹脂層１３と同様の方法で形成し、
パッケージ電極１８を形成させる位置にビア１９（金属
配線パターン１６の一部を露出させる微小穴）を形成す
る（ｄ）。金属配線パターン１６の形成と同様の方法を
用いて、パッケージ電極１８を形成し、要すれば半田ボ
ールを装着する（ｅ）。最後にウエハの裏面研磨とダイ
シングによる個片化により、ＣＳＰ２０が形成される。
【００１４】すなわち、上述した第２の実施の形態にお
けるＣＳＰの製造方法は、工法的にも工程数が多くさら
にコストもかさむバリアメタルの形成工程を含んでない
ので、従来に比べて容易に、しかも低いコストでＣＳＰ
を製造できる製造方法である。
けるＣＳＰの製造方法は、工法的にも工程数が多くさら
にコストもかさむバリアメタルの形成工程を含んでない
ので、従来に比べて容易に、しかも低いコストでＣＳＰ
を製造できる製造方法である。
【００１５】次に図３を用いて、本発明の第３の実施の
形態におけるＣＳＰ製造方法について説明する。本実施
の形態におけるＣＳＰの製造方法によって、製造される
ＣＳＰも、上述した第１の実施の形態におけるＣＳＰと
同じ構成のものである。
形態におけるＣＳＰ製造方法について説明する。本実施
の形態におけるＣＳＰの製造方法によって、製造される
ＣＳＰも、上述した第１の実施の形態におけるＣＳＰと
同じ構成のものである。
【００１６】半導体素子を形成したＳｉウエハ２１全体
に、均一な第一の樹脂層２２（ポリイミド樹脂層あるい
はエポキシ系の樹脂層）を形成し、素子電極２３に相当
する位置にビア２４（素子電極２３を露出させる微小
穴）を形成する（ａ）。第一の樹脂層２２の形成にはあ
らかじめ均一な厚さに加工された樹脂フィルムを接着剤
或は真空圧着及び加熱により形成する。この時の樹脂フ
ィルムは完全硬化されていないものであれば、そのまま
張り付け加熱圧着させる。また、ビアの形成方法につい
ては、上述した第２の実施の形態におけるＣＳＰの製造
方法と同様である。次に、ウエハ２１上の露出した素子
電極２３上に無電解メッキ法によりＮｉ突起２５を形成
する（ｂ）。以降の工程については、上述した第２の実
施の形態におけるＣＳＰの製造方法と同様である。
に、均一な第一の樹脂層２２（ポリイミド樹脂層あるい
はエポキシ系の樹脂層）を形成し、素子電極２３に相当
する位置にビア２４（素子電極２３を露出させる微小
穴）を形成する（ａ）。第一の樹脂層２２の形成にはあ
らかじめ均一な厚さに加工された樹脂フィルムを接着剤
或は真空圧着及び加熱により形成する。この時の樹脂フ
ィルムは完全硬化されていないものであれば、そのまま
張り付け加熱圧着させる。また、ビアの形成方法につい
ては、上述した第２の実施の形態におけるＣＳＰの製造
方法と同様である。次に、ウエハ２１上の露出した素子
電極２３上に無電解メッキ法によりＮｉ突起２５を形成
する（ｂ）。以降の工程については、上述した第２の実
施の形態におけるＣＳＰの製造方法と同様である。
【００１７】すなわち、上述した第３の実施の形態にお
けるＣＳＰの製造方法は、工法的にも工程数が多くさら
にコストもかさむバリアメタルの形成工程を含んでない
ので、従来に比べて容易に、しかも低いコストでＣＳＰ
を製造できる製造方法である。
けるＣＳＰの製造方法は、工法的にも工程数が多くさら
にコストもかさむバリアメタルの形成工程を含んでない
ので、従来に比べて容易に、しかも低いコストでＣＳＰ
を製造できる製造方法である。
【００１８】なお、本発明の金属層は、上述した第１〜
第３の実施の形態においては、Ｎｉ突起であるとして説
明したが、これに限らず、無電解メッキ法によって形成
され、素子電極および金属配線の材質と接合性のよい材
質の金属でありさえすればよい。
第３の実施の形態においては、Ｎｉ突起であるとして説
明したが、これに限らず、無電解メッキ法によって形成
され、素子電極および金属配線の材質と接合性のよい材
質の金属でありさえすればよい。
【００１９】また、本発明の半導体装置製造方法は、上
述した第２および第３の実施の形態においては、複数の
小素子の平面集合体を製造して、金属電極形成工程の
後、前記平面集合体をダイシングにより小素子毎に対応
する個片に分割するとして説明したが、個々の小素子を
単独に製造するとしてもよい。
述した第２および第３の実施の形態においては、複数の
小素子の平面集合体を製造して、金属電極形成工程の
後、前記平面集合体をダイシングにより小素子毎に対応
する個片に分割するとして説明したが、個々の小素子を
単独に製造するとしてもよい。
【００２０】
【発明の効果】以上説明したところから明らかなよう
に、本発明は、バリアメタルの形成を行うことなくＣＳ
Ｐの配線層の形成を行うことによって、従来に比べて容
易に、しかも低いコストで製造される半導体装置及びそ
の製造方法を提供することができる。
に、本発明は、バリアメタルの形成を行うことなくＣＳ
Ｐの配線層の形成を行うことによって、従来に比べて容
易に、しかも低いコストで製造される半導体装置及びそ
の製造方法を提供することができる。
【図１】本発明の第１の実施の形態におけるＣＳＰの平
面図、及び断面図。
面図、及び断面図。
【図２】本発明の第２の実施の形態におけるＣＳＰの製
造方法を示す断面フロー図。
造方法を示す断面フロー図。
【図３】本発明の第３の実施の形態におけるＣＳＰ製造
方法を示す断面フロー図。
方法を示す断面フロー図。
【図４】従来のＣＳＰを示す構成図。
１ 第二の樹脂層 ２ パッケージ電極 ３ 半田ボール ４ 半導体素子 ５ 素子電極 ６ 金属配線 ７ 第一の樹脂層 ８ Ｎｉ突起 ９ Ｓｉウエハ １０ 素子電極 １１ Ｎｉ突起 １２ パシベーション膜 １３ 第一の樹脂層 １４ ビア １５ 金属層 １６ 金属配線パターン １７ 第二の樹脂層 １８ パッケージ電極（及び半田ボール） １９ ビア ２０ ＣＳＰ ２１ Ｓｉウエハ ２２ 第一の樹脂層 ２３ 素子電極 ２４ ビア ２５ Ｎｉ突起 ２６ 金属配線パターン ２７ 第二の樹脂層 ２８ パッケージ電極（及び半田ボール） ２９ ビア ３０ ＣＳＰ ３１ 第二の樹脂層 ３２ パッケージ電極 ３３ 半導体素子 ３４ 素子電極 ３５ 金属配線パターン ３６ 第一の樹脂層 ３７ バリアメタル ３８ パシベーション膜 ３９ ポリイミド樹脂層
Claims (6)
- 【請求項１】 表面に素子電極およびパシベーション膜
を有する半導体素子と、前記パシベーション膜上に形成
され、前記素子電極の位置に開口部を有する第一の樹脂
層と、前記第一の樹脂層上に形成された金属配線と、前
記素子電極上に直接形成され、前記素子電極と前記金属
配線とを接続する金属層と、前記金属配線上と前記第一
の樹脂層上に形成され、前記金属配線上の一部分に開口
部を有する第二の樹脂層と、前記第二の樹脂層の開口部
に配置され、前記金属配線と接続する金属電極とを備
え、前記金属層は、無電解メッキによって形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記金属層は、ニッケルであることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 半導体素子の素子電極上に無電解メッキ
法により金属層を形成する金属層形成工程と、前記素子
電極の位置に開口部を設けるように前記半導体素子のパ
シベーション膜上に第一の樹脂層を形成する第一樹脂層
形成工程と、前記第一の樹脂層上に前記金属層と接続す
る金属配線を形成する金属配線形成工程と、前記金属配
線の一部に開口部を設けるように前記第一の樹脂層と前
記金属配線層上に第二の樹脂層を形成する第二樹脂層形
成工程と、前記第二の樹脂層の開口部に金属電極を形成
する金属電極形成工程とを備えることを特徴とする半導
体装置製造方法。 - 【請求項４】 前記金属層形成工程の後、前記第一樹脂
層形成工程が行われることを特徴とする請求項３に記載
の半導体装置製造方法。 - 【請求項５】 前記第一樹脂層形成工程の後、前記金属
層形成工程が行われることを特徴とする請求項３に記載
の半導体装置製造方法。 - 【請求項６】 前記半導体素子は、複数の小素子の平面
集合体であり、前記金属電極形成工程の後、ダイシング
により前記小素子毎に対応する個片に分割するダイシン
グ工程を備えることを特徴とする請求項３〜５のいずれ
かに記載の半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28406797A JP3394696B2 (ja) | 1997-10-16 | 1997-10-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28406797A JP3394696B2 (ja) | 1997-10-16 | 1997-10-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121647A true JPH11121647A (ja) | 1999-04-30 |
| JP3394696B2 JP3394696B2 (ja) | 2003-04-07 |
Family
ID=17673869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28406797A Expired - Fee Related JP3394696B2 (ja) | 1997-10-16 | 1997-10-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394696B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010061775A (ko) * | 1999-12-29 | 2001-07-07 | 이수남 | 웨이퍼 레벨 패키지 및 그의 제조 방법 |
| WO2001052315A1 (fr) * | 2000-01-12 | 2001-07-19 | Toyo Kohan Co., Ltd. | Dispositif semi-conducteur et procede de production de celui-ci |
| KR100333383B1 (ko) * | 1999-06-28 | 2002-04-18 | 박종섭 | 반도체 패키지의 솔더 볼 접합 강도 강화 방법 |
| US6608377B2 (en) | 2001-01-30 | 2003-08-19 | Samsung Electronics Co., Ltd. | Wafer level package including ground metal layer |
| JP2003282787A (ja) * | 2002-03-18 | 2003-10-03 | Samsung Electro Mech Co Ltd | チップパッケージ及びその製造方法 |
| US6657282B2 (en) | 1998-02-27 | 2003-12-02 | Fujitsu Limited | Semiconductor device having a ball grid array and a fabrication process thereof |
| JP2012074487A (ja) * | 2010-09-28 | 2012-04-12 | Toppan Printing Co Ltd | 半導体パッケージの製造方法 |
-
1997
- 1997-10-16 JP JP28406797A patent/JP3394696B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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