KR20010061775A - 웨이퍼 레벨 패키지 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 반도체 칩의 밑면에 본드 패드가 배치된다. 제 1 절연층이 반도체 칩의 밑면에 형성되는데, 제 1 절연층에는 패턴 슬롯이 형성되고, 패턴 슬롯의 일단은 본드 패드를 노출시키는 패드 노출홈을 갖고, 타단은 볼 랜드홈을 갖는다. 제 1 절연층의 패턴 슬롯 전체 내벽 및 본드 패드상에 제 1 금속막이 도금된다. 제 1 금속막에 제 2 금속막이 도금되어, 패턴 슬롯 내부가 제 2 금속막으로 매립된다. 볼 랜드홈상에 위치한 제 2 금속막 부분인 볼 랜드가 노출되도록, 제 1 절연층 밑면에 제 2 절연층이 형성된다. 제 2 절연층으로부터 노출된 제 2 금속막의 볼 랜드에 솔더 볼이 마운트된다.
Description
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 각종 패키징 공정이 실시되는 웨이퍼 레벨 패키지 및 이를 제조하는 방법에 관한 것이다.
기존의 일반적인 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이러한 웨이퍼 레벨 패키지를 제조하는 방법을 개략적으로 설명하면 다음과 같다.
웨이퍼 표면에는 실리콘 질화막인 보호막이 도포되어 있다. 웨이퍼에 구성된 반도체 칩의 본딩 패드는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다.
이러한 상태에서, 보호막 전체 표면에 하부 절연층을 도포한다. 본딩 패드 상부에 위치한 하부 절연층 부분을 식각하여, 본딩 패드를 노출시킨다. 하부 절연층상에 금속막을 증착한 후 이를 패터닝하여, 일단이 본딩 패드에 전기적으로 연결된 금속 패턴을 형성한다. 하부 절연층 표면에 상부 절연층을 도포하고, 금속 패턴의 타단 상부에 위치한 상부 절연층 부분을 식각하여, 금속 패턴의 타단을 노출시킨다. 노출된 금속 패턴의 타단이 솔더 볼이 마운트되는 볼 랜드가 된다. 솔더 볼을 금속 패턴의 타단에 마운트한다.
이러한 공정은 웨이퍼 레벨에서 실시되고, 마지막으로 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하므로써, 웨이퍼 레벨 패키지가 완성된다.
그런데, 종래의 웨이퍼 레벨 패키지를 제조하는 방법에서, 금속막을 금속 패턴으로 형성하는 방법이 매우 곤란하고 비용도 많이 소요되는 문제점을 안고 있다. 보다 구체적으로, 금속 패턴을 형성하는 방법은 노광 및 현상 공정을 통해 방법이다. 즉, 하부 절연층상에 스퍼터링 방법으로 금속막을 증착한 후, 금속막상에 포토레지스트를 도포한다. 이어서, 노광 및 현상 공정을 통해 포토레지스트를 패터닝한다. 그런 다음, 포토레지스트 패턴을 식각 마스크로 하여 금속막을 식각하므로써, 금속 패턴을 형성하게 된다.
종래에는, 이와 같이 복잡한 스퍼터링 방법과 노광 및 현상 공정을 통해서 금속 배선을 형성하였기 때문에, 작업 공정이 너무 많고 비용도 높다는 단점을 갖고 있다. 특히, 금속 패턴의 두께가 매우 얇기 때문에, 패키지의 전기적 특성이 취약하다는 단점도 안고 있다.
따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 제반 문제점을 해소하기 위해 안출된 것으로서, 복잡하면서 비용이 많이 소요되는 스퍼터링과 노광 및 현상 공정을 통하지 않고 간단한 방법으로 회로 재배선을 구현할 수 있고, 아울러 금속을 스퍼터링 방법보다 더 두껍게 형성할 수 있도록 하여 전기적 특성 향상을 구현할 수 있는 웨이퍼 레벨 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.
도 1 내지 도 12는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 웨이퍼 11 ; 본딩 패드
20 ; 제 1 절연층 21 ; 패드 노출홈
22 ; 패턴 슬롯 23 ; 볼 랜드홈
30 ; 제 1 금속막 40 ; 제 2 금속막
50 ; 제 3 금속막 60 ; 제 2 절연층
70 ; 솔더 볼 90 ; 히트 싱크
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.
반도체 칩의 밑면에 본드 패드가 배치된다. 제 1 절연층이 반도체 칩의 밑면에 형성되는데, 제 1 절연층에는 패턴 슬롯이 형성되고, 패턴 슬롯의 일단은 본드 패드를 노출시키는 패드 노출홈을 갖고, 타단은 볼 랜드홈을 갖는다. 제 1 절연층의 패턴 슬롯 전체 내벽 및 본드 패드상에 제 1 금속막이 도금된다. 제 1 금속막에 제 2 금속막이 도금되어, 패턴 슬롯 내부가 제 2 금속막으로 매립된다. 볼 랜드홈상에 위치한 제 2 금속막 부분인 볼 랜드가 노출되도록, 제 1 절연층 밑면에 제 2 절연층이 형성된다. 제 2 절연층으로부터 노출된 제 2 금속막의 볼 랜드에 솔더 볼이 마운트된다.
상기된 구조로 이루어진 웨이퍼 레벨 패키지를 제조하는 방법은 다음과 같다. 먼저, 웨이퍼에는 복수개의 반도체 칩이 구성된 상태이고, 각 반도체 칩의 본드 패드는 웨이퍼 표면에 형성된 보호층으로부터 노출된 상태이다. 제 1 절연층을 보호층 표면에 형성한 후, 제 1 절연층을 식각하여 양단에 패드 노출홈과 볼 랜드홈을 각각 갖는 패턴 슬롯을 형성시킨다. 전체 결과물에 대해 도금을 실시하여, 제 1 절연층 표면과 패턴 슬롯의 전체 내벽 및 본드 패드 표면에 제 1 금속막을 도금한다. 제 1 절연층 표면에 도금된 제 1 금속막 부분을 연마 또는 식각에 의해 제거한다. 따라서, 제 1 금속막은 패턴 슬롯의 내벽과 본드 패드 표면에만 남게 된다.잔존하는 제 1 금속막상에 제 2 금속막을 도금하여, 패턴 슬롯 내부를 제 2 금속막으로 매립한다. 제 1 절연층상에 제 2 절연층을 형성한 후 이를 식각하여, 볼 랜드홈상에 위치한 제 2 금속막의 표면을 제 2 절연층으로부터 노출시킨다. 그런 다음, 노출된 제 2 금속막의 볼 랜드에 솔더 볼을 마운트한 후, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다.
상기된 본 발명의 구성에 의하면, 금속막을 스퍼터링법으로 증착하지 않고 또한 금속막을 노광 및 현상 공정을 통해서 패터닝하지 않는 대신에 도금법으로 형성하게 되므로써, 공정수가 줄어들게 됨과 아울러 비용도 절감된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 1 내지 도 12는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면이다.
우선, 도 1에 도시된 바와 같이, 웨이퍼(10)에는 복수개의 반도체 칩이 구성된 상태이고, 반도체 칩의 본드 패드(11)는 웨이퍼 표면(10)에 배열되어 있다. 각 본드 패드(11)는 웨이퍼(10) 표면에 형성된 보호층(12)으로부터 노출된 상태이다.
이러한 상태에서, 단면도인 도 2와 같이 웨이퍼(10) 표면에 제 1 절연층(20)을 도포한다. 도 3은 도 2에 대한 평면도로서, 도시된 바와 같이 웨이퍼(10) 전체 표면에 제 1 절연층(20)이 형성되어 있다. 이어서, 제 1 절연층(20)을 식각하여 패터닝하여, 도 4에 도시된 패턴 슬롯(22)을 제 1 절연층(20)에 형성한다. 도 4에 도시된 바와 같이, 패턴 슬롯(20)의 일단은 본드 패드(11) 상부에 위치하여, 본드 패드(11)를 노출시키는 패드 노출홈(21)이 되고, 타단에는 원형으로 볼 랜드홈(23)이형성된다. 볼 랜드홈(23)이 후술되는 솔더 볼의 마운트 위치가 된다.
이어서, 도 5에 도시된 바와 같이, 전체 결과물에 대해 전해 도금 또는 무전해 도금을 실시하면, 제 1 절연층(20) 표면에 제 1 금속막(30)이 도금됨과 아울러 패턴 슬롯(22)의 전체 내벽 및 노출된 본드 패드(11) 표면에도 제 1 금속막(30)이 도금된다. 제 1 절연층(20) 표면에 도금된 제 1 금속막(30) 부분은 불필요하므로, 도 6과 같이 이러한 부분을 연마 또는 식각 공정을 통해 제거한다. 따라서, 제 1 금속막(30)은 패턴 슬롯(22)의 전체 내벽과 본드 패드(11) 표면에만 남게 된다.
그런 다음, 도 7과 같이 제 1 금속막(30)상에 제 2 금속막(40)을 도금하여, 패턴 슬롯(22) 내부를 제 2 금속막(40)으로 매립한다. 이때, 제 2 금속막(40)도 제 1 금속막(30)과 마찬가지로 제 1 절연층(20) 표면에 도금될 수 있으므로, 연마 또는 식각 공정을 통해 제 1 절연층(20) 표면에 도금된 제 2 금속막(40) 부분을 제거한다. 이와 같이 하면, 제 2 금속막(40)은 패턴 슬롯(22) 내부에 위치한 트레이스(42)와, 본드 패드(11) 상부에 위치하는 부분(41) 및 볼 랜드홈(23) 상부에 위치하는 볼 랜드(43)로 이루어지는 형상으로 패터닝된다.
그런 다음, 도 8에 도시된 바와 같이, 제 3 금속막(50)을 제 2 금속막(40)상에 도금하는데, 제 3 금속막(50)은 후술되는 솔더 볼의 접합 강도를 보다 강화시키기 위함이다. 그러므로, 패키지에 제 3 금속막(50)을 반드시 형성할 필요는 없다.
이어서, 도 9에서와 같이 제 1 절연층(20)상에 제 2 절연층(60)을 형성한 다음, 제 2 금속막(40)의 볼 랜드(43) 상부에 위치한 제 3 금속막(50) 부분이 노출되도록 제 2 절연층(60)에 원형의 홈을 형성한다.
그런 다음, 도 10에 도시된 바와 같이, 제 2 절연층(60)으로부터 노출된 제 3 금속막(50)상에 솔더 볼(70)을 마운트한다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(10)를 절단하여 도 11과 같이 개개의 반도체 칩으로 분리하면, 도 12에 도시된 본 발명에 따른 웨이퍼 레벨 패키지가 완성된다.
한편, 도 12에서는 반도체 칩(10)상에 히트 싱크(90)가 접착제(80)를 매개로 부착된 상태를 도시하고 있는데, 이는 반도체 칩(10)에서 발생되는 열이 외부로 신속하게 발산되도록 하기 위함이다. 이러한 기능을 하는 히트 싱크(90)는 웨이퍼 절단전에 미리 웨이퍼의 후면, 즉 본딩 패드가 배치된 면과 반대면에 부착된 후, 웨이퍼와 같이 절단되도록 하는 것이 바람직하다.
본 실시예에서, 패터닝된 각 절연층(20,60)은 절연성 액체 또는 필름을 스크린 프린트법으로 형성되거나 또는 솔더 마스크를 이용한 노광 및 현상 공정을 통해 형성될 수 있다. 또한, 제 1 및 제 2 금속막(30,40)은 구리, 금, 주석/납, 주석, 은, 알루미늄 및 팔라듐으로 구성된 그룹으로부터 선택되는 최소한 하나 또는 2개 이상으로 이루어진 합금이다. 한편, 제 3 금속막(50)은 니켈이나 금 또는 이들의 합금인 것이 바람직하다.
이상에서 설명한 바와 같이 본 발명에 의하면, 종래의 스퍼터링과 노광 및 현상 공정보다 매우 간단한 도금법으로 금속막을 형성하게 되므로써, 공정 단순화에 의해 비용이 절감되고 공정수도 줄어들게 된다.
특히, 도금 방법으로는 적은 비용으로 금속막을 두껍게 형성할 수가 있으므로, 패키지의 전기적 특성을 향상시킬 수가 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (8)
- 밑면에 본드 패드가 배치된 반도체 칩;상기 반도체 칩의 밑면에 형성되고, 양단 각각에 본드 패드를 노출시키는 패드 노출홈과 볼 랜드홈을 갖는 패턴 슬롯이 형성된 제 1 절연층;상기 제 1 절연층의 패턴 슬롯 내벽과 노출된 본드 패드상에 도금된 제 1 금속막;상기 제 1 금속막상에 도금되어, 상기 패턴 슬롯 내부를 매립하는 제 2 금속막;상기 볼 랜드홈상에 도금된 제 2 금속막 부분인 볼 랜드가 노출되도록, 상기 제 1 절연층 밑면에 형성된 제 2 절연층; 및상기 제 2 절연층으로부터 노출된 제 2 금속막의 볼 랜드에 마운트된 솔더 볼을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
- 제 1 항에 있어서, 상기 제 2 금속막상에 제 3 금속막이 도금되고, 상기 솔더 볼은 제 3 금속막의 볼 랜드에 마운트된 것을 특징으로 하는 웨이퍼 레벨 패키지.
- 제 2 항에 있어서, 상기 제 3 금속막은 니켈이나 금 또는 이들의 합금인 것을 특징으로 하는 웨이퍼 레벨 패키지.
- 제 1 항 또는 제 2 항에 있어서, 상기 반도체 칩 표면에 히트 싱크가 부착된 것을 특징으로 하는 웨이퍼 레벨 패키지.
- 제 1 항에 있어서, 상기 제 1 및 제 2 금속막은 구리, 금, 주석/납, 주석, 은, 알루미늄 및 팔라듐으로 구성된 그룹으로부터 선택되는 최소한 하나의 금속 또는 2개 이상으로 이루어진 합금인 것을 특징으로 하는 웨이퍼 레벨 패키지.
- 복수개의 반도체 칩의 각 본드 패드가 노출된 웨이퍼 표면에 제 1 절연층을 형성한 후, 양단에 패드 노출홈과 볼 랜드홈을 갖는 패턴 슬롯을 상기 제 1 절연층에 형성하는 단계;상기 패턴 슬롯의 전체 내벽과 노출된 본드 패드 표면에 제 1 금속막을 도금하는 단계;상기 제 1 금속막상에 제 2 금속막을 도금하여, 상기 패턴 슬롯 내부를 제 2 금속막으로 매립하는 단계;상기 제 1 절연층상에 제 2 절연층을 형성한 후, 상기 제 2 절연층을 패터닝하여 상기 볼 랜드홈상에 위치한 제 2 금속막 부분인 볼 랜드를 노출시키는 단계;상기 제 2 절연층으로부터 노출된 제 2 금속막의 볼 랜드에 솔더 볼을 마운트하는 단계; 및스크라이브 라인을 따라 상기 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서, 상기 제 2 금속막상에 제 3 금속막을 도금하는 단계를 추가로 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서, 상기 웨이퍼 절단 전에, 상기 웨이퍼 밑면에 히트 싱크를 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
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| KR1019990064315A KR20010061775A (ko) | 1999-12-29 | 1999-12-29 | 웨이퍼 레벨 패키지 및 그의 제조 방법 |
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| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097507A1 (en) * | 2006-02-20 | 2007-08-30 | Nepes Corporation | Semiconductor chip with solder bump and method of frabricating the same |
| WO2007097508A1 (en) * | 2006-02-20 | 2007-08-30 | Nepes Corporation | Semiconductor chip with solder bump suppressing growth of inter-metallic compound and method of frabricating the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140409A (ja) * | 1992-10-29 | 1994-05-20 | Rohm Co Ltd | 半導体装置の製法 |
| JPH11121647A (ja) * | 1997-10-16 | 1999-04-30 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| KR19990048003A (ko) * | 1997-12-08 | 1999-07-05 | 윤종용 | 금속 범프 제조 방법 |
| KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
-
1999
- 1999-12-29 KR KR1019990064315A patent/KR20010061775A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140409A (ja) * | 1992-10-29 | 1994-05-20 | Rohm Co Ltd | 半導体装置の製法 |
| KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
| JPH11121647A (ja) * | 1997-10-16 | 1999-04-30 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| KR19990048003A (ko) * | 1997-12-08 | 1999-07-05 | 윤종용 | 금속 범프 제조 방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097507A1 (en) * | 2006-02-20 | 2007-08-30 | Nepes Corporation | Semiconductor chip with solder bump and method of frabricating the same |
| WO2007097508A1 (en) * | 2006-02-20 | 2007-08-30 | Nepes Corporation | Semiconductor chip with solder bump suppressing growth of inter-metallic compound and method of frabricating the same |
| KR100772920B1 (ko) * | 2006-02-20 | 2007-11-02 | 주식회사 네패스 | 솔더 범프가 형성된 반도체 칩 및 제조 방법 |
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