KR100597166B1

KR100597166B1 - 플립 칩 발광다이오드 및 그 제조방법

Info

Publication number: KR100597166B1
Application number: KR1020050036958A
Authority: KR
Inventors: 황석민; 김제원; 박영호; 고건유; 김지열; 박정규; 민복기
Original assignee: 삼성전기주식회사
Priority date: 2005-05-03
Filing date: 2005-05-03
Publication date: 2006-07-04
Also published as: JP2006313884A; US20070012939A1; CN1858921A; JP4699258B2; JP2009283984A; CN100435368C

Abstract

본 발명은 플립 칩 발광다이오드 및 그 제조방법에 관한 것으로, N형 전극의 인접한 부분에 집중된 전류의 흐름을 발광부의 중심부분으로 유도하게 할 수 있고 이에 따라 전류확산의 효과가 증대되어 발광다이오드 칩의 발광효율을 높일 수 있는 이점이 있다.

본 발명에 의한 플립 칩 발광다이오드 및 그 제조방법은, 소정의 결정방향을 갖는 광투과성 기판; 상기 기판 상에 N형 질화물 반도체층, 활성층, P형 질화물 반도체층이 순차적으로 형성되어 이루어지며, 상기 N형 질화물 반도체층의 복수의 영역이 소정 폭을 가지도록 노출됨으로써 형성된 메사와, 상기 복수의 메사와 메사 사이에 위치한 상기 N형 질화물 반도체층의 복수의 영역이 소정 폭을 가지도록 노출됨으로써 형성된 홈을 포함하는 발광 구조물; 상기 발광 구조물의 홈 표면에 걸쳐 형성되는 홈 절연층; 상기 발광 구조물의 P형 질화물 반도체층 상부와 상기 홈 표면에 형성된 절연층에 걸쳐 형성되는 P형 전극; 및 상기 발광 구조물의 복수의 메사에 형성되는 N형 전극;을 포함하여 구성된 것을 특징으로 한다.

홈, 홈 절연층, 전류확산, 홈의 간격

Description

플립 칩 발광다이오드 및 그 제조방법{FLIP CHIP LIGHT EMITTING DIODE AND METHOD OF MANUFACTUREING THE SAME}

도 1은 종래 기술에 따른 발광다이오드의 단면 구성도

도 2a 및 도 2b는 종래의 발광다이오드가 플립 칩 본딩된 상태에 대한 단면 구성도

도 3은 본 발명의 일실시예에 의한 플립 칩 발광다이오드의 단면 구성도

도 4a 내지 도 4d는 상기 도 3에서 도시한 홈과 홈 표면에 걸쳐 형성된 홈 절연층 및 홈 절연층 위에 형성되는 P형 전극을 확대한 단면 구성도

도 5는 본 발명의 일실시예에 의한 플립 칩 발광다이오드의 평면 구성도

도 6은 본 발명에 의한 플립 칩 발광다이오드의 변형예를 나타내는 단면 구성도

도 7은 본 발명에 의한 플립 칩 발광다이오드의 변형예를 나타내는 평면 구성도

도 8은 본 발명에 의한 플립 칩 발광다이오드의 제조방법을 나타내는 순서도

도 9a 내지 도 9f는 본 발명에 의한 플립 칩 발광다이오드의 제조공정 단면도

<도면의 주요 부호에 대한 설명>

30 : 사파이어 기판 31 : N형 질화물 반도체층

32 : 활성층 33 : P형 질화물 반도체층

34 : 홈 절연층 35 : p형 오믹 메탈

36 : 배리어 메탈 37 : 본딩 메탈

38 : P형 전극 39 : N형 전극

40 : 홈 41 : 발광 구조물

50 : 홈의 패턴 90 : 양감광제

91 : 음감광제 92 : 절연체

93 : 절연층 d : 홈의 폭 S : 직사각형의 넓이

본 발명은 플립 칩 타입의 발광다이오드 및 그 제조방법에 관한 것으로, 특히 N형 전극 형성을 위한 메사(mesa)뿐만 아니라, 메사와 메사 사이에 존재하는 소정 영역을 에칭하여 복수의 홈을 형성하고, 그 결과 전류를 발광부의 중심부분으로 많이 흐르게 함으로써 전류확산의 효과를 얻을 수 있도록 하는, 플립 칩 발광다이오드 및 그에 따른 제조방법에 관한 것이다.

일반적으로, 발광다이오드(Light Emitting Diode: LED)는 전자와 홀의 재결합이라는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시켜 신호를 보내고 받는데 사용되는 반도체 소자이다.

보통 발광다이오드의 사용 범위는 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화기기, 광통신 등에 사용되고 종류는 크게 IRED(Infrared Emitting Diode)와 VLED(Visible Light Emitting Diode)로 나뉘어진다.

발광다이오드에 있어서, 발광되는 광의 주파수(혹은 파장)는 반도체소자에 사용되는 재료의 밴드 갭 함수로서, 작은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 낮은 에너지와 긴 파장의 광자가 발생되고, 넓은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 짧은 파장의 광자가 발생된다. 따라서, 발광하고자 하는 빛의 종류에 따라서 소자의 반도체 재료가 선택된다.

예를 들어, 적색 발광다이오드의 경우 AlGaInP 물질을 사용하고, 청색 발광다이오드의 경우 실리콘 카바이드(SiC)와 Ⅲ족 질화물계 반도체, 특히, 갈륨 나이트라이드(GaN)를 사용한다. 근래 청색 발광다이오드로 사용되는 질화물계 반도체로는 (AlxIn1-x)yGa1-yN (0≤x≤1, 0≤y≤1)가 광범위한 성분에서 이용되고 있다.

그 중에서, 갈륨계 발광다이오드는 GaN의 벌크 단결정체를 형성할 수 없기 때문에, GaN 결정의 성장에 적합한 기판을 사용하여야 하며, 대표적으로 사용되는 것은 사파이어가 사용되고 있다.

도 1은 종래 기술에 따른 발광다이오드의 단면 구성도로서, GaN 발광 다이오드(9)는 사파이어 성장 기판(1)과 상기 사파이어 기판(1) 상에 형성되는 발광 구조물(8)과, 상기 발광 구조물(8)에 형성되는 P형 전극(6), N형 전극(7)을 포함한다.

상기 GaN 발광 구조물(8)은 P형 질화물 반도체층(4)과 활성층(3)을 일부 에칭(mesa etching)하여 N형 질화물 반도체층(2)의 일부 상면을 노출시키고, 상기 노출된 N형 질화물 반도체층(2)의 상면과 에칭되지 않은 P형 질화물 반도체층(4)의 상면에 각각 소정의 전압을 인가하기 위한 P형 전극(6)과 N형 전극(7)을 형성한다. 여기서, 일반적으로, 전류 주입 면적을 증가시키면서 발생되는 광의 휘도에 나쁜 영향을 주지 않기 위해서, 상기 P형 질화물 반도체층(4)의 상면에 P형 전극(6)을 형성하기 전에 투명 전극(transparent electrode : 5)를 형성할 수도 있다.

이러한 구조를 갖는 GaN계 발광다이오드는 칩 사이드 업(chip side up) 방식에 의해 다이 본딩(die bonding) 공정을 이용하여 발광다이오드 패키지를 제작할 수 있다. 이 경우, 상기 P형 전극(6)과 N형 전극(7)이 형성된 방향이 발광방향이 되는데, 상기 전극(6,7)이 형성된 부분에서는 발광이 이루어질 수 없으며, 또한, 사파이어의 낮은 열전도성으로 인하여 발광시 칩에서 발생하는 열 방출이 저하 되고, 그로 인해 발광다이오드의 수명이 저하된다는 문제점이 있다.

상기와 같은 문제점을 해결하고자 상기 도 1의 발광다이오드(9)를 뒤집어 P형 전극(6)과 N형 전극(7)을 직접 인쇄회로기판 또는 리드프레임상에 다이본딩 공정에 의해 장착하여, 사파이어 기판(1)이 형성된 방향을 발광방향으로 하는 플립 칩(filp chip) 형태로도 구성되고 있다.

이러한 플립 칩 발광다이오드는 하나 이상의 N형 전극을 형성하기 위해서, 성장된 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하여, 상기 N형 질화물 반도체층의 복수의 영역을 외부로 노출시키는데, 노출된 부분을 메사라 하며 상기 메사 위에 N형 전극과 절연체가 형성됨으로써 발광다이오드의 칩이 제조된다.

도 2a 및 도 2b는 종래의 발광다이오드가 플립 칩 본딩된 상태에 대한 단면 구성도로서, 이를 설명하면 다음과 같다.

먼저 도 2a는 상기 제조된 발광다이오드의 칩과 접합하게 될 실리콘 서브마운트(20)를 나타낸다. 여기서 도면부호 21과 22는 상기 실리콘 서브마운트(20) 전극과 상기 제조된 발광다이오드 칩의 P, N형 전극을 전기적으로 접합시키기 위하여 솔더 범프(solder bump)가 부착되는 위치를 나타낸다.

그 다음, 도 2b는 플립 칩 본딩된 종래의 발광다이오드를 나타낸다. 도시된 바와 같이 발광다이오드는 기본적으로 사파이어 기판(1)과, 상기 사파이어 기판(1)상에 N형 질화물 반도체층, 활성층, P형 질화물 반도체층이 순차적으로 적층됨으로써 이루어진 발광 구조물(8)과, 상기 발광 구조물(8)의 상부 소정 위치에 p형 오믹 메탈, 배리어 메탈, 본딩 메탈이 순차적으로 적층됨으로써 이루어진 P형 전극(6)과, 상기 N형 질화물 반도체층상의 소정 영역에 형성되어 본딩 및 전압인가용으로 사용되는 N형 전극(7)으로 구성된다. 이러한 발광다이오드는 P형 전극(6)과 N형 전극(7)상에 형성된 솔더 범프(10)를 게재하여 실리콘 서브마운트(20)와 직접 접합된다. 이때 P형 전극(6)과 N형 전극(7)은 솔더 범프(10)를 통하여 각각 실리콘 서브마운트(20)에 형성된 양전극(11), 음전극(12)과 연결된다.

그러나 상술한 바와 같은 종래의 플립 칩 발광다이오드에 있어서는, N형 전극에서 멀어질수록 전류가 흐르는 경로의 길이가 길어져 N-GaN의 저항이 증가하게 되고, 이에 따라 N형 전극에 인접한 부분에 전류가 집중적으로 흐르게 되어 전류확 산의 효과가 떨어지는 문제점을 야기시킨다.

따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 이루어진 것으로, 메사와 메사 사이에 위치한 발광 구조물 중 N형 질화물 반도체층이 노출되도록 활성층과 P형 질화물 반도체층을 에칭하여 복수의 홈을 형성하고, 상기 홈 표면에 절연층을 형성함으로써 전류의 흐름을 중심부분으로 유도하여 발광다이오드 칩 중심부분의 발광효율을 개선할 수 있는 플립 칩 발광다이오드 및 그 제조방법을 제공하는데 있다.

또한, 상기 복수의 홈을 형성할 때, 상기 홈의 간격이 변화되도록 설계함에 따라, 종래의 N형 전극 쪽으로 집중된 전류가 발광부의 중심부분으로 많이 흐를 수 있게 되어 전류확산의 효과를 얻을 수 있는 플립 칩 발광다이오드 및 그 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 의한 플립 칩 발광다이오드의 제조방법은, 광투과성 기판 상에 N형 질화물 반도체층, 활성층, P형 질화물 반도체층을 순차적으로 형성시키는 단계; 상기 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하여, 상기 N형 질화물 반도체층의 복수의 영역을 외부로 노출시키는 메사 형성 단계; 상기 형성된 메사와 메사 사이에 위치한 상기 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하여, 상기 N형 질화물 반도체층의 복수의 영역을 외부로 노출시키는 홈 형성 단계; 상기 형성된 홈 표면에 절연층을 형성하는 홈 절연 단 계; 상기 P형 질화물 반도체층 상부와 상기 홈 표면에 형성된 절연층에 걸쳐 P형 전극을 형성하는 P형 전극 형성 단계; 및 상기 형성된 메사 상에 N형 전극을 형성하는 N형 전극 형성 단계;를 포함하는 것을 특징으로 한다.

여기서, 상기 메사 형성 단계 또는 홈 형성 단계는, RIE 공법에 의하여 에칭하는 것을 특징으로 한다.

그리고, 상기 메사 형성 단계 또는 홈 형성 단계는, 상기 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하는 것을 특징으로 한다.

또한, 상기 홈 형성 단계에서, 상기 홈의 폭은 1㎛~50㎛ 범위 내에 해당하도록 에칭하는 것을 특징으로 한다.

그리고, 상기 홈 형성 단계에서, 상기 홈의 저면과 측면 사이의 각도가 90°이상 165°이하의 범위가 되도록 에칭하는 것을 특징으로 한다.

또한, 상기 홈 형성 단계에서, 상기 메사 측에 근접할수록 복수로 형성된 상기 홈과 홈 사이의 간격이 줄어들도록 에칭하는 것을 특징으로 한다.

그리고, 상기 P형 전극 형성 단계에서, p형 오믹 메탈, 배리어 메탈, 본딩 메탈을 순차적으로 적층하는 것을 특징으로 한다.

또한, 상기 N형 전극 형성 단계에서, n형 오믹 메탈을 적층하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명에 의한 플립 칩 발광다이오드는, 광투과성 기판; 상기 기판 상에 N형 질화물 반도체층, 활성층, P형 질화물 반도체 층이 순차적으로 형성되어 이루어지며, 상기 N형 질화물 반도체층의 복수의 영역이 소정 폭을 가지도록 노출됨으로써 형성된 메사와, 상기 복수의 메사와 메사 사이에 위치한 상기 N형 질화물 반도체층의 복수의 영역이 소정 폭을 가지도록 노출됨으로써 형성된 홈을 포함하는 발광 구조물; 상기 발광 구조물의 홈 표면에 걸쳐 형성되는 홈 절연층; 상기 발광 구조물의 P형 질화물 반도체층 상부와 상기 홈 표면에 형성된 절연층에 걸쳐 형성되는 P형 전극; 및 상기 발광 구조물의 복수의 메사에 형성되는 N형 전극;을 포함하는 것을 특징으로 한다.

여기서, 상기 발광 구조물은 활성층 및 P형 질화물 반도체층이 RIE되어 이루어진 것을 특징으로 한다.

또한, 상기 발광 구조물에 위치한 홈의 폭이 1㎛~50㎛ 범위 내에 있는 것을 특징으로 한다.

그리고, 상기 발광 구조물에 형성된 복수의 홈 각각은, 홈의 저면과 측면 사이의 각도가 90°이상 165°이하의 범위 내에 있도록 형성된 것을 특징으로 한다.

또한, 상기 발광 구조물에 형성된 복수의 홈은, 상기 N형 전극이 형성되는 메사 측에 근접할수록 상기 홈과 홈사이의 간격이 줄어드는 것을 특징으로 한다.

또한, 상기 P형 전극은, p형 오믹 메탈, 배리어 메탈, 본딩 메탈이 순차적으로 적층되어 형성된 것을 특징으로 한다.

그리고, 상기 N형 전극은, n형 오믹 메탈이 적층되어 형성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하기로 한다.

먼저, 도 3은 본 발명의 일실시예에 의한 플립 칩 발광다이오드의 단면 구성도를 나타낸다. 도 3에 도시된 바와 같이 일 실시예에 의한 플립 칩 발광다이오드는, 광투과성 기판인 사파이어 기판(30)과, 상기 사파이어 기판(30) 위에 N형 질화물 반도체층(31), 다중 양자 우물 구조의 활성층(32) 및 P형 질화물 반도체층(33)이 순차적으로 형성된 발광 구조물(41)을 포함한다. 발광 구조물(41)은 P형 질화물 반도체층(33)과 활성층(32)을 에칭하여 N형 질화물 반도체층(31)의 일부 상면을 노출시킴으로써 형성되는 복수의 메사(미도시)와, 상기 복수로 형성된 메사와 메사 사이에 위치한 발광 구조물(41)의 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하여 상기 N형 질화물 반도체층의 복수의 영역을 외부로 노출시킴으로써 형성되는 홈(미도시)을 포함하고 있다. 또한 이러한 홈 표면에는 홈 절연층(34)이 형성되어 있으며, 상기 P형 질화물 반도체층(33)과 상기 홈 절연층(34)의 표면에 걸쳐 p형 오믹 메탈(35), 배리어 메탈(36), 본딩 메탈(37)이 순차적으로 적층되어 이루어지는 P형 전극(38)이 형성되어 있다.

먼저, 발광 구조물(41)에 있어서, 광투과성 기판으로 사용되는 사파이어 기판(30)상에 순차적으로 N형 질화물 반도체층(31)과, 활성층(32), P형 질화물 반도체층(33)을형성하여 발광 구조물(41)을 제조하는 방법은, 유기 금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD) 등과 같은 공정을 이용하여 이루어 질 수 있다. MOCVD의 경우에는 Ⅲ족의 유기 금속 화합물인 휘발성의 알킬화합 물과 Ⅴ족의 수소 화합물을 원료로 하여 기상 열 반응을 시켜 Ⅲ-Ⅴ족 화합물을 생성하는 것이다. 사용하는 재료가 유독하고 폭발의 위험성이 있지만 MBE 수준의 매우 얇은 성장층을 기를 수 있고, 양질의 박막 생산의 재현성과 양산성이 있기 때문에 특히 고휘도 발광다이오드 생산의 경우에는 이와 같은 방법을 사용하는 것이 바람직하다. 이때, 상기 N형 질화물 반도체층(31)을 성장하기 전에 사파이어 기판(30)과의 격자 정합을 향상시키기 위하여 AlN/GaN으로 이루어진 버퍼층(미도시)을 형성할 수도 있다.

한편, 활성층(32)에 있어, 발광영역의 활성층(32)을 10∼100 ㎚의 두께로 성장시키고 도너(doner)계와 억셉터(acceptor)계를 코-도핑(co-doping)함으로써 도너-억셉터쌍(doner acceptor pair ; DAP)으로부터 발광재결합을 시키는 더블 헤테로구조(double hetero structure)와 발광층을 1∼10 ㎚의 얇은 두께로 제조하여 양자 우물 구조(quantum well structure)를 형성함으로써 밴드-밴드 천이형으로 발광재결합을 시키는 단일 양자 우물 구조(single quantum well structure) 또는 다중 양자 우물 구조(multi quantum well structure) 등이 일반화되어 있다. 특히 각 반도체 박막층 간의 격자부정합(lattice mismatch)으로 인한 전위결함(dislocation) 때문에 전위가 생성되지 않는 임계두께(pseudomorphic critical layer thickness)가 매우 얇아 활성층(32)의 두께가 임계두께를 넘지 않는 얇은 양자구조의 광소자 제작이 더욱 바람직하다.

그리고, 발광 구조물(41)에 형성된 메사는, 활성층(32)과 P형 질화물 반도체층(33)을 N형 질화물 반도체층(31)의 전체 부분에 걸쳐 성장시킨 후, 성장된 활성 층(32)과 P형 질화물 반도체층(33)의 소정 영역을 에칭함으로써 형성되며, 이렇게 형성된 메사 부분에 N형 전극(39)이 위치하게 된다. 또한, 마찬가지로 상기 형성된 메사와 메사 사이에 위치한 상기 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭함으로써 복수의 홈이 형성된다.

여기서 상기 메사 및 홈을 형성할 때 에칭방법으로서 RIE 공법을 사용하는 것이 바람직한데, 상기 RIE 공법은 습식식각공법(wet etching)과 비교해 볼때, 원하는 메사 및 홈의 모양을 정확하게 에칭할 수 있으며, 또한 후술하는 메사 및 홈의 단면에 대한 각도까지도 용이하게 조절 할 수 있어 결국 발광 효율을 향상시킬 수 있는 장점을 갖고 있다.

한편, 메사 위에는 N형 전극뿐만 아니라 발광소자를 보호하기 위한 절연체의 일부가 형성될 수도 있으므로, 일반적으로 N형 전극의 폭이 15㎛~30㎛, 절연체 일부의 폭이 10㎛~20㎛에 해당하므로, 결국 메사는 적어도 25㎛~50㎛의 폭을 필요로 하게 된다

또한, 발광 구조물(41)에 형성된 복수의 홈 표면 각각에는 홈 절연층(34)이 형성되어 있는데, 이러한 홈 절연층(34)에 의하여 N형 전극(39)으로부터 가까운 부분에 집중된 전류의 흐름을, N형 전극(39)에서 멀어진 중심부분에도 분산시킬 수 있게 된다. 홈 절연층(34)으로서 사용될 수 있는 물질로는 통상 SiO₂가 바람직하며, 이외에도 Si₃N₄, Al₂O₃등의 절연물질들이 사용될 수 있다.

그리고, P형 전극(38)은 P형 질화물 반도체층(33) 상부와 홈 표면에 형성된 절연층(34)에 걸쳐 순차 적층된 p형 오믹 메탈(35), 배리어 메탈(36), 본딩 메탈(37)을 포함한다.

여기서, p형 오믹 메탈(35)은 Pt, Rh, Pd/Ni/Al/Ti/Au, Ni-La solid solution/Au, Pd/Au, Ti/Pt/Au, Pd/Ni, Zn-Ni solid solution/Au, InGaN, Ni/Pd/Au, Ni-La solid solution/Au, Pd/Au, Ti/Pt/Au, Pd/Ni, Pt/Ni/Au, Ta/Ti, Ru/Ni, Au/Ni/Au로 구성된 그룹으로부터 선택된 물질로 이루어진다.

또한, 배리어 메탈(36)은 오믹 접촉(Ohmic Contact)용 금속과 최상층의 배선용 금속층의 합금화를 방지하기 위한 목적으로 적층하며 이러한 배리어 메탈(36)로서 통상적으로 Cr/Ni나 Ti와 W의 합금성분이 사용될 수 있다.

그리고 본딩 메탈(37)은 사파이어 기판(30)과 열팽창계수가 비슷한 실리콘 서브마운트(도 2a 참조)에 형성된 전극과 본딩되는 부분으로 이러한 본딩 메탈(37)은 통상적으로 Cr/Au성분으로 구성된다.

한편, 일부 식각되어 형성된 메사 상에 형성되는 N형 전극(39)은, n형 오믹 메탈이 적층된 구조이며, 이러한 n형 오믹 메탈은 Ti/Ag, Ti/Al, Pd/Al, Ni/Au, Si/Ti, ITO, Ti/Al/Pt/Au, ITO/ZnO, Ti/Al/Ni/Au, Al으로 구성된 그룹으로부터 선택된 물질로 이루어 진다.

한편, 상술한 P형 전극(38), N형 전극(39)의 상부는 투명한 부도체 막으로 구성되는 절연체에 의해 칩을 보호하는데, 이 때 상기 형성된 전극들(38,39)의 일부분 또는 전부가 노출되도록 절연체의 해당 부분이 에칭된 형상을 하고 있다. 즉, 상기 형성된 전극들(38,39)과 대응되는 위치에서 상기 전극들과 거의 유사한 형태( 거의 동일한 선폭과 길이를 갖는 형태)로 에칭된다.

도 4a 내지 도 4d는 상기 도 3에서 도시한 홈과 홈 표면에 걸쳐 형성된 홈 절연층 및 홈 절연층 위에 형성되는 P형 전극을 확대한 단면 구성도로서, 각각의 도면들을 참조하여 상세하게 설명한다.

먼저, 도 4a는 메사와 메사 사이에 위치한 성장된 활성층(32) 및 P형 질화물 반도체층(33)의 소정 영역을 에칭하여, N형 질화물 반도체층(31)의 복수의 영역을 외부로 노출시킴으로써 형성된 복수의 홈(40)을 나타낸다.

또한, 상기 홈(40)의 폭(d)은 1㎛ 내지 50㎛의 범위에 해당될 수 있도록 상기 홈(40)을 에칭한다. 만약, 상기 홈(40)의 폭(d)을 50㎛ 보다 크게 에칭할 경우, 전체 발광면적 중 발광을 하지 않는 상기 홈(40)이 차지하는 면적이 너무 넓어져 발광효율이 떨어지는 문제점이 있는 바, 상기 홈(40)의 폭(d)은 50㎛는 넘지 않도록 하는 것이 바람직하다.

그 다음, 도 4b에 도시된 바와 같이 상기 홈(40)을 RIE 공법을 사용하여 에칭할 경우, 상기 홈(40)의 저면과 측면의 각도가 90°이상 165°이하의 범위 내에서 형성되도록 에칭한다. 일반적으로 발광소자를 구성하는 반도체는 외부환경(에폭시 혹은 공기층)에 비해 높은 굴절률을 가지므로 전자와 정공의 결합으로 인해 생기는 대다수의 광자가 소자 내부에 머물게 된다. 이러한 광자는 외부로 탈출하기 전에 박막, 기판, 전극 등 여러 경로를 거치게 되는데 이에 따른 흡수에 의해 외부 양자 효율이 감소된다. 즉, 발광소자의 외부 양자 효율은 발광소자의 구조적인 형태와 구성물질의 광학특성에 의해 많이 영향을 받게 되는데, 종래의 발광다이오드 와는 달리, 본 발명은 RIE 공법을 사용하여 에칭하여 복수의 홈(40)을 형성함으로써, 내부에서 전반사되어 재흡수되었던 빛이 상기 홈(40)을 통하여 방출되므로, 이에 따라 외부 양자 효율을 높일 수 있다. 특히, 상기 홈(40)의 저면과 측면의 각도가 비스듬하게 조절되도록 에칭된 발광소자가 외부 양자 효율이 좋으며, 일반적으로 상기 홈(40)의 저면과 측면의 각도가 150°에서 165°범위 내에 있을 때 발광효율이 가장 뛰어나다.

그 다음, 도 4c는 에칭한 홈 표면에 형성된 홈 절연층(34)을 나타낸다. 상기 홈 절연층(34)은 상기 홈을 통과하는 전류의 흐름을 차단함으로써 전류의 흐름을 발광부의 중심으로 유도하고, 상기 절연층(34)위에 P형 전극을 형성시키기 위한 목적으로 사용된다. 또한, 상기 절연층(34)은 다양한 모양으로 형성시킬 수도 있다.

그 다음, 도 4d는 상기 P형 질화물 반도체층(33)과 상기 절연층(34) 표면에 걸쳐 p형 오믹 메탈(35), 배리어 메탈(36), 본딩 메탈(37)이 순차적으로 적층되어 형성된 P형 전극(38)을 나타낸다. 앞서 설명한 바와 같이, 상기 본딩 메탈(36)은 전극이 형성된 실리콘 서브마운트(도 2a 참조)와 본딩되는 부분인데, 상기 본딩하는 방법에는 통상적으로 솔더 범핑(Solder Bumping)이 사용되며 스투드 범프(Stud bump)나 유테틱 본딩(Eutectic bonding) 등도 사용될 수 있다.

그 다음, 도 5는 상기 도 3에서 설명한 플립 칩 발광다이오드의 실시예에 대한 평면 구성도로서, 앞서 설명한 상기 홈들에 대해서, 직선으로 그 패턴(50)을 나타낸 것이다. 따라서 상기 직선으로 표시된 부분에 홈 절연층을 형성하고, 상기 P형 질화물 반도체층과 상기 절연층 표면에 걸쳐 p형 오믹 메탈, 배리어 메탈, 본딩 메탈을 순차적으로 적층하여 P형 전극을 형성한다.

도 6은 상기 도 3에서 언급한 플립 칩 발광다이오드의 변형예를 나타내는 단면 구성도이다. 도 6에 도시된 바와 같이 N형 전극(39)으로 가까워 질수록 홈과 홈 사이의 간격을 좁게 설계함으로써 N형 전극(39)과 인접한 부분의 전류 경로 단면적을 줄일 수 있게 되어 전류확산의 효과를 더욱 향상 시킬 수 있다.

즉, 일반적인 플립 칩 발광다이오드에 있어서는 N형 전극(39)으로부터 멀어질수록 N형 질화물 반도체층(31)의 저항은 증가하게 되어 전류는 N형 전극(39)과 인접한 부분에 집중적으로 흐르게 되는데, 본 발명의 실시예에서와 같이 N형 전극(39)으로 가까워질수록 절연체로 형성되는 홈과 홈사이의 간격을 좁게 할 경우, 홈 절연층(34)으로 인하여 N형 전극(39)과 인접한 부분의 전류 경로 단면적을 줄이게 되며, 저항 효과에 의해서 N형 전극(39)과 인접한 부분의 저항이 증가하게 되고, 이에 따라 발광부 전체의 저항이 평균적으로 일정하게 된다. 따라서, 전류는 발광부 전체에 분산되어 흐르게 되므로 전류확산의 효과를 얻을 수 있게 되는 것이다. 여기서 저항 효과라 함은 다음의 식을 통해 정의될 수 있다.

즉, 저항은 R=ρℓ/S(R: 저항[Ω], ρ: 비저항[Ω ㎝], ℓ: 길이[m], S: 단면적[㎡])로 나타내어지는데, 전류 경로 단면적이 줄어들기 때문에 상기 식에 의해, N형 전극(39)과 인접한 부분의 저항은 증가하게 된다.

그 다음, 도 7은 상기 도 5에서 설명한 플립 칩 발광다이오드의 변형예를 나타낸 평면 구성도로서, 도 7에서 도시한 바와 같이 상기 표시된 직사각형의 면적 (S)은 N형 전극(39)으로부터 멀어질수록 멀어지는 비율대로 넓어지게 된다. 즉, N형 전극(39)으로 가까워질수록 상기 패턴(50)의 간격을 좁게 설계하면 N형 전극(39)과 인접한 부분의 전류 경로 단면적을 줄일 수 있게 되어 중심부분에 전류가 많이 흐르게 되므로 이에 따라 전류확산의 효과를 얻을 수 있게 된다.

도 8은 본 발명에 의한 플립 칩 발광다이오드의 제조방법을 나타낸 순서도이다.

도 8의 순서도에 도시된 바와 같이, 본 발명에 의한 플립 칩 발광다이오드의 제조방법은 9 단계의 공정으로 나누어 볼 수 있다.

즉, 웨이퍼의 표면에 있는 오염물을 제거하는 세정(cleaning) 단계(S1), 전자방출을 일으키는, 또는 증가시키기 위한 음극 처리를 하고 P-GaN, N형 질화물 반도체층 및 활성층을 성장시키는 활성화(activation) 단계(S2), 메사 및 홈을 형성하는 단계(S3), 상기 형성된 홈 표면에 절연층을 형성하는 단계(S4), 상기 P형 질화물 반도체층 상부와 상기 홈 표면에 형성된 절연층에 걸쳐 P형 전극을 형성(S5 내지 S7), 즉 p형 오믹 메탈을 형성하는 단계와 상기 p형 오믹 메탈 위에 배리어 메탈을 형성하는 단계와 상기 배리어 메탈 위에 본딩 메탈을 형성하는 단계, 상기 형성된 메사 위에 N형 전극을 형성, 즉 n형 오믹 메탈을 형성하는 단계(S8), 상기 P형 전극과 N형 전극이 형성된 P형 질화물 반도체층, N형 질화물 반도체층 상부를 절연한 후, 상기 P형 전극과 N형 전극의 소정 영역이 노출되도록 에칭하는 단계(S9)를 수행함으로써 본 발명에 의한 발광다이오드 칩의 제조가 완성된다.

상기 메사와 홈은 세정, 포토(photo)공정, 에칭, 스트립(strip), 두께 조정을 통하여 형성되며, p형 오믹 메탈 및 n형 오믹 메탈, 배리어 메탈, 본딩 메탈은 세정, 포토공정, 전처리, 리프트 오프(lift off), 어닐링(annealing) 공정을 통해 형성되며, 홈 절연층 및 절연층은 세정, 포토공정, 에칭, 스트립, 세정 공정을 통해 형성된다.

도 9a 내지 9f는 본 발명에 의한 플립 칩 발광다이오드의 제조공정 단면도로서, 상술한 순서도에 나타나는 각 공정들을 각각의 도면을 참조하여 상세하게 설명한다.

먼저, 도 9a는 메사 및 홈을 형성하는 단계를 나타낸다. 상기 발광 구조물(41)상에 양감광제(90)를 도포한 후 RIE 공법을 사용하여 에칭함으로써 상기 메사와 홈을 형성한다. 이 때 메사와 홈 각각 그 폭을 조정하면서 에칭할 수 있다.

그 다음, 도 9b는 홈 절연층을 형성하는 단계를 나타낸다. 상기 발광 구조물(41) 및 홈 표면 상부에 투명한 부도체 막으로 절연층(93)을 형성한 후 음감광제(91)를 도포하고 음감광제(91)를 현상한 후에 상기 홈 표면을 제외한 발광 구조물(41)이 노출되도록 절연층(93)의 해당 부분을 에칭한다. 그 후 홈 표면 상부에 있는 음감광제(91)를 제거함으로써 홈 절연층(34)을 형성한다. 여기서, 현상공정은 현상액을 이용하여 필요한 곳과 필요없는 부분을 구분하여 상을 형성하기 위해 일정부위의 감광제를 제거하는 것이다.

그 다음, 도 9c는 p형 오믹 메탈을 형성하는 단계를 나타낸다. 상기 발광 구 조물(41)및 홈 절연층(34)상에 음감광제(91)를 도포하고 상기 음감광제(91)를 현상한 후에 p형 오믹 메탈(35)을 적층하며 리프트 오프 방식을 통해 p형 오믹 메탈(35)을 형성한다. 여기서, 리프트 오프는 감광제를 도포하고 스폿 모양의 자외선으로 수정 부분을 조사하고 현상하여 감광제를 제거한 후에 크롬 등의 차광막을 증착하여 감광제와 함께 비수정부분의 크롬을 제거하는 방법을 의미한다.

n형 오믹 메탈도 상기 p형 오믹 메탈을 형성하는 방법과 같은 방법으로 형성된다(미도시).

그 다음, 도 9d는 배리어 메탈을 형성하는 단계를 나타낸다. 상기 발광 구조물(41) 및 홈 절연층(34)에 형성된 p형 오믹 메탈(35) 상에 음감광제(91)를 도포하고 상기 음감광제(91)를 현상한 후에 배리어 메탈(36)을 적층하며 리프트 오프 방식을 통해 배리어 메탈(36)을 형성한다.

그 다음, 도 9e는 본딩 메탈을 형성하는 단계를 나타낸다. 상술한 도 9c, 9d의 p형 오믹 메탈 및 배리어 메탈 형성공정에서와 같이, 발광 구조물(41) 및 홈 절연층(34)에 형성된 배리어 메탈(36) 상에 음감광제(91)을 도포하고 상기 음감광제(91)을 현상한 후에 본딩 메탈(37)을 적층하며 리프트 오프 방식을 통해 본딩 메탈(37)을 형성한다.

그 다음, 도 9f는 절연층을 형성하는 단계를 나타낸다. 상기 발광 구조물(41) 및 홈 절연층(34)에 형성된 P형 전극(38)상에 투명한 부도체 막으로 절연층(92)를 형성한 후 음감광제(91)를 도포하고 음감광제(91)를 현상한 후에 상기 형성된 전극들(38, 39)의 일부분 또는 전부가 노출되도록 절연층(92)의 해당 부분을 에 칭한다. 그 후 홈 표면 상부에 있는 음감광제(91)를 제거함으로써 절연층(92)을 형성한다.

이와같이 본 발명에 의한 플립 칩 발광다이오드 및 그에 따른 제조방법을 따르면, 상기 형성된 메사와 메사 사이에 위치한 상기 성장된 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하여, 상기 N형 질화물 반도체층의 복수의 영역을 외부로 노출시킴으로써 복수의 홈을 형성하고, 상기 홈 표면에 절연층을 형성함으로써 전류의 흐름을 중심부분으로 유도할 수 있으며, 상기 복수의 홈을 형성할 때, N형 전극으로 갈수록 상기 홈과 홈사이의 간격을 좁게 설계함으로써 전류 경로 단면적을 줄일 수 있어, 그 결과 종래의 N형 전극 쪽으로 집중된 전류가 발광부의 중심부분으로 많이 흐를 수 있게 됨에 따라 전류확산의 효과를 얻을 수 있는 장점이 있다.

이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

상술한 바와 같이, 본 발명에 따른 플립 칩 발광다이오드 및 그 제조방법에 의하면, 메사 뿐만 아니라 메사와 메사 사이에 소정의 영역을 에칭하여 복수의 홈 을 형성하고 그 위에 절연층을 형성함으로써 발광부의 중심부분으로 전류의 흐름을 유도하게 할 수 있는 효과가 있다.

아울러, 본 발명에 의하면 상기 복수의 홈을 형성할 때, N형 전극으로 갈수록 상기 홈과 홈사이의 간격을 좁게 설계함으로써 전류 경로 단면적을 줄일 수 있으며, 그 결과 N형 전극 쪽으로 집중된 전류가 발광부의 중심부분으로 많이 흐를 수 있게 됨으로써 전류확산이 증대되는 효과가 있다

Claims

광투과성 기판 상에 N형 질화물 반도체층, 활성층, P형 질화물 반도체층을 순차적으로 형성시키는 단계;

상기 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하여, 상기 N형 질화물 반도체층의 복수의 영역을 외부로 노출시키는 메사 형성 단계;

상기 형성된 메사와 메사 사이에 위치한 상기 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하여, 상기 N형 질화물 반도체층의 복수의 영역을 외부로 노출시키는 홈 형성 단계;

상기 형성된 홈 표면에 절연층을 형성하는 홈 절연 단계;

상기 P형 질화물 반도체층 상부와 상기 홈 표면에 형성된 절연층에 걸쳐 P형 전극을 형성하는 P형 전극 형성 단계; 및

상기 형성된 메사 상에 N형 전극을 형성하는 N형 전극 형성 단계;를 포함하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
제 1항에 있어서,

상기 메사 형성 단계 또는 홈 형성 단계는, RIE 공법에 의하여 에칭하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
제 1항에 있어서,

상기 메사 형성 단계 또는 홈 형성 단계는, 상기 활성층 및 P형 질화물 반도체층의 소정 영역을 에칭하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
제 1항에 있어서,

상기 홈 형성 단계에서, 상기 홈의 폭은 1㎛~50㎛ 범위 내에 해당하도록 에칭하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
제 1항에 있어서,

상기 홈 형성 단계에서, 상기 메사 측에 근접할수록 복수로 형성된 상기 홈과 홈 사이의 간격이 줄어들도록 에칭하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
제 1항에 있어서,

상기 홈 형성 단계에서, 상기 홈의 저면과 측면 사이의 각도가 90°이상 165°이하의 범위가 되도록 에칭하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
제 1항에 있어서,

상기 P형 전극 형성 단계에서, p형 오믹 메탈, 배리어 메탈, 본딩 메탈을 순차적으로 적층하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
제 1항에 있어서,

상기 N형 전극 형성 단계에서, n형 오믹 메탈을 적층하는 것을 특징으로 하는 플립 칩 발광다이오드의 제조방법
광투과성 기판;

상기 기판 상에 N형 질화물 반도체층, 활성층, P형 질화물 반도체층이 순차적으로 형성되어 이루어지며, 상기 N형 질화물 반도체층의 복수의 영역이 소정 폭을 가지도록 노출됨으로써 형성된 메사와, 상기 복수의 메사와 메사 사이에 위치한 상기 N형 질화물 반도체층의 복수의 영역이 소정 폭을 가지도록 노출됨으로써 형성된 홈을 포함하는 발광 구조물;

상기 발광 구조물의 홈 표면에 걸쳐 형성되는 홈 절연층;

상기 발광 구조물의 P형 질화물 반도체층 상부와 상기 홈 표면에 형성된 절연층에 걸쳐 형성되는 P형 전극; 및

상기 발광 구조물의 복수의 메사에 형성되는 N형 전극;을 포함하는 플립 칩 발광다이오드
제 9항에 있어서,

상기 발광 구조물은 활성층 및 P형 질화물 반도체층이 RIE되어 이루어진 것을 특징으로 하는 플립 칩 발광다이오드
제 9항에 있어서,

상기 발광 구조물에 위치한 홈의 폭이 1㎛~50㎛ 범위 내에 있는 것을 특징으로 하는 플립 칩 발광다이오드
제 9항에 있어서,

상기 발광 구조물에 형성된 복수의 홈은, 상기 N형 전극이 형성되는 메사 측에 근접할수록 상기 홈과 홈사이의 간격이 줄어드는 것을 특징으로 하는 플립 칩 발광다이오드
제 9항에 있어서,

상기 발광 구조물에 형성된 복수의 홈 각각은, 홈의 저면과 측면 사이의 각도가 90°이상 165°이하의 범위 내에 있도록 형성된 것을 특징으로 하는 플립 칩 발광다이오드
제 9항에 있어서,

상기 P형 전극은, p형 오믹 메탈, 배리어 메탈, 본딩 메탈이 순차적으로 적층되어 형성된 것을 특징으로 하는 플립 칩 발광다이오드
제 9항에 있어서,

상기 N형 전극은, n형 오믹 메탈이 적층되어 형성된 것을 특징으로 하는 플립 칩 발광다이오드