KR100511039B1 - 반도체 장치 및 반도체 장치 제조 방법 - Google Patents

반도체 장치 및 반도체 장치 제조 방법 Download PDF

Info

Publication number
KR100511039B1
KR100511039B1 KR10-2004-0035218A KR20040035218A KR100511039B1 KR 100511039 B1 KR100511039 B1 KR 100511039B1 KR 20040035218 A KR20040035218 A KR 20040035218A KR 100511039 B1 KR100511039 B1 KR 100511039B1
Authority
KR
South Korea
Prior art keywords
wiring
insulating layer
conductive layer
semiconductor device
carbon
Prior art date
Application number
KR10-2004-0035218A
Other languages
English (en)
Other versions
KR20040047759A (ko
Inventor
이께가미히로시
나까따렘뻬이
요다다까시
하야사까노부오
히사쯔네요시미
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001218528A external-priority patent/JP2003031580A/ja
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20040047759A publication Critical patent/KR20040047759A/ko
Application granted granted Critical
Publication of KR100511039B1 publication Critical patent/KR100511039B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 기판과, 반도체 기판 상의 도전층을 포함하고, 도전층은 구리를 함유하고, 도전층의 표면 영역은 C-H 결합 및 C-C 결합 중 적어도 하나를 가지며, 표면 영역중에서 C-H 결합을 형성하고 있는 C 원자와 C-C 결합을 형성하고 있는 C 원자의 합계량은 표면 영역 중의 원소의 총량의 30원자% 이상인 반도체 장치가 제공된다.

Description

반도체 장치 및 반도체 장치 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 구리(銅) 배선을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치에서는, 배선의 재료로서 알루미늄이 사용되고 있었다. 근래, 배선 재료로서는, 알루미늄 대신에, 비저항이 보다 낮고 또한 보다 저렴한 구리가 사용되고 있다. 그러나, 산소를 함유한 분위기 중에서 Cu 배선을 열처리하면 그 표면의 산화가 진행하고, 그 결과 배선의 저항이 현저히 증가한다.
도 1a∼1c는 각각 종래 기술에 관한 다층 배선의 형성 프로세스의 일 예를 개략적으로 나타내는 단면도이다. 도 1a에서, 반도체 기판(2) 상에는 제1 층간 절연막(13)이 형성되어 있고, 제1 Cu 배선(14)은 절연막(13) 중에 매립되어 있다. 또, 「Cu 배선(14)」은 Cu을 주성분으로 하는 배선으로, 예를 들어, 그 측벽 및 저면에는 Ta, TaN, Ti 및 TiN 등을 함유한 단층 또는 다층이 형성되어 있다.
이 프로세스에서는, 먼저 도 1a에 나타낸 바와 같이 절연막(13) 및 배선(14) 상에 층간 절연막(23)을 연속막으로서 형성하고, 절연막(23) 상에 레지스트 패턴(5)을 형성한다. 여기에서, 「층간 절연막(23)」은 단층 또는 다층 구조를 갖고 있고, 실리콘 질화막 (이하, 「SiN막이라고 함」), 실리콘 산화막, 유기 실리콘 산화막, 및 유기 절연막 등을 포함하고 있다. 다음에, 도 1b에 나타낸 바와 같이, 레지스트 패턴(5)을 마스크로 이용한 반응성 이온 에칭 (이하, RIE라고 함)에 의해, 절연막(23)에 제2 Cu 배선을 위한 홈을 형성한다. 또, 비아(via) 컨택트를 위해, 절연막(23)에 설치한 홈의 저면의 일부에서는 Cu 배선(14)을 노출시킨다.
그 후, 산소를 함유하는 분위기 중에서의 애싱에 의해, 레지스트 패턴(5)을 제거한다. 이 때, Cu 배선(14)의 노출부는 고온의 산소에 노출되기 때문에 산화되어, 그 결과 도 1c에 나타낸 바와 같이, Cu2O 등으로 이루어진 산화막(14a)이 형성된다. Cu는 Cu2O로 산화됨으로써, 원래의 퇴적의 1.65배로까지 팽창한다. 이 때문에, 도 1c에 나타낸 바와 같이 산화막(14a)이 형성된 경우, 그 주위에서 크랙이 발생하기 쉽다.
유사한 문제가, 본딩 패드와 같은 전극의 재료로서 구리를 이용한 경우에도 동일하게 발생한다.
도 2a 및 도 2b는 각각 종래 기술에 관한 본딩 프로세스의 일 예를 개략적으로 나타내는 단면도이다. 도 2a에서, 반도체 기판(2) 상에는 층간 절연막(13)이 형성되어 있고, 구리로 된 본딩 패드(4)는 절연막(13)에 매립되어 있다. 절연막(13) 상에는 SiN막(6) 및 층간 절연막(23)이 순차 적층되어 있다.
도 2a에 나타내는 패드(4)에의 Au 와이어의 본딩은 일반적으로 기판(2)을 고온으로 가열한 상태에서 그리고 대기중에서 행해진다. 이 때문에, 패드(4)의 표면은 고온의 산소에 노출되기 때문에 산화되고, 그 결과, 패드(4)의 주위에서 크랙이 발생하여 박리를 발생하는 일이 있다.
도 1a∼1c, 2a 및 2c를 참조하여 설명한 크랙의 발생을 방지하는 프로세스로서, 도 3a∼3f에 나타내는 프로세스 및 도 4a∼4c에 나타내는 프로세스가 알려져 있다.
도 3a∼3f는 각각 종래 기술에 관한 다층 배선의 형성 프로세스의 다른 예를 개략적으로 나타내는 단면도이다. 이 프로세스에서는, 먼저 도 3a에서 나타낸 바와 같이 Cu 배선(14)을 형성한 후, 도 3b에서 나타낸 바와 같이, SiN 막(16), 층간 절연막(23), 및 레지스트 패턴(5)을 형성한다. 다음에, 도 3c에 나타낸 바와 같이, 레지스트 패턴(5)을 마스크로 이용한 RIE에 의해 절연막(23)에 홈을 형성한다. 이 에칭시, SiN막(16)은 에칭 스토퍼 막으로서의 역할을 한다. 그 후, 산소(11)를 함유하는 분위기 중에서의 애싱에 의해, 레지스트 패턴(5)을 제거한다. 이어서, 도 3e에서 나타낸 바와 같이, SiN막(16)의 홈 내에 위치하는 부분을 애싱에 의해 제거하고, 도 3f에 나타낸 바와 같이 홈을 구리로 매립하여 Cu 배선(24)을 얻는다. 이 프로세스에 의하면, 애싱 시, 절연막(23)에 설치된 홈 내에서 Cu 배선(14)은 SiN 막(16)에 의해 피복되어 있기 때문에, Cu 배선(14)이 산화되는 일은 없다. 따라서, 크랙의 발생을 방지할 수 있다.
도 4a∼4c는 각각 종래 기술에 관한 본딩 프로세스의 다른 예를 개략적으로 나타내는 단면도이다. 이 프로세스에서는, 먼저 도 4a에 나타낸 바와 같이, 반도체 기판(2) 상에 층간 절연막(13), 구리로 된 본딩 패드(4), SiN막(6), 및 절연막(23)을 형성한다. 다음에, 도 4b에 나타낸 바와 같이, SiN막(6) 및 절연막(23)에 설치한 홈의 측벽 및 저면을 알루미늄 전극(7)으로 피복한다. 그 후, 이 전극(7)에 Au 와이어(8)를 본딩한다. 이 프로세스에서는, 홈 내에서 본딩 패드(4)는 알루미늄 전극(7)으로 피복되어 있기 때문에, Au 와이어(8)의 본딩시 본딩 패드(4)가 산화하는 일이 없다.
상기와 같이, 도 1a∼1c, 2a, 3a, 2c를 참조하여 설명한 프로세스에서는, Cu 배선(14)이나 Cu 패드(4)의 표면이 산화한다. 한편, 도 3a∼3f 및 4a∼4c를 참조하여 설명한 프로세스에서는, Cu 배선(14)이나 Cu 패드(4)의 표면이 산화하는 것을 방지할 수 있지만, 그 저면에서 SiN 막(16)의 성막 공정 및 에칭 공정이나 Al 전극(7)의 형성 공정이 더 필요하게 된다.
Cu 배선이나 Cu 패드의 산화에 따라, 또 다른 문제를 생기게 하는 일이 있다. 예를 들면, Cu 배선과 층간 절연막 사이에 전위차가 생기면, 산화 구리는 이온화하여 절연막 중으로 확산하기 쉽다. 이와 같은 확산은 배선 저항 및 배선간 용량의 증대를 수반한다. 또, Cu 배선이 매립된 층간 절연막의 표면에는, 일반적으로 확산 방지막으로서 화학 기상 증착 (이하, CVD라고 함)법에 의해 SiN막이나 SiCH막 등이 형성된다. 이들 SiN 막이나 SiCH막과 산화 구리층 사이의 증착성은 양호한 상태로 유지되기 어렵다.
Cu 배선의 산화에 수반하는 문제는 예를 들면 NH3 가스 또는 H2 가스를 원료로 하는 플라즈마를 이용하여 Cu 배선의 표면을 처리함으로써 억제할 수 있다. 그러나, 이와 같은 플라즈마 처리는 이하에서 설명하는 문제를 초래하는 일이 있다.
종래의 다층 배선 구조를 갖는 반도체 장치에서는, 일반적으로 층간 절연막으로서 비유전율 κ가 4.1 정도인 실리콘 산화막이 이용되고 있다. 최근, 층간 절연막으로서 비유전율 κ가 3.0 미만인 유기 실리콘막이나 유기막을 사용하고, 배선의 재료로서 구리를 사용한 다층 배선 구조를 실용화하는 것이 검토되고 있다. 이 구조에 의하면, 배선 저항치 및 배선간 용량 양쪽이 저감될 수 있다.
그러나, 유기 실리콘막이나 유기막에 상기 플라즈마 처리를 실시한 경우, 그 표면 영역으로부터 유기 성분이 방출되어, 표면 영역은 취약한 변질층이 된다. 이 변질층은 층간 절연막과 확산 방지막 사이의 증착성을 저하시켜, 이후의 열처리 공정에서 층간 절연막으로부터의 확산 방지막의 박리 등을 일으킨다. 또, 이 변질층은 수분을 흡수하기 쉽다. 일반적으로, 수분을 흡수한 절연막의 유전율은 높은 경향이 있기 때문에, 변질층이 형성되면 배선간 용량을 저감하는 효과가 저하된다. 게다가 수분을 흡수한 절연막은 열처리 공정에서 가스를 발생하기 때문에, 확산 방지막의 박리를 조장한다.
또한, 확산 방지막을 도포법에 의해 형성하는 경우, 상기 플라즈마 처리와 확산 방지막의 성막을 진공중에서 연속적으로 행하는 것은 곤란하다. 이 때문에, Cu 배선의 표면은 플라즈마 처리에 의해 환원한다고 해도, 그 후, 다시 산화된다. Cu 배선의 표면에 산화막이 형성되면, 그 표면 저항의 증가에 의해 배선이 증가하고, 게다가 배선간 용량도 증가한다.
본 발명의 제1 측면에 의하면, 반도체 기판과, 상기 반도체 기판 상의 도전층을 포함하고, 상기 도전층은 구리를 함유하고, 상기 도전층의 표면 영역은 C-H 결합 및 C-C 결합 중 적어도 한 쪽을 가지고, 상기 표면 영역 중에서 C-H 결합을 형성하고 있는 C 원자와 C-C 결합을 형성하고 있는 C 원자의 합계량은 상기 표면 영역 중의 원소의 총량의 30% 이상인 반도체 장치가 제공된다.
본 발명의 제2 측면에 의하면, 반도체 기판과, 상기 반도체 기판 상의 도전층을 포함하고, 상기 도전층은 구리를 함유하고, 상기 도전층의 표면은 각각 탄소를 함유하는 입자를 제공하는 반도체 장치가 제공된다.
본 발명의 제3 측면에 의하면, 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 구리를 함유하는 제1 도전층을 형성하는 단계와, 상기 제1 도전층의 표면에 탄소를 함유한 물질을 공급하는 단계와, 상기 탄소를 함유한 물질에 기초하여 도입된 탄소가 잔류하는 상기 제1 도전층의 표면에 제2 도전층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제4 측면에 의하면, 반도체 장치의 제조 방법에 있어서, 탄소를 함유한 제1 절연층 상에 도전층을 형성하는 단계 -상기 절연층은 반도체 기판에 제공되어 있음-와, 상기 도전층 및 상기 절연막의 노출면을 탄소를 함유한 플라즈마로 처리하는 단계와, 상기 처리후에 상기 도전층 및 상기 제1 절연층 상에 제2 절연층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
이하, 본 발명의 각 형태에 대해 도면을 참조하면서 상세하게 설명한다. 또, 각 도면에서 동일한 부분에는 동일한 참조 부호를 붙혀, 중복되는 설명은 생략한다.
도 5a 및 도 5b는 각각 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 프로세스에서 이용 가능한 처리를 개략적으로 나타내는 단면도이다. 도 5a 및 5b에서는, 표면에 트랜지스터 등이 설치된 반도체 기판(2) 상에 제1 층간 절연막(13)이 형성되어 있다. 절연막(13)에는 홈이 설치되어 있고, 이 홈에는 구리로 된 배선(14)이 매립되어 있다. 또한, 절연막(13) 및 배선(14) 위에는 각각 개구가 설치된 SiN막(16) 및 제2 층간 절연막(23)이 순차 적층되어 있다.
도 5a에 나타낸 구조에서는, SiN 막(16) 및 층간 절연막(23)에 설치된 개구 내에서 배선(14)의 일부가 노출되어 있다. 그 때문에, 도 5a에 나타낸 구조에 대해, 산소를 함유하는 분위기 중에서 열처리를 실시한 경우, 배선(14)이 노출된 표면은 산화된다. 이에 대해, 본 실시 형태에서는, 상기 열처리에 앞서, 도 5b에 나타낸 바와 같이, 탄소를 함유한 플라즈마(10)로 배선(14)의 노출부를 표면 처리한다. 이에 의해, 그 후의 열처리에 의해 배선(14)의 표면이 산화하는 것을 방지할 수 있다. 따라서, 본 실시 형태에 의하면, 크랙이나 박리의 발생을 방지하고 또한 제조 프로세스를 간략화할 수 있다.
이하에서, 상술한 플라즈마 처리의 일 예를 기재한다.
챔버 내에 공급하는 원료 가스로서 CO를 함유하는 가스를 사용한 RIE에 의해 플라즈마(10)를 발생시키고, 이 플라즈마(10)로 배선(14)의 노출부를 표면 처리한다. 또, 챔버 내로 공급하는 원료 가스의 유량은 350sccm으로 하고, 챔버 내의 CO 분압은 50mTorr로 한다. 또, 플라즈마 파워는 400W로 하고, 플라즈마(10)를 이용한 표면 처리, 즉 플라즈마 처리는 10초간 행한다.
이 플라즈마 처리 후, 표면을 X선 전자 분광 (이하, XPS라고 함)에 의해 조성 분석한다. 그 결과를 이하의 표 1에서 나타낸다.
구리 배선의 표면 영역 중에서의 각종 C, O, Cu의 원자 농도(원자%)
CuCo3 C-H 결합/C-C 결합 계 O Cu
미처리 10 16 26 32 42
플라즈마 처리 5 33 38 33 29
빔 레이저 조사 5 35 40 34 26
상기 표에서 「CuCO3」는 배선(14)의 표면 영역에서, CuCO3를 형성하고 있는 탄소 원자의 전체 원자에 대한 농도를 나타내고 있다. 또, 「C-H 결합/C-C 결합」은 배선(14)의 표면 영역에서의, C-H 결합을 형성하고 있는 C 원자와 C-C 결합을 형성하고 있는 C 원자와의 합계의 전체 원자에 대한 농도를 나타내고 있다. 또한, 「계」는 배선(14)의 표면 영역에서의 탄소 원자의 전체 원자에 대한 농도를 나타내고 있다.
상기 표로부터 명백한 바와 같이, 표면 영역 중에서의 탄소 원자 농도는 플라즈마 처리를 행하지 않는 경우에 비해, 플라즈마 처리를 행한 경우 상당히 높다. 이 결과는 플라즈마 처리에 의해, 배선(14)의 표면 영역 중에 탄소 원자 또는 탄소 원자를 함유하는 물질이 도입된 것을 나타내고 있다. 또, 플라즈마 처리를 행하지 않는 경우 (「미처리」)에도, 배선(14)의 표면 영역은 탄소 원자를 포함하고 있다. 이것은 배선(14)의 표면 영역이 대기중에 존재하는 탄소를 함유하는 물질로 오염되기 때문이다. 또, 상기 표로부터 명백한 바와 같이, 플라즈마 처리를 행한 경우, 플라즈마 처리를 행하지 않은 경우에 비해, 농도 「CuCO3」는 크게 저하되고, 농도 「C-H 결합/C-C 결합」은 크게 증가되고 있다. 또, 어느 경우에서도, 배선(14)의 표면 영역으로부터 탄화 구리는 검출되지 않았다.
다음에, 플라즈마 처리후의 배선(14)에 대해, 대기중, 200℃의 농도에서 열처리를 행하여, 열처리 시간과 배선(14)의 표면에 형성된 산화막의 막 두께와의 관계를 조사했다. 또, 마찬가지로, 플라즈마 처리 전의 배선(14)에 대해, 대기중, 200℃의 온도에서 열처리를 행하여, 열처리 시간과 배선(14)의 표면에 형성되는 산화막의 막 두께의 관계를 조사했다
도 6은 도 5a 및 5b에 나타낸 구조에 대해 산화 처리를 행한 경우에 형성된 산화막의 막 두께를 나타내는 그래프이다. 도면 중, 가로축은 열처리 시간을 나타내고, 세로축은 산화막의 막 두께를 나타내고 있다. 또, 도면 중, 곡선(31)은 플라즈마 처리를 행한 경우에 성취된 데이터를 나타내고, 곡선(32)은 플라즈마 처리를 행하지 않은 경우 성취된 데이터를 나타내고 있다.
도 6으로부터 명백한 바와 같이, 플라즈마 처리를 행하지 않는 경우 열처리의 개시와 동시에 산화막의 형성이 시작된다. 이에 반해, 플라즈마 처리를 행한 경우, 열처리 개시부터 20분 경과할 때까지 산화막은 거의 형성되지 않았다. 즉, 20분간 이내의 열처리이면, 플라즈마 처리를 행함으로써 산화막의 형성을 방지할 수 있다.
상기 결과는 예를 들면 이하와 같이 설명할 수 있다.
열처리 온도, 예를 들면 200℃에서, CO나 CO2의 깁스의 자유 에너지는 Cu2의 것에 비해 낮다. 즉, 산소는 탄소와 결합한 경우, 구리와 결합하는 경우에 비해 보다 안정화된다. 또, C-H 결합이나 C-C 결합은 CuCO3에 비해 상당히 산소와의 반응성이 높다.
상기와 같이, 플라즈마 처리를 행함으로써, 배선(14)의 표면 영역에서의 농도 「C-H 결합/C-C 결합」을 크게 높일 수가 있다. 이 때문에, 플라즈마 처리를 행한 경우, 산소를 함유하는 분위기 중에서의 열처리시, 배선(14)의 표면 영역에서의 C-H 결합이나 C-C 결합이 우선적으로 산소와 반응하고, 그 결과 구리의 산화는 억제된다.
C-H 결합이나 C-C 결합이 산소와 반응함으로써 생기는 CO 및 CO2는 상기 온도에서는 기체이며, 배선(14)의 표면으로부터 분위기 중으로 신속히 방출된다. 이 때문에, 본 실시 형태에 의하면, 산소를 함유하는 분위기 중에서의 열처리가 진행함에 따라, 배선(14)의 표면 영역 중에서의 탄소 원자 농도는 저하한다. 따라서, 본 실시 형태에 의하면, 플라즈마 처리 조건이나 상기 열처리 조건 등을 적절히 설정함으로써, 배선(14)의 표면 영역 중에 도입한 C-H 결합이나 C-C 결합 대부분을 상기 열처리시 소비시킬 수가 있다. 즉, 본 실시 형태에 의하면, 상기 열처리 후의 배선(14)의 표면 영역 중에서의 탄소 원자 농도를 충분히 낮게 억제할 수 있고, 이에 의해 제1 배선(14)과 그 위에 형성한 제2 배선(도시 생략) 사이의 와이어 컨택트가 방해되는 일은 없다.
또, 플라즈마 처리를 실시한 배선(14)의 표면을 Ar 스퍼터링으로 깎으면서 XPS로 조성 분석한 결과에 의하면, C-H 결합이나 C-C 결합은 배선(14)의 표면으로부터 10Å 까지의 영역에서 밖에 검출되지 않는다. 게다가 그 표면 영역 내에서는 C-H 결합이나 C-C 결합만이 아니라 구리도 존재하고 있다. 따라서, 본 실시 형태에 의하면, 예를 들어, 상기 열처리 후에 배선(14)의 표면 영역 중에 C-H 결합이나 C-C 결합이 잔류하고 있다고 해도, 제1 배선(14)과 그 위에 형성한 제2 배선 (도시 생략) 사이의 와이어 컨택트가 방해되는 일은 없다.
본 실시 형태에서, 상술한 구리의 산화를 억제하는 효과는 통상, 농도 「C-H 결합/C-C 결합」이 30 원자% 이상인 경우에 얻어진다. 또, 이 농도 「C-H 결합/C-C 결합」은, 배선(14)의 표면 영역에서의 구리 원자의 농도 이상으로 하는 것이 바람직하다.
한편, 배선(14)의 표면 영역에서의 농도 「C-H 결합/C-C 결합」은, 구리 원자의 농도의 10배 이하인 것이 바람직하다. 이 경우, 일반적으로, 상기 열처리 후에서의 배선(14)의 표면 영역 중에서의 탄소 원자 농도를 충분히 낮게 억제할 수 있고, 이에 의해 제1 배선(14)과 그 위에 형성한 제2 배선 간의 와이어 컨택트가 방해되는 일은 없다.
배선(14)의 표면 영역은 C-H 결합 및/또는 C-C 결합에 부가하여, 그 이외의 형태에서 C 원자를 더 포함해도 좋다. 그 표면 영역은 예를 들면 탄소 구리나 탄소 구리와 같이 탄소를 함유하고 또 C-H 결합 및/또는 C-C 결합을 함유하고 있지 않은 화합물을 포함할 수 있다.
농도 「C-H 결합/C-C 결합」의 농도 「계」에 대한 비는 0.70 이상인 것이 바람직하고, 0.80 이상인 것이 보다 바람직하고, 0.85 이상인 것이 더 바람직하다. 상술한 바와 같이, CuCo3과 같이 C-H 결합 및/또는 C-C 결합을 갖고 있지 않는 구리 화합물은 C-H 결합 및/또는 C-C 결합에 비해 산소와의 반응성이 나쁘다. 따라서, 농도 「C-H 결합/C-C 결합」의 농도 「계」에 대한 비를 상기와 같이 설정한 경우, 구리의 산화를 억제하는 효과가 보다 현저하게 된다. 또, 상술한 플라즈마 처리나 제4 실시 형태에서 기재하는 레이저 빔 조사 후에, 통상, 「농도 C-H 결합/C-C 결합」의 농도 「CuCo3」에 대한 비는 2배 이상이다.
다음에, 본 발명의 제2 실시 형태에 대해 설명한다.
도 7a∼7c는 각각 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도이다. 본 실시 형태에 관한 프로세스는 상기 플라즈마 처리를 본딩 패드에 대해 행하는 것 이외는 제1 실시 형태에 대한 프로세스와 거의 동일하다.
도 7a에 나타낸 구조에서는, 반도체 기판(2) 상에 층간 절연막(13)이 형성되어 있다. 층간 절연막(13) 상에는 구리로 된 본딩 패드(4)가 형성되어 있고, 층간 절연막(13) 및 본딩 패드(14) 상에는 절연막(23)이 형성되어 있다. 절연막(23)에는 개구가 설치되어 있고, 이 개구내에서 본딩 패드(4)의 일부는 노출되어 있다.
본 실시 형태에서는, 도 7b에 나타낸 바와 같이, 패드(4)의 노출부를 제1 실시 형태에서 설명한 플라즈마(10)로 처리한다 이 처리에 의해, 제1 실시 형태에서 설명한 것과 동일하게, 패드(4)의 표면 영역에는 C-H 결합이나 C-C 결합이 도입된다. 이 때문에, 도 7c에서 나타낸 바와 같이, 대기중에서 Au 와이어(8)를 패드(4)에 본딩될 때에 패드(4)의 산화를 억제할 수 있다.
또는 펌프를 패드(4) 상에 형성할 때에, 본 실시 형태에 의하면, 플라즈마 처리에 의해 패드(4)의 산화를 방지할 수 있기 때문에, 패드(4)의 노출부를 알루미늄 전극 등으로 피복할 필요가 없다. 또, 본 실시 형태에서는, 패드(4)의 표면 영역은 C-H 결합이나 C-C 결합만이 아니라 구리도 함유하고 있기 때문에, 금과 구리의 합금화가 방해되는 일이 없다. 따라서, 본 실시 형태에 의하면, 크랙이나 박리의 발생을 방지할 수 있고 또한 제조 프로세스를 간략화할 수 있다.
다음에, 본 발명의 제3 실시 형태에 대해 설명한다.
도 8a∼8e는 각각 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도이다. 본 실시 형태에 관한 프로세스는 층간 절연막(23)을 형성하기 전에 상기 플라즈마 처리를 행하는 것 이외는 제1 실시 형태에 관한 프로세스와 거의 동일하다.
본 실시 형태에 관한 프로세스에서는, 먼저 표면에 트랜지스터 등이 형성된 반도체 기판(2) 상에 제1 층간 절연막(13)을 형성한다. 다음에, 절연막(13)에 배선용 홈을 형성하고, 그 홈을 스퍼터링법 등에 의해 구리를 주성분으로 하는 층으로 매립한다. 또한, 화학적 기계 연마 (이하, CMP라고 함)법에 의해 구리층의 홈의 외측에 위치하는 부분을 제거하여 배선(14)을 형성한다. 그 후, 배선(14)의 표면을 제1 실시 형태에서 설명한 플라즈마(10)로 처리한다. 이 처리에 의해, 제1 실시 형태에서 설명한 것과 동일하게, 배선(14)의 표면 영역에는 C-H 결합이나 C-C 결합이 도입된다. 이상과 같이 하여, 도 8a에 나타낸 구조를 얻는다.
다음에, 절연막(13) 및 배선(14) 상에 제2 층간 절연막(23)을 퇴적한다. 이어서, 도 8b에 나타낸 바와 같이, 절연막(23) 상에 포토리소그래피 기술을 이용하여 레지스트 패턴(5)을 형성한다. 이 레지스트 패턴(5)을 에칭 마스크로서 이용한 RIE에 의해 절연막(23)을 패터닝하여, 도 8c에서 나타낸 구조를 얻는다.
이어서, 도 8d에 나타낸 바와 같이, 산소(11)를 함유하는 분위기 중에서의 애싱에 의해, 레지스트 패턴(5)을 제거한다. 이 에싱시, 제1 실시 형태에서 설명한 것과 동일하게, 배선(14)의 표면 영역 중에 도입한 C-H 결합이나 C-C 결합은 구리가 산화하는 것을 방지한다.
그 후, 도 8e에 나타낸 바와 같이, 절연막(23)에 설치한 홈의 저면 및 측벽에 스퍼터링법 등에 의해 배리어 메탈층(27)을 형성하고, 그 홈을 구리층으로 매립한다. 또한, CMP 법에 의해 구리층의 홈의 외측에 위치하는 부분을 제거하여 배선(24)을 형성한다. 또, 배리어 메탈층(27)은 배선(24)으로부터 절연막(23) 등으로 구리가 확산하는 것을 방지하는 역할을 한다.
본 실시 형태에 의하면, 제1 실시 형태에서 설명한 것과 동일한 효과를 얻을 수가 있다. 또, 본 실시 형태에서는, 절연막(23)을 형성하기 전에 플라즈마 처리를 행하기 위해서, 도 8c에 나타낸 구조에서는, 배선(14)의 절연막(23)에 설치된 개구 내에서 노출된 부분만이 아니라, 배선(14)의 절연막(23)에 의해 피복된 부분에도 C-H 결합이나 C-C 결합이 도입되어 있다. 애싱시, 전자에 도입된 C-H 결합이나 C-C 결합 중 적어도 일부는 소비되는 것에 비해, 후자에 도입된 C-H 결합이나 C-C 결합은 소비되지 않는다. 이 때문에, 도 8e에 나타낸 구조에서, 양단에 위치하는 두 개의 배선(14)의 표면 영역에서의 탄소 원자 농도는 중앙의 배선(14)의 표면 영역에서의 탄소 원자 농도에 비해 상당히 높다.
상기 제1∼제3 실시 형태에서는, 플라즈마 처리에 CO 가스를 이용한 RIE를 이용한 것에 대해 주로 설명한다. 이 RIE를 보다 긴 시간, 예를 들면 60초간 행하면, 배선(14)이나 패드(4) 상에 두꺼운 비정질 탄소층이 형성된다. 이 경우, 배선(14)이나 패드(4)를 400℃ 이상의 고온 산화 분위기에 노출해도 구리의 산화는 전혀 진행하지 않는다. 그러나, 이 경우, 비정질 탄소층은 산화 분위기 중에서의 열처리 후에도 잔류한다. 이 때문에, 예를 들면 Au 와이어(8)를 패드(4)에 본딩할 때에는, 금과 구리의 합금화가 방해되어, Au 와이어(8)와 패드(4)의 접속이 불가능하게 되는 일이 있다. 또, 다층 배선 구조에서는, 배선(14)과 배선(24) 사이에 비정질 탄소층이 개재되기 때문에, 와이어 컨택트 저항이 증대한다.
이와 같은 접속 불량의 발생 및 컨택트 저항의 증대는, CO 가스를 이용한 RIE에 이어서, O2 가스를 이용한 RIE를 행하여, 비정질 탄소층의 분할분을 제거함으로써 회피 가능하다. 예를 들면 CO 가스를 이용한 RIE를 60초간 행하고, 그 후 O2 가스를 이용한 RIE를 30초간 행한 경우, 구리의 산화, 접속 불량의 발생, 및 컨택트 저항의 증대를 방지할 수 있다.
또, 산화 분위기 중에서의 열처리가 배선(14)이나 패드(4)로의 전기적 접속 이외의 목적으로 행해지는 경우는, 이하의 방법을 채용할 수도 있다. 즉, 먼저, 배선(14)이나 패드(4) 상에 충분히 두꺼운 비정질 탄소층을 형성한다. 이어서, 산화 분위기 중에서의 열처리를 행한다. 그 후, 배선(14)이나 패드(4) 상에 잔류하는 비정질 탄소층을 O2 가스를 이용한 RIE에 의해 제거한다. 이 방법은 산화 분위기 중에서의 열처리가 400℃ 이상의 고온에서 행해지는 경우 등에 유효하다.
제1∼제3 실시 형태에서, 플라즈마의 원료 가스로서는, CO, CO2, C2H4, C2H2, CH3OH, 및 C2H5OH 등과 같이 탄소를 함유하는 화합물을 함유하는 가스를 사용할 수 있다. 또, 원료 가스로서, CF4, C4F8, 및 SF6 등의 불소를 함유하는 화합물을 함유한 가스를 이용하여 배선(14)을 RIE에 의해 처리하면, 배선(14)의 표면에는 CuF2가 형성된다. 배선(14)의 표면에 CuF2를 형성한 경우도, 구리의 산화를 억제하는 것이나 Au 와이어의 본딩이 가능하고, 게다가 와이어 컨택트 저항을 충분히 낮게 억제하는 것도 가능하다.
상기 원료 가스를 이용하여 플라즈마를 생기게 하는 데에는, RIE 법에 부가하여, 예를 들면 플라즈마 CVD법, ECR법, 광CVD 법 및 열CVD 법 등도 이용할 수 있다.
상기 플라즈마 처리와 층간 절연막(23) 등에 개구를 형성하기 위해 행하는 RIE 처리는 산소가 존재하지 않는 조건 하에서 연속적으로 행해도 좋다. 이것은 예를 들면 상기 플라즈마 처리에 RIE를 이용하는 경우는, 이들 처리를 동일 챔버 내에서 행하고 또 챔버 내에 공급하는 가스의 조성 등을 변경함으로써 가능하다.
다음에, 본 발명의 제4 실시 형태에 대해 설명한다.
도 9는 본 발명의 제4 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도이다. 도 9에 나타낸 구조에서는, 반도체 기판(2) 상에 층간 절연막(13)이 형성되어 있다. 층간 절연막(13)에는 구리로 된 배선(14)이 매립되어 있고, 층간 절연막(13) 및 배선(14) 상에는 층간 절연막(23)이 형성되어 있다. 층간 절연막(23)에는 개구가 설치되어 있고, 이 개구내에서 배선(14)의 일부는 노출되어 있다.
본 실시 형태는 플라즈마 처리 대신에 레이저 빔 조사를 행하는 것 이외는 제1 실시 형태와 거의 동일하다. 즉, 본 실시 형태에 관한 프로세스에서는, 도 9에 나타낸 바와 같이, 대기중에서 배선(14)의 노출부에 레이저빔(12)을 조사한다. 이에 의해, 배선(14)의 표면 영역 중에 C-H 결합이나 C-C 결합을 도입할 수 있다.
이하에, 상기 레이저빔 조사의 일 예에 대해 기재한다.
파장 266㎚의 Q 스위치 YAG 제4 고주파 레이저를 이용하여, 대기중에서 배선(14)의 노출부에 1펄스의 레이저빔을 조사한다. 또, 펄스폭은 5∼10nsec이고, 1펄스당 조사 에너지는 1∼2J/㎠이다. 그 후 패드(4)의 표면을 XPS에 의해 조성 분석했다.
도 10a 및 10b는 도 9에 나타낸 레이저빔 조사를 행한 패드(4)의 표면으로의 XPS 측정에 의해 얻어진 Cls 및 Cu2P3 스펙트럴을 나타내는 그래프이다. 또, 도 11a 및 11b는 레이저빔 조사를 행하지 않은 패드(4)의 표면에의 XPS 측정에 의해 성취된 Cls 및 Cu2P3 스펙트럴을 나타내는 그래프이다. 또, 도면 중 가로축은 결합 에너지를 나타내고, 세로축은 강도를 나타내고 있다.
도 10a 및 10b 도 11a 및 도 11b로부터 얻어진 탄소 원자 농도를 상기 표에 나타낸다.
상기 표로부터 명백한 바와 같이, 표면 영역 중에서의 탄소 원자 농도는 레이저 빔 조사를 행하지 않는 경우 (「미처리」)에 비해, 레이저빔 조사를 행한 경우에 상당히 높다. 이 결과는 레이저 빔 조사에 의해, 배선(14)의 표면 영역 중에 탄소 원자 또는 탄소 원자를 포함하는 물질이 도입되는 것을 나타내고 있다. 또, 상기 표로부터 명백한 바와 같이, 레이저빔 조사를 행한 경우, 레이저빔 조사를 행하지 않는 경우 (「미처리」)에 비해, 농도 「CuCO3」는 크게 저하하고, 농도 「C-H 결합/C-C 결합」은 크게 증가하고 있다. 즉, 상기 레이저빔 조사는 제1∼제3 실시 형태에서 설명한 플라즈마 처리와 동일하게, 배선(14)의 표면 영역 중으로 C-H 결합이나 C-C 결합을 도입하는 효과를 가져온다.
다음에, 레이저빔 조사 후의 배선(14)에 비해, 대기중, 200℃의 온도에서 열처리를 행하여, 열처리 시간과 배선(14)의 표면에 형성되는 산화막의 막 두께와의 관계를 조사한다. 또, 동일하게, 레이저 빔 조사 전의 배선(14)에 비해, 대기중, 200℃의 온도에서 열처리를 행하여, 열처리 시간과 배선(14)의 표면에 형성되는 산화막의 막 두께의 관계를 조사한다.
도 12는 도 9에 나타낸 구조에 대해 산화 처리를 행한 경우 형성된 산화막의 막 두께를 나타내는 그래프이다. 도면 중, 가로축은 열처리 시간을 나타내고, 세로축은 산화막의 막 두께를 나타내고 있다. 또, 도면 중 곡선 33은 레이저 빔 조사를 행한 경우 얻어진 데이터를 나타내고, 곡선 32는 레이저 빔 조사를 행하지 않은 경우에 얻어진 데이터를 나타내고 있다.
도 12로부터 명백한 바와 같이, 레이저 빔 조사를 행하지 않은 경우, 열처리의 개시와 동시에 산화막의 형성이 시작된다. 이에 반해, 레이저 빔 조사를 행한 경우, 열처리 개시부터 20분간 경과한 시점에서도 산화막은 거의 형성되지 않았다. 즉, 본 실시 형태에 의하면, 제1 실시 형태에서 설명한 것과 동일한 효과가 얻어진다. 또, 도 6의 곡선 31과 도 12의 곡선 33의 비교로부터 명백한 바와 같이, 레이저빔 조사에 의하면, 플라즈마 처리에 비해 보다 큰 산화 방지 효과가 얻어진다.
다음에, 레이저빔 조사를 행한 배선(14)을 투과 전자 현미경 (이하, TEM이라고 함)으로 관찰했다.
도 13a는 도 9에 나타낸 레이저 빔 조사 전의 배선(14)을 개략적으로 나타내는 단면도이다. 도 13b는 도 9에 나타낸 레이저빔 조사후의 배선(14)을 개략적으로 나타내는 단면도이다. 또, 도면 중, 참조 부호 141은 결정 입계를 나타내고 있다.
상기 레이저빔 조사 전에는, 통상 도 13a에 나타낸 바와 같이, 배선(14) 중의 결정 입계(141)는 배선(14)의 노출면에까지 달하고 있다. 상기 레이저 빔 조사를 행하면, 통상 배선(14)의 표면은 용융/재결합화된다. 이 용융/재결합화는 통상 도 13에 나타낸 바와 같이, 배선(14)의 표면에 요철 구조를 생기게 하는 데에 부가하여, 배선(14)의 표면으로부터 수1000Å 까지의 영역 내의 결정입자를 성장시키고, 그 결과 배선(14)의 노출면에 까지 달하는 결정 입계(141)는 소실된다. 따라서, TEM 등을 이용하여 배선(14)의 표면 구조나 결정 입계 등을 조사함으로써, 배선(14)에 대해 레이저빔 조사가 행해지고 있는지의 여부를 판별할 수가 있다.
이상 설명한 제4 실시 형태에서는, 대기중에서 레이저빔 조사를 행함으로써 배선(14)의 표면 영역 중으로 C-H 결합이나 C-C 결합을 도입했지만, 탄소 또는 탄소화합물을 함유하는 분위기 중에서 레이저빔 조사를 행해도 동일한 효과를 얻을 수 있다.
또, 제4 실시 형태에서는, 파장 266㎚의 Q 스위치 YAG 제4 고주파 레이저를 사용했지만, 다른 레이저를 사용할 수도 있다. 파장이 자외역(紫外域)에 있는 레이저를 사용한 경우, 기상중이나 배선(14) 상의 탄소 또는 탄소 화합물을 효율적으로 분광 해석할 수 있고, 배선(14)의 표면 영역 중에 C-H 결합이나 C-C 결합을 보다 효과적으로 도입할 수 있다. 이와 같은 레이저로서는, 예를 들면 상기 파장 266㎚의 Q 스위치 YAG 제4 고주파 레이저나, 파장 248㎚의 KrF 엑시머 레이저를 들 수 있다. 또, 파장 248㎚의 KrF 엑시머 레이저를 이용하여 배선(14)에 1펄스의 레이저빔을 조사한 경우, 예를 들어 펄스폭을 10∼30nsec로 하고 또 조사 에너지를 1∼2J/㎠로 해도 좋다. 또, 사용 가능한 레이저나 조사 조건은 상기에 한정되지 않고 각종 변경이 가능하다.
또한, 제4 실시 형태에서는, 대기중에서의 레이저빔 조사를 배선(14)의 표면 영역 중으로 C-H 결합이나 C-C 결합을 도입하는 데에 이용했지만, 대기중에서의 레이저빔 조사는 밴드(4)의 표면 영역 중으로 C-H 결합이나 C-C 결합을 도입하는 데에 이용할 수도 있다. 이 경우, 제2 실시 형태에서 설명한 것과 동일한 효과를 얻을 수가 있다. 또, 상기 레이저빔 조사는 산화 분위기 중에서의 열처리 이전이면 어느 때 행해도 좋고, 예를 들면 절연막(23)을 형성하기 전에 행해도 좋다.
다음에, 본 발명의 제5 실시 형태에 대해 설명한다.
도 14a∼14c는 본 발명의 제5 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도이다. 도 14a에 나타낸 구조에서는, 반도체 기판(2) 상에 층간 절연막(13)이 형성되어 있다. 층간 절연막(13)에는 구리로 된 본딩 패드(4)가 매립되어 있고, 층간 절연막(13) 및 패드(4) 상에는 SiN막(6) 및 절연막(23)이 순차 적층되어 있다. SiN 막(6) 및 절연막(23)에는 개구가 설치되어 있고, 이 개구 내에서 패드(4)의 일부가 노출되어 있다.
본 실시 형태는 플라즈마 처리 대신에 이하의 처리를 행하는 것 이외는 제2 실시 형태와 거의 동일하다. 즉, 본 실시 형태에 관한 프로세스에서는, 먼저 도 14a에 나타낸 구조를 준비한다. 다음에, 도 14b에 나타낸 바와 같이, 탄소를 함유하는 입자(35)와 용제(36)를 함유하는 용액을 패드(4) 상에 코팅하여 도포막(37)을 형성한다. 또, 도 14c에 나타낸 바와 같이, 입자(35)를 패드(4) 상에 남기고 도포막(37)을 건조시킨다. 그 후, 제2 실시 형태에서 설명한 것과 동일한 본딩을 행한다.
이와 같이, 탄소를 함유한 입자(35)를 패드(4)에 부착시킨 상태에서 본딩을 행한 경우, 입자(35)의 근방에서는 구리의 산화가 억제된다. 따라서, 제2 실시 형태에서 설명한 것과 동일한 효과를 얻을 수 있다. 이 효과는 예를 들면 이하의 시험 결과 등으로부터도 실증되고 있다.
직경이 1㎛∼5㎛의 탄소 미립자(35)를 용제(36) 중에 분산시켜 이루어진 용액을 구리로 된 패드(4) 상에 코팅하여 도포막(37)을 형성한다. 다음에, 도막(37)으로부터 용제를 휘발시켜, 탄소 미립자(35)를 패드(4)에 부착시킨다. 또, 탄소 미립자(35) 사이의 평균 거리는 10㎛ 이하로 한다. 또한, 대기중, 200℃∼350℃의 온도에서 열산화 처리를 행한다. 그 결과, 구리의 산화 속도는 현저히 저하한다.
이상 설명한 제5 실시 형태에서는, 입자(35)를 패드(4)의 산화 방지에 이용하지만, 입자(35)는 배선(14)의 산화 방지에 이용할 수도 있다. 이 경우, 제1 및 제3 실시 형태에서 설명한 것과 동일한 효과를 얻을 수가 있다. 또, 도 14b 및 14c를 참조하여 설명한 공정은 산화 분위기 중에서의 열처리 이전이면 언제라도 행해도 좋고, 예를 들면 절연막(23)을 형성하기 전에 행해도 좋다.
본 실시 형태에서는, 열산화 처리가 완료하는 시점에서 입자(35)는 완전히 소비되고 있어도 좋고, 또는 열산화 처리 후에 입자(35)가 패드(4) 상에 잔류하고 있어도 좋다. 열산화 처리 후에 입자(35)가 패드(4) 상에 잔류하고 있는 경우, 이들 입자(35)를 예를 들면 O2 가스를 이용한 RIE 등에 의해 제거해도 좋다. 이 경우, 고속 동작 처리용 반도체 장치에서 문제가 되는 배선 간의 정전 용량의 증대 등을 방지하는 데에 유리하다. 또는, 열산화 처리 후에 입자(35)가 패드(4) 상에 잔류하고 있는 경우, 이들 입자(35)는 제거하지 않아도 좋다. 입자(35) 사이에 간격이 있으면, 구리와 금을 합금화할 수 있기 때문에, 패드(4)에 Au 와이어를 본딩할 수 있다.
본 실시 형태에서, 입자(35)는 도전성이어도 좋고 절연성이어도 좋다. 이들의 경우에도, 입자(35) 간에 간극이 있으면, 패드(4)에 Au 와이어를 직접 접촉시킬 수 있기 때문에, 표면 저항에 기초하는 문제를 만드는 일은 없다.
또, 본 실시 형태에서는, 상기와 같이, 입자(35)와 융제(36)를 함유하는 용액을 코팅하기 때문에, 입자(35)가 패드(4)만이 아니라 절연막(23) 상에도 부착되는 일이 있다. 이 경우, 입자(35)가 도전성의 탄소 미립자이어도 입자(35) 간의 간극이 충분히 넓으면, 전류 누설을 발생시키지 않는다.
본 실시 형태에서, 통상, 패드(4) 상에 부착한 입자(35)는 반경 약 10㎛ 이내의 범위 내에서 구리의 산화를 방지하는 기능을 발휘한다. 따라서, 패드(4) 상에 부착된 입자(35) 사이의 거리가 10㎛ 이하이면, 패드(4)의 표면 전체에서 구리의 산화를 방지할 수 있다.
이상 설명한 제1∼제5 실시 형태에서는, 플라즈마 처리, 레이저 빔 조사, 또는 코팅에 의해 배선(14)이나 패드(4)의 표면에 탄소를 공급했지만, 탄소의 공급법은 이들에 한하는 것은 아니다. 예를 들면, 이온 주입법이나 열확산법 등도 이용 가능하다.
이하, 본 발명의 제6 실시 형태에 대해 설명한다.
도 15a∼15g는 각각 본 발명의 제6 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도이다. 본 실시 형태에 관한 프로세스는, 먼저 도 15a에 나타낸 바와 같이, 반도체 기판(2) 상에 제1 층간 절연막(13)을 형성한다. 또, 본 실시 형태에서, 층간 절연막(13)은 메틸폴리실록산을 함유한 절연막과 같이 탄소를 함유한 절연막이다.
다음에, 절연막(13) 상에 도시하지 않은 반사 방지막을 형성하고, 이 반사 방지막 상에 포토리소그래피 기술을 이용하여 도시하지 않은 레지스트 패턴을 형성한다. 또한, 이 레지스트 패턴을 에칭 마스크로 하여 이용한 RIE에 의해 반사 방지막 및 절연막(13)을 패터닝한다. 그 후, O2-RIE에 의해 반사 방지막 및 레지스트 패턴을 제거한다. 이상의 방법에 의해, 도 15b에 나타낸 바와 같이 절연막(13)에 홈을 형성한다.
이어서, 스퍼터링법에 의해, 절연막(13)에 설치한 홈의 측벽 및 저면이 피복되도록 예를 들면 TaN제의 배리어 메탈층(17)을 형성한다. 이어서, 도금법에 의해 상기 홈을 구리층으로 매립한다. 도 15c에 나타낸 바와 같이, CMP법에 의해 베리어 메탈층(17) 및 구리층의 홈 외측에 위치하는 부분을 제거하여, 구리로 된 제1 배선(14)을 형성한다.
그 후, 제1∼제3 실시 형태에서 설명한 것과 동일한 플라즈마 처리를 행한다. 즉, 절연막(13)의 배리어 메탈층(17) 및 배선(14)이 형성된 면을 예를 들면, 원료 가스로서 탄소를 포함하는 가스, 예를 들면 CH4 가스를 이용한 플라즈마로 30초간 처리한다. 이어서, 원료 가스로서 SiH4 가스와 NH3 가스를 이용한 플라즈마 CVD법에 의해, 도 15d에 나타낸 바와 같이 절연막(13) 상에 예를 들면 SiN제의 확산 방지막(16)을 퇴적한다.
다음에, 도 15e에 나타낸 바와 같이, 확산 방지막(16) 상에, 제2 층간 절연막(23)을 형성한다. 또, 본 실시 형태에서, 제2 층간 절연막(23)도 제1 층간 절연막(13)과 동일하게 메틸폴리실록산을 함유한 절연막과 같은 탄소를 함유한 절연막이다.
이어서, 도 15b를 참조하면서 설명한 것과 동일한 방법에 의해, 도 15f에 나타낸 바와 같이 절연막(23)에 배선용 홈을 형성함과 동시에, 절연막(23) 및 확산 방지막(16)에 비아홀을 형성한다. 또, 비아홀을 형성하기 위한 에칭 시에, 배선(14)의 노출면이 산화하는 일이 있다. 이 경우, 배선(14)의 표면에 형성된 산화막은 필요에 따라 웨트 에칭 등에 의해 제거된다.
그 후, 도 15c를 참조하면서 설명한 것과 동일한 방법에 의해, 도 15g에 나타낸 바와 같이, 예를 들면 TaN제의 배리어 메탈층(27)과 구리로 된 제2 배선(24)을 형성한다. 이상과 같이 하여, 도 15g에 나타낸 2층 배선 구조를 얻을 수가 있다. 또, 배선의 적층수를 3이상으로 하는 경우, 플라즈마 처리 공정과 도 15d∼15g를 참조하여 설명한 공정을 더 반복하면 좋다.
상기 프로세스에 의하면, 확산 방지막(16)의 성막에 앞서, 절연막(13)의 배리어 메탈층(17) 및 배선(14)이 형성된 면을 탄소를 포함하는 플라즈마로 표면 처리한다. 이 플라즈마 처리에 의해, 절연막(13)의 표면 영역 중에 탄소가 도입된다. 이 때문에, 본 실시 형태에 의하면, 절연막(13)으로부터 유기 성분이 방출되는 것이 억제되어, 절연막(13)의 표면 영역이 취약한 변질층이 되는 것을 방지할 수 있다.
또, 본 실시 형태에서는 상기 플라즈마 처리에 의해, 제1 실시 형태에서 설명한 것과 동일하게, 배선(14)의 표면 영역이 환원됨과 동시에 배선(14)의 표면 영역 중에 탄소가 도입된다. 이 때문에, 본 실시 형태에 의하면, 상기 플라즈마 처리와 확산 방지막(16)의 성막 사이에서 배선(14)을 산화성 분위기에 노출한다고 하더라도 배선(14)의 산화를 방지할 수가 있다. 게다가, 상기 플라즈마 처리를 실시한 배선(14)의 표면 영역은 웨트 에칭에 비해 높은 내부식성을 갖고 있다.
즉, 본 실시 형태에 의하면, 배선 저항 및 배선간 용량 둘 다를 저감시키는 것, 박리의 발생을 방지하는 것, 및 제조 프로세스를 간략화하는 것 등이 가능하다.
상술한 제6 실시 형태에서, 층간 절연막(13 및 23)은 예를 들면 유기 규소 산화물을 함유한 막이나 유기 재료를 함유한 막과 같이 탄소를 함유한 절연막이다. 이와 같은 유기 규소 산화물로서는, 예를 들면 메틸폴리실록산 등을 들 수 있다. 대부분의 경우, 메틸폴리실록산과 같은 유기 규소 산화물의 비유전율 κ는 3.0 미만이다. 이 때문에, 이와 같은 재료를 사용함으로써, 배선간 용량을 보다 저감시킬 수 있다.
절연막(13 및 23)은 예를 들면 이하에서 설명한 바와 같은 코팅법에 의해 형성될 수 있다. 메탈폴리실록산을 함유한 절연막(13)을 형성하는 경우를 예로 설명한다. 즉, 먼저 메틸폴리실록산을 용제 중에 용해하여 워니스상의 용액을 얻는다. 다음에, 이 용액을 스핀 코팅법 등과 같은 코팅법에 의해 기판(2) 상에 도포한다. 또한 열처리를 실시하여 도포막으로부터 용제 등을 휘발시킴과 동시에, 메틸폴리실록산을 기판(2) 상에 고착시킨다. 이상과 같이 하여, 절연막(13)을 얻을 수가 있다.
이 성막법에서, 상기 열처리로서, 예를 들면 80℃에서 약 1분간의 열처리, 200℃에서 약 1분간의 열처리, 및 420℃에서 약 30분간의 열처리를 순차 행해도 좋다. 이와 같이 단계적인 열처리를 행한 경우, 도포막으로부터 용매 등을 균일하게 휘발시킬 수가 있다. 이 때문에, 절연막(13)의 표면 평탄성을 향상시킬 수가 있다.
또, 상기 성막법에서, 상기 열처리는 질소 분위기와 같은 불활성 가스 중에서 행해도 좋다. 이에 의해, 메틸폴리실록산과 분위기 중에 포함되는 물질 사이의 원하지 않는 반응을 억제할 수가 있다.
도 16a∼16c는 각각 본 발명의 제7 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도이다. 본 실시 형태에 관한 프로세서는 먼저 제6 실시 형태에서 도 15a∼15c를 참조하여 설명한 공정을 실시한다. 이에 의해, 도 16a에 나타내는 구조를 얻는다.
다음에, 제1∼제3 실시 형태에서 설명한 것과 동일한 플라즈마 처리를 행한다. 즉, 절연막(13)의 배리어 메탈층(17) 및 배선(14)이 형성된 면을 예를 들면 원료 가스로 탄소를 포함하는 가스, 예를 들면 CH4 가스를 이용한 플라즈마로 30초간 처리한다. 또, 일예에 의하면, 이와 같은 플라즈마 처리 후에서의 배선(14)의 표면 영역 중의 탄소 원자 농도는 약 38원자%이고, 표면 영역 중의 탄소 대부분은 C-C 결합 및 C-H 결합을 형성하고 있다.
그 후, 도 16b에 나타낸 바와 같이, 절연막(13) 상에 유기 재료를 함유한 확산 방지막(16)을 도포법에 의해 형성한다. 예를 들면, 먼저 폴리아릴렌을 용제 중에 용해시켜 워니스상의 용액을 얻는다. 다음에, 이 용액을 스핀 코팅법 등과 같은 코팅법에 의해 절연막(13) 상에 도포한다. 또한, 열처리를 실시하여 도포막으로부터 용제 등을 휘발시킴과 동시에, 폴리아릴렌을 절연막(13) 상에 고착시킨다. 이상과 같이 하여, 확산 방지막(16)을 얻을 수가 있다.
이 성막법에서, 상기 열처리로서, 예를 들면 80℃에서 약 1분간의 열처리, 200℃에서 약 1분간의 열처리, 및 400℃에서 약 30분간의 열처리를 순차 행해도 좋다. 또, 상기 성막법에서, 상기 열처리는 질소 분위기와 같은 불활성 가스 중에서 행해도 좋다. 이에 의해, 폴리아릴렌과 분위기 중에 포함되는 물질 간의 원하지 않는 반응을 억제할 수 있다.
절연막(13) 상에 확산 방지막(16)을 형성한 후, 제6 실시 형태에서 도 15e∼15g를 참조하여 설명한 공정을 실시한다. 이상과 같이 하여, 도 16c에 나타낸 이층 배선 구조를 얻을 수가 있다. 또, 배선의 적층수를 3 이상으로 하는 경우는, 플라즈마 처리 공정과 도 16b 및 16c를 참조하여 설명한 공정을 더 반복하면 좋다.
본 실시 형태에서는, 제6 실시 형태에서 행한 것과 동일한 플라즈마 처리를 행하고 있다. 이를 위해, 본 실시 형태에 의하면, 배선 저항 및 배선간 용량 양쪽을 저감시키는 것, 박리의 발생을 방지하는 것, 및 제조 프로세스를 간략화하는 것 등이 가능하다. 또, 본 실시 형태에서는, 확산 방지막(16)의 재료와 층간 절연막(13 및 23)의 재료의 어느 것도 유기 재료이기 때문에, 이들 사이의 밀착성은 보다 높다. 또, 본 실시 형태에서도, 제6 실시 형태와 동일하게, 층간 절연막(13 및 23)은 탄소를 함유한 절연막이기 때문에, 배선간 용량을 보다 저감시킬 수 있다.
또한, 이상에서 설명한 바와 같이, 본 실시 형태에 의하면, 확산 방지막(16)을 도포법에 의해 형성하고 있는 것에 상관 없이, 배선(17)의 산화를 방지할 수가 있다. 확산 방지막(16)의 성막 공정에서 행하는 열처리에 의해, 폴리아릴렌은 가교(架橋) 반응하고, 그 반응 부생성물로서 H2O를 만든다. 구리는 물의 존재하에서 가열한 경우에 산화되기 쉽지만, 본 실시 형태에서는 확산 방지막(16)의 성막 전에 배선(14)에 대해 플라즈마 처리를 행하기 때문에 배선(14)의 산화가 억제된다.
또, 본 실시 형태에서는, 확산 방지막(16)의 성막에 도포법을 이용하고 있기 때문에, CVD법 등을 이용하는 경우에 비해, 설비비나 처리 시간 등을 저감할 수가 있다. 또, 확산 방지막(16)의 성막에 도포법을 이용할 수 있는 주된 이유는, 상기 플라즈마 처리에 의해 배선(14)의 산화를 방지할 수 있게 된다는 데에 있다.
상기 제6 및 제7 실시 형태에서는, 층간 절연막(13 및 23)을 도포법에 의해 형성하는 것에 대해 설명했지만, 층간 절연막(13 및 23)은 플라즈마 CVD법 등을 이용하여 형성하는 것도 가능하다. 예를 들면, 층간 절연막(13 및 23)은, 트리메틸실란[(CH3)3SiH]이나 테트라메틸실란[(CH3)4Si] 등의 올가노실란을 포함하는 가스와 O2나 N2 등을 포함하는 산화성 가스를 이용한 플라즈마 CVD 법에 의해 형성해도 좋다. 이와 같은 방법으로 취득한 막은 통상 저유전율이다.
또, 상기 제6 및 제7 실시 형태에서는, 층간 절연막(13 및 23)의 재료로서 메틸폴리실록산과 같은 유기 규소 산화물을 사용했지만, 층간 절연막(13 및 23)은 유기 재료를 함유하는 절연막과 같이 탄소를 함유한 절연막이면 특히 제한은 없다. 예를 들면 층간 절연막(13 및 23)의 재료로서, 폴리아릴렌, 폴리아릴렌에틸, 및 폴리이미드 등과 같이 골격 중에 탄소 원자를 포함하는 물질을 사용해도 좋다. 이와 같은 재료를 이용하여 얻어진 막은 통상 저유전율이다.
또한, 제6 및 제7 실시 형태에서는, 원료 가스로서 메탄 (CH4)을 함유한 가스를 이용한 플라즈마 처리를 행했지만, 다른 가스를 이용한 플라즈마 처리를 행해도 좋다. 예를 들면, 탄소를 포함하는 화합물을 함유한 가스를 이용할 수 있다. 이와 같은 가스 중, 에탄 (C2H6)나 프로판(C3H8)과 같이 탄소와 수소를 함유하는 화합물을 함유한 가스를 이용한 경우, 메탄을 함유한 가스를 이용한 경우와 동일한 효과를 얻을 수가 있다.
제6 실시 형태에서는, 원료 가스로서 SiH4 가스 및 NH3 가스를 이용한 플라즈마 CVD법에 의해 확산 방지막(16)을 형성했지만, 원료 가스로서 다른 가스를 이용할 수도 있다. 확산 방지막(16)으로서, 예를 들면 트리메틸실란[(CH3)3SiH]이나 테트라메틸실란[(CH3)4Si] 등의 올가노실란을 포함하는 가스와 산화성 가스를 이용한 플라즈마 CVD법에 의해 SiCH 막이나 SiCHO막을 형성해도 좋다.
또, 제7 실시 형태에서는, 확산 방지막(16)으로서 폴리아릴렌을 포함하는 절연막을 도포법에 의해 형성했지만, 폴리아릴렌 대신에 다른 재료를 이용할 수도 있다. 예를 들면, 폴리에틸 등과 같이 탄소 및 수소를 포함하는 화합물을 이용할 수 있다.
본 발명에 의하면, 플라즈마 처리를 행한 경우, 배선의 표면 영역에서의 농도 「C-H 결합/C-C 결합」을 크게 높일 수가 있고, 이 때문에, 산소를 함유하는 분위기 중에서의 열처리시, 배선의 표면 영역에서의 C-H 결합이나 C-C 결합이 우선적으로 산소와 반응하고, 그 결과 구리의 산화는 억제된다.
부수적인 장점들 및 변형 형태들은 당업자에게는 용이하게 이루어질 수 있을 것이다. 따라서, 본 발명은 보다 광범위한 형태로 본 명세서에 도시 및 기재된 상세한 설명 및 대표적인 실시 형태들에 제한되지는 않는다. 따라서, 첨부한 청구범위 및 이들의 등가물에 의해 정의된 바와 같은 일반 개념의 기술 사상이나 기술 범위에 이탈되지 않으면 여러 변형이 이루어질 수 있다.
도 1a∼1c는 각각 종래 기술에 관한 다층 배선의 형성 프로세스의 일 예를 개략적으로 나타내는 단면도.
도 2a 및 2b는 각각 종래 기술에 관한 본딩 프로세스의 일 예를 개략적으로 나타내는 단면도.
도 3a∼3f는 각각 종래 기술에 관한 다층 배선의 형성 프로세스의 다른 예를 개략적으로 나타내는 단면도.
도 4a∼4c는 각각 종래 기술에 관한 본딩 프로세스의 다른 예를 개략적으로 나타내는 단면도.
도 5a 및 5b는 각각 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 프로세스에서 이용 가능한 처리를 개략적으로 나타내는 단면도.
도 6은 도 5a 및 도 5b에 나타낸 구조에 대해 산화 처리를 행한 경우 형성된 산화막의 막 두께를 나타내는 그래프.
도 7a∼7c는 각각 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도.
도 8a∼8e는 각각 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도.
도 9는 본 발명의 제4 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도.
도 10a 및 10b는 도 9에 나타내는 레이저 빔 조사를 행한 패드의 표면으로의 XPS 측정에 의해 얻어진 Cls 및 Cu2p3 스펙트럴을 나타내는 그래프.
도 11a 및 11b는 레이저빔 조사를 행하지 않은 패드의 표면으로부터의 XPS 측정에 의해 얻어진 Cls 및 Cu2p3 스펙트럴을 나타내는 그래프.
도 12는 도 9에 나타낸 구조에 대해 산화 처리를 행한 경우 형성된 산화막의 막 두께를 나타내는 그래프.
도 13a 및 13b는 도 9에 나타낸 레이저 빔 조사 전후의 배선을 개략적으로 나타내는 단면도.
도 14a∼14c는 본 발명의 제5 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도.
도 15a∼15g는 각각 본 발명의 제6 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도.
도 16a∼16c는 각각 본 발명의 제7 실시 형태에 관한 반도체 장치의 제조 프로세스를 개략적으로 나타내는 단면도.
<도면의 주요 부분에 대한 간단한 설명>
2 : 반도체 기판
4 : 패드
8 : Au 와이어
10 : 플라즈마
13 : 제1 층간 절연막
14 : 배선
16 : SiN막
23 : 제2 층간 절연막

Claims (22)

  1. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 상의 도전층
    을 포함하고,
    상기 도전층은 구리를 함유하고, 상기 도전층의 표면에는 각각 탄소를 함유하는 입자와 구리가 존재하는 반도체 장치.
  2. 제1항에 있어서, 상기 입자 각각은 C-H 결합 및 C-C 결합 중 적어도 하나를 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 도전층은 제1 배선이고,
    상기 장치는,
    상기 반도체 기판과 상기 제1 배선 간의 제1 절연층과,
    상기 제1 배선 및 상기 제1 절연층 상의 제2 절연층 -상기 제2 절연층에는 홀이 제공되어 있음-과,
    상기 제2 절연층 상의 제2 배선 -상기 제2 배선은 상기 홀을 통해 상기 제1 배선에 전기적으로 접속되어 있음-
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 도전층은 본딩 패드이고,
    상기 장치는,
    상기 반도체 기판과 상기 본딩 패드 간의 제1 절연층과,
    상기 제1 절연층 상의 제2 절연층 -상기 제2 절연층에는 홀이 제공되어 있음-과,
    상기 홀을 통해 상기 본딩 패드에 전기적으로 접속된 와이어 또는 범프
    를 더 포함하는 반도체 장치.
  5. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 구리를 함유하는 제1 도전층을 형성하는 단계와,
    상기 제1 도전층의 표면에 탄소를 함유한 물질을 공급하는 단계와,
    구리와 상기 물질로부터 생기는 탄소가 잔류하는 상기 제1 도전층의 표면에 제2 도전층을 형성하는 단계 -상기 제1 및 제2 도전층은 탄소가 잔류하는 표면에서 서로 접촉하고 있음-
    를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 탄소를 함유한 물질의 공급 단계와 상기 제2 도전층의 형성 단계 사이에, 산소를 함유한 분위기에서 상기 제1 도전층을 노출시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제5항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 도전층의 형성 단계는 산소를 함유한 분위기 중에서 행해지는 반도체 장치의 제조 방법.
  8. 제5항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 도전층의 형성 전에 상기 반도체 기판 상에 제1 절연층을 형성하는 단계 -상기 반도체 기판 상으로의 상기 제1 도전층의 형성은 이들 사이에 상기 제1 절연층을 개재시켜 행해짐-와,
    상기 제1 도전층 상에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 상에 레지스트 패턴을 형성하는 단계와,
    상기 레지스트 패턴을 에칭 마스크로서 이용한 에칭에 의해 상기 제2 절연층을 패터닝하여 상기 제1 도전층의 표면의 일부를 노출시키는 단계와,
    상기 에칭 후에 상기 레지스트 패턴을 제거하는 단계 -상기 제2 도전층의 형성은 상기 레지스트 패턴의 제거후에 행해짐-
    를 더 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 탄소를 함유한 물질의 공급 단계는 상기 제2 절연층의 형성 단계 전에 행해지는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 탄소를 함유한 물질의 공급 단계는 상기 에칭 후에 행해지는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 탄소를 함유한 물질의 공급 단계와 상기 에칭 단계는 하나의 챔버 내에서 연속하여 실행되는 반도체 장치의 제조 방법.
  12. 제5항 내지 제6항 중 어느 한 항에 있어서, 상기 물질의 공급 단계는 탄소를 함유하는 플라즈마로 상기 제1 도전층의 표면을 처리하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제5항 내지 제6항 중 어느 한 항에 있어서, 상기 물질의 공급 단계는 상기 제1 도전층의 상기 표면에 탄소를 함유한 분위기 중에서 레이저 빔을 조사하는 단계를 포함하는 반도체 장치의 제조 방법.
  14. 제5항 내지 제6항 중 어느 한 항에 있어서, 상기 탄소를 함유한 물질의 공급 단계는,
    탄소를 함유한 막을 상기 제1 도전층의 상기 표면 상에 형성하는 단계와,
    상기 탄소를 함유한 막을 에칭에 의해 부분적으로 제거하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 제5항 내지 제6항 중 어느 한 항에 있어서, 상기 탄소를 함유한 물질의 공급 단계는,
    용매 및 입자를 함유한 용액을 상기 제1 도전층의 상기 표면 상에 코팅하여 도포막을 형성하는 단계 -상기 입자 각각은 탄소를 함유하고 또한 상기 용매 중에 분산되어 있음-와,
    상기 입자를 상기 제1 도전층의 상기 표면 상에 남기고 상기 도포막을 건조시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 반도체 장치의 제조 방법에 있어서,
    탄소를 함유한 제1 절연층 상에 도전층을 형성하는 단계 -상기 절연층은 반도체 기판에 제공되어 있음-와,
    상기 도전층 및 상기 절연막의 노출면을 탄소를 함유한 플라즈마로 처리하는 단계와,
    상기 처리 후에, 상기 처리에 의해 상기 노출면에 탄소를 함유하는 영역이 형성되고, 또한 상기 노출면에 구리가 존재하는 상기 도전층 및 상기 제1 절연층 상에 제2 절연층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제2 절연층의 형성 후에, 산소를 함유한 분위기에서 상기 도전층, 제1 절연층 및 제2 절연층을 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제16항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 절연층은 유기 규소 산화물을 포함하는 반도체 장치의 제조 방법.
  19. 제16항 내지 제17항 중 어느 한 항에 있어서, 상기 제2 절연막은 유기재료를 포함하는 반도체 장치의 제조 방법.
  20. 제16항 내지 제17항 중 어느 한 항에 있어서, 상기 제2 절연층은 코팅 기술에 의해 형성되는 반도체 장치의 제조 방법.
  21. 제16항 내지 제17항 중 어느 한 항에 있어서, 상기 도전층은 제1 배선이고,
    상기 방법은,
    상기 제2 절연층 상에 제3 절연층을 형성하는 단계와,
    상기 제2 절연층 및 상기 제3 절연층에 홀을 형성하는 단계 -상기 제1 배선의 표면의 일부는 상기 홀 내에서 노출되어 있음-와,
    상기 제3 절연층 상에 제2 배선을 형성하는 단계 -상기 제2 배선은 상기 홀을 통해 상기 제1 배선에 전기적으로 접속되어 있음-
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제16항 내지 제17항 중 어느 한 항에 있어서, 상기 플라즈마는 수소를 더 함유한 반도체 장치의 제조 방법.
KR10-2004-0035218A 2000-09-07 2004-05-18 반도체 장치 및 반도체 장치 제조 방법 KR100511039B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000272211 2000-09-07
JPJP-P-2000-00272211 2000-09-07
JP2001218528A JP2003031580A (ja) 2001-07-18 2001-07-18 半導体装置の製造方法
JPJP-P-2001-00218528 2001-07-18

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0054689A Division KR100443028B1 (ko) 2000-09-07 2001-09-06 반도체 장치 및 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20040047759A KR20040047759A (ko) 2004-06-05
KR100511039B1 true KR100511039B1 (ko) 2005-08-30

Family

ID=26599482

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-2001-0054689A KR100443028B1 (ko) 2000-09-07 2001-09-06 반도체 장치 및 반도체 장치 제조 방법
KR10-2004-0035218A KR100511039B1 (ko) 2000-09-07 2004-05-18 반도체 장치 및 반도체 장치 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR10-2001-0054689A KR100443028B1 (ko) 2000-09-07 2001-09-06 반도체 장치 및 반도체 장치 제조 방법

Country Status (4)

Country Link
US (2) US6566261B2 (ko)
KR (2) KR100443028B1 (ko)
CN (1) CN100416817C (ko)
TW (1) TW523792B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101119649B1 (ko) * 2007-03-13 2012-03-14 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
KR100478483B1 (ko) * 2002-10-02 2005-03-28 동부아남반도체 주식회사 반도체 소자의 제조 방법
JP2004247675A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
JP2004311924A (ja) * 2003-03-26 2004-11-04 Seiko Epson Corp 強誘電体キャパシタおよびその製造方法、強誘電体メモリ、圧電素子。
JP2005167081A (ja) * 2003-12-04 2005-06-23 Renesas Technology Corp 半導体装置およびその製造方法
US20070072413A1 (en) * 2005-09-23 2007-03-29 Seung-Man Choi Methods of forming copper interconnect structures on semiconductor substrates
US9385034B2 (en) * 2007-04-11 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Carbonization of metal caps
US7977798B2 (en) * 2007-07-26 2011-07-12 Infineon Technologies Ag Integrated circuit having a semiconductor substrate with a barrier layer
US20090223700A1 (en) * 2008-03-05 2009-09-10 Honeywell International Inc. Thin flexible circuits
US20150206798A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure And Method of Forming
CN103839604A (zh) 2014-02-26 2014-06-04 京东方科技集团股份有限公司 导电膜及其制备方法、阵列基板
US20150340611A1 (en) * 2014-05-21 2015-11-26 Sony Corporation Method for a dry exhumation without oxidation of a cell and source line
US9412658B2 (en) * 2014-09-19 2016-08-09 International Business Machines Corporation Constrained nanosecond laser anneal of metal interconnect structures
US9460959B1 (en) * 2015-10-02 2016-10-04 Applied Materials, Inc. Methods for pre-cleaning conductive interconnect structures
EP3291319B1 (en) * 2016-08-30 2019-01-23 Novaled GmbH Method for preparing an organic semiconductor layer
KR20230023492A (ko) * 2021-08-10 2023-02-17 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047888A (ko) * 1998-12-04 2000-07-25 가네꼬 히사시 반도체장치 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04350937A (ja) 1991-05-29 1992-12-04 Sony Corp 銅配線の処理方法
JP2885616B2 (ja) * 1992-07-31 1999-04-26 株式会社東芝 半導体装置およびその製造方法
JPH07221110A (ja) * 1994-01-31 1995-08-18 Toshiba Corp 半導体装置の配線構造とその製造方法
JPH0846255A (ja) * 1994-08-03 1996-02-16 Matsushita Electric Ind Co Ltd 超伝導素子およびその製造方法
JPH08130248A (ja) 1994-09-06 1996-05-21 Sanyo Electric Co Ltd 膜の形成方法及び半導体装置の製造方法
US5942328A (en) * 1996-02-29 1999-08-24 International Business Machines Corporation Low dielectric constant amorphous fluorinated carbon and method of preparation
JP3031301B2 (ja) * 1997-06-25 2000-04-10 日本電気株式会社 銅配線構造およびその製造方法
US6452276B1 (en) * 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
US6126806A (en) * 1998-12-02 2000-10-03 International Business Machines Corporation Enhancing copper electromigration resistance with indium and oxygen lamination
US6200947B1 (en) * 1999-01-20 2001-03-13 Sumitomo Chemical Company, Limited Metal-corrosion inhibitor and cleaning liquid
US6601754B2 (en) * 1999-12-24 2003-08-05 Denso Corporation Method of connecting circuit boards

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047888A (ko) * 1998-12-04 2000-07-25 가네꼬 히사시 반도체장치 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101119649B1 (ko) * 2007-03-13 2012-03-14 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법
US8378489B2 (en) 2007-03-13 2013-02-19 Fujitsu Limited Semiconductor device and manufacturing method therefor

Also Published As

Publication number Publication date
KR20020019887A (ko) 2002-03-13
KR100443028B1 (ko) 2004-08-07
TW523792B (en) 2003-03-11
US6828684B2 (en) 2004-12-07
KR20040047759A (ko) 2004-06-05
CN1343006A (zh) 2002-04-03
US20030181041A1 (en) 2003-09-25
US20020050647A1 (en) 2002-05-02
US6566261B2 (en) 2003-05-20
CN100416817C (zh) 2008-09-03

Similar Documents

Publication Publication Date Title
KR100511039B1 (ko) 반도체 장치 및 반도체 장치 제조 방법
US7217654B2 (en) Semiconductor device and method of manufacturing the same
JP4350337B2 (ja) 半導体装置
KR100516337B1 (ko) 반도체 디바이스 및 그 제조 방법
KR100542644B1 (ko) 규소함유금속배선층을 갖는 반도체장치 및 그의 제조방법
US6514855B1 (en) Semiconductor device manufacturing method having a porous insulating film
KR100392888B1 (ko) 반도체장치의 제조방법
JP3974023B2 (ja) 半導体装置の製造方法
KR20010031049A (ko) 하이드로겐-실세스퀴옥산（ｈｓｑ）으로 갭이 채워진패터닝된 금속층을 사용한 경계 없는 비아들
JP3193335B2 (ja) 半導体装置の製造方法
US20040046261A1 (en) Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method
JP2002353308A (ja) 半導体装置及びその製造方法
JP2006179599A (ja) 半導体装置およびその製造方法
KR20010082057A (ko) 반도체장치 및 그 제조방법
US6784485B1 (en) Diffusion barrier layer and semiconductor device containing same
JP4419025B2 (ja) 半導体装置の製造方法
JP3061558B2 (ja) 半導体装置の絶縁層の形成方法
US20070218214A1 (en) Method of improving adhesion property of dielectric layer and interconnect process
JP2904110B2 (ja) 半導体装置の製造方法
JP5396837B2 (ja) 半導体装置の製造方法
JP5200436B2 (ja) 半導体装置の製造方法
US20040219795A1 (en) Method to improve breakdown voltage by H2 plasma treat
JP4301751B2 (ja) 半導体装置の製造方法
JP2003209169A (ja) 半導体装置の製造方法
JP2006261514A (ja) 半導体チップおよびその製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100730

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee