KR100509898B1 - 개구부에서 다수의 전도층을 구비하는 반도체 구조체, 및이것을 제조하는 방법 - Google Patents

개구부에서 다수의 전도층을 구비하는 반도체 구조체, 및이것을 제조하는 방법 Download PDF

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Abstract

일부 실시예에서, 회로 구조체는 반도체 기판(110), 기판의 제 1 측면과 제 2 측면(110B) 사이에서 기판을 통과하는 개구부(130), 및 개구부에서 복수의 전도층(210,320)을 포함한다. 일부 실시예에서, 하나의 전도층은 기판의 후부상에서 또 다른 전도층으로부터 만들어진 접촉 패드(320C)에 의해 운반된 AC 신호를 기판에서 차단하는 전자기 차폐를 제공한다. 또한 전도층은 콘덴서/정류기 네트워크를 형성하도록 사용될 수 있다. 또한 제조 방법이 제공된다.

Description

개구부에서 다수의 전도층을 구비하는 반도체 구조체, 및 이것을 제조하는 방법{SEMICONDUCTOR STRUCTURES HAVING MULTIPLE CONDUCTIVE LAYERS IN AN OPENING, AND METHODS FOR FABRICATING SAME}
배경 및 요약
본 발명은 반도체 기술에 관한 것이다.
본 발명의 일부 실시예에서는 AC(교류전류) 신호를 운반하는 회로 노드에 대한 전자기 차폐의 생성을 용이하게 한다. 이러한 차폐는 AC 신호에 대한 에너지 손실을 감소시킨다. 또한 차폐는 차폐 영역에서 소음을 감소시킨다.
일부 실시예에서는 작은 영역에서 콘덴서 및 콘덴서 네트워크를 제조할 수 있다.
본 발명의 한 관점에 따르면, 회로를 제조하는 방법은:
개구부에서 서로 덮혀 씌워지는 복수의 전도층을 가지는 반도체 기판의 제 1 측면에서 개구부를 형성하는 단계; 및 반도체 기판의 제 2 측면상의 개구부에서 제 2 전도층을 노출시키기 위해 반도체 기판의 제 2 측면에서 재료를 제거하는 단계를 포함하고, 상기 전도층은 제 1 및 제 2 전도층이 (ⅰ)개구부에서 절연층에 의해 분리되거나, 또는 (ⅱ)개구부에서 P-N접합을 형성하거나, 또는 (ⅲ)개구부에서 쇼트키 접합을 형성하도록 제 1 전도층 및 제 1 전도층을 덮혀 씌우는 제 2 전도층을 포함하는 것을 특징으로 한다.
일부 실시예에서, 제 1 및 제 2 전도층은 개구부에서 절연층에 의해 분리된다.
일부 실시예에서, 제 1 전도층은 웨이퍼 후부상의 제 2 전도층에서 만들어진 접촉 패드에 의해 운반된 AC 신호로부터 기판을 차폐한다. 웨이퍼 후부상에 접촉 패드는 수직 인터그레이션 및 작은 규모의 패키징을 용이하게 할 수 있다. PCT 공보 제 WO 98/19337 호(트러시 테크날러지즈, 엘엘시, 1998년 5월 7일) 및 2001년 11월 27일자로 공고된 미국특허 제 6,322,903 호는 본 발명에서 참조된다.
일부 실시예에서, 제 1 및 제 2 전도층은 콘덴서의 전도판을 제공한다.
일부 실시예에서, 본 발명은 반도체 기판, 상기 기판의 제 1 측면과 기판의 제 2 측면사이에서 기판을 통과하는 개구부, 및 개구부의 측벽을 덮혀 씌우는 복수의 전도층을 포함하고, 상기 전도층은 제 1 전도층 및 제 2 전도층이 (ⅰ)개구부에서 절연층에 의해 분리되거나, 또는 (ⅱ)개구부에서 P-N접합을 형성하거나, 또는 (ⅲ)개구부에서 쇼트키 접합을 형성하도록, 제 1 전도층 및 제 2 전도층을 포함하고, 상기 제 1 전도층은 개구부에서 제 2 전도층을 에워싸고, 상기 제 2 전도층의 적어도 일부분은 제 2 측면에 위치되고, 상기 일부분은, 제 2 측면에서 보았을때, 상기 기판, 또는 상기 절연층, 또는 제 1 전도층중 어느 하나에 의해 서로 커버되지 않으며, 상기 일부분은, 제 1 측면에서 보았을때, 상기 기판, 또는 상기 절연층, 또는 제 1 전도층중 어느 하나에 의해 서로 커버되지 않는 회로 구조체를 제공한다.
본 발명의 또 다른 특징 및 잇점들은 하기에서 기술한다. 본 발명은 첨부된 청구범위에 의해 한정된다.
도면의 간단한 설명
도 1 내지 4A는 본 발명에 따른 구조의 수직 단면도이다.
도 4B는 도 4A의 구조의 수평 단면도이다.
도 5 내지 도 17은 본 발명에 따른 구조의 수직 단면도이다.
도 18 내지 도 22는 본 발명에 따른 구조와 대응되는 회로 다이어그램이다.
도 23A는 본 발명에 따른 구조의 수직 단면도이다.
도 23B, 23C 및 도 24는 본 발명에 따른 구조와 대응되는 회로 다이어그램이다.
바람직한 실시예의 상세한 설명
하기에서 기술되는 실시예는 본 발명을 설명하지만 본 발명을 제한하지는 않는다. 본 발명은 특정 재료, 크기 및 제조 방법에 제한되지 않는다.
도 1은 하나 이상의 후부 접촉 패드를 포함하는 반도체 웨이퍼(110)를 설명한다. 일부 실시예에서, 웨이퍼는 트랜지스터, 콘덴서, 레지스터, 도전선, 및/또는 또 다른 회로 요소, 또는 회로 요소(도시되지 않음)의 일부를 형성하도록 처리된다. 기판(110) 위 또는 아래에서 제조된 회로 요소가 존재한다. 절연층(120)은 웨이퍼상에서 형성된다. 일부 실시예에서, 절연체(120)는 상술한 회로 요소를 형성하기 위해 웨이퍼의 또 다른 부분에서 사용된다. 일부 실시예에서, 절연체(120)는 생략된다.
그때 종래의 포토리소그래피 처리를 이용하여 웨이퍼상에서 마스크(도시되지 않음)가 형성되고, 하나 이상의 개구부(130)가 절연체(120)를 통해 웨이퍼에서 에칭된다. 에칭 개구부(130)의 깊이는 개구부의 위치에서 웨이퍼의 최종 두께를 초과한다(웨이퍼는 하기에서 기술하는 바와같이 얇다). 에칭 개구부(130)의 측면 형상 및 크기는 개구부에서 형성되는 후부 접촉 패드의 소정 형상 및 크기와 대응한다. 일부 실시예에서, 에칭 개구부(130)의 깊이(D1)는 약 100㎛이다. 개구부(130)의 일부는 30-50㎛의 상부 지름을 가지는 역 트렁케이티드 콘(inverted truncated cone) 형상일 수 있고, 또는 상부면이 30-50㎛의 측면을 가지는 사각형인 역 트렁케이티드 피라미드일 수 있다. 또한 개구부는 비-역 트렁케이티드 콘 또는 피라미드의 형상일 수 있고 또는 실린더의 형상일 수 있다. 개구부는 둥근 하부를 가질 수 있다. 예를 들면, 일부 실시예에서 반구체의 개구부가 사용된다. 개구부는 (홈과 같이)연장될 수 있다. 또 다른 형상 및 크기의 개구부도 가능하다. 다른 개구부(130)는 동일한 웨이퍼에서 다른 형상 및 크기를 가질 수 있다.
개구부(130)를 형성하는 방법은 상술한 PCT 공보 제 WO 98/19337 호에서 기술된다. 여기에서 기술된 바와같이, 개구부를 에칭하는 마스크(도시되지 않음)는 포토리소그래피로 패턴된 알루미늄으로 만들 수 있다. 본 발명은 어떤 특정 방법에 제한되지 않는다.
전도층(210)(도 2)은 웨이퍼 위에서 형성된다. 층(210)은 개구부(130)에서 전자기 차폐를 제공한다. 층(210)은 개구부(130)의 측벽에 덮혀진다. 만일 원한다면, 층(210)은 포토리소그래피로 패턴될 수 있다.
그때 절연층(310)(도 3) 및 전도층(320)이 웨이퍼 위에서 형성된다. 이러한 층은 요구되는 바와 같이 패턴될 수 있다. 일부 실시예에서, 층(210,310,320)은 각 개구부(130)의 내부면(측벽 및 하부)을 완전히 덮는다.
선택적으로, 개구부(130)는 기계적 강도를 증가시키기 위하여, 가능하면, 전기 및 열 전도성을 증가시키기 위하여 어떤 재료(340)로 완전하게 또는 부분적으로 채워질 수 있다. 전도성과 절연성 모두를 가지는 재료가 사용될 수 있다. 상술한 PCT 공보 제 WO 98/19337 호 참조. 또 다른 실시예에서, 개구부는 층(320)에서 만들어진 충전물로 채워진다. 또 다른 실시예에서, 개구부는 채워지지 않는다.
도 1 내지 도 3에서 설명된 방법(개구부(130) 및 층(120,210,310,340)의 형성, 및 패턴 단계)은 웨이퍼에서 또 다른 회로 요소를 제조하는데 사용될 수 있고, 및/또는 또 다른 회로 요소를 제조하는 단계에서 혼합될 수 있다.
그때 구조체는 후부(110B)에서 얇게 된다. 개구부(130)는 노출된다(도 4A 참조). 층(210 및 310)은 개구부(130)의 하부에서 제거되지만 측벽상에서 남아있게 된다. 층(320)은 웨이퍼 후부상에 노출된다. 일부 실시예에서, 층(320)은 개구부(130)의 측벽을 커버하고, 도 4B의 수평 단면도에서 도시되는 바와같이, 각 층(310,210)이 상기 층(320)을 둘러싼다.
층(320)의 하부 부분(320C)은 배선 기판(예를 들면, 인쇄 배선 회로 기판) 또는 또 다른 집적 회로와 접착될 수 있다. 본 발명에서 참조문헌으로 인용되는, 발명이 명칭이 "집적 회로 및 수직 인터그레이션의 패키징"이고 출원인이 오. 시니아귀네 등인 2001년 11월 27일자로 공고된 미국특허 제 6,322,903 호 참조.
작용에서, 접촉부(320C)는 AC(교류) 신호를 운반하는 입력, 출력, 또는 입출력 터미널로서 작용한다. 층(210)은 이러한 신호에 의해 발생된 전자기장에서 기판(110)을 차폐한다. 이 차폐는 신호 감쇄 및 기판 소음을 감소시킨다. 전도성 차폐물(210)은 개략적으로 도 4A에 도시된 바와같이, 일정한 퍼텐셜 VREF에서 유지될 수 있다. VREF는 그라운드, VCC, 또는 어떤 다른 값일 수 있다. 개구부(130)에서 각 전도성 차폐물(210)은 기판(110)의 주위 영역(110.1)과 물리적으로 접촉한다. 다른 개구부에서 전도성 차폐물(210)은 동일한 집적 회로에서 다른 퍼텐셜로 유지될 수 있다.
영역(110.1)은 인접한 차폐물(210)과 같이 동일한 퍼텐셜 VREF일 수 있고 또는 일정하거나 또는 변경가능한 다른 퍼텐셜일 수 있다. 일부 실시예에서, 영역(210,110.1)은 작용동안에 바이어스되는 다이어드 리버스를 형성한다.
도 4A는 기판(110)의 영역(110.2)를 설명한다. 영역(110.2)은 트랜지스터 영역(소스, 드레인, 채널, 이미터 등) 또는 또 다른 유형의 영역일 수 있다. 영역(110.2)은 AC 신호를 운반한다. 영역(110.2)은 패드(320C)상에 신호를 층(210)으로 차폐한다. 영역(110.2)은 하나 이상의 P-N 접합에 의해 영역(110.1)에서 분리될 수 있다.
집적 회로는 그 둘레에서 전도성 차폐물을 가지지 않는 또 다른 후부 접촉부(도시되지 않음)를 가질 수 있다. 이러한 접촉부는 차폐된 접촉부(320C)로서 동시에 층(320)에서 제조될 수 있다. 차폐되지 않은 접촉부는 개구부(130)로서 동시에 형성된 개구부(도시되지 않음)에서 제조되지만, 이 층이 패턴될때 층(210)은 이러한 개구부 밖으로 에칭된다. 일부 실시예에서, 차폐되지 않은 접촉부는, 예를 들면, 전원 또는 접지 터미널로서 작용하는 DC 전압을 운반한다. 일부 실시예에서, 차폐되지 않은 접촉부는 저주파수 신호를 운반한다. 본 발명은 차폐되거나 또는 차폐되지 않은 접촉부의 특정 사용에 제한되지 않는다.
지금부터는 일부 실시예에서 사용되는 특정 재료 및 처리 기술을 설명한다. 전도층(210,320)은 금속, 도프된 폴리실리콘, 전도성 금속 규화물, 및 이들의 결합물로 만들어질 수 있다. 절연층(120,310,340)은 실리콘 이산화물, 실리콘 질소화물, 실리콘 옥시질소화물, 알루미늄 산화물, 탄탈 산화물, 티타늄 산화물 및 이들의 결합물로 만들어질 수 있다. 층(210,320,120,310)은 스퍼터링, 열 산화, 또는 CVD(chemical vapor deposition)와 같은 공지된 기술에 의해 제조될 수 있다. 또한 또 다른 재료 및 제조 기술이 사용될 수 있다. 각각의 층(210,320,120,310,340)은 다수의 층과 다수의 재료를 포함할 수 있다. 일부 실시예에서, 층(210)은 인접한 반도체 영역(110.1)보다 더 높은 전도성을 가지는 층을 포함한다.
일부 실시예에서, 얇은 웨이퍼는 블랭킷 에칭 처리를 한다. 층(210,310)이 노출되면, 에칭은 동시에 기판(110)과 층(210,310)을 연속적으로 에칭한다. 도 4A에서, 절연체(310)는 기판(110)의 후부에서 에칭한 후 아래로 돌출된다. 돌출되는 절연체는 접촉 패드가 배선 기판 또는 또 다른 집적회로에 접착될때 접촉 패드(320C)에서 기판을 절연하는데 도움을 준다. 또한 전도체(210)는 기판(110)아래로 돌출되지만 절연체(310)는 전도체(210,320) 사이에서 절연을 향상시키기 위하여 돌출된다. 이 형상은 웨이퍼(110)의 에칭율이 층(210)의 에칭율보다 더 크고 층(210)의 에칭율이 절연체(310)의 에칭율보다 더 크도록 재료 및 에칭 방법을 선택하는 것에 의해 얻어진다. 층(320)은 가장 낮은 에칭율(예를 들면, "0")을 가진다. 일부 실시예에서, 에칭은 대기 압력에서 플라즈마를 포함하는 플루오르에 의해 실행된다. 적합한 에칭법은 캘리포니아주 서니베일의 트러시 테크날러지스 인코퍼레이티드에서 이용하는 Tru-Etch 3000(상표)이다. 웨이퍼(110)는 단결정 실리콘으로 만들어진다. 전도체(210)는 티타늄, 텅스텐, 몰리브덴, 바나듐, 또는 이들의 규화물, 또는 티타늄 질소화물, 또는 이러한 재료의 결합물로 만들어진다. 절연체(310)는 실리콘 이산화물, 실리콘 질소화물, 실리콘 옥시질소화물, 또는 이러한 재료의 결합물로 만들어진다. 전도체(320)는 알루미늄, 구리, 니켈, 또는 이러한 재료의 결합물로 형성되고, 또는 이러한 재료로 형성된 층을 포함한다.
도 5는 또 다른 실시예를 설명한다. 도 4A와 같은 동일한 에칭이 사용되지만, 전도체(210)는 기판(110) 및 절연체(310)보다 빠르게 에칭된다. 예를 들면, 기판(110)은 단결정 실리콘일 수 있고 층(210)은 도프된 폴리실리콘일 수 있다. 잔존하는 재료는 도 4A와 동일할 수 있다. 폴리실리콘은 처음에는 단결정 실리콘(110)보다 빠르게 에칭되지만, 폴리실리콘이 실리콘(110)에 대해 오목하게 되면, 오목부가 좁을 경우, 예를 들어 층(210)이 얇을 경우 폴리실리콘 에칭율은 감소할 수 있다. 일부 실시예에서, 각 층(120,210,310,320)은 약 1㎛의 두께를 가지며, 각 개구부(130)는 약 100㎛의 깊이와 30 내지 50㎛의 넓이를 가진다.
도 5의 구조는 웨이퍼 후부상에 층(210)의 절연을 용이하게 하기 때문에 잇점이 있다. 본 발명은 어떤 에칭율 또는 에칭 방법에 제한되지 않는다.
일부 실시예에서, 층(210)은 기판(110)의 높게 도프된 전도성 영역이다. 층(210)은 개구부(130)의 형성전 또는 후에 이온 주입 또는 도폰트 확산에 의해 생성된다. 대안적으로, 층(210)은 기판(110)이 생성될때 형성될 수 있다. 예를 들면, 층(210)은 기판(110)에서 에픽텍셜 층일 수 있다. 또한 층(210)은 상술한 기술(이온 주입, 에픽텍셜 층 등)의 결합에 의해 형성될 수 있다. 층(210)은 개구부(130)의 하부가 웨이퍼를 얇게하는 동안에 제거되기 때문에 개구부(130)의 하부로 확장할 필요가 없다. 층(210)은 구조를 얇게한 후 개구부(130)의 측벽의 전부 또는 일부를 커버할 수 있다.
일부 실시예에서, 층(210)의 저항은 기껏해야 100×10-6Ω·㎝, 또는 기껏해야 90×10-6Ω·㎝, 또는 기껏해야 50×10-6Ω·㎝, 또는 기껏해야 10×10-6Ω·㎝이다. 이러한 범위는 예일뿐 이것에 제한되지 않는다.
일부 실시예에서, 웨이퍼를 얇게 하는 것은 다수의 단계를 포함한다. 첫째로, 웨이퍼(110)는 에칭, 기계적 그라인딩, 및/또는 또 다른 방법에 의해 얇게 된다. 전도체(210)는 개구부(130)의 하부 가능하게는 측면에서 노출되지만 이 단계에서 에칭되지는 않는다. 전도체(210)는 분리된 처리에 의해 나중 단계에서 에칭된다. 기판(110) 및 절연체(310)는 이 나중 단계 및/또는 그 후의 단계에서 에칭될 수 있다. 포토리소그래피 마스킹은 소정의 에칭 선택성을 얻기 위해 이러한 단계의 일부 또는 전부에서 사용될 수 있다. 일부 실시예는 포토리소그래피 마스킹을 이용하지 않는다.
구조체가 얇아지면, 절연체(602)(도 6)는 웨이퍼 후부(110B)상에 형성된다. 기판(110), 전도체(210), 및 전도체(320)상에 층(602)의 일부는 각각 602.110, 602.210, 602.320으로 표시된다. 일부 실시예에서, 절연체(602)는 산소 또는 질소 화합물(602,110,602.210,602.320)(예를 들면, 실리콘 산화물 또는 질소화물 및 금속 산화물 또는 질소화물)을 형성하기 위해 웨이퍼 후부에 산소 또는 질소를 처리하는 것에 의해 형성된다. 산소 또는 질소 플라즈마 처리가 사용될 수 있다. 마스킹은 필요하지 않는다. 나중에, 접촉부(320C)상에 절연체(602.320)가 절연체(602.110,602.210)의 제거없이 제거될 수 있다. 일부 실시예에서, 절연체(602.320)는 마스킹없이 제거된다. 예를 들면, 절연체(602.320)는 절연체(602.110,602.210)를 침식하지 않는 솔더 플럭스(solder flux)에 의해 제거된다. 이러한 실시예중 하나에서, 층(320)은 구리이고, 또는 하부상에 구리 서브-층을 포함하고; 층(210)은 티타늄이고; 기판(110)은 실리콘이고; 및 절연체(602)는 산소와 함께 형성된다. 솔더 플럭스는 구리 산화물은 제거하지만 실리콘 산화물 또는 티타늄 산화물은 제거하지 않는 공지된 것이다.
만일 기판(110)이 절연 재료로 만들어지면, 절연체(602.110)는 형성될 필요가 없다. 절연체(610)는 절연체(310)상에 형성될 수 있고 또는 형성되지 않을 수 있다. 또 다른 실시예에서, 절연체(602)는 기판(110)상에서 성장하지만 사용되는 재료 및 처리에 따라 전도체(210)상에서는 성장되지 않는다.
웨이퍼 후부를 절연하기 위한 또 다른 적합한 방법이 도 7 및 도 8에서 설명된다. 구조는 후부(110B)와 마주보며 위치되고, 유동가능한 재료(610)가 스핀-온 또는 스프레이 처리에 의해 후부상에 침전된다. 적합한 재료로는 유리, 폴리아미드, 유동가능한 열경화성 폴리머, 또는 스핀-온 또는 스프레이 처리에 의해 침전될 수 있고 경화될때 절연되는 또 다른 재료들을 포함할 수 있다. 특히 저점성 재료가 적합하지만 필요한 것은 아니다. 상술한 미국특허 제 6,322,903 호 참조. 도 7에서, 층(610)은 접촉부(320C)를 커버하지만, 층(610)은 웨이퍼의 나머지 위에서보다 접촉부(320C)위에서 얇아진다. 다른 실시예에서, 층(610)은 접촉부(320C)를 커버하지 않는다.
층(610)이 경화되면, 그때 접촉부(320C)가 노출될때까지 블랭켓 에칭에 의해 에칭된다. 도 8를 보자. 전도체(210) 잔존물이 층(610)에 의해 커버된다. 층(610)이 처음에 노출됐을때 만일 층(610)이 접촉부(320C)를 커버하지 않으면 에칭은 생략된다.
일부 실시예에서, 도 7의 단계에서 접촉부(320C) 위의 층(610)의 두께는 약 1 내지 10㎛이고; 접촉부(320C)는 기판(110)의 후부(상부) 표면 위로 (수직하게 측정된)약 5 내지 50㎛으로 돌출되고; 절연체(310)는 약 1 내지 40㎛으로 돌출되며; 전도체(210)는 약 3 내지 30㎛으로 돌출된다.
일부 실시예에서는 도 6 내지 도 8의 방법이 결합된다. 절연체(602)가 도 6에서와 같이 형성되고, 그때 절연체(610)가 도 7 내지 도 8에서와 같이 형성된다. 또 다른 실시예에서, 절연체(610)는 첫번째로 형성된다. 절연체(610)의 에칭(도 8)은 전도체(210)에 노출되거나 노출되지 않을 수 있다. 그때 절연체(602)는 웨이퍼 후부상에 전도체(210)의 절연을 확실히 하기 위해 성장된다.
도 6 내지 도 8의 잇점은 포토리소그래피가 필요하지 않다는 것이다. 또 다른 실시예에서는 포토리소그래피를 사용한다. 예를 들면, 절연체(610)는 유동가능한 또는 유동할 수 없는 재료로 형성될 수 있고, 접촉부(320C)를 노출시키기 위해 포토리소그래피로 패턴되지만 전도체(210) 또는 기판(110)에서는 이렇게 하지 않는다.
도 9 및 도 10은 얇게 하는 또 다른 기술을 설명한다. 기계적 그라인딩 또는 화학적이고 기계적인 폴리싱과 같은 기계적 처리는 후부(110B)상의 전도체(320)를 노출시킨다. 도 9에서, 기계적 처리는 충전물(340)이 노출되도록 개구부(130)의 하부에서 전도체(320)를 제거한다. 일부 실시예에서, 전도체(320)를 노출시키기 위하여 습윤 또는 건조 에칭이 사용되고, 그때 개구부(130)의 하부에서 전도체(320)를 제거하도록 기계적 처리가 사용된다. 처리의 또 다른 결합이 가능하다. 도 9에서, 웨이퍼 후부는 비록 필요하지는 않지만 동일한 속도로 모든 재료가 제거되기 때문에 편평하다.
그때 웨이퍼 후부는 전도체(320) 및 충전물(340)보다 빠르게 재료(110,210,310)를 에칭하는 처리에 의해 에칭된다(도 10). 도 4A, 도 4B 및 도 5와 관련하여 상술한 에칭 처리는 도 4A 또는 도 5와 유사한 형상을 얻도록 사용될 수 있다. 에칭전에, 웨이퍼 후부는 기판(110)의 표면에서 재료(320,340)의 입자를 제거하도록 손질할 수 있다. 재료(320,340)의 입자는 재료(340 및 320)가 부드럽다면(예를 들어, 구리) 도 9와 관련되어 상술한 기계적 처리에 의해 기판(110)의 후부상에 운반될 수 있다. 상술한 바와같이, 충전물(340)은 생략될 수 있거나, 또는 층(320)의 일부 일 수 있다.
에칭 후, 웨이퍼 후부는 도 6 내지 도 8에 관련하여 상술한 바와 같은 어떤 처리에 의해 절연될 수 있다.
도 11 내지 도 13은 얇게하는 또 다른 기술을 설명한다. 첫째로, 얇게하는 작용은 기판(110) 및 전도체(210)의 일부를 제거하지만, 절연체(310)는 전도체(320)를 커버한다. 이러한 작용을 위한 적합한 처리는 기판(110)의 기계적 그라인등을 포함하고, 도 4A 및 도 5와 관련하여 상술한 바와같이, 플라즈마를 포함하는 플루오르에서 대기 압력 에칭을 실시한다. 한 실시예에서, 절연체(310)는 실리콘 이산화물이다. 또 다른 실시예에서, 절연체(310)는 알루미늄 산화물, 티타늄 산화물, 또는 AlxTiyOz이다. 이러한 화합물은 공지된 기술인 습윤-에칭일 수 있다. 또 다른 화합물, 조성 및 처리도 가능하다.
그때 절연체(610)(도 12)는 도 7 및 도 8과 관련하여 상술한 바와 같이 제조된다. 예를 들면, 유동가능한 재료가 웨이퍼 후부상에 스핀되거나 또는 스프레이 되고, 그때 경화되어 블랭켓 에칭된다. 에칭은 절연체(320)가 노출되지 않도록 절연체(310)에서 선택적으로 한다. 일부 실시예에서, 절연체(610)는 Tru-Etch 3000법에서 대기압에서 산소 플라즈마로 에칭되는 폴리아미드이고, 절연체(310)는 실리콘 이산화물이다. 절연체(310) 및 전도체(320)는 절연체(610)의 상부면에서 돌출한다.
절연체(310)는 접촉부(320C)를 벗어나 에칭된다(도 13). 이 에칭은 절연체(610)가 충분히 두껍거나 및/또는 에칭이 절연체(610)과 충분히 선택적이지 않다면 절연체(610)를 제거하지 않는다. 선택성을 얻기 위해, 절연체(610)는 폴리아미드일 수 있고, 절연체(310)는 실리콘 이산화물일 수 있고, 에칭은 플라즈마를 포함하는 플루오르(예를 들어, Tru-Etch 3000 에칭법에서 대기압으로)로 실행될 수 있다. 또한 포토리소그래피가 소정의 선택성을 얻기 위해 사용될 수 있다. 일부 실시에에서는 포토리소그래피를 사용하지 않는다.
일부 실시예에서, 절연체(610)의 제조는 절연체(602)의 제조에 의해 선행되거나 또는 그 후에 제조된다(도 6). 절연체(602)는 절연체(310)의 에칭전 또는 에칭후에 형성될 수 있다(도 13).
웨이퍼 제조가 완성되면, 웨이퍼는 다수의 개별 집적 회로를 제공할 수 있다. 대안적으로, 전체 웨이퍼는 단일 집적 회로일 수 있다.
도 14는 또 다른 실시예를 설명한다. 개구부(130)가 형성된 후, 절연층(1110)이 웨이퍼 위에 제조된다. 그때 전도층(210)은 전자기 차폐를 제공하도록 제조된다. 절연체(1110)는 전도체(210)에서 기판(110)을 절연한다. 적합한 절연체로는 실리콘 이산화물, BPSG, 실리콘 질산화물, 및 공지되거나 개발될 또 다른 절연 재료를 포함한다. 절연체는 열 산화, CVD(chemical vapor deposition), 또는 공지되거나 개발될 또 다른 기술에 의해 형성될 수 있다.
절연체(1110)는 필요하다면 패턴될 수 있다.
층(210,310,320 및 선택적으로 340)은 도 1 내지 도 13과 관련되어 상술한 것으로부터 형성된다.
그때 구조체는 도 1 내지 도 13과 관련하여 상술한 어떤 기술에 의해 얇게 된다. 도 15는 도 4A와 관련하여 상술한 에칭에 의해 얇게된 구조체를 설명한다. 절연체(1110)는 이 에칭에 의해 후부(110B)상의 전도체(210)와 벗어나 에칭된다. 일부 실시예에서, 절연체(1110)의 에칭율은 필요한 것은 아니지만 절연체(310)와 동일하다. 두 절연체는 동일한 재료로 형성될 수 있다. 나머지 제조 단계는, 절연체(602, 610)의 제조를 포함하여, 도 1 내지 도 13과 관련하여 상술한 바와 같다.
일부 실시예에서, 전도체(210)가 제조되기 전에, 절연체(1110)는 개구부(130)의 일부에서 제거된다. 그 결과, 전도체(210)는 개구부의 일부에서 기판(110)과 접촉한다. 층(210)은 다른 개구부에서 차폐(210)가 서로 절연되도록 패턴될 수 있다.
일부 실시예에서는 다수의 차폐층을 포함한다. 도 16에서, 두개의 전도성 차폐층(210.1,210.2)이 존재한다. 개구부(130)가 형성된 후, 절연체(1110)는 도 14와 관련되어 상술되는 바와 같이 제조된다(절연체(1110)는 일부 실시예에서 제거되거나, 또는 개구부(130)의 일부 밖에서 제조되어 에칭된다). 그때 전도층(210.1), 절연층(310.1), 전도층(210.2), 절연층(310.2) 및 전도층(320)이 차례로 제조된다. 이러한 층들은 소정대로 패턴된다. 예를 들면, 층(210.1 또는 210.2)은 일부 개구부가 하나의 차폐층(210.1 또는 210.2중 하나)만을 구비하도록 개구부의 일부 밖에서 에칭될 수 있다. 그때 웨이퍼는 전도체(320)가 웨이퍼 후부상에 노출되도록 얇아진다. 그때 절연체(602 및/또는 610)는 접촉부(320C)를 노출시키지만 웨이퍼 후부를 절연하기 위해 상술한 바와 같이 형성된다. 두개 이상의 차폐층이 사용될 수 있다. 도 5에서 처럼 하나 이상의 차폐층이 오목할 수 있다. 작용에서, 각 차폐층(210.1,210.2)은 도 4A와 관련하여 상술한 바와 같이 일정한 포텐셜을 유지할 수 있다. 다수의 차폐층은 전자기 차폐를 향상시킨다.
도 17에서 설명한 바와 같이, 웨이퍼를 얇게 하기 전에, 웨이퍼 정면측은 수직의 집적 구조체를 형성하도록 하나 이상의 기판(1410)과 결합될 수 있다. 하나 이상의 기판(1410)은 회로를 포함할 수 있다. 상술한 미국특허 제 6,322,903 호 참조. 대안적으로, 기판(1410)은 보호만을 위해 사용될 수 있다. 기판(1410)은 웨이퍼(110)를 얇게 하는 단계와 그 후의 처리 단계동안에 웨이퍼(110)의 전방측에서 회로를 보호한다.
이 기술은 접촉 패드(320C)에서 콘덴서 및/또는 정류기를 생성하기 위해 사용할 수 있다. 도 18은 도 4 내지 도 13에서 얻어지는 회로 다이어그램을 설명한다. 전도층(210,320) 및 절연체(310)는 콘덴서(1504)를 형성한다. 콘덴서는 예를 들어, 밴드패스 필터로서 사용될 수 있다.
도 18에서, 패드(320C)는 기판(110)에서 형성된 회로(1510)와 연결된다. 일부 실시예에서, 패드(320)는 이러한 회로와 연결되지 않지만, 전도체(210)는 연결된다. 일부 실시예에서, 패드(320C) 및 전도체(210)는 이러한 회로와 연결된다.
콘덴서(1504)는 접합 콘텐서 또는 정류기일 수 있다. 절연체(310)는 생략될 수 있다. 층(320,210)은 P-N접합을 형성하기 위해 전도 타입이 반대되는 반도체 층일 수 있다. 대안적으로, 두 층의 하나가 N형 반도체 층이고 두층중 다른 하나가 금속층이면 두 층은 쇼트키 접합을 형성할 수 있다.
도 19 및 도 20의 각각에서, 전도체(210) 및 기판(110)은 다이오드(1610)를 형성한다.(층(210)은 도 20에서의 음극처럼, 도 19에서 양극으로 작용한다) 만일 기판(110)의 인접하는 영역(110.1)과 전도체(210)가 대향된 전도성 타입의 반도체 재료이면, 다이오드(1610)는 P-N 접합 다이오드이다. 만일 층(210)이 금속이고 영역(110.1)이 N형이면 다이오드(1610)는 쇼트키 다이오드이다. 패드(320C), 층(210) 및/또는 기판 영역(110.1)은 회로(1510)와 같이 기판(110)에서 형성된 회로와 연결될 수 있다.
도 21은 도 15의 구조체에 대한 회로 다이어그램이다. 콘덴서(1504.1)는 도 18에서의 콘덴서(1504)와 같이 형성된다. 콘덴서(1504.2)는 전도체(210), 기판 영역(110.1), 및 절연체(1110)에 의해 형성된다. 기판 영역(110.1)은 소정의 전도성을 얻기 위해 도프된다.
콘덴서(1504.1,1504,2)중 하나 또는 모두는 도 18 내지 도 20과 관련하여 상술한 바와 같이 접합 콘덴서 또는 정류기일 수 있다. 절연층(310 및/또는 1110)은 생략될 수 있다.
도 22는 도 16의 구조체에 대한 회로 다이어그램이다. 콘덴서(1504.1)는 전도층(320,210.2) 및 절연체(310.2)에 의해 형성된다. 콘덴서(1504.2)는 전도층(210.2,210.1) 및 절연층(310.1)에 의해 형성된다. 콘덴서(1504.3)는 층(210.1), 기판 영역(110.1) 및 절연층(1110)에 의해 형성된다.
콘덴서(1504.1,1504.2,1504.3)중 하나 이상은 접합 콘덴서 또는 정류기일 수 있다.
콘덴서판은 상호 연결된다. 도 22에서, 층(320,210.1)은 콘덴서(1504.1,1504.2)가 회로(1510)와 연결되는 전도체(210.2)와 접촉 패드(320C)사이에서 평행하게 연결되도록, 선(1910)에 의해 도시되는 바와같이, 함께 연결된다. 연결(1910)은 개구부(130)의 외부에서 만들어질 수 있다. 연결(1910)은 영구적인 연결일 수 있다. 연결(1910)은 개구부(130)의 외부가 에칭된 접촉 개구부(도시되지 않음)에 의해 실현될 수 있고 층(320,210.1)들은 서로 직접 연결되거나 다른 어떤 층들을 통해 연결된다.
다수의 층(210)들은 접촉 패드(320C)와 기판(110)사이에서 다수의 콘덴서 및 정류기를 형성하고 소정의 전자기 차폐를 제공하도록 사용할 수 있다. 연결(1910)은 소정의 네트워크를 얻기 위해 사용될 수 있다.
도 23A는 콘덴서 구조체의 또 다른 유형을 설명한다. 구조체는 다음과 같이 제조된다.
1. 도 1 내지 도 17과 같이 기판(110)의 전방측에서 하나 이상의 개구부(130)를 형성한다.
2. 선택적으로, 도 16에서와 같이 절연층(1110)을 형성한다.
3. 도 15 또는 도 16에서와 같이 개구부에서 하나 이상의 전도층(210)을 형성한다. (도 16에서의 310.1,310.2와 같은)절연층(310)은 층(210)사이에서 선택적으로 형성될 수 있다.
4. 선택적으로, 절연체(310)는 도 15에서와 같은 동일한 기술을 이용하여 층(210) 위의 개구부에서 형성한다.
5. 도 3 내지 도 16의 층(320)에 대하여 상술한 기술을 이용하여 전도층(320.1)을 형성한다.
6. 층(310)에 대해 상술한 기술을 이용하여 절연층(2010.1)을 형성한다.
7. 단계 5는 전도층(320.2)을 형성하기 위해 반복되고, 단계 6은 절연층(2010.2)을 형성하기 위해 반복되고, 그때 단계 5를 전도층(320.3)을 형성하기 위해 반복한다.
8. 선택적으로, 개구부(130)는 (도 3에서와 같이)어떤 재료로 채워진다. 또한 개구부는 단계 7에서 층(320.3)으로 채워진다.
9. 그때 웨이퍼 후부(110B)는 층(320.1)을 노출시키도록 처리된다. 이것은 도 4A 내지 도 17과 관련하여 상술한 기술에 의해 실행될 수 있다. 층(320.1)의 노출된 부분은 접촉 패드(320C)를 제공한다. 웨이퍼 후부는 도 6 내지 도 17에 관련하여 상술한 바와같이 절연된다.
도 23B는 도 23A에 대한 회로 다이어그램을 도시한다. 층(320.1,310,210)은 콘덴서(1504.1)를 형성한다. 층(210,1110) 및 기판 영역(110.1)은 콘덴서(1504.2)를 형성한다(만일 영역(110.1)이 도핑에 의해 전도되게 만들어지면). 층(320.1,2010.1,320.2)은 콘덴서(2020.1)를 형성한다. 층(320.2,2010.2,320.3)은 콘덴서(2020.2)를 형성한다.
영구적이거나 또는 프로그램가능한 연결(1910)은 선택된 전도층사이의 개구부(130) 외부에서 형성될 수 있다. 도 23A에서, 영구 연결(1910.1)은 층(320.2)과 층(210)을 연결한다. 그러면, 콘덴서(2020.1,1504.1)는 층(210,320.2)에 의해 형성된 전기 노드 N과 패드(320C)사이에서 평행하게 연결된다. 영구 연결(1910.2)은 층(320.3)과 층(320.1)을 연결하고, 패드(320C)와 노드 N사이에서 전체 용량을 증가시킨다.
도 23C는 도 23A의 구조체의 또 다른 회로도이다. 콘덴서(2020.1,2020.2)는 (ⅰ)"핑거(320.1,320.3)"구비하는 하나의 전도판, 및 (ⅱ)"핑거(210,320.2)"를 구비하는 또 다른 전도판을 가지는 단일 콘덴서일 수 있다. 이러한 인터리빙(interleaving) 핑거는 서로 겹쳐져, 수직 단면도에서 도시되는 바와 같이 인터디지탈된 구조를 형성한다. 이것은 작은 영역에서 큰 용량을 얻을 수 있는 이유를 설명한다.
단계 5 및 단계 6은 다수의 층(320,2010)을 형성하고 이것으로 다수의 콘덴서를 형성하도록 반복될 수 있다. 하나 이상의 절연층(2010)은 생략될 수 있고, 하나 이상의 요소(2020)는 접합 콘덴서 또는 정류기일 수 있다. 층(310)은 생략될 수 있고 접합 콘덴서 또는 정류기는 층(320.1,210)에 의해 형성될 수 있다.
일부 실시예에서, 어떤 하나 이상의 층(1110,210,310,320,2010)들은 어떤 개구부(130)에서 존재하지만 동일한 구조체에서 또 다른 개구부(130)에 존재하지는 않는다. 예를 들면, 이러한 층들중 일부는 어떤 개구부의 밖에서 에칭될 수 있다. 대안적으로, 이러한 층들은 개구부의 일부에서 선택적으로 형성될 수 있다. 층(210)은 기판(110)에 대해 전자기적 차폐를 제공한다.
도 24에서 설명하는 바와 같이, 다수의 층(210) 및 다수의 층(320)들은 작은 영역에서 많은 양의 용량 네트워크 및 많은 양의 전자기 차폐를 얻기 위해 제공될 수 있다. 정류기 또는 접합 콘덴서는 만일 하나 이상의 절연층(310,2010,1110)들이 생략된다면 얻어질 수 있다.
본 발명은 상술한 방법, 재료, 크기 및 구조체에 제한되지 않는다. 예를 들면, 어떤 실시예에서 비실리콘 반도체 재료가 사용된다. 첨부된 청구범위에 의해 한정되는 본 발명의 범위 내에서 또 다른 실시예 및 변경들이 실시될 수 있다.

Claims (35)

  1. 개구부에서 서로 덮혀 씌워지는 복수의 전도층을 가지는 반도체 기판의 제 1 측면에서 개구부를 형성하는 단계; 및
    반도체 기판의 제 2 측면상의 개구부에서 제 2 전도층을 노출시키기 위해 반도체 기판의 제 2 측면에서 재료를 제거하는 단계를 포함하고,
    상기 전도층은 제 1 및 제 2 전도층이 (ⅰ)개구부에서 절연층에 의해 분리되거나, 또는 (ⅱ)개구부에서 P-N접합을 형성하거나, 또는 (ⅲ)개구부에서 쇼트키 접합을 형성하도록 제 1 전도층 및 제 1 전도층을 덮혀 씌우는 제 2 전도층을 포함하는 것을 특징으로 하는 회로 제조 방법.
  2. 제 1 항에 있어서,
    제 1 및 제 2 전도층은 개구부에서 절연층에 의해 분리되는 것을 특징으로 하는 회로 제조 방법.
  3. 제 1 항에 있어서,
    개구부의 제 1 전도층은 회로의 작동동안에 개구부의 제 2 전도층에 의해 운반된 AC 신호에 의해 생성된 전자기장으로부터 기판을 차폐하는 것을 특징으로 하는 회로 제조 방법.
  4. 제 1 항에 있어서,
    제 1 전도층을 형성하기전에, 개구부에서 기판과 제 1 전도층을 절연하기 위해 개구부에서 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로 제조 방법.
  5. 제 1 항에 있어서,
    제 1 전도층은 개구부 측벽의 적어도 일부를 차지하는 반도체 기판의 도프된 영역을 포함하는 것을 특징으로 하는 회로 제조 방법.
  6. 제 1 항에 있어서,
    반도체 기판은 집적회로를 제공하도록 처리되고, 제 2 전도층의 노출된 부분은 집적회로의 접촉 패드로서 작용하는 것을 특징으로 하는 회로 제조 방법.
  7. 제 1 항에 있어서,
    반도체 기판은 집적회로를 제공하도록 처리되고, 제 2 전도층의 노출된 부분은 집적 회로의 입력, 출력, 또는 입출력 터미널로서 작용되는 것을 특징으로 하는 회로 제조 방법.
  8. 제 1 항에 있어서,
    제 2 측면에서 재료를 제거하는 단계는 재료의 기계적 제거를 포함하고, 제 2 전도층은 재료의 기계적 제거동안에 제 2 측면상의 개구부에서 노출되는 것을 특징으로 하는 회로 제조 방법.
  9. 제 8 항에 있어서,
    재료의 기계적 제거는 화학적이고 기계적인 폴리싱을 포함하는 것을 특징으로 하는 회로 제조 방법.
  10. 제 1 항에 있어서,
    전도층은 제 2 전도층을 덮어 씌우고 개구부를 채우는 제 3 전도층을 포함하고, 제 2 측면에서 재료의 제거하는 단계는 재료의 기계적 제거를 포함하고, 제 3 전도층은 재료의 기계적 제거동안에 제 2 측면상의 개구부에서 노출되는 것을 특징으로 하는 회로 제조 방법.
  11. 제 10 항에 있어서,
    재료의 기계적 제거는 제 2 측면상에서 재료의 에칭에 의해 수행하고, 제 2 및 제 3 전도층중 적어도 하나는 에칭후 제 2 측면상의 개구부로부터 돌출되는 것을 특징으로 하는 회로 제조 방법.
  12. 제 1 항에 있어서,
    재료의 제거 후, 제 1 및 제 2 전도층은 제 2 측면상의 개구부에서 노출되고; 상기 재료의 제거 후에, 절연체를 형성하기 위해 반도체 기판 및/또는 제 1 전도층 및/또는 제 2 전도층과 반응하는 화학적 반응물 또는 반응물들로 제 2 측면을 처리하는 단계를 포함하는 것을 특징으로 하는 회로 제조 방법.
  13. 반도체 기판,
    상기 기판의 제 1 측면과 기판의 제 2 측면사이에서 기판을 통과하는 개구부, 및
    개구부의 측벽을 덮혀 씌우는 복수의 전도층을 포함하고,
    상기 전도층은 제 1 전도층 및 제 2 전도층이 (ⅰ)개구부에서 절연층에 의해 분리되거나, 또는 (ⅱ)개구부에서 P-N접합을 형성하거나, 또는 (ⅲ)개구부에서 쇼트키 접합을 형성하도록, 제 1 전도층 및 제 2 전도층을 포함하고,
    상기 제 1 전도층은 개구부에서 제 2 전도층을 에워싸고,
    상기 제 2 전도층의 적어도 일부분은 제 2 측면에 위치되고,
    상기 일부분은, 제 2 측면에서 보았을때, 상기 기판, 또는 상기 절연층, 또는 제 1 전도층중 어느 하나에 의해 서로 커버되지 않으며,
    상기 일부분은, 제 1 측면에서 보았을때, 상기 기판, 또는 상기 절연층, 또는 제 1 전도층중 어느 하나에 의해 서로 커버되지 않는 것을 특징으로 하는 회로 구조체.
  14. 제 13 항에 있어서,
    제 1 및 제 2 전도층은 개구부에서 절연층에 의해 분리되는 것을 특징으로 하는 회로 구조체.
  15. 제 13 항에 있어서,
    개구부의 측면으로부터 제 1 전도층을 절연하는 절연체를 더 포함하는 것을 특징으로 하는 회로 구조체.
  16. 제 13 항에 있어서,
    전도층은 개구부에서 제 1 전도층으로부터 절연되며 제 1 전도층을 에워싸는 하나 이상의 전도층을 포함하는 것을 특징으로 하는 회로 구조체.
  17. 제 16 항에 있어서,
    상기 일부분은, 제 1 측면 또는 제 2 측면중 어느 하나에서 보았을때, 개구부에서 제 1 전도층을 에워싸는 상기 전도층중 어느 하나에 의해 서로 커버되지 않는 것을 특징으로 하는 회로 구조체.
  18. 제 13 항에 있어서,
    전도층은 개구부에서 제 1 및 제 2 전도층에 의해 에워싸고 개구부를 채우는 제 3 전도층을 포함하고, 제 3 전도층의 적어도 일부분은, 제 2 측면에서 보았을때, 상기 기판, 또는 상기 절연층, 또는 제 1 및 제 2 전도층중 어느 하나에 의해 서로 커버되지 않는 것을 특징으로 하는 회로 구조체.
  19. 제 13 항에 있어서,
    기판은 기판의 제 1 측면위에 회로 요소의 적어도 일부분 및 기판에서 트랜지스터 영역을 형성하도록 처리되는 것을 특징으로 하는 회로 구조체.
  20. 반도체 기판의 제 1 측면에서 개구부를 형성하는 단계;
    각각의 두 연속된 전도층이 (ⅰ)개구부에서 절연층에 의해 분리되거나, 또는 (ⅱ)개구부에서 P-N접합을 형성하거나, 또는 (ⅲ)개구부에서 쇼트키 접합을 형성하도록, 개구부에서 서로 덮혀 씌워지는 3개 이상의 전도층을 형성하는 단계; 및
    기판의 제 2 측면상의 개구부에서 상기 전도층중 하나 이상을 노출시키기 위해 반도체 기판의 제 2 측면에서 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 회로 제조 방법.
  21. 제 20 항에 있어서,
    상기 전도층 모두는 개구부에서 절연층에 의해 서로 분리되는 금속층인 것을 특징으로 하는 회로 제조 방법.
  22. 제 20 항에 있어서,
    상기 전도층중 두개 이상은 개구부의 외부에서 영구적이고 또는 프로그램가능한 연결을 통해 연결되는 것을 특징으로 하는 회로 제조 방법.
  23. 반도체 기판의 제 1 측면에서 개구부를 형성하는 단계;
    개구부에서 서로 덮혀 씌워지는 복수의 전도층을 형성하는 단계; 및
    제 2 측면상에서 제 1 및 제 2 전도층중 하나를 노출시키기 위해 반도체 기판의 제 2 측면에서 재료를 제거하는 단계를 포함하고,
    전도층은 제 1 및 제 2 전도층이 (ⅰ)P-N접합을 형성하거나, 또는 (ⅱ)쇼트키 다이오드 접합을 형성하도록 제 1 전도층 및 제 1 전도층을 덮혀 씌우는 제 2 전도층을 포함하는 것을 특징으로 하는 회로 제조 방법.
  24. 반도체 기판, 및 기판의 제 1 측면과 기판의 제 2 측면사이에서 기판을 통과하는 개구부; 및
    개구부에서 서로 덮혀 씌워지는 복수의 전도층을 포함하고,
    전도층은 (ⅰ)개구부에서 P-N접합을 형성하거나, 또는 (ⅱ)개구부에서 쇼트키 접합을 형성하는 제 1 및 제 2 전도층을 포함하고, 제 1 및 제 2 전도층중 하나이상을 제 2 측면상에 노출시키는 것을 특징으로 하는 회로 구조체.
  25. 제 24 항에 있어서,
    제 2 측면상의 제 1 및 제 2 전도층중 하나에서 노출된 부분은 집적회로의 입력, 출력, 또는 입출력 터미널을 제공하는 것을 특징으로 하는 회로 구조체.
  26. 기판 위에서 회로 요소의 적어도 일부를 형성하도록 처리되는 반도체 기판,
    기판의 상부측과 기판의 하부측 사이에서 기판을 통과하는 개구부, 및 개구부의 측벽을 덮혀 씌우는 복수의 전도층을 포함하고,
    상기 전도층은 개구부에서 절연층에 의해 분리되는 제 1 전도층 및 제 2 전도층을 포함하고, 제 1 전도층은 개구부에서 제 2 전도층을 에워싸고, 제 2 전도층의 적어도 일부분은 기판의 하부측상에 위치되고,
    상기 일부분은, 기판의 하부에서 보았을때, 상기 기판, 또는 상기 절연층, 또는 제 1 전도층중 어느 하나에 의해 서로 커버되지 않는 것을 특징으로 하는 회로 구조체.
  27. 제 26 항에 있어서,
    상기 기판은 트랜지스터 영역을 포함하는 것을 특징으로 하는 회로 구조체.
  28. 제 13 또는 제 26 항에 있어서,
    상기 제 2 전도층의 일부분은 집적회로의 입력, 출력, 또는 입출력 터미널를 제공하는 것을 특징으로 하는 회로 구조체.
  29. 제 26 항에 있어서,
    개구부의 측벽으로부터 제 1 도전층을 절연하는 절연체를 더 포함하는 것을 특징으로 하는 회로 구조체.
  30. 제 26 항에 있어서,
    전도층은 개구부에서 제 1 전도층으로부터 절연되며 제 1 전도층을 에워싸는 하나 이상의 전도층을 포함하고,
    상기 일부분은, 기판의 하부에서 보았을때, 개구부에서 제 1 전도층을 에워싸는 상기 전도층중 어느 하나에 의해 서로 커버되지 않는 것을 특징으로 하는 회로 구조체.
  31. 제 13 항 또는 제 26 항에 있어서,
    제 1 전도층은 개구부의 측벽상에서 반도체 기판의 도프된 영역을 포함하는 것을 특징으로 하는 회로 구조체.
  32. 제 26 항에 있어서,
    전도층은 개구부에서 제 1 및 제 2 전도층에 의해 에워싸여지고 개구부를 채우는 제 3 전도층을 포함하고, 제 3 전도층의 적어도 일부분은, 기판의 하부측에서 보았을때, 상기 기판, 또는 상기 절연층, 또는 제 1 및 제 2 전도층중 어느 하나에 의해 서로 커버되지 않는 것을 특징으로 하는 회로 구조체.
  33. 제 13 항 또는 제 26 항에 있어서,
    복수의 전도층은 개구부에서 제 1 및 제 2 전도층에 의해 에워싸여지며 하나 이상의 절연층에 의해 제 1 및 제 2 전도층에서 분리되는 하나 이상의 전도층을 포함하는 것을 특징으로 하는 회로 구조체.
  34. 제 13 항 또는 제 26 항에 있어서,
    복수의 전도층은 개구부에서 제 1 및 제 2 전도층에 의해 에워싸여지며 절연층에 의해 서로 분리되고 제 1 및 제 2 전도층에서도 분리되는 두개 이상의 전도층을 포함하는 것을 특징으로 하는 회로 구조체.
  35. 제 13 항 또는 제 26 항에 있어서,
    작동 동안에, 개구부에서 제 1 전도층은 일정 전압으로 유지되는 것을 특징으로 하는 회로 구조체.
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