KR100506139B1 - 이중 다마신 금속화 방법 - Google Patents

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Abstract

본 발명은 일반적으로 고집적 상호접속부를 형성하기 위한 금속화 방법을 제공한다. 특히, 본 발명은 이중 다마신 비아와 와이어 형성부(48, 50)를 포함하는 유전체층의 모든 노출된 표면상에 증착되는 배리어층(54)을 사용하는 이중 다마신 상호접속 모듈을 제공한다. 도전성 금속(60, 62)이 평탄화 이전에 비아(48)와 와이어(50) 형성부를 충진하도록 2개 이상의 증착 방법을 사용하여 배리어층 상에 증착된다.

Description

이중 다마신 금속화 방법 {DUAL DAMASCENE METALLIZATION}
본 발명은 반도체 디바이스를 제조하는 금속화 방법에 관한 것이다. 특히, 본 발명은 금속 비아 플러그를 형성하기 위한 이중 다마신(dual damascene) 비아의 금속화 및 금속 상호접속부와 유전체층의 와이어 형성부에 관한 것이다.
서브 하프 미크론 다중레벨 금속화는 초대규모 집적회로(VLSI)의 다음 세대에 대한 중요 기술중 하나이다. 이러한 기술의 핵심에 놓여 있는 다중레벨 상호접속은 콘택트, 비아, 라인 또는 그 외의 피쳐(feature)를 포함하여 고종횡비로 형성된 상호접속 피쳐의 평탄화를 요구한다. 이들 상호접속 피쳐의 신뢰성 있는 형성은 VLSI의 성공에 있어서 매우 중요하고 또한 개별 기판 및 다이상의 회로 밀도와 품질을 증가시키기 위한 지속적인 노력에 있어서 매우 중요하다.
회로 밀도가 증가함에 따라, 비아, 콘택트 또는 그 외의 피쳐의 폭 및 이들 사이의 유전 물질이 감소되어 형성에 대한 큰 종횡비를 발생시키도록 한다. 따라서, 피쳐의 높이 대 폭 비율이 4:1 이상인 고종횡비를 가지며 보이드가 없는 피쳐를 형성하기 위한 상당한 노력이 계속되고 있다. 상기 방법 중 하나는 기판 표면에 제공된 노출된 핵형성 표면상에만 물질을 선택적으로 화학 기상 증착(CVD)하는 것과 관련된다. 선택적인 CVD는 도전성 기판과 화학 기상 성분의 접촉 시에 막층을 증착하는 것과 관련된다. 상기 성분은 상기 기판 상에 응집되어 다음의 증착 공정이 진행되는 금속 표면을 생성한다.
선택적인 CVD 금속 증착은 CVD 금속 전구체 가스의 분해가 일반적으로 도전성 핵형성 막으로부터의 전자 소스를 요구한다는 사실에 기초한다. 통상적인 선택 CVD 금속 증착 공정에 따르면, 금속은 하부 도전층으로부터 금속 막 또는 도핑된 실리콘 또는 금속 실리사이드가 노출되는 개구의 하부에서 성장하여야 하지만, 필드와 개구 벽과 같은 유전체 표면상에서는 성장하면 안 된다. 하부 금속 막 또는 도핑된 실리콘은 유전체 필드와 개구 벽과는 달리 도전성이며, 금속 전구체 가스의 분해 및 그에 따른 금속의 증착에 필요한 전자를 공급한다. 선택적 증착에 의하여 얻어진 결과는 매우 작은 치수(<0.25μm)를 충진할 수 있는 개구, 고종횡비(>5:1)비아 또는 콘택트 개구부에 CVD 금속의 "상향식(bottom-up)" 엑피텍셜 성장이다.
알루미늄(Al) 및 그의 합금은 반도체 공정에서 라인 및 플러그를 형성하기 위하여 사용되는 통상적인 금속인데, 이는 알루미늄이 낮은 저항, 이산화실리콘(SiO2)에 대한 우수한 접착성, 패턴화 용이 및 고순도 성질을 가지기 때문이다. 또한, 알루미늄 전구체 가스는 전술한 선택 CVD 처리를 용이하게 하도록 이용된다. 그러나, 알루미늄은 전자이동에 대해서는 보다 높은 저항 및 문제점을 갖는다. 전자이동은 조립과정에서 발생되는 결함과는 반대로 회로가 동작하는 동안 금속 회로에서 발생되는 현상이다. 전자 이동은 회로에 형성된 전기장에서 금속의 확산에 의하여 이루어진다. 금속은 몇 시간의 동작 후에 한쪽 단부에서 다른 쪽으로 이전되어 결국 완전하게 분리되며, 따라서 회로에 개구부를 형성한다. 이러한 문제는 때때로 Cu 도핑 및 텍스쳐 개선에 의하여 극복된다. 그러나, 전자이동은 회로 밀도 증가에 악영향을 주는 문제이다.
한편, 구리 및 그의 합금은 알루미늄 보다 낮은 저항을 가지며 전자이동에 대한 상당히 높은 저항력을 가진다. 이들 특성은 높은 레벨의 집적도에서 경험하게 되는 높은 전류 밀도를 지원하는데 있어서 중요하며, 디바이스의 속도를 증가시킨다. 그러나, 다중레벨 금속화 시스템에 구리 금속을 통합하는데 있어서 일차적인 문제는 (1) 에칭 기술을 이용하여 금속을 패턴화하는데 따른 곤란성 및 (2) CVD 공정이 완료되지 않은 상태에서 PVD를 이용하여 작은 비아를 충진하는데 따른 곤란성이다. 서브 미크론 최소 피쳐 사이즈 디바이스에 대하여, 구리 패터닝을 위한 습식 에칭 기술은 유체 표면 텐션, 등방성 에칭 프로파일 및 과도 에칭 제어의 곤란성 때문에 허용될 수 없으며, 신뢰성 있는 건식 에칭 처리는 이용할 수 없다.
선택적 무전해 도금, 선택적 화학 기상 증착, 고온 반응성 이온 에칭 및 리프트 오프 처리를 포함하여 몇 가지 방법이 패턴화된 구리 상호접속부를 형성하기 위하여 제안되었다. 무전해 도금은 도전성 플로어를 형성하기 위한 토대가 되는 상호접속부 플로어(floor)를 요구한다. 다음에 도전성 플로어는 용액 또는 배스로부터 구리를 흡입하도록 충진될 수 있다.
선택적 화학 기상 증착은 일반적으로 도전성 표면상에서 금속 전구체 가스의 분해를 포함한다. 그러나, 신뢰성 있고 바람직한 선택적인 CVD 구리 처리를 이용할 수 없다.
고온 반응성 이온 에칭(RIE) 또는 스퍼터 에칭은 구리층을 패턴화하기 위하여 이용되었다. 또한, RIE는 구리 피쳐가 형성된 평면 표면을 남겨놓기 위하여 해제 층에 의하여 과잉 금속이 구조에서 리프트 오프되는 리프트 오프 처리와 결합되어 이용될 수 있다.
구리 금속 배선을 위한 다른 기술은 SiO2와 같은 두꺼운 절연 물질층내의 트렌치 및/또는 콘택트를 패터닝하고 에칭하는 것을 포함한다. 다음에, Ti, TiW 또는 TiN과 같은 배리어 금속의 얇은 층은 절연층의 상부 및 트렌치 및/또는 콘택트 내에 제공되어 금속과 산화물 사이에서 실리콘으로 증착될 금속의 상호 확산을 방지하기 위한 확산 배리어 역할을 한다. 배리어 금속 증착 후에, 구리층은 트렌치를 완전하게 충진시키기 위하여 증착된다.
공지된 금속화 기술은 이중 다마신 비아 및 와이어 형성부를 가진 유전체층에 이중 다마신 상호접속부를 형성하는 방법을 제공하며, 여기서 비아는 하부층이 노출되는 플로어를 가진다. 상기 방법은 배리어층의 물리적 기상 증착, 도전성 금속, 바람직하게는 구리의 물리적 기상 증착 및 비아와 트렌치를 충진하기 위한 도전성 금속의 전기도금을 포함한다. 마지막으로, 증착된 층 및 유전체층은 예를 들어 화학적 기계적 연마에 의하여 평탄화되어 도전성 와이어를 형성한다.
도 1a 내지 1e에 따르면, 도전성 피쳐(15)를 포함하는 하부층(14) 위에 유전체층(16)이 형성된 층 구조(10)의 단면도가 도시된다. 하부층(14)은 도핑된 실리콘 기판 형태를 취하거나 기판 위에 형성된 제 1 또는 연속 도전층일 수 있다. 유전체층(16)은 공지된 과정에 따라 하부층(14)위에 형성되어 전체 집적회로의 일부를 형성하도록 한다. 유전체층(16)이 증착되면, 유전체층(16)은 이중 다마신 비아 및 와이어 형성부를 형성하도록 에칭되며, 여기서 비아는 도전성 피쳐(15)의 소량 부분을 노출시키는 플로어(30)를 가진다. 유전체층(16)의 에칭은 플라즈마 에칭을 포함하는 유전체 에칭 공정에 의하여 이루어진다. 이산화 실리콘 및 유기 물질을 에칭하는 특정 기술은 버퍼링된 불화수소산 및 아세톤 또는 EKC와 같은 화합물을 각각 포함할 수 있다. 그러나, 패터닝은 공지된 모든 방법을 이용하여 이루어질 수 있다.
도 1a에서, 유전체층(16)에 형성된 이중 다마신 비아 및 와이어 형성부의 단면도가 도시된다. 비아 및 와이어 형성부는 하부의 도전성 피쳐(15)와 전기적인 접속을 제공하는 도전성 상호접속부의 증착을 용이하게 한다. 형성부는 비아 벽(34) 및 도전성 피쳐(15)의 적어도 일부분을 노출시키는 플로어(30)를 가진 비아(32) 및 트렌치 벽(38)을 가진 트렌치(17)를 제공한다.
도 1b에서, PVD TaN으로된 배리어층(20)은 비아 및 와이어 형성부상에 증착되며, 비아(32)에 홀(18)을 남긴다. 배리어층은 바람직하게 티타늄, 티타늄 질화물, 탄탈 또는 탄탈 질화물로 형성된다. 이용된 공정은 텍스쳐와 막 성질을 향상시키기 위한 PVD, CVD 또는 이들이 결합된 CVD/PVD일 수 있다. 배리어층은 구리 확산을 제한하며 상호접속부의 신뢰성을 상당히 증가시킨다. 약 25 내지 400Å, 바람직하게 약 100Å의 두께를 가진 배리어층이 바람직하다.
도 1c에서, PVD 구리층(21)은 벽 형성부의 벽(34, 38) 및 플로어(30) 전체의 배리어층(20)위에 증착된다. 이용된 금속은 알루미늄 또는 텅스텐일 수 있다. PVD 구리층(21)은 추가의 금속층에 대한 양호한 접착을 제공한다.
도 1d에서, 구리(22)는 PVD 구리층(21)위에 전기도금되어 구리 플러그(19)로 비아(32)를 충진시키도록 한다. 전기도금은 공지되어 있으며 여러 가지 기술에 의하여 수행될 수 있다.
도 1e에서, 구조(10)의 상부가 바람직하게 화학적 기계적 연마(CMP)에 의하여 평탄화된다. 평탄화 중에, 구리층(21, 22), 배리어층(20) 및 유전체층(16)의 일부는 구조의 상부에서 제거되어 트렌치에 형성된 도전성 와이어(39)가 완전히 평탄화되도록 한다.
PVD 구리 증착과 비교하여, 블랭킷 CVD 공정중에 증착된 얇은 막은 일반적으로 컨포멀하며 우수한 스텝 커버리지, 즉 작은 개구부 구조를 갖더라도, 기판 위에 형성된 어떤 개구의 측면과 베이스 상에서의 균일한 층두께를 제공한다. 따라서, 블랭킷 CVD는 개구를 충진하기 위하여 이용되는 공통적인 방법이다. 그러나, 블랭킷 CVD 공정에는 두 가지 곤란성이 있다. 첫째, 블랭킷 CVD 막은 개구의 모든 측면으로부터 성장하는데, 이는 증착된 층이 개구의 상부 코너에서 상방향과 하방향으로 성장하고 개구가 완전하게 충진되기 전에 개구의 상부면에 교락되기 때문에(즉, 교락 또는 크라우닝) 충진된 개구에 보이드를 야기한다. 또한, 연속 핵생성층, 즉 CVD층이 확실히 증착되도록 개구 벽상에 증착되는 모든 기판 표면 위에 핵생성을 보증하는 연속 막층은 개구 폭을 감소시키며, 따라서 보이드 없이 개구의 충진 곤란성을 증가시킨다. 두 번째, 블랭킷 CVD에 의하여 증착된 막은 막이 증착되는 표면의 지형에 따를 경향이 있으며, 이는 막이 임의대로 배향된 결정 구조를 가지도록 하고 반사특성을 낮게 하며 지형이 비배향되거나 임의적일 경우 전자이동 성능을 약화시킨다.
선택적 CVD는 증착 막을 제공하는 CVD 전구체 가스의 분해가 도전성 핵형성 막으로부터 전자 소스를 요구한다는 사실에 기초한다. 통상적인 선택적 CVD 공정에 따르면, 증착은 하부 층으로부터 도전 막 또는 도핑된 실리콘이 노출되는 개구의 하부에서 성장하여야 하지만, 핵생성 사이트가 제공되지 않는 절연 필드 또는 절연 개구 벽에서는 성장하면 안 된다. 유전체 표면과 달리 개구의 베이스에 노출된 도전성 막 및/또는 도핑된 실리콘은 전구체 가스의 분해 및 그에 따른 막층의 증착에 필요한 전자를 공급한다. 선택적 증착에 의하여 얻어진 결과는 매우 작은 치수(<0.25μm)를 충진할 수 있는 개구, 고종횡비(>5:1) 비아 또는 콘택트에 막이 "상향식" 성장하는 것이다. 그러나, 선택적 CVD 공정에서, 상기 표면에 결함이 존재하는 필드 위에 원치 않는 결절이 형성된다.
한편, PVD 공정은 향상된 반사성을 가진 고지향성 막의 증착이 가능하지만, 양호한 개구 충진 또는 고종횡비 분야에서 양호한 스텝 커버리지를 제공하지는 못한다. 타깃 물질의 물리적 스퍼터링은 기판 표면에 대하여 예각으로 이동하는 입자를 야기시킨다. 그 결과, 높은 종횡비의 개구가 충진되는 경우, 개구가 증착 물질로 완전하게 채워지기 전에 스퍼터링된 입자는 상부 벽 표면 위에 증착되고 개구부를 커버하려는 경향이 있다. 이에 따른 구조는 일반적으로 기판 위에 형성되는 디바이스의 품질을 손상시키는 보이드를 포함한다.
고종횡비는 상승된 온도로 막을 증착함으로써 PVD 처리를 이용하여 충진될 수 있다. 예를 들어, 알루미늄은 400℃ 이상에서 증착되어 기판 위 및 개구 전체에 대한 알루미늄의 흐름을 개선하도록 한다. 이러한 고온 Al 공정은 스텝 커버리지를 향상시키는 것으로 알려져 있다. 그러나, 고온 Al 공정은 신뢰할 수 없는 비아 충진, 높은 증착 온도, 긴 충진시간 및 우수하지 못한 반사도를 나타낸다.
이러한 기술의 이용에도 불구하고, 소정 증착 물질로된 플로어를 가진 이중 다마신 상호접속부 및 비아를 제조하는 금속화 방법이 요구된다. 상기와 같은 고집적된 상호접속부는 특히 고종횡비로 무보이드 비아, 콘택트 및 비아를 형성하는 서브쿼터 미크론 와이드 개구를 제공해야 한다. 또한, 높은 도전성 및 개선된 전자이동 저항성을 가진 회로를 제공하는 방법이 요구된다. 트렌치의 비아와 와이어에 금속 플러그를 형성하도록 하는 적은 처리 단계를 요구하는 간단한 방법이 바람직하다. 금속 에칭 기술을 이용하지 않고 모든 공정이 완료되는 것이 더 바람직하다.
도 1a 내지 1e(종래기술)는 이중 다마신 비아 및 와이어 및 배리어층, PVD 금속 증착 및 금속 전기도금을 이용하여 금속 상호접속부를 제공하는 종래 기술의 단계를 도시한다.
도 2a 내지 2e는 본 발명의 제 1실시예에 따라 이중 다마신 비아 및 와이어 형성부, 및 도전성 금속으로 비아 및 와이어 형성부를 충진하기 전의 배리어층의 증착을 도시한다.
도 3a 내지 3e는 본 발명의 제 2실시예에 따라 배리어층을 가진 이중 다마신 비아 및 와이어 형성부, 및 도전성 금속의 증착 단계를 도시한다.
도 4a 내지 4e는 본 발명의 제 3실시예에 따라 배리어층을 가진 이중 다마신 비아 및 와이어 형성부, 및 도전성 금속의 증착 단계를 도시한다.
도 5a 내지 5e는 본 발명의 제 4실시예에 따라 배리어층을 가진 이중 다마신 비아 및 와이어 형성부, 및 도전성 금속의 증착 단계를 도시한다.
도 6a 내지 6e는 본 발명의 제 5실시예에 따라 배리어층을 가진 이중 다마신 비아 및 와이어 형성부, 및 도전성 금속의 증착 단계를 도시한다.
도 7은 본 발명의 바람직한 실시예에 따른 순차적 금속화를 위하여 구성된 통합 처리 시스템을 도시한다.
본 발명은 이중 다마신 비아 및 와이어 형성부를 가진 비도전층에 이중 다마신 상호접속부를 형성하는 방법을 제공한다. 상기 방법은 이중 다마신 비아 및 와이어 형성부내의 표면을 포함하는 비도전층의 노출 표면 위에 배리어층을 증착하는 단계를 포함한다. 비아 및 와이어 형성부는 보이드를 방지하기 위하여 어닐링 단계에 의하여 분리되는 것이 바람직한 두 개 이상의 증착 기술을 이용하여 구리 또는 알루미늄과 같은 도전성 금속으로 충진된다. 마지막으로, 도전성 금속, 배리어층 및 유전체층은 예를 들어 화학적 기계적 연마에 의하여 평탄화되어 비아에 의하여 하부 도전 영역에 연결되는 도전성 와이어를 한정하도록 한다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
그러나, 첨부된 도면은 단지 설명을 위한 것일 뿐 본 발명을 이에 한정시키는 것은 아니다.
본 발명은 일반적으로 상호접속 저항이 감소되고 전자이동 성능이 개선된 고집적 구조에 상호접속부를 제공하는 인-슈트 금속화 방법을 제공한다. 특히, 본 발명은 비아와 와이어 형성부의 노출 표면상의 배리어층 및 비아 및 와이어 형성부를 충진시키는 2개 이상의 증착 기술을 결합하여 이중 다마신 상호접속부를 제공한다. 바람직한 증착 기술은 통합 처리 시스템에 결합될 수 있지만 통합되지 않은 기술이 적당한 금속 상호접속부 및 금속 비아 플러그를 제공할 수 있다.
명확하게 하기 위하여, 본 발명은 구리 증착 기술을 참고로 설명된다. 그러나, PVD 알루미늄 또는 Al/Cu와 같은 다른 금속 공정이 본 발명의 장점을 달성하도록 이용될 수 있다.
도 2a에 따르면, 본 발명에 따른 IC 구조(40)를 형성하기 위하여, 유전체층(42)이 도전층의 표면(44) 또는 패턴화된 층의 도전성 영역(46) 위에 통상적인 기술에 의하여 형성된다. 유전체층은 단일 금속화층 두께의 약 2배 두께를 가질 수 있는데, 이는 이중 다마신 비아 및 와이어 형성부는 이를 통하여 에칭되기 때문이다. 공지되어 있든 그렇지 않든 임의의 유전체가 이용될 수 있으며, 이는 카본 불소화 SiO2, 유기 중합체 등과 같은 저유전성 물질을 포함하며 본 발명의 권리범위내이다. 유전체층은 적당한 증착 강화 물질 위에 증착되는데, 바람직한 증착 강화 물질은 도전성 금속 및 도핑된 실리콘을 포함한다.
증착되면, 유전체층은 이중 다마신 비아 및 와이어 형성부를 형성하기 위하여 에칭되며, 여기서 비아(48)는 충진될 때 와이어 또는 상호접속부를 형성하는 트렌치(50)를 하부 도전성 영역(46)에 연결한다. 비아는 일반적으로 급격한 측벽(52)에 의해 고종횡비를 가진다. 유전체층(42)의 에칭은 플라즈마 에칭을 포함하여 어떠한 유전체 에칭 공정이라도 이용할 수 있다. 실리콘 산화물 및 유기 물질을 에칭하는 특정 기술은 버퍼링된 불화수소산 및 아세톤 또는 EKC와 같은 화합물을 포함할 수 있다. 그러나, 패터닝은 공지된 모든 방법을 이용하여 이루어질 수 있다.
도 2b를 참조하면, 배리어층(54)이 비아(48)와 와이어(50) 형성부내의 표면을 포함한 노출된 표면상에 증착된다. 본 발명에 따르면, 바람직한 배리어/습윤층은 내화 물질(이를테면, 텅스텐(W), 텅스텐 질화물(WN), 니오븀(Nb), 알루미늄 실리케이트 등) 재료, 탄탈(Ta), 탄탈 질화물(TaN), 티타늄 질화물(TiN), Ti/N2 채운 PVD, 3원 화합물(이를테면, TiSiN, WSiN 등) 또는 이들 층의 결합층과 같은 층들을 포함한다. 바람직한 배리어 재료는 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄 및 알루미늄 산화물을 포함한다. 가장 바람직한 배리어/습윤 재료는 전형적으로 50 내지 1000 Å의 두께를 가지는 PVD 층으로서 제공되는 Ta와 TaN이다. 역으로, CVD TiN 또는 WN 배리어/습윤층은 전형적으로 100 내지 400 Å 두께를 가진다. 상기 배리어/습윤층은 유전체층상에 연속적인 캡을 형성하기 위해 증착되고, 질소로 처리될 수도 있다. 대안적으로, 실리콘 산화물의 노출된 표면은 구리에 대한 배리어층으로서 효율적인 SixOyNz 층을 형성하기 위해 질소로 처리될 수 있다.
배리어/습윤층의 결합은 CVD Cu에 대한 더 나은 접착성을 제공하기 위해 처리 가스 흐름을 변경함으로써 생성될 수 있다. 예를 들면, WF6, N2, H2 및 SiH4의 반응에 의한 WN의 CVD 증착은 유전체층에 대한 뛰어난 접착성을 제공한다. 증착동안 질소 흐름 차단은 CVD WN층과 다음 CVD Cu층에 접착하는 CVD W의 최종 배리어/스윤층을 가져온다. 유사하게 질소 흐름을 차단함으로써 TaN 층이 Ta층과 결합될 수 있고 또는 TiN 층이 Ti층과 결합될 수 있다. 상기 결합층들은 CVD Cu에 대한 접착성을 개선시켜, 비아 또는 트렌치 내에 증착되는 재료에 더 나은 텍스쳐를 제공한다. 대안적으로, WN, TaN, 또는 TiN 배리어/습윤층이 CVD Cu 층을 핵형성화시키고 보다 나은 접착성을 제공하기 위해 H2, Ar 또는 He 플라즈마로 미리 처리될 수 있다.
CVD/PVD 충진
본 발명의 일 실시예(40)에서, 도 2c-2e에 추가로 도시된 바와 같이, 더 낮은 저항성과 더 큰 전기적 이동 저항을 가지는 이중 다마신 플러그와 상호접속부를 형성하기 위한 방법이 제공된다. 서브 하프 미크론 비아가 컨포멀한 CVD Cu에 의해 보이드 없이 충진되고, 다음에 트렌치가 도펀트로서 주석을 포함하는 PVD Cu로 충진된다. 증착 후, 상기 도펀트는 전기적 이동 저항을 개선시키기 위해 CVD Cu 층으로 이동한다. 상기 와이어는 구조를 평탄화시킴으로써 완성된다.
도 2c를 참조하면, 컨포멀한 배리어층(54)을 가지는 이중 다마신 비아와 와이어 형성부의 단면도는 비아가 구리 플러그(60)에 의해 완전히 충진될 때까지 필드 영역(56)과 측벽(58)상에 균일하게 증착되는 컨포멀한 CVD Cu층(55)을 포함한다.
도 2d를 참조하면, 구리층(62)이 와이어 형성부(50)를 충진하기 위해 CVD Cu층 위에 물리적 기상 증착된다. 와이어 형성부를 충진하기 위해, 상기 충진은 상기 구조의 전체 영역이 PVD Cu로 커버되게 될 때 발생한다.
도 2e를 참조하면, 상기 구조(40)의 상부가 화학적 기계적 연마(CMP)(이를 테면 어플라이드 머티어리얼스사로부터 입수 가능한 Mirra™ 시스템)에 의해 평탄화된다. 평탄화 처리동안, 상기 구리(62), 배리어 재료(54) 및 유전체(42)의 일부는 상기 구조의 상부로부터 제거되며, 도전성 와이어(64, 66)로 완전히 편평한 표면을 잔류시킨다.
CVD/Anneal/PVD Fill
도 3a-3e에 도시된 바와 같이, 본 발명의 다른 실시예(70)에서, 서브 하프 미크론 이하의 비아는 부분적으로 컨포멀한 CVD Cu에 의해 채워진 후 비아를 채우기 위해 어닐링된다. 트렌치는 상술한 바와 같이 PVD Cu로 채워진다. 만일 트렌치의 폭이 좁다면, 어닐링 단계에서 트렌치를 채울 수 있다. 트렌치는 트렌치와 아래층이 연결된 비아와 동일 폭을 가질 수 있다. PVD Cu 단계는 도펀트를 제공하거나 구조의 평탄화에 대한 충분한 막 두께를 제공하기 위해 사용될 수 있다.
도 3a에는 도 2b에 도시된 바와 유사하게 형성된 배리어층(54)을 가진 패턴화된 유전체가 도시되어 있다. 도 3b를 참조하면, 컨포멀한 배리어층(54)을 가진 이중 다마신 비아와 와이어 형성부의 단면도는 필드 영역(56)에 균일하게 증착된 컨포멀한 CVD Cu층(72)과 비아가 홀(74)을 남기며 부분적으로 채워질 때까지 측벽(58)을 포함한다. 도 3c를 참조하면, CVD Cu층은 다음으로 구리를 홀(74)로 플로우시키고 구리 플러그(76)를 형성하기 위해 약 300℃에서 450℃의 온도로 웨이퍼를 가열함으로써 어닐링된다.
도 3d를 참조하면, 구리층(62)은 와이어 형성부(50)를 채우기 위해 CVD Cu층위에 물리적 기상 증착된다. 일반적으로 와이어 형성부를 채우기 위해, 구조의 전체 필드가 PVD Cu로 커버된다.
도 3e를 참조하면, 구조(70)의 상부는 바람직하게 화학적 기계적 연마(CMP)에 의해 평탄화된다. 평탄화 처리 동안, 구리(62)의 일부, 배리어 재료(54) 및 유전체(42)는 형성된 도전성 와이어(64,66)를 가진 완전히 평탄한 표면을 남기면서 구조의 상부로부터 제거된다.
전기도금/PVD 또는CVD/PVD 충진
도 4a-4e에 도시된 바와 같은 본 발명의 실시예(80)에서, 서브 하프 미크론 이하의 비아는 Cu 전기도금 또는 컨포멀한 CVD Cu에 의해 부분적으로 또는 전체적으로 채워진다. 트렌치는 상술한 바와 같은 PVD Cu를 가진 비 집적 시스템으로 채워질 수 있다. Cu 전기도금 후에, PVD Cu는 바람직하게 전자 이동도를 향상시키기 위해 도핑된다. 와이어는 구조를 평탄화시킴으로써 완료된다.
도 4a에는 도 2b에 형성된 바와 유사하게 형성된 배리어층(54)을 가진 패턴화된 유전체가 도시되어 있다. 도 4b를 참조하면, 컨포멀한 배리어층(54)을 가진 이중 다마신 비아와 와이어 형성부의 단면도는 필드 영역(56)에 균일하게 증착된 컨포멀한 Cu 전기도금층(82)과 비아가 홀(84)을 남기며 부분적으로 채워질 때까지 측벽(58)을 포함한다. 도 4c를 참조하면, Cu 전기도금층은 다음으로 구리를 홀(84)로 플로우시키고 구리 플러그(86)를 형성하기 위해 약 300℃에서 450℃의 온도로 웨이퍼를 가열함으로써 어닐링된다.
도 4d를 참조하면, 구리층(62)은 와이어 형성부(50)를 채우기 위해 Cu 전기도금층 위에 물리적 기상 증착된다. 일반적으로 와이어 형성부를 채우기 위해, 구조의 전체 필드가 PVD Cu로 커버된다.
도 4e를 참조하면, 구조(80)의 상부는 바람직하게 화학적 기계적 연마(CMP)에 의해 평탄화된다. 평탄화 처리 동안, 구리(62)의 일부, 배리어 재료(54) 및 유전체(42)는 형성된 도전성 와이어(64,66)를 가진 완전히 평탄한 표면을 남기면서 구조의 상부로부터 제거된다.
CVD/어닐/전기도금
도 5a-5e에 도시된 바와 같은 본 발명의 실시예(90)에서, 서브 하프 미크론 이하의 비아는 컨포멀한 CVD Cu에 의해 부분적으로 채워진 후, 구리층의 표면을 평탄화하기 위해 약 300℃에서 약 400℃의 온도로 웨이퍼를 가열하여 어닐링된다. 비아와 트렌치는 Cu 전기도금으로 비-집적 시스템에 채워질 수 있다.
도 5a에는 도 2b에 형성된 바와 유사하게 형성된 배리어층(54)을 가진 패턴화된 유전체가 도시되어 있다. 도 5b를 참조하면, 컨포멀한 배리어층(54)을 가진 이중 다마신 비아와 와이어 형성부의 단면도는 필드 영역(56)에 균일하게 증착된 컨포멀한 CVD Cu 전기도금층(92)과 비아가 홀(94)을 남기며 부분적으로 채워질 때까지 측벽(58)을 포함한다. 도 5c를 참조하면, CVD Cu층(92)은 다음으로 홀(94)을 채우지 않고 구리층을 평활시키기 위해 어닐링된다.
도 5d를 참조하면, 구리층(62)은 구리 플러그(96)를 형성하는 비아와 와이어 형성부를 채우기 위해 전기도금에 의해 증착된다. 일반적으로 와이어 형성부를 채우기 위해, 구조의 전체 필드가 Cu로 커버된다.
도 5e를 참조하면, 구조(90)의 상부는 바람직하게 화학적 기계적 연마(CMP)에 의해 평탄화된다. 평탄화 처리 동안, 구리(62)의 일부, 배리어 재료(54) 및 유전체(42)는 형성된 도전성 와이어(64,66)를 가진 완전히 평탄한 표면을 남기면서 구조의 상부로부터 제거된다.
CVD/어닐/CVD/어닐 충진
도 6a-6e에 도시된 바와 같은 본 발명의 실시예(100)에서, 서브 하프 미크론 이하의 비아는 컨포멀한 CVD Cu에 의해 부분적으로 채워진 후, 비아를 채우기 위해 어닐링된다. 트렌치는 다음으로 CVD Cu로 채워진 후, 비아에 대해 전술한 바와 같이 어닐링된다. 와이어는 구조를 평탄화함으로써 형성된다.
도 6a에는 도 2b에 형성된 바와 유사하게 형성된 배리어층(54)을 가진 패턴화된 유전체가 도시되어 있다. 도 6b를 참조하면, 컨포멀한 배리어층(54)을 가진 이중 다마신 비아와 와이어 형성부의 단면도는 필드 영역(56)에 균일하게 증착된 컨포멀한 CVD Cu 전기도금층(102)과 비아가 홀(104)을 남기며 부분적으로 채워질 때까지 측벽(58)을 포함한다. 도 6c를 참조하면, CVD Cu층은 다음으로 구리를 홀(104)로 플로우시키고 구리 플러그(106)를 형성하기 위해 약 300℃에서 450℃의 온도로 웨이퍼를 가열함으로써 어닐링된다. 제 2 컨포멀한 CVD Cu층(108)은 트렌치가 홀(110)을 남기면서 부분적으로 채워질 때까지 어닐링된 CVD층상에 균일하게 증착된다. 도 6d를 참조하면, 제 2 CVD Cu층(108)은 다음으로 구리를 트렌치 홀(110)로 플로우시키고 그리고 구리 와이어(112)를 형성하기 위해 약 300℃에서 450℃의 온도로 웨이퍼를 가열함으로써 어닐링된다. 도 6e를 참조하면, 구리 와이어(112)는 전술한 바와 같은 평탄화에 의해 완료된다.
통합 처리 시스템
도 7에 상술한 바와 같은 통합 처리가 실행될 수 있는 PVD와 CVD 챔버를 가진 통합 처리 시스템(160)의 개략도가 도시되어 있다. 전형적으로, 기판이 삽입되고 카세트 로드록(162)을 거쳐 처리 시스템(160)으로부터 회수된다. 블레이드(167)를 가진 로봇(164)은 기판을 시스템(160)을 통하여 이동시키기 위해 처리 시스템(160) 안에 위치한다. 제 1 로봇(164)은 전형적으로 카세트 로드록(162), 가스 제거 웨이퍼 적응 챔버(170), 예비 챔버(172), PVD Tin 챔버(174) 및 냉각 챔버(176) 사이에서 기판을 전송하기 위해 버퍼 챔버(168)에 위치한다. 제 2 로봇(178)은 냉각 챔버(176), 코히어런트 Ti 챔버(182), CVD TiN 챔버(184), CVD Cu 챔버(186) 및 PVD IMP Cu 처리 챔버(188)로/으로부터 기판을 전송하기 위해 전송 챔버(180)에 위치한다. 집적 시스템의 전송 챔버(180)는 바람직하게 10-3에서10-8 torr의 범위의 저압 또는 고진공 상태로 유지된다. 도 6의 챔버의 이러한 특정 구성은 단일 클러스터 툴내에서 CVD 및 PVD 처리를 가능케 하는 통합처리장치를 포함한다. 이러한 특정 챔버 형상 또는 배치는 단지 예시이며, PVD 및 CVD 처리의 다른 형상이 본 발명에 의해 고려될 수 있다.
전형적으로, 처리시스템(160)에서 처리된 기판은 카세트 로드록(162)으로부터 버퍼 챔버(168)로 전달되고, 여기서 로보트(164)는 기판을 가스 제거된 챔버(170)로 가장 먼저 이동시킨다. 다음으로, 기판이 예비된 챔버(172), PVD TiN 챔버(174) 다음으로 냉각된 챔버(176)로 전달된다. 냉각된 챔버(176)로부터 로보트(178)는 기판을 냉각 챔버(176)로 다시 이동시키기 전에 전형적으로 하나 이상의 처리 챔버 안과 챔버 사이로 기판을 이동시킨다. 기판 상에 원하는 구조물을 제조하기 위해 기판이 임의의 횟수만큼 하나 이상의 챔버 내에서 처리 또는 냉각된다. 기판은 처리장치(160)로부터 제거되고, 다음으로 버퍼 챔버(168)를 통해 처리되고, 로드록(162)으로 이동된다. 마이크로프로세서 제어기(190)는 기판상의 층의 시퀀스 및 형성을 제어한다.
본 발명에 따르면, 처리장치(160)는 로드록(162)을 통해 기판을 가스 제거된 챔버(170)로 전달시키고, 여기서 기판은 배출가스 오염물로 유입된다. 다음으로, 기판은 예비 챔버(172)로 이동되어 기판의 표면이 상부의 어떠한 오염물도 제거하도록 세정된다. 다음으로, 기판은 CVD-TiN 챔버(175)내에서 처리되어 유전체층상에 배리어층을 증착시킨다. 다음으로, 로보트(178)가 기판을 CVD Cu(174)로 이동시킨다. 기판은 금속으로 구성된 둘 이상의 층을 수용하여 금속 플러그와 상호결합부를 형성한다. 임의의 가열된 챔버 내에서 어닐링이 수행될 수 있다. 금속층이 완전히 증착된 이후, 기판이 평탄화 유니트에 전달된다.
단계적-진공 웨이퍼 처리장치가 1993년 2월 16일 공개된 템프만 등의 "Staged-Vaccum Wafer Processing System and Method"라는 제목의 미국 특허번호 5,186,718호에 개시되어 있고, 이는 참조를 위해 인용된다. 이러한 장치는 CVD 챔버를 수용하도록 변조된다.
CVD Cu 층이 구리+2(hfac)2와 Cu+2(fod)2(fod는 헵타플루오르 디메틸 옥타네디엔의 약어)을 포함하는 공지된 CVD Cu 처리 또는 전구체 가스를 사용하여 증착되지만, 바람직한 처리는 캐리어 가스로서 아르곤을 가진 휘발성 액체 복합 구리+1hfac, TMVS(hfac는 헥사플루오르 아세틸아세토네이트 아니온에 대한 약어이고, TMVS는 트리메틸비닐실란에 대한 약어이다)를 사용한다. 이러한 복합체가 대기 상태에서 액체이기 때문에, 반도체 제조에서 현재 사용되는 표준 CVD 버블러 전구체 전달장치에서 사용된다. TMVS 및 구리+2(hfac)2는 모두 챔버로부터 배출되는 증착 반응의 휘발성 부산물이다. 증착 반응은 이하의 메카니즘에 따라 수행될 것으로 간주되고, 여기서 (s)는 표면과의 반응을, (g)는 기체상태를 나타낸다.
단계 1 에서, 복합체는 금속 표면상의 기체 상태로부터 흡수된다. 단계 2에서, 통합된 올레핀(이 경우 TMVS인)은 복합체로부터 불안전 복합체로서 Cu+1hfac 하부에 남겨진 자유 가스로서 해리된다. 단계 3에서, Cu+1hfac는 해리하여 구리 금속 및 휘발성 Cu+2(hfac)2를 형성한다. CVD 온도에서의 해리는 금속 또는 도전 표면에 의해 매우 강하게 촉진되는 것으로 나타난다. 선택적인 반응에서, 유기금속 구리 복합체는 수소에 의해 감소되어 금속 구리를 형성한다.
휘발성 액상 복합체, Cu+1hfac, TMVS는 열적 또는 플라즈마 기본 처리를 통해 Cu를 증착시키는데 사용될 수 있고, 열적 기본 처리가 가장 바람직하다. 플라즈마 강화 처리에 대한 기판의 온도는 바람직하게는 대략 100 내지 400℃인 반면, 열적 처리에 대한 온도는 대략 50 내지 300℃이고, 가장 바람직하게는 대략 170℃이다. 이러한 처리중 하나에 뒤이어, CVD Cu 습윤층이 핵형성층 상부에 제공된다. 선택적으로, 전기도금된 구리가 CVD Cu 습윤층과 조합하여 또는 대체하여 사용된다.
CVD Cu층의 증착 이후, 기판이 PVD Cu 챔버로 전달되어 CVD Cu 및 PVD Cu의 용융점 온도 이하에서 PVD Cu를 증착시킨다. 연성 금속이 구리이고, PVD Cu가 550℃ 바람직하게는 400℃이하의 웨이퍼 온도에서 증착되는 것이 바람직하다. 구리층은 대략 200℃의 PVD 증착 처리동안 흐르기 시작하고, 탄탈 배리어/습윤층은 고체 금속층으로서 제자리에 단단하게 남아 있다. 탄탈이 구리와 우수한 습윤을 가지기 때문에, CVD Cu는 대략 400℃에서 탄탈의 습윤화를 방지하고, 종래기술의 CVD 처리에 의해서 알려진 바와 같이 알루미늄의 용융점 이상(>660℃)의 웨이퍼 온도가 요구되지 않는다. 그러므로, 얇은 탄탈층을 사용함으로써 구리의 용융점 이하의 온도에서 구리의 평탄화가 얻어질 수 있다.
본 발명의 각각의 특징에서, 증착된 Cu층은 H2로 어닐링되어 층이 CuO의 형성에 대해 더욱 저항성을 가지도록 한다.
구리 전기도금은 PVD 또는 CVD 처리보다 훨씬 저가이지만, 통합 처리장치에서 사용할 수는 없다. 다행히도, 다른 처리장치 사이의 이동이 금속층 내에 주목할 만한 계면을 형성하지 않을 때 기판을 공기에 노출시킨다. 대략 0.5wt% 내지 2wt%의 Sn을 함유한 구리로 구성된 타깃은 기상 증착, 또는 10-7Torr 및 150EC의 기판 온도에서 이중 전자총 장치를 사용하여 전기도금된다.
이상에서, 본 발명의 바람직한 실시예를 통해 설명되었지만, 본 발명의 기본 범위에서 벗어남없이 다른 추가의 실시예가 가능하다. 본 발명의 범위는 이하의 청구항에 의해 결정된다.

Claims (30)

  1. 이중 다마신 비아 및 와이어 형성부를 가지는 유전체층내에 이중 다마신 상호접속부를 형성하는 방법으로서,
    a) 상기 유전체층의 노출된 표면상에 배리어층을 증착하는 단계;
    b) 상기 배리어층 상에 제 1 증착 방법, 어닐링 단계, 제 2 증착 방법을 사용하여 도전성 금속을 증착하여, 상기 다마신 비아 및 와이어 형성부를 충진하는 단계; 및
    c) 상기 도전성 금속과 배리어층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  2. 제 1 항에 있어서, 상기 도전성 금속은 구리 또는 도핑된 구리인 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  3. 제 1 항에 있어서, 상기 도전성 금속은 구리, 알루미늄, 도핑된 구리, 도핑된 알루미늄, 및 이들의 혼합물로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  4. 제 1 항에 있어서, 상기 도전성 금속은 상기 다마신 와이어 형성부를 충진하기 이전에 어닐링되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  5. 제 1 항에 있어서, 상기 단계 (a)와 (b)는 통합 처리 시스템에서 수행되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  6. 제 1 항에 있어서, 상기 평탄화 단계는 화학적 기계적 연마에 의해 수행되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  7. 제 1 항에 있어서, 상기 배리어층은 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄, 및 알루미늄 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  8. 이중 다마신 비아 및 와이어 형성부를 가지는 유전체층에 이중 다마신 상호접속부를 형성하는 방법으로서,
    a) 상기 유전체층의 노출된 표면상에 배리어층을 증착하는 단계;
    b) 상기 비아 형성부를 충진하기 위해 상기 배리어층 상에 도전성 금속을 화학적 기상 증착하는 단계;
    c) 상기 와이어 형성부를 충진하기 위해 상기 도전성 금속을 물리적 기상 증착하는 단계; 및
    d) 도전성 와이어를 형성하기 위해 상기 도전성 금속, 배리어층, 및 유전체층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  9. 제 8 항에 있어서, 상기 도전성 금속은 구리 또는 도핑된 구리인 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  10. 제 8 항에 있어서, 상기 도전성 금속은 구리, 알루미늄, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  11. 제 8 항에 있어서, 상기 단계 (a) 내지 (d)는 통합 처리 시스템에서 수행되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  12. 제 8 항에 있어서, 상기 배리어층은 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄, 및 알루미늄 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  13. 제 8 항에 있어서, 상기 화학적 기상 증착 후 및 물리적 기상 증착 이전에 상기 도전성 금속을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  14. 이중 다마신 비아 및 와이어 형성부를 가지는 유전체층에 이중 다마신 상호접속부를 형성하는 방법으로서,
    a) 상기 유전체층의 노출된 표면상에 배리어층을 증착하는 단계;
    b) 상기 배리어층 상에 도전성 금속을 화학적 기상 증착하는 단계;
    c) 상기 비아 형성부를 충진하기 위해 상기 도전성 금속을 어닐링하는 단계;
    d) 상기 와이어 형성부를 충진하기 위해 상기 도전성 금속을 물리적 기상 증착하는 단계; 및
    e) 도전성 와이어를 형성하기 위해 상기 도전성 금속, 배리어층, 및 유전체층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  15. 제 14 항에 있어서, 상기 평탄화 단계는 화학적 기계적 연마에 의해 수행되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  16. 제 14 항에 있어서, 상기 배리어층은 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄, 및 알루미늄 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  17. 제 14 항에 있어서, 상기 도전성 재료는 구리 또는 도핑된 구리인 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  18. 이중 다마신 비아 및 와이어 형성부를 가지는 유전체층에 이중 다마신 상호접속부를 형성하는 방법으로서,
    a) 상기 유전체층의 노출된 표면상에 배리어층을 증착하는 단계;
    b) 상기 비아 형성부를 충진하기 위해 상기 배리어층 상에 도전성 금속을 전기도금하는 단계;
    c) 상기 와이어 형성부를 충진하기 위해 상기 도전성 금속을 물리적 기상 증착하는 단계; 및
    d) 상기 도전성 금속과 배리어층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  19. 제 18 항에 있어서, 상기 물리적 기상 증착에 의해 증착되는 도전성 금속은 도펀트를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  20. 제 19 항에 있어서, 상기 물리적 기상 증착에 의해 증착되는 도전성 금속은 어닐링되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  21. 제 18 항에 있어서, 상기 배리어층은 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄, 및 알루미늄 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  22. 이중 다마신 비아 및 와이어 형성부를 가지는 유전체층에 이중 다마신 상호접속부를 형성하는 방법으로서,
    a) 상기 유전체층의 노출된 표면상에 배리어층을 증착하는 단계;
    b) 상기 배리어층 상에 도전성 재료를 전기도금하는 단계;
    c) 상기 도전성 재료를 어닐링하는 단계;
    d) 상기 비아 및 와이어 형성부를 충진하기 위해 제2 도전성 재료를 물리적 기상 증착하는 단계; 및
    e) 상기 도전성 재료들과 배리어층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  23. 제 22 항에 있어서, 상기 물리적 기상 증착된 도전성 재료는 구리 또는 도핑된 구리인 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  24. 제 23 항에 있어서, 상기 배리어층은 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄, 및 알루미늄 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  25. 이중 다마신 비아 및 와이어 형성부를 가지는 유전체층에 이중 다마신 상호접속부를 형성하는 방법으로서,
    a) 상기 유전체층의 노출된 표면상에 배리어층을 증착하는 단계;
    b) 상기 배리어층 상에 도전성 금속을 화학적 기상 증착하는 단계;
    c) 상기 비아와 와이어 형성부를 충진하기 위해 상기 도전성 금속을 전기도금하는 단계; 및
    d) 상기 도전성 금속과 배리어층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  26. 제 25 항에 있어서, 상기 도전성 재료는 구리 또는 도핑된 구리인 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  27. 제 25 항에 있어서, 상기 배리어층은 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄, 및 알루미늄 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  28. 이중 다마신 비아 및 와이어 형성부를 가지는 유전체층에 이중 다마신 상호접속부를 형성하는 방법으로서,
    a) 상기 유전체층의 노출된 표면상에 배리어층을 증착하는 단계;
    b) 상기 배리어층 상에 도전성 금속을 화학적 기상 증착하는 단계;
    c) 상기 비아 형성부를 충진하기 위해 상기 도전성 금속을 어닐링하는 단계;
    d) 상기 어닐링된 도전성 금속 상에 상기 도전성 금속을 화학적 기상 증착하는 단계;
    e) 상기 와이어 형성부를 충진하기 위해 상기 도전성 금속을 어닐링하는 단계; 및
    f) 도전성 와이어를 형성하기 위해 상기 도전성 금속, 배리어층, 및 유전체층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  29. 제 28 항에 있어서, 상기 평탄화 단계는 화학적 기계적 연마에 의해 수행되는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
  30. 제 28 항에 있어서, 상기 배리어층은 티타늄, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈, 탄탈 질화물, 탄탈 실리콘 질화물, 도핑된 실리콘, 알루미늄, 및 알루미늄 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 이중 다마신 상호접속부 형성 방법.
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