KR100495960B1 - 반도체소자및반도체소자제조방법 - Google Patents

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프리스케일 세미컨덕터, 인크.
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Abstract

반사방지 코팅(ARC)(20)이 반도체 소자(10)에서 폴리실리콘 또는 알루미늄과 같은 반사성, 도전층(18) 위에 형성된다. ARC는 질화알루미늄층이다. 포토리소그래피동안, ARC는 방사파(30), 특히 248nm의 깊은 자외선(DUV) 방사와 같은 300nm 미만의 파장을 흡수한다. ARC에 의해 흡수됨으로써, 방사파가 기초 도전층에서 반사되지 못하게 한다. 따라서, 레지스트 마스크(34)가 패터닝되고 리소그래피 마스크(24) 상의 패턴으로 현상됨으로써, 반도체 소자의 적절한 층들로의 정확한 복제가 이루어진다.

Description

반도체 소자 및 반도체 소자 제조 방법
발명의 분야
본 발명은 일반적으로 반도체 소자에 관한 것으로, 특히, 패턴 형성에 도움이 되는 반사방지 코팅(anti-reflective coatings)을 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
발명의 배경
폴리실리콘, 알루미늄, 및 금속 규화물과 같은 고도의 반사성 물질들을 광범위하게 사용한 결과, 훨씬 감소된 기하학적 크기를 갖는 집적 회로에 대한 반도체산업의 지속적인 추세는 증가된 포토리소그래피 패터닝 문제들을 발생시키기에 이르렀다. 포토레지스트 패터닝 공정동안 이 기초 물질들로부터의 불필요한 반사는 종종 최종 포토레지스트 패턴들이 왜곡되게 한다. 이 문제점은 깊은 자외선(deep ultraviolet; DUV) 노출 파장(약 248nm)을 사용하는 포토리소그래피 촬영 기구들이 포토레지스트 패턴들을 생성시키는데 사용될 때 더 복잡해진다. 더 짧은 촬영 파장들이 회절 한도를 최소화함으로써 개선된 해상도를 가져오더라도, 포토레지스트에서 발생된 최종 패턴들은 상기 짧은 파장에서 기초 반사성 물질들의 증가된 광금속 성질로 인해 기초 물질들로부터 제어되지 않는 반사 효과에 의해 쉽게 해결된다. 게다가, 포토레지스트 패턴들은 특히 기초 반사성 물질의 토폴로지가 변화하는 영역들에서 저하된다. 반도체 소자들의 계단형 영역들에서, 기초 물질들로부터의 반사 강도가 종종 강화되어 결국 "반사성 노칭(reflective notching)" 또는 계단형 영역들 근처에서 국부적으로 왜곡된 포토레지스트 패턴을 초래한다. 따라서, DUV 리소그래피를 사용하여 반도체 기판들 위에 초미세한 포토레지스트 패턴들을 형성하는 것은 곤란하며, 그 결과 초미세한 기하학적 크기를 갖는 진보된 집적 회로의 제조가 제한된다. 또한, 반도체 제조시 사용된 많은 공지된 반사방지 코팅 물질들은 DUV 리소그래피에 사용하기 적합하지 않다. 예를 들어, 질화티탄은 노출파장이 248nm의 DUV 범위로 감소됨에 따라 강한 금속성을 띠며, 이는 질화티탄이 DUV 방사에 대해 높은 반사성을 가지며 DUV에 대한 효과적인 반사방지 코팅제가 아님을 의미한다. 실리콘이 다량 함유된 질화실리콘이 DUV에 대한 반사방지 코팅제로서 사용하도록 제안되었지만, 실리콘이 다량 함유된 질화실리콘을 형성하기 위한 처리 온도가 후면-단부(back-end) 처리시 너무 높기 때문에 알루미늄 위에 사용될 수 없다.
따라서, 반도체 기판들 상에 놓인 다양한 형상과 고도의 반사성 물질들 위에 위치하는 포토레지스트 층에 초미세한 집적 회로 패턴들을 형성하는 방법이 요구된다. 특히, DUV 리소그래피의 사용을 선호하는 방법이 유용하다.
바람직한 실시예의 상세한 설명
일반적으로, 본 발명은 DUV 방사를 사용하는 포토리소그래피 동작동안 불필요한 방사 반사를 막기 위해 반도체 소자에서 (도전층과 같은) 반사층 상에 질화알루미늄을 사용하는 것에 관한 것이다. 반도체 제조에 있어서 DUV 방사는 G-라인(436nm), H-라인(405nm), 또는 I-라인(365nm) 리소그래피와 비교했을 때 더 짧은 방사 파장(예를 들어, 248nm의 파장)을 말한다. 질화알루미늄은, 스퍼터링, 화학 증착, 또는 반응성 이온 빔 퇴적에 의해 퇴적되었든지간에 DUV 스펙트럼 범위에서 높은 방사 흡수율(낮은 투과율 및 낮은 반사율)에 적합해야 한다. 알루미늄 또는 폴리실리콘층들과 같은 반도체 웨이퍼 도전층들 위에 사용될 때, 질화알루미늄은 방사가 도전층으로 전달되지 않도록 방사를 흡수함으로써, 도전층에 의한 방사의 반사를 제거하게 된다. 반사방지 코팅제(ARC)로서 질화알루미늄을 사용하는 다른 이점은 질화알루미늄이 에칭을 거치는 후속 공정동안 에칭 스톱층 역할도 할 수 있다는 것이다. 질화알루미늄과 실리콘에 기초한 산화물(silicon-based oxides) 사이의 에칭 선택성은, 불소계 화학 약품에 있어서 질화알루미늄의 에칭 속도가 낮기 때문에 양호하다. 또한, 질화알루미늄이 저온에서 퇴적될 수 있기 때문에, ARC로서의 사용은 모든 집적화 레벨들까지 확장된다.
본 발명의 상기 및 다른 특징들과 이점들은 첨부 도면을 참조한 이하 상세한 설명을 통해 더 명백히 이해될 것이다. 도시된 것들은 크기를 나타낼 필요가 없고, 명시적으로 도시되지 않은 본 발명의 다른 실시예들이 있을 수 있다는 것을 지적하는 것이 중요하다. 또한, 동일 참조 번호들은 때때로 여러 도면들에서 동일하거나 대응하는 부분들을 나타내기 위해 사용된다.
제 1 도 내지 제 5 도는 본 발명의 일실시예에 따른 공정 단계들을 단면도로 도시한 것으로서, 집적 회로 패턴이 반도체 기판의 일부분(웨이퍼와 같은) 상에 도전층으로부터 형성된다. 제 1 도에는 반도체 소자(10)(집적 회로와 같은)의 일부분이 도시되어 있다. 반도체 소자(10)는 반도체 기판(12), 반도체 기판(12)의 주면(major surface) 위를 덮는 유전체층(16), 및 유전체층(16)을 덮는 도전층(18)을 포함한다. 반도체 기판(12)은 단결정 실리콘 기판, 절연물 상 실리콘(silicon on insulator; SOI) 기판, 사파이어 상 실리콘(silicon on sapphire; SOS) 기판, 비화갈륨(gallium arsenide) 기판 등일 수 있다. 유전체층(16)은 열적 성장된 이산화실리콘, 도핑된 이산화실리콘, 도핑되지 않은 이산화실리콘, 옥시나이트라이드, 질화실리콘 등일 수 있으며, 종래의 퇴적 또는 산화 기술들을 사용하여 형성될 수 있다.
한 형태의 도전층(18)은 반도체 소자에 사용된 알루미늄, 구리, 또는 기타 다른 금속, 금속 합금, 또는 금속 물질이다. 도전층(18)은 티탄, 티탄 규화물, 텅스텐, 텅스텐 규화물 등과 같은 기초 또는 상부 배리어 및/또는 접착층(도시되지 않음)을 포함할 수 있다. 그 금속 형태에서, 도전층(18)은 소자(10) 내에서 금속 상호 접속부를 형성하도록 리소그래픽에 의해 패터닝된다. 따라서, 도전층(18), 유전체층(16), 및 기판(12) 사이에는 여러 개재층들 및 구조들이 존재하기 쉽다. 예를 들어, 트랜지스터 게이트, 접촉부, 도전성 플러그 층간 유전체 등을 위한 폴리실리콘층들이 존재할 수 있다. 그러나, 개재 요소들을 이해하는 것은 본 발명을 실시하는 목적에 중요하지 않으므로, 이들 개재 요소들은 반드시 도시될 필요는 없다.
다른 형태에서, 도전층(18)은 반도체 소자(10) 내에서 트랜지스터들 또는 저항들과 같은 개별적인 능동 소자들을 형성하는데 사용된 폴리실리콘 또는 기타 다른 도전체 또는 반도체 물질로 형성된다. 그 폴리실리콘 형태에서, 기판(12)과 그것을 덮는 금속 상호 접속층들 사이에 알루미늄층과 같은 도전층(18)이 존재할 가능성이 높다. 도전층(18)이 폴리실리콘일 경우, 유전체층(16)은 게이트 산화물 또는 게이트 유전체층일 수 있으며, 이 경우 유전체층(16)은 도전층이 상호 접속을 위해 사용된 알루미늄 또는 기타 다른 금속일 경우보다 훨씬 더 얇아질 것이다.
도전층(18)이 도전체(예를 들어, 금속) 또는 반도체 물질(예를 들어, 폴리실리콘) 중 하나로 이루어질 수 있다는 사실에 비추어 볼 때, 본 명세서에 사용된 용어의 설명은 도움이 될 것이다. 이하 간략화를 위해, "도전성(conductive)"은 금속, 금속 합금 및 내열성 금속 규화물뿐만 아니라 통상적으로 "반도체(semiconductive)" 물질로 지칭된 물질들을 포함하여 반도체 소자들에서 전기적 신호들을 전송하기 위해 사용되는 물질들을 의미하는 것으로 해석되어야 한다.
금속 레벨 또는 폴리실리콘 레벨에서든지간에, 도전층(18)은 반도체 소자(10) 내에서 여러 배선들, 접촉부, 게이트 등을 규정하도록 패터닝되어야 한다. 종래의 패터닝에 있어서, 포토레지스트와 같은 레지스트층이 도전층을 통해 또는 그 위에 퇴적된다. 그후 도전층의 바람직한 패턴에 대응하는 패턴을 갖는 리소그래피 마스크가 기판 상에 위치하게 된다. 방사가 마스크의 투명한 부분들과 마스크의 투명한 부분들의 아래에 위치하는 레지스트층 부분들을 통해 전달됨으로써, 레지스트층의 일부분들을 화학적으로 변화시킨다. 이상적으로, 투명한 마스크 부분들 바로 아래의 레지스트층의 일부분들만 변화될 것이다. 그러나, 레지스트층을 통해 전달되는 어떤 방사는 기초 도전층에 의해 반사될 것이다. 반사의 정도는 노출을 위해 사용된 파장에서의 도전 물질의 흡수율 및 투과율에 의존한다. 반사각은 도전층의 표면 조도(surface roughness) 및 표면 형상(topography)에 크게 의존한다. 반사된 방사는 레지스트층으로 재반사하지만 종종 마스크의 투명한 부분들 바로 아래를 제외한 나머지 부분들로도 반사한다. 따라서, 마스크의 불투명한 부분들의 아래에 위치하는 레지스트층의 일부분들도 화학적으로 변화될 수 있다. 현상시, 레지스트층은 마스크의 불투명한 부분들에 의해 보호되어야 하는 방사에 레지스트층의 일부분들을 노출시키는 것으로 인해 상기 리소그래피 마스크 패턴과 정확하게 일치하지 않는 패턴을 가질 것이다. 패턴의 불일치는 이후의 처리를 통해 반도체 소자로 복제된다. 많은 경우, 도전층으로의 부정확한 레지스트층의 복제는 도전층으로부터 형성된 배선들에서 노치들(notches)을 발생시킨다. 따라서, 이 문제점은 종종 "반사성 노칭(reflective notching)"으로 지칭된다.
본 발명은 질화알루미늄으로 형성된 반사방지 코팅(ARC)을 사용하여 리소그래피 작업동안 방사의 불필요한 반사율과 관련된 문제들을 완화한다. 제 2 도에 도시된 바와 같이, ARC(20)는 도전층(18) 상에 퇴적되며, 도전층은 알루미늄, 폴리실리콘, 규화물 또는 기타 다른 반사성 물질이다. 본 발명에 따라, ARC(20)는 질화알루미늄층이다. 바람직한 형태로, ARC(20)는 순수 질소 환경에서 알루미늄 타겟과 함께 반응성 스퍼터링(reactive sputtering; RS)을 사용하여 퇴적된다. 특정처리 파라미터들은 반응기 형태 및 기타 다른 변수에 의해 변화하기 쉽지만, 일반적으로 20℃ 내지 500℃의 기판 온도, 1.0 내지 8.OmTorr의 질소 부분압 및 0.5 내지 8.0kWatt의 캐소드 전력을 사용하는 것으로 규정될 수 있다. 보다 상세하게는, 4.0mTorr 질소 부분압, 300℃ 기판 온도 및 3.0kWatt 전력을 사용하는 처리가 바람직하다. 대안적으로, ARC(20)는 화학 기상 증착(CVD)을 사용하여 퇴적될 수 있거나, 질소와 함께 노출된 알루미늄을 열적으로 반응시킴으로써 형성될 수 있다. 일반적으로, ARC(20)는 50Å(5nm)보다 두꺼운 두께(예를 들어, 100 내지 400Å(10 내지 40nm))를 갖는다. ARC(20)를 폴리실리콘, 알루미늄 또는 기타 다른 장치 레벨 도전 물질 상에 사용할 때, 바람직하게 ARC(20)는 포토리소그래피 노출에 사용된 파장에 주로 의존하는 200 내지 400Å(20 내지 40nm)의 두께로 퇴적된다. ARC(20)에 대한 최적의 두께(최적이라 함은 최소 반사율을 갖는 것을 의미한다)는 다음 식에 의해 어림될 수 있다.
t = (2m+1) 1/4n
여기서, t = 반사방지층의 두께
1 = 노출 파장
n = 1에서의 반사방지층에 대한 굴절율
m = 0 또는 1, 2, 3, 등과 같은 양의 정수
또한, ARC(20)의 흡수는 성분을 변화시킴으로써, 예를 들어, 도펀트들을 부가하거나 막의 질소 함유량을 변화시킴으로써 소망의 값으로 이루어질 수 있다.
ARC(20)의 퇴적 후에, 제 2 도에 도시된 바와 같이, 레지스트층(22)은 ARC(20)를 덮도록 형성된다. 레지스트층은 여러 상업적으로 유용한 포토레지스트들 중 임의의 포토레지스트를 사용하는 종래의 스핀-코팅 기술을 사용하여 바람직하게 퇴적된다. 퇴적 후, 레지스트층은 종래의 리소그래피 기술을 사용하여 패터닝된다. 예를 들어, 제 3 도에 도시된 바와 같이, 리소그래피 마스크(24)(포토 마스크로도 알려져 있음)가 반도체 소자(10) 상에 위치하게 된다. 리소그래피 마스크(24)는 투명한 부분(26)과 불투명한 부분(28)을 갖는다. 불투명한 부분들이 방사를 차단하기 위해 사용되어, 방사는 단지 차단되지 않은 투명한 영역들의 마스크(24)를 통과한다. 예를 들어, 제 3 도에 도시된 바와 같은 방사파들(30)은 불투명한 부분들(28)에 의해서 차단되지만, 그 밖의 다른 곳에서는 투명한 부분(26)을 통해 레지스트층(22)으로 자유롭게 통과한다. 본 발명의 바람직한 형태에서, 방사파들(30)은 300nm 보다 작은 파장을 갖는 자외선 방사파들이다. 특히, 본 발명은 현재 약 248nm 이하의 파장이 표준인 DUV를 사용하는 것이 적당하다. ARC(20)를 형성하는데 사용되는 질화알루미늄이 상기 더 짧은 파장들로서 특히 흡수성이 있기 때문에, 300nm 미만의 파장들이 본 발명에 사용하기에 특히 유효하다. 따라서, 레지스트층(22)을 통과할 때, 방사파들(30)이 ARC(20)를 통해 전달되고 도전층(18)에 의해 반사되기보다는 ARC(20)에 의해 흡수될 것이다.
방사파들(30)에 레지스트층(22)의 선택된 부분들을 노출시킬 때, 레지스트층의 상기 부분들은 네가티브 패턴들(negative patterns)을 형성하도록 가교(cross-linking) 반응을 거쳐 또는 포지티브 패턴들(positive patterns)을 형성하도록 비보호 반응을 거쳐 호스트 폴리머와 반응할 수도 있는 광-산(photo-acid) 발생과 같은 화학 변화를 일으킨다. 결과적으로, 레지스트층(22)은 레지스트층(22)의 노출부(포지티브 이미징(imaging)이라고 함) 또는 레지스트층(22)의 비노출부(네가티브 이미징이라고 함) 중 하나를 제거하기 위해 알칼리 용액으로 현상될 수 있다. 두 이미징 기술들은 이 기술 분야에서 널리 공지되어 있으므로, 더 이상 논할 필요가 없다. 네가티브 이미징의 예는 제 4 도에 도시되어 있으며, 제 3 도의 방사파들(30)에 노출된 레지스트층(22)의 일부분들은 현상 작업 후 본래 상태로 유지된다. 레지스트층(22)의 나머지 부분들은 패터닝된 레지스트 마스크(3)를 형성한다. 레지스트 마스크(34)가 현상의 결과로 규정되면, 반도체 소자(10)는 레지스트 마스크 패턴을 기초층들, 특히, ARC(20) 및 도전층(18)으로 전달하기 위해 에칭된다. 에칭동안, 레지스트 마스크(34)는 마스크 바로 아래에 있는 도전층(18) 및 ARC(20)의 부분들을 에칭으로부터 보호한다. 따라서, 레지스트 마스크의 경계 아래에 존재하는 ARC(20) 및 도전층(18)의 일부분들만 에칭될 것이다.
본 발명의 일실시예에 따라, 특히 도전층(18)이 알루미늄일 때, 한 종류의 에칭 화학 약품이 ARC(20) 및 도전층(18)을 동시에 에칭하는데 사용될 수 있다. 예를 들어, 염소에 기초한 화학 약품(예를 들어, BCl3 + Cl2)을 사용하는 건식 에칭 처리는 알루미늄 및 질화알루미늄 모두를 에칭할 것이다. 도전층(18)이 폴리실리콘일 경우, ARC(20) 및 폴리실리콘은 도시된 바와 같이, 표준 폴리실리콘 에칭(예를 들어, Cl2 + HBr)을 사용하여 스택을 형성하도록 에칭될 수 있다. 몇 가지 이유로, ARC(20)는 기초 도전 부재에 대해 선택적으로 제거될 수도 있다. 예를 들어, 질화알루미늄층은 열인을 함유한 습식 에칭제(hot phosphoric wet etch)로 폴리실리콘에 대해 선택적으로 제거될 수 있다.
ARC(20) 및 도전층(18)의 보호되지 않은 부분들이 에칭된 후에, 레지스트 마스크(34)가 제거된다. 도전층(18)의 나머지 부분들은 도전 부재들(38)을 형성하며, 각 부분의 위에는 제 5 도에 도시된 바와 같이 ARC(20)가 있다. 이 단계에서, 여러 처리 옵션들을 이용할 수 있다. 도전 부재들(38)이 폴리실리콘으로 형성될 경우, ARC(20)를 바람직하게 제거할 수 있음으로써, 폴리실리콘 도전 부재들은 규화물화 처리를 받을 수 있다. 대안적으로, 규화물이 ARC(20) 형성 이전에 폴리실리콘 상에 형성되었을 경우, ARC(20)의 제거가 반드시 필요하지는 않다. 질화알루미늄은 유전체이기 때문에, ARC(20)는 적어도 접촉될 도전 부재들(38)의 영역들로부터 제거되어야 한다. 도전 부재들(38)에 대한 전기적 접촉이 어떻게 이루어질 수 있는가는 제 6 도 내지 제 8 도를 참조하여 설명될 것이다.
제 6 도에 도시된 바와 같이, 반도체 소자(40)는 각각 ARC(20)로 덮인 도전부재들(38)을 형성하기 위해 제 1 도 내지 제 5 도를 참조하여 기술된 바와 같은 처리 단계들을 거친다. 제 6 도 내지 제 8 도에 도시된 바와 같이, 도전 부재들은 반도체 소자(40)의 금속 레벨에 존재한다(예를 들어, 알루미늄으로 형성된다). 폴 리실리콘 레벨 도전 부재들에 대한 접촉부를 형성하는 방법이 이어서 기술된다. 바람직하게, 테트라-에틸-오르토 규산염(tetra-ethyl-ortho silicate; TEOS), 포스포-규산염-유리(phospho-silicate-glass; PSG) 또는 기타 다른 산화물로 형성된 층간 유전체(42)는 반도체 소자(10) 상에 퇴적된다. 그후, 도전 부재들의 선택된 부분들의 위에 위치하는 개구들이 층간 유전체에 형성된다. 도시된 바와 같이, 2개의 개구들(44, 46)이 형성된다. 개구(44)가 ARC(20)를 노출시키는 반면, 개구(46)는 ARC(20)를 관통해 에칭되고 도전 부재(38)를 노출시킨다. 다른 2개의 개구들을 도시하는 목적은 에치 스톱으로서 ARC(20)의 유용함과 도전 부재를 전기적으로 접촉시키는 대안적 방식을 보여주기 위한 것이다. 개구들(44, 46)을 형성하고 계속해서 거기에 접촉부들을 형성하기 위한 2개의 다른 처리 시퀀스가 동일 장치 상에서 사용되기 쉽지 않다는 것을 주의해야 한다. 대신에, 하나 또는 다른 처리가 사용되기 쉽다. 그러나, 이들 처리들은 모두 도시를 목적으로 반도체 소자(40)를 참조하여 도시된다.
개구들을 형성하기 위해, 표준 리소그래피 과정에 따라 레지스트 마스크가 반도체 소자(40)에 형성된다. 그후 소자(40)가 에칭된다. 개구(44)를 형성하기 위해, 플루오르에 기초한 건식 에칭 화학 약품이 질화알루미늄에 대해 선택적으로 실리콘 산화물들을 제거함으로써 사용된다. 따라서, ARC(20)는 제 6 도에 도시된 바와 같이 개구(44)에 노출된다. 질화알루미늄과 실리콘 산화물들간의 에칭 선택성은 ARC(20)가 개구(44) 형성시 에치 스톱층으로서 작용하도록 한다. 이것은 특히, ARC(20)가 도전 부재들을 에칭 노출로부터 보호하고 있으므로 모든 개구들을 클리어하는데 사용된 오버-에칭이 접촉이 이루어지는 도전 부재에 악영향을 미치지 않기 때문에, 반도체 소자(40) 내에 가변 깊이의 개구들이 형성될 경우 유용하다. 개구(46)를 형성하기 위해, 개구(44) 형성에 사용된 동일한 에칭 화학 약품이 우선적으로 사용되며, ARC(20) 상에 여전히 남아 있다. 그후, 순수 CF4, 아르곤, 질소, 또는 산소, 또는 그 가스들의 혼합물을 사용하는 에칭 단계는 개구(46) 내에 노출된 ARC(20)의 부분들을 완전히 에칭하는데 사용될 수 있음으로써, 도전 부재(38)를 노출시킨다.
개구가 형성된 후에, 하나 또는 그 이상의 도전 물질들이 반도체 소자(40)상에 퇴적된다. 제 7 도에 도시된 바와 같이, 점착층(glue layer)(48)이 텅스텐층(50)에 앞서 퇴적된다. 텅스텐이 층간 유전체(42)에 접착되도록 하기 위해 텅스텐과 함께 사용하는 전형적인 점착층은 티탄과 질화티탄의 화합물이다. 금속 퇴적의 결과로서, 점착층(48)과 텅스텐층(50)이 모두 개구들(44, 46)을 채운다. 금속 퇴적은 블랭킷(blanket) 처리이기 때문에, 제 8 도에 도시된 바와 같이, 개별적인 도전 플러그들(54, 56)을 설치하기 위해 후속 폴리쉬 또는 배면-에칭(etch-back)이 필요하다. 임의의 이용 가능한 텅스텐 폴리싱 또는 배면-에칭이 플러그들(54, 56)을 형성하는데 사용될 수 있다. 플러그들이 형성된 후에, 플러그들에 대한 적절한 접촉부를 형성하고 반도체 소자에 신호 경로를 제공하기 위해 금속 상호 접속층(도시되지 않음)이 퇴적 및 에칭된다.
제 8 도에 도시된 바와 같이, ARC 층이 개구(40) 내에서 제거되었기 때문에 플러그(56)는 도전 부재(38)와 전기적으로 접촉한다. 반면에, 플러그(54)는 개구(44) 내에서 ARC(20)와 접촉한다. ARC(20)는 유전체이기 때문에, 플러그(54)와 도전 부재(38)간의 전기적 접속은 아직 설정되어 있지 않다. 그러나, 도전성인 알루미늄-티탄-질화물 합성물을 형성하기 위해 질화알루미늄 ARC를 인접한 티탄 점착층과 열적으로 반응시킴으로써 전기적 접속이 설정될 수 있다. 예를 들어, 40 내지 80nm의 티탄층이 퇴적된 20nm의 질화알루미늄 RS 퇴적막이 도전성 화합물을 형성하도록 450℃ 에서 약 2 시간동안 어닐링될 수 있다. 따라서, 접촉 개구에서 ARC를 제거하기 위한 처리를 겪지 않고도 접촉부를 형성할 수 있다. 질화알루미늄을 도전성 알루미늄-티탄-질화물 중간 금속(intermetallic)으로 변화시키는데 있어 예상되는 한가지 문제점은 접촉 저항이 알루미늄과 접촉된 순수 티탄을 사용하여 이루어졌을 때보다 더 높다는 것이며, 몇몇 응용에 불필요한 알루미늄-티탄-질화물 합성물을 사용한다는 것이다. 그럼에도 불구하고, 상기 예들은 본 발명에 따라 질화알루미늄 ARC가 사용될 경우 유용한 많은 옵션들 중 몇 가지를 나타낸다.
질화알루미늄 ARC를 갖는 폴리실리콘 도전 부재에 대한 접촉을 형성하기 위해, 몇몇 대안들도 존재한다. 상기 기술된 바와 같이, 제 5 도에 도시된 폴리실리콘/ARC 스택이 형성된 후에, 전체 ARC 층이 예를 들어, 열인산 에칭제(hot phosphoric acid etch)를 사용하여 폴리실리콘에 대해 선택적으로 제거될 수 있다. ARC가 이 단계로서 완전히 제거될 경우, 폴리실리콘에 대한 접촉을 형성하는 기존의 처리를 변화시킬 필요가 전혀 없다. PSG 또는 붕소로 도핑된 PSG와 같은 층간 유전체가 폴리실리콘 부재들 상에 퇴적되며, 통상적으로 접촉 개구들은 층간 유전체에서 에칭된다. ARC가 폴리실리콘 상에 남게될 경우, 제 6 도 내지 제 8 도를 참조하여 기술된 것과 비슷한 처리가 필요에 따라 에칭 화학 약품을 변화시키면서 사용될 수 있다. 예를 들어, 층간 유전체는 ARC 층에 대해 선택적으로 에칭될 수 있으며, 그후 개구들 내의 ARC가 폴리실리콘을 노출시키기 위해 열인산 에칭제를 사용하여 제거될 수 있다.
본원에 포함된 전술한 내용들은 본 발명에 관련된 많은 이점들을 보여준다. 특히, 질화알루미늄은 반도체 제조시 사용된 반사성 물질들 위에 알루미늄, 폴리실리콘, 규화물, 내열성 금속 등을 포함한 반사방지 코팅제로서 사용될 수 있다. 질화알루미늄은 특히 248nm 노출 파장(일반적으로, 깊은 자외선 또는 DUV로 지칭됨)을 포함하는 300nm 미만의 노출 파장에서 유효하다. 모든 도전층들이 248nm에서 반사성이기 때문에, 본 발명은 DUV를 사용하는 모든 도전 물질들의 포토리소그래피 패터닝이 유용할 것이다. 또한, 임의의 투명막 스택들은 또한 구조적 간섭으로 인해 기초 기판에 대해 강화된 반사율을 가지며, 이 경우, 본 발명은 불필요한 간섭에 대처할 수 있다. DUV에 대한 효과적인 ARC의 발견은, 많은 기존의 ARC들이 비교적 단파장에서 효과적이지 못하거나 소자 제조의 몇몇 단계에서 사용될 수 없으므로 중요하다. 질화알루미늄 퇴적 처리들은 전면-단부 및 후면-단부 반도체 제조와 부합된다. 또한, 질화알루미늄 ARC의 사용은 질화알루미늄이 반도체 제조에 사용된 거의 모든 실리콘에 기초한 산화물들에 대해 선택적으로 에칭될 수 있기 때문에, 접촉 개구들을 에칭하기 위해 에치 스톱으로서 작용하는 부가적인 이점이 있다. 반사성의 도전층 상에 질화알루미늄을 사용하는 다른 이점은, 어떤 응용에서 질화알루미늄을 도전성 알루미늄-티탄-질화물 중간 금속 화합물로 변화시키기 쉽다는 것이며, 그에 따라 기초 도전체와 접촉하도록 ARC를 제거할 필요성을 없애준다.
따라서, 본 발명에 따라 반사방지 코팅을 갖는 반도체 소자와 상기에 제시된 필요성 및 이점들을 완전히 만족시키는 반도체 소자를 제조하는 방법이 제공된다. 본 발명이 특정 실시예들을 참조하여 기술되었지만, 본 발명은 상기 실시예들에만 제한되는 것은 아니다. 이 기술 분야에 숙련된 사람들은 본 발명의 정신을 벗어나지 않고 수정 및 변형이 이루어질 수 있음을 인식할 것이다. 예를 들어, 본 발명에 따라 사용된 ARC는 제 1 도전층에 바로 인접할 필요는 없다. 점착층, 규화물, 배리어층과 같은 개재 물질들이 존재할 수도 있다. 또한, ARC는 유전체 위에 인가될 수 있으며, 그 아래에 도전성 또는 반사성 부재가 형성된다. 또한, 본 발명은 모든 기술들이 DUV와 사용하기 위한 개선된 ARC를 제공함에 따라(ARC의 유효성이 퇴적 기술들 및 파라미터들에 따라 미소하게 변할 수 있더라도), 특정 형태의 질화 알루미늄 형성 또는 퇴적 기술에 한정되지 않는다. 본 발명이 특정 반사성 물질과 관련하여 사용하도록 제한되지 않음을 주목해야 한다. 알루미늄 및 폴리실리콘은 반도체 제조시 통상적으로 사용되는 반사성 물질들이기 때문에 본원에서 일반적으로 언급된다. 또한, 본 발명은 포지티브 및 네가티브 이미징 리소그래피 실시에 모두 적용할 수 있다. 따라서, 본 발명은 첨부된 특허청구의 범위에 포함되는 한 모든 변형들 및 수정들을 포함한다.
제 1 도 내지 제 5 도는 본 발명의 실시예에 따른 반사방지 코팅을 사용하여 도전층을 패터닝하기 위한 일련의 공정 단계들이 수행되는 반도체 소자의 일부분을 도시하는 단면도.
제 6 도 내지 제 8 도는 제 1 도 내지 제 5 도에 도시된 공정에 따라 반사방지 코팅을 사용하여 제조된 도전 부재들에 접촉이 형성되는 반도체 소자의 일부분을 도시하는 단면도.
♣ 도면의 주요부분에 대한 부호의 설명 ♣
10 : 반도체 소자 18 : 반사성 도전층
24 : 리소그래피 마스크 34 : 레지스트 마스크

Claims (5)

  1. 반도체 소자 제조 방법에 있어서,
    반사층(18)을 갖는 반도체 웨이퍼(12)를 제공하는 단계,
    상기 반사층 바로 위에 반사방지층(anti-reflective layer)(20)을 형성하는 단계로서, 상기 반사방지층은 질화알루미늄을 포함하는, 상기 반사방지층(20) 형성 단계,
    상기 반사방지층 위에 레지스트(22)를 퇴적하는 단계, 및
    300nm보다 작은 파장을 갖는 자외선 방사(30)에 상기 레지스트의 선택된 부분들을 노출시키는 단계로서, 상기 자외선 방사는 상기 레지스트의 선택된 부분들을 통해 전달되고 상기 반사방지층에 의해 흡수되는, 상기 노출 단계를 포함하는, 반도체 소자 제조 방법.
  2. 반도체 소자 제조 방법에 있어서,
    반사층(18)을 갖는 반도체 웨이퍼(12)를 제공하는 단계,
    상기 반사층 바로 위에 반사방지층(20)을 형성하는 단계로서, 상기 반사방지층은 질화알루미늄을 포함하는, 상기 반사방지층(20) 형성 단계,
    상기 반사방지층 위에 레지스트(22)를 퇴적하는 단계,
    300nm보다 작은 파장을 갖는 자외선 방사(30)에 상기 레지스트의 선택된 부분들을 노출시키는 단계로서, 상기 자외선 방사는 상기 레지스트의 선택된 부분들을 통해 전달되고 상기 반사방지층에 의해 흡수되는, 상기 노출 단계,
    상기 레지스트를 제거하는 단계,
    상기 반사방지층과 반사층의 나머지 부분들 위에 층간 유전체를 퇴적하는 단계, 및
    상기 층간 유전체에 개구를 에칭하는 단계로서, 상기 개구는 상기 반사방지층의 일부분 위에 위치하고, 상기 반사방지층의 일부분을 노출시킬 때까지 에칭이 수행되며, 상기 반사방지층의 일부분은 에치 스톱(etch stop)으로 작용하는, 상기 에칭 단계를 포함하는, 반도체 소자 제조 방법.
  3. 반도체 소자 제조 방법에 있어서,
    알루미늄층(18)을 갖는 반도체 웨이퍼(12)를 제공하는 단계,
    상기 알루미늄층 바로 위에 반사방지층(20)을 형성하는 단계로서, 상기 반사방지층은 질화알루미늄을 포함하는, 상기 반사방지층(20) 형성 단계,
    상기 반사방지층 위에 레지스트(22)를 퇴적하는 단계, 및
    300nm보다 작은 파장을 갖는 자외선 방사(30)에 상기 레지스트의 선택된 부분들을 노출시키는 단계로서, 상기 자외선 방사는 상기 레지스트의 선택된 부분들을 통해 전달되고 상기 반사방지층에 의해 흡수되는, 상기 노출 단계를 포함하는, 반도체 소자 제조 방법.
  4. 반도체 소자 제조 방법에 있어서,
    반도체 기판(12)을 제공하는 단계,
    상기 반도체 기판(12) 위에 도전층(18)을 퇴적하는 단계,
    질화알루미늄으로 이루어진 반사방지 코팅(20)을 상기 도전층 바로 위에 형성하는 단계,
    상기 반사방지 코팅 위에 레지스트(22)를 퇴적하는 단계,
    300nm보다 작은 파장을 갖는 자외선 방사(30)에 상기 레지스트의 선택된 부분들을 노출시키는 단계로서, 상기 자외선 방사는 상기 레지스트의 선택된 부분들을 통해 전달되고 상기 반사방지층에 의해 흡수되는, 상기 노출 단계,
    레지스트 마스크(34)를 생성하기 위해 상기 레지스트를 현상하는 단계로서, 상기 레지스트 마스크는 상기 반사방지 코팅의 보호 및 비보호 영역들과 상기 도전층의 보호 및 비보호 영역들을 규정하는, 상기 레지스트 현상 단계, 및
    상기 반사방지 코팅의 비보호 영역들 및 상기 도전층의 비보호 영역들을 에칭에 의해 제거하는 단계를 포함하는, 반도체 소자 제조 방법.
  5. 반도체 소자에 있어서,
    반도체 기판(12),
    상기 반도체 기판을 덮는 도전 부재(38),
    300nm 미만의 노출 파장에서 유효한 반사방지 코팅(20)으로서, 상기 도전 부재 상에 형성되고 질화알루미늄으로 이루어지며, 상기 도전 부재와 동시에 패터닝되는, 상기 반사방지 코팅(20), 및
    상기 도전 부재 및 상기 반사방지 코팅을 덮는 층간 유전체(42)를 포함하는, 반도체 소자.
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