KR100755147B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 패턴의 힐락(Hilllock)을 최소화한 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판과, 반도체 기판의 상부에 형성되는 도전성막과, 도전성막의 상부에 형성되는 반사방지막과, 도전성막과 반사방지막의 사이에 형성되어 도전성막과 반사방지막 사이의 확산을 방지하는 확산방지막을 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조공정은, 반도체 기판 상부에 도전성막을 형성하는 공정, 도전성막 상에 확산방지막을 형성하는 공정, 확산방지막 상에 Ti/TiN의 반사방지막을 형성하는 공정을 포함한다.
이로써, 본 발명에 따른 반도체 소자는 Al-Cu막 상부에 Al-Cu와 스트레스가 적으면서 Al-Cu와 화합물을 형성하지 않는 확산방지막을 형성하여, 힐락(Hillock)의 형성을 방지함으로써 반도체 소자의 신뢰성을 향상시키며, EM(ElectorMigration)의 라이프 타임(Life time)을 연장시키는 효과가 있다.
반도체, 반도체 소자, 패턴, 확산방지막
Description
도 1은 종래기술에 따른 반도체 소자의 단면도이고,
도 2는 종래기술에 따른 반도체 소자의 패턴의 사시도이고,
도 3은 종래기술에 따른 반도체 소자의 단면도이고,
도 4는 종래기술에 따른 반도체 소자의 패턴의 사시도이고,
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이고,
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 패턴의 사시도이고,
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 확산방지층을 형성하는 공정의 개념도이고,
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 Ti막을 형성하는 공정의 개념도이고,
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 TiN막을 형성하는 공정의 개념도이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반 도체 소자의 금속 패턴의 힐락(Hillock)을 최소화한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자의 전기적인 배선은 기판에 전기저항이 상대적으로 낮은 Al-Cu막을 스퍼터링 방식으로 증착하고, 광식각(photolithography) 공정을 이용하여 패턴을 형성하므로써 이루어진다.
여기서, 도 1에 도시된 바와 같이, Al-Cu막(1)은 통상적으로 200% 이상의 높은 반사도(reflectivity)를 가지므로, Al-Cu막(1)에 직접 광식각 공정을 진행할 때 U.V광이 Al-Cu막(1) 표면에서 난반사(diffused reflection)되는 현상이 발생되므로, 이를 방지하기 위하여 Al-Cu막(1) 상에 ARC(Anti Reflecting Coating)막으로서, 소정 두께의 TiN막(5)을 형성하여 Al-Cu막(1)의 반사도를 낮추어 주는 것이 일반적이다.
이와 같이 Al-Cu막(1) 상에 TiN막(5)을 형성해 줄 경우, 광식각 공정의 진행시 발생되는 막질 표면에서의 난반사를 어느 정도 감소시킬 수 있게 된다.
그러나, 도 2에 도시된 바와 같이, ARC막으로서 TiN막(5)을 사용하여 반도체 소자를 제조할 경우, Al-Cu막(1)과 TiN막(5)의 사이에서 작용하는 스트레스(Stress)에 의하여, 금속 패턴을 식각(Etch)한 후에는 금속 패턴의 표면에 힐락(H)이 발생하여 반도체 소자의 신뢰성에 치명적인 악영향을 끼친다.
또한, Al-Cu막(1)과 TiN막(5)의 사이에서 작용하는 스트레스(Stress)의 저감을 목적으로, 도 3에 도시된 바와 같이, Al-Cu막(1) 상에 Ti막(3)을 형성하고, Ti막(3) 상에 TiN(5)막을 형성하는 경우에 있어서도, Al-Cu와 Ti간의 확산에 의하여 TiAl3가 형성되면서 금속 패턴의 국소부의 부피를 수축시킴으로써, 도 4에 도시된 바와 같이, 금속 패턴의 표면에 힐락(H)이 발생하여 마찬가지로 반도체 소자의 신뢰성에 치명적인 악영향을 끼치게 된다.
더욱이, 상기의 종래기술 각각에 있어서, 힐락(H)이 발생하게 되면, EM(Electromigration) 내성특성이 저감되고 Al-Cu막의 단면적 감소를 가속화시킴으로써, 반도체 소자 상의 금속 패턴의 단선을 유발시키게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위하여 창안된 것으로, Al-Cu막 상부에 Al-Cu와 스트레스가 적으면서 Al-Cu와 화합물을 형성하지 않는 확산방지막을 형성하여 힐락(Hillock)의 형성을 방지함으로써 반도체 소자의 신뢰성을 향상시키는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판과,반도체 기판의 상부에 형성되는 도전성막과, 도전성막의 상부에 형성되는 반사방지막과, 도전성막과 반사방지막의 사이에 형성되어 도전성막과 반사방지막 사이의 확산을 방지하는 확산방지막을 포함한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조공정은, 반도체 기판 상부에 도전성막을 형성하는 공정, 도전성막 상에 확산방지막을 형성하는 공정, 확산방지막 상에 Ti/TiN의 반사방지막을 형성하는 공정을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이고, 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 패턴의 사시도이며, 도 7 내지 도 9는 각각 본 발명의 일 실시예에 따른 반도체 소자의 확산방지층을 형성하는 공정, 반도체 소자의 Ti막을 형성하는 공정, 반도체 소자의 TiN막을 형성하는 공정의 개념도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(미도시)과, 반도체 기판의 상부에 형성되는 도전성막(11)과, 도전성막(11)의 상부에 형성되는 반사방지막(13 및 15)과, 도전성막(11)과 반사방지막(13 및 15)의 사이에 형성되어 도전성막(11)과 반사방지막(13 및 15) 사이의 확산을 방지하는 확산방지막(20)을 포함한다.
반도체 소자의 금속 패턴의 재료는 일반적으로 Al-Cu가 사용되며, Al-Cu의 광식각에 의하여 금속 패턴이 형성된다.
여기서, Al-Cu막의 상부에 Al-Cu의 높은 반사성을 저감하기 위하여 반사방지막(13 및 15)이 형성되는데, 최근에는 반사방지막(13 및 15)으로서, Ti/TiN의 적층막(13 및 15)구조로 되는 경우가 많다.
여기서, TiN(15)막과 Al-Cu로 된 도전성막(11)이 인접하는 경우에는 TiN(15)막과 Al-Cu로 된 도전성막(11)간의 스트레스차이로 인한 힐락이 발생되므로, TiN(15)막과 Al-Cu로 된 도전성막(11)의 사이에 Ti막(13)을 형성하게 되는 것이나, Ti막(13)과 Al-Cu로 된 도전성막(11)간의 확산에 의한 화합물 형성을 방지하기 위하여 Ti막(13)과 Al-Cu로 된 도전성막(11)의 사이에 확산방지막(20)이 구비된다.
물론, 확산방지막(20)으로는 다양한 재료로 형성될 수 있음은 물론이나, 제조공정의 용이성을 위하여 Al-Cu로 된 도전성막(11)의 표면을 질화시킴으로써, AlN(질화알루미늄)막을 형성하는 것이 바람직하다.
또한, 확산방지막(20)의 두께는 10 ~ 20 Å의 두께를 갖는 것이 바람직하다.
확산방지막(20)을 Al-Cu로 된 도전성막(11)의 표면을 질화시킴으로써 형성하는 경우 확산방지막(20)의 두께가 두꺼워지면, 결국 Al-Cu막의 두께를 감소시키는 현상이 발생되고, 이는 전하의 이동경로를 좁히는 것이 되어 Ti와 Al-Cu의 화합물 형성에 의하여 TiAl3가 형성됨으로써 금속 패턴에 힐락이 발생되는 것과 유사한 문제점이 발생하게 된다.
이와 반대로, 확산방지막(20)을 Al-Cu로 된 도전성막(11)의 표면을 질화시킴으로써 형성하는 경우, 확산방지막(20)의 두께가 얇아지도록 하다 보면, 연속적인 확산방지막(20)을 형성하기 어려우므로, 국부적으로 Ti와 Al-Cu의 화합물 형성에 의하여 TiAl3가 형성하게 되는 문제점이 있다.
도 6에 도시된 바와 같이, 발명에 따른 반도체 소자의 금속 패턴에는 힐락이 형성되지 않음을 알 수 있다.
본 발명에 따른 반도체 소자의 제조공정은, 도 7 내지 도 9에 도시된 바와 같이, 반도체 기판 상부에 도전성막을 형성하는 공정(미도시), 도전성막 상에 확산방지막을 형성하는 공정(도 7), 확산방지막 상에 Ti/TiN의 반사방지막(도 8 및 도 9)을 형성하는 공정을 포함한다.
좀 더 구체적으로 설명하면, 도 7에 도시된 바와 같이, Al-Cu막(11)이 증착된 반도체 소자(미도시)가 챔버(Chamber, 10) 내부로 진입하면, 챔버(10) 내부로 N2 플라즈마로 Al-Cu막(11)의 표면을 질화시켜 10 ~ 20 Å의 두께를 갖는 AlN(질화알루미늄) 화합물을 형성함으로써 AlN막(도 8의 참조번호 20)을 형성하고, 도 8 또는 도 9에 도시된 바와 같이, AlN막(20) 상에 스퍼터링(Sputtering)에 의하여 Ti막(13) 및 TiN막을 형성한다.
본 발명에 따른 반도체 소자는 Al-Cu막 상부에 Al-Cu와 스트레스가 적으면서 Al-Cu와 화합물을 형성하지 않는 확산방지막을 형성하여, 힐락(Hillock)의 형성을 방지함으로써 반도체 소자의 신뢰성을 향상시키며, EM(ElectorMigration)의 라이프 타임(Life time)을 연장시키는 효과가 있다.
Claims (7)
- 반도체 기판과,상기 반도체 기판의 상부에 형성되는 도전성막과,상기 도전성막의 상부에 형성되는 반사방지막과,상기 도전성막과 상기 반사방지막의 사이에 형성되어 상기 도전성막과 상기 반사방지막 사이의 확산을 방지하는 확산방지막을 포함하는반도체 소자.
- 제 1 항에 있어서,상기 확산방지막은 AlN막인반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 확산방지막은 10 ~ 20 Å의 두께를 갖는반도체 소자.
- 제 1 항에 있어서,상기 반사방지막은 Ti/TiN 적층막 구조로 형성되는반도체 소자.
- 반도체 기판 상부에 도전성막을 형성하는 공정,상기 도전성막 상에 확산방지막을 형성하는 공정,상기 확산방지막 상에 Ti/TiN의 반사방지막을 형성하는 공정을 포함하는반도체 소자 제조방법.
- 제 5 항에 있어서,상기 확산방지막은 도전성막을 질화시켜서 형성하는반도체 소자 제조방법.
- 제 5 항 또는 제 6 항에 있어서,상기 도전성막은 Al막이고, 상기 확산방지막은 AlN막인반도체 소자 제조방법.
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Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103779358A (zh) * | 2014-01-27 | 2014-05-07 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
CN106887424B (zh) * | 2017-03-17 | 2020-11-24 | 京东方科技集团股份有限公司 | 导电图案结构及其制备方法、阵列基板和显示装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100321715B1 (ko) * | 1998-10-13 | 2002-03-08 | 박종섭 | 알루미늄질화막을확산방지막으로사용한반도체소자제조방법및그를이용한캐패시터하부전극형성방법 |
KR100650335B1 (ko) * | 2005-07-05 | 2006-11-27 | 울산대학교 산학협력단 | 확산방지막이 형성된 기체 봉입형 과전압 보호소자의제조방법 |
KR100650904B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 알루미늄 배선 형성 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5525542A (en) * | 1995-02-24 | 1996-06-11 | Motorola, Inc. | Method for making a semiconductor device having anti-reflective coating |
JP2001060590A (ja) * | 1999-08-20 | 2001-03-06 | Denso Corp | 半導体装置の電気配線及びその製造方法 |
US7037574B2 (en) * | 2001-05-23 | 2006-05-02 | Veeco Instruments, Inc. | Atomic layer deposition for fabricating thin films |
US7064056B2 (en) * | 2003-06-13 | 2006-06-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Barrier layer stack to prevent Ti diffusion |
US7314813B2 (en) * | 2004-10-29 | 2008-01-01 | Macronix International Co., Ltd. | Methods of forming planarized multilevel metallization in an integrated circuit |
US7473637B2 (en) * | 2005-07-20 | 2009-01-06 | Micron Technology, Inc. | ALD formed titanium nitride films |
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- 2006-08-31 KR KR1020060083921A patent/KR100755147B1/ko not_active IP Right Cessation
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KR100321715B1 (ko) * | 1998-10-13 | 2002-03-08 | 박종섭 | 알루미늄질화막을확산방지막으로사용한반도체소자제조방법및그를이용한캐패시터하부전극형성방법 |
KR100650335B1 (ko) * | 2005-07-05 | 2006-11-27 | 울산대학교 산학협력단 | 확산방지막이 형성된 기체 봉입형 과전압 보호소자의제조방법 |
KR100650904B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 알루미늄 배선 형성 방법 |
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