KR100434132B1 - 중간층리쏘그래피 - Google Patents

중간층리쏘그래피 Download PDF

Info

Publication number
KR100434132B1
KR100434132B1 KR1019960028359A KR19960028359A KR100434132B1 KR 100434132 B1 KR100434132 B1 KR 100434132B1 KR 1019960028359 A KR1019960028359 A KR 1019960028359A KR 19960028359 A KR19960028359 A KR 19960028359A KR 100434132 B1 KR100434132 B1 KR 100434132B1
Authority
KR
South Korea
Prior art keywords
layer
photoresist
patterned
barc
etch
Prior art date
Application number
KR1019960028359A
Other languages
English (en)
Inventor
로버트 크래프트
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Application granted granted Critical
Publication of KR100434132B1 publication Critical patent/KR100434132B1/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

등방성 또는 부분적 등방성 에치는 에치스톱 또는 희생층으로서 또한 작용하는 매립 무반사 코팅을 가지고 라인 폭이 줄어든 패턴된 포토레지스트(213, 214)를 생성하기 위해서 리쏘그래픽 패턴된 포토레지스트(211, 212)를 축소시킨다. 축소된 라인 폭 패턴(213, 214)은 폴리실리콘(206) 또는 금속 또는 절연체 또는 강유전체와 같은 아래에 있는 물질의 후속적인 이방성 에칭을 위한 에치 마스크를 제공한다.

Description

중간층 리쏘그래피
본 발명은 전자 반도체 장치, 및 특히 그런 장치의 제조 방법에 관한 것이다.
높은 장치 밀도를 가진 반도체 집적 회로는 전계 효과 트랜지스터(FETs)를 위한 짧은 게이트, 바이폴라 트랜지스터를 위한 작은 면적 이미터, 장치 사이의 좁은 상호 접속과 같은 최소 사이즈 구조를 필요로 한다. 그런 폴리실리콘 또는 금속 구조의 형성은 요구된 구조 패턴을 포함하는 레티클(reticle)을 통하여 지나가는 광을 가지고 행하는 포토레지스트의 노출에 의한 폴리실리콘 또는 금속 층위의 포토레지스트층내의 그런 구조의 위치의 제한을 전형적으로 수반한다. 포토레지스트의 현상과 노광 후에 폴리실리콘 또는 금속의 하부층은 에치 마스크로서 패턴된 포토레지스트를 사용하여 이방성으로 에치되어진다. 따라서 최소 폴리실리콘 또는 금속 라인 폭은 포토레지스트 안에서 현상될 수 있는 최소 라인 폭과 동일하다. 전류 광 스테퍼는 파장 365nm(광의 발생에 사용되는 고압 수은 아크 램프의 대응 방출 라인후의 I-선이라고 함)의 광을 사용하여 포토레지스트를 노광시키고, 약 0.01㎛보다 적은 표준 편차를 가진 약 0.30㎛보다 적은 포토레지스트 내의 패턴 라인 폭은 I-선 리쏘그래피를 만족스럽게 발생될 수 없다.
도 1a 내지 도 1c는 서브리쏘그래피 폴리실리콘 게이트 구조를 만드는 공지된 방법을 나타내며 폴리실리콘 층위에 포토레지스트를 패터닝하는 최소 기하 구조(도 1a) 및 라인 폭을 줄이기 위해서 등방성으로 포토레지스트를 에칭하는 것(도 1b), 그리고 라인 폭이 줄어진 포토레지스트를 에치 마스크로서 이용하여 이방성으로 폴리실리콘을 에칭하는 것을 포함한다(도 1c). 이와 같은 방법은 폴리실리콘의 오염을 포함하는 문제를 가진다.
폴리실리콘 게이트들의 이방성 에칭을 위한 포토레지스트 마스크의 사용은 에치 후에 폴리실리콘 게이트의 가장자리에 경화된 포토레지스트의 잔여 융기를 남길 수 있다. 플라즈마 에치 종은 폴리실리콘 에치동안 포토레지스트 측벽을 경화시킨다. 그리고 후속적인 플라즈마 포토레지스트 스트립(strip)은 그 융기를 완전히 제거하지 못할 수 있다(도 1d). 또한 그 융기를 제거하기 위하여 별도의 습식 에치들이 사용될 수 있지만 이것은 수정에 대하여는 로버스트니스(robustness)가 부족하다. 어떤 융기 잔여물은 뒤의 열처리 동안 탄화할 것이고 셀프 얼라인(self-aligned) 게이트 규산화 공정에서 티타늄 디실리사이드(TiSi2)의 형성을 방해한다. 따라서 포토레지스트 잔여물의 간단하고 완벽한 제거가 문제이다.
도 1a 내지 도 1d는 공지된 서브리쏘그래픽의 패턴 방법을 도시한 도면.
도 2a 내지 도 2h는 포토레지스트 패터닝의 제1 양호한 실시 방법을 나타내는 정면 단면도 및 평면도.
도 3은 제1 양호한 실시 방법을 사용하여 이방성 에치 후의 정면 단면도.
도 4a 내지 도 4d는 포토레지스트 패터닝의 제2 양호한 실시 방법을 도시한 도면.
도 5는 에치 선택성을 제시하는 도면.
도 6은 폴리실리콘 에치를 나타내는 도면.
도 7a 및 도 7b는 제3 양호한 실시 방법을 도시한 정면 단면도.
도 8a 내지 도 8e는 제4 양호한 실시 방법의 횡단면도.
도 9a 내지 도 9d는 제5 양호한 실시 방법을 나타내는 정면 단면도.
<도면의 주요 부분에 대한 부호의 설명>
202, 402, 702 : 실리콘
203 : SiO2
204, 404, 706, 803 : 산화물
206, 406, 806 : 폴리실리콘
208, 217, 218, 710, 714, 917, 918 : TiN
210, 211, 212, 213, 214, 410, 411, 413, 414, 720, 810, 811, 822, 911, 912 : 포토레지스트
408, 808, 821, 822, 823, 824 : 매립 무반사 코팅
450 : 매립 무반사 코팅 측벽 물질
704 : 게이트
708 : 폭
712 : Al
본 발명은 포토레지스트와 리쏘그래피하게 정의된 포토레지스트 패턴 또는 그 라인 폭을 줄어들게 하는 중간층의 측면 에칭과 함께 에칭 되어진 금속 사이에 중간층을 사용함으로써 서브리쏘그래피 패턴을 제공한다. 이 중간층은 (1) 포토레지스트 노출을 위한 무반사층, (2) 에치스톱 또는 후속적 측면 에치를 위한 희생층 및/또는 (3) 경화된 포토레지스트의 제거를 위한 리프트오프(liftoff)로서 작용한다.
본 발명의 장점은 서브리쏘그래픽 패턴과 확실한 포토레지스트 제거를 위한 간단한 방법을 포함한다.
서브리쏘그래피 패턴 생성의 양호한 실시 방법은 포토레지스트와 패턴될 물질 사이에 중간층을 삽입하는 것이고 다음 단계를 사용한다. 먼저, 최소 라인 폭으로 포토레지스트안의 패턴을 노출시키고 현상한 다음에 측방향으로 (예를 들면, 등방성으로) 포토레지스트 또는 중간층을 제거하거나 둘 다를 제거하여, 중간층을 패터닝될 물질용 에치 마스크를 제공할 초소형 라인 폭으로 균일하게 축소한다.
중간층은 (1) 포토레지스트 노출동안 무반사 기능, (2) 에치스톱 또는 후속적 측면 제거동안 아래에 있는 물질층을 보호하는 희생층, 및/ 또는 (3) 물질들이패턴된 후에 에치 잔여물 리프트오프층을 제공할 것이다.
서브리쏘그래피 패터닝과 잔여물 리프트오프는 폴리실리콘, 금속, 절연체, 강유전체,등과 같은 물질들위에 만들어 질 수 있다. 서브리쏘그래피 패턴은 게이트 길이와 집적 회로를 위한 상호접속 라인 폭과 같은 최소 사이즈 품목을 정의할 것이다.
<제1 양호한 실시예>
도2a 내지 도2h는 게이트 레벨 폴리실리콘 에칭을 위한 마스크의 형성을 위하여 사용되어질 수 있는 포토레지스트 패터닝 방법의 제1 양호한 실시예를 도시한다.
특히, (100) 방향을 갖고 장치제조를 위해 전형적인 P 및 N형 도프된 웰 영역을 갖고 그 위에 분리 산화물(203)과 전형적으로 6-10nm 두께의 게이트 산화물(204)와 전형적으로 300-500nm 두께를 가지며 도프되거나 도프되지 않은, 혹은 소정부분만 도프된 게이트 레벨 폴리실리콘 층(206)이 위에 형성되어 있는 단결정 실리콘 기판(202)로 시작한다. 그런 다음에 다음 단계를 진행한다.
(1) 폴리실리콘(206) 위에 55nm 두께의 티타늄 질화물(TiN)층(208)을 스퍼터 피착한다. TiN층(208)은 I-선 리쏘그래피를 위해 매립 무반사코팅("BARC")으로서 작용한다. 즉, TiN은 365nm 파장의 광을 강하게 흡수한다. TiN 또는 몇몇 다른 BARC가 없으면 아래에 있는 폴리실리콘(206)은 위에 있는 포토레지스트를 관통하는 노출광을 반사시킬 것이고 포토레지스트의 두께가 분리 산화물(203)과 같은 융기에 따라 변하기 때문에 포토레지스터의 노출의 정도가 위치에 의존하게 하는 간섭을일으킬 것이다.
(2) TiN BARC(208) 위에 있는 대략 1㎛ 두께의 I-선 포토레지스트층(210)을 스핀 온(spin on)한다. 층(210)의 두께는 아래에 있는 포토그래피에 의해 좌우된다. I-선 포토레지스트는 아지드화물 감광제(sensitizer)를 가진 순환된 폴리이소플렌 폴리머로 만들어질 수 있다. 만약 원한다면 포토레지스트(210)을 소프트베이크(softbake)한다. 정면 단면도 및 평면도의 도 2a 및 도 2b를 참조한다.
(3) 0.33㎛의 최소 라인 폭을 가지는 패턴을 정의하기 위해서 I-선 리쏘그래피 시스템으로 포토레지스트(210)을 노광시킨다. 그런 다음에 노광된 포토레지스트(210)을 현상하고 정면 단면도와 평면도의 도시된 도2c 및 도 2d에 따라 패턴된 포토레지스트 부분(211과 212)를 생성하도록 굽는다. "W"로 표시된 폭은 0.33㎛와 같은 최소 라인 폭일 것이다. 평면도 2d의 C-C라인을 따라서 절취한 도 2c인 도 2c 내지 도 2d를 참조한다.
(4) 포토레지스트 패턴(213-214)를 생성하기 위해서 포토레지스트 패턴(211-212)의 ΔW를 제거하는 이방성 에치를 적용한다. 그러나 에치는 단지 TiN(208)의 무시할만한 양을 제거한다. 이 이방성 에치는 1.5mTorr 압력에서 80%의 헬륨과 20%의 산소로 행하는 플라즈마 에치일 것이고 160nm/min의 속도로 포토레지스트를 제거한다. 따라서 15초 에치는 포토레지스트의 0.04㎛를 제거하고 0.33㎛에서 0.25㎛로 라인 폭을 줄인다. 파선으로 표시된 W의 라인 폭을 정의하는 최초의 포토레지스트 패턴(211-212)와 함께 실선으로 표시된 W-2ΔW의 라인 폭을 정의하는 에치된 포토레지스트 패턴 (213-214)를 보여주는 도 2e 내지 도 2f를 참조한다.
(5) TiN층(208)의 노출된 부분을 제거하기 위해 이방성 에치를 적용하고 폴리실리콘 (206)을 에칭하기 위한 에치 마스크를 완성시킨다. 6mTorr 압력에서 염소를 가진 헬리콘 플라즈마 에쳐는 약 200nm/min로 TiN을 에치할 것이다. 그래서 대략 15초의 에치는 TiN부분(217-218)을 남기기 위해서 노출된 TiN을 제거할 것이다. 이러한 에치는 또한 거의 동일한 속도로 폴리실리콘을 에치하지만 폴리실리콘(206)이 어째튼 다음에 이방성 에치되기 때문에 폴리실리콘(206)의 중지(stopping)는 중요하지 않다. 도 2g 및 도 2h는 폴리실리콘(206)의 이방성 에칭을 위하여 사용되어질 W-2ΔW 최소 라인 폭을 가지고 마스크를 형성하는 아래에 있는 TiN부(217-218)위의 최종 포토레지스트 패턴(213-214)를 도시한다.
그때 폴리실리콘(206)의 이방성 에칭은 에치 마스크로서 포토레지스트 패턴(213-214)를 사용하고 약 6mTorr의 압력에서 CI2, HBr, 그리고 He/O2(80%/20%)의 혼합된 기체로부터 헬리콘 여기 플라즈마를 가지고 진행한다. Br은 이방성을 보장하기 위해 측벽 패시베이션을 제공한다. CI2/HBr/He-O2플라즈마는 폴리실리콘을 산화물보다 약 300배 빠르게 에치할 수 있다. 그리고 산화물(204)위의 오버에치는 단지 산화물의 최소의 양만 제거할 것이다(도 3을 참조). 최종 산소 플라즈마는 포토레지스트를 벗겨내고 염소 플라즈마 또는 SC1린스(NH4OH+H2O2+H2O용액)는 폴리실리콘이나 노출된 게이트 산화물에 주는 영향없이 에치된 폴리실리콘으로부터 TiN을 벗겨낸다.
<제2 양호한 실시예>
도 4a 내지 도 4d는 게이트 레벨 폴리실리콘 에칭용 마스크를 형성하는데 사용되어질 수 있는 포토레지스트를 패터닝하는 방법의 제2 양호한 실시예를 도시한다. 특히, (100) 방향을 가지고 분리 산화물(403)과 6nm 두께를 가진 게이트 산화물(404), 두께가 400nm인 게이트 레벨 폴리실리콘 층(406)을 갖는 단결정 실리콘 기판(402)로 다시 시작한다. 그런 다음에 다음 단계가 진행된다.
(1) 폴리실리콘(406)의 위에 유기적 BARC의 두께 200nm 층을 스핀 온 한다. 즉, 유기적 BARC층(408)은 365nm 파장 광을 강하게 흡수한다. 유기적 BARC(408)은 부착된 다이그룹을 가지는 폴리머일 것이고 이는 폴리머 결합의 변화없이 흡수를 제공한다. 예를 들면 폴리아믹산폴리머와 공중합체이다. 앞서 주목된 바와 같이 소정 종류의 BARC가 없다면, 아래에 있는 폴리실리콘(406)은 위에있는 포토레지스트(410)을 관통하는 노출광을 반사할 것이고, 포토레지스트의 두께의 변화로 인해 포토레지스트의 노광 정도가 위치에 의존하게 만드는 간섭을 일으킬 것이다.
(2) BARC층(408)의 위에 대략 두께1㎛ 포토레지스트층(410)을 스핀한다. 층(410)의 두께는 아래에 있는 포토그래피에 의해 좌우된다. 정면 단면도인 도 4a를 참조한다.
(3) 0.30㎛의 최소 라인 폭을 가진 패턴을 정의하기 위해서 I-선 리쏘그래피시스템을 가지는 포토레지스트(410)을 노출한다. 그런 다음에 이 포토레지스트를 현상하고 도 4b의 도시된 바와 같이 패턴된 포토레지스트부(411과 412)를 생성하도록 굽는다. "W"로 표시된 폭은 0.30㎛와 같은 최소 라인 폭일 수 있다.
(4) BARC층(408)의 노출 부분을 이방성으로 제거하기 위한 평행 판 플라즈마 에쳐내에서 압력 25-75mTorr에서의 CHF3/CF4/O2또는 CHF3/O2의 혼합물을 사용하여 에치한다. 또한, 이 에치는 CHF3대 CF4의 비에 의존하는 속도를 가지고 등방성으로 포토레지스트를 제거한다. CHF3와 O2의 혼합물이 BARC를 제거할 때와 같은 속도로 신속하게 포토레지스트(이소프렌의 폴리머 기재임)를 제거하는 것에 반하여 CF4및 O2는 신속하게 포토레지스트를 제거하지 못한다. 도 5는 가스 혼합물의 기능으로서 포토레지스트 대 BARC 에치 비율을 제시한다. 따라서 가스 혼합물을 선택함으로써 포토레지스트 패턴(411-412)의 ΔW는 라인 폭이 W-2ΔW인 포토레지스트 패턴(413-414)를 생성하기 위해서 임의의 요구된 ΔW를 0에서 200nm으로 올려서 BARC를 에치하는 동안 제거되어 질 수 있다. 예를 들면, 만약 포토레지스트의 측면 에치 속도가 BARC의 수직 에치 속도의 약 1/10이라면 BARC가 오버 에치로 제거되는 동안 리쏘그래피로 정의된 0.30㎛의 라인 폭은 0.25㎛로 줄어들 수 있다. 수직과 수평 에치들과 폴리실리콘(406) 에칭용으로 W-2ΔW의 라인 폭을 가진 마스크를 정의하는 에치된 포토레지스트 패턴(413-414)를 보여주는 도 4c 및 도 4d를 참조한다.
그런 다음에 폴리실리콘(406)을 에치하는 단계는 에치 마스크로서 포토레지스트 패턴 (413-414)를 사용하는 SF6플러스 HBr의 가스 혼합물로 이루어지는 플라즈마를 가지고 진행한다. Br은 등방성을 위한 측벽 패시베이션을 제공한다. 게다가, 단계(4)의 BARC 에치는 도 4d내에 도시된 BARC 측벽 위에 물질(450)을 피착시킨다. 그리고 폴리실리콘 에치동안 이 측벽 물질은 도 6내에 도시된 바와 같이 형성된 폴리실리콘 측벽아래로 이동하고 측벽 베이스에서의 마이크로트렌칭(microtrenching)을 제한한다. 이 혼합물이 산화물보다 300배 빠르게 폴리실리콘을 에치하기 때문에 오버에치하고 끝내기 위해 Cl2/HBr/He-O2플라즈마 에치를 사용하고, 산화물(404) 위의 오버에치는 단지 산화물의 최소량을 제거할 것이다. 최종 산소 플라즈마는 패턴된 포토레지스트 및 BARC를 제거한다.
다양한 등방성 폴리실리콘 에치들은 서로 다른 양의 고유 라인 폭 감소를 가진다. 그 결과로서 제2 양호한 실시예의 사용은 총 라인 폭 감소(BARC 에치에 의한 포토레지스트 라인 폭 감소 플러스 폴리실리콘 에치에 의한 라인 폭 감소)가 일정하게 유지하도록 BARC 에치 가스 혼합물을 조정함으로써 폴리실리콘의 에치를 보상하는 것을 허용한다.
<제3 양호한 실시예>
제3 양호한 실시예는 금속 에치 경우에 TiN 무반사 코팅을 가지는 포토레지스트 마스크의 최소 라인 폭을 줄이기 위해서 이방성 에치를 다시 사용한다. 특히, 알루미늄 상호접속은 종종 확산 장벽과 전자이동 억제자로서 작용하는 TiN 피복을 가진다. 따라서 도 7a는 실리콘 기판(702)가 절연된 게이트(704)와 게이트(704)와 함께 FET의 소스/드레인에 연결되는 텅스텐으로 채워진 비어(708)을 가지는 평탄화 된 산화물 절연체(706) 플러스 TiN층(710과 714)에 의해 피복된 알루미늄(712)층을 보여준다.
다음, 포토레지스트(720)를 스핀 온하고 라인 폭 W를 가지는 패턴을 만들기 위해 마스크된 I-선 광으로 노광한다. 상부 TiN 피복(714)는 무반사 코팅으로서 작용한다. 포토레지스트(720)을 현상하고 그런 다음에 에치스톱으로서 상부 TiN 피복(714)를 사용하여 패턴된 포토레지스트(720)을 W-2ΔW 라인 폭으로 축소시키기 위해서 산소 플라즈마 에치를 적용한다. 패턴된 포토레지스트 축소를 보여주는 도7b를 참조한다.
그런 다음에 TiN(714), Al(712), 및 패턴된 포토레지스트(720)에 의해서 마스크 되지않은 TiN(710)을 제거하기 위해서 이방성 에치를 기초로 한 염소를 가한다. 산소 플라즈마로 패턴된 포토레지스트(720)을 벗겨낸다. 이 경우에 TiN(714)의 구조층은 또한 매립 무반사 코팅과 포토레지스트 라인 폭 축소 에치스톱으로 작용한다.
<제4 양호한 실시예>
도 8a 내지 도 8d는 게이트 레벨 폴리실리콘 에칭용 마스크 형성에 사용될 수 있는 제4 양호한 실시방법을 보여준다. 특히, 분리 산화물(803)과 함께 (100) 방향을 가지는 단결정 실리콘 기판(802), 6nm 두께를 가지는 게이트 산화물(804) 및 400nm두께를 가지는 게이트 레벨 폴리실리콘 층(806)을 가지고 시작한다.
그런 다음에 다음 단계가 진행된다.
(1) 폴리실리콘(806)의 위에서 I-선 BARC로서 작용하는 두께가 200nm인 TiN층(808)을 피착시킨다. TiN 피착은 N2플라즈마로하는 Ti 스퍼터링(sputtering) 또는 TiN 스퍼터링(sputtering)에 의해 이루어진다. 상술된 바와 같이 BARC(808)은 포토레지스트의 두께의 변화 때문에 포토레지스트의 노출 정도가 위치에 의존하게 만들 수 있는 위에 있는 포토레지스트 층안의 반사 간섭을 제한한다.
(2) BARC층(808) 위에 대략 1㎛ 두께의 포토레지스트 층(810)을 스핀한다. 층의 두께(810)는 아래에 있는 포토그래피에 의해 좌우된다. 정면 단면도인 도 8a를 참조한다.
(3) 0.30㎛의 최소 라인 폭으로 패턴을 정의하기 위해서 I-선 리쏘그래피 시스템을 가지고 포토레지스트(810)을 노광한다. 그런 다음에 포토레지스트를 현상하고 도8a에 도시된 바와 같이 패턴된 포토레지스트부(811과 812)를 생성하기 위하여 굽는다. "W"로 표시된 폭은 0.30㎛와 같은 최소 라인 폭일 것이다.
(4) BARC층(808)의 노출된 부분을 제거하기 위해서 이방성 에치를 적용한다. 도 8c를 참조한다. TiN BARC에 대해서는 6mTorr 압력의 염소로 이루어지는 헬리콘 플라즈마 에쳐가 약 200nm/min로 TiN을 에치할 것이다. 그래서 대략 60초의 에치는 BARC부(821-822)를 남기기 위해서 노출된 TiN을 제거할 것이다. 또한 이 에치는 대략 같은 속도로 폴리실리콘을 에치할 것이나 폴리실리콘(806)에서의 정지는 폴리실리콘(806)이 단계(6)에서 이방성으로 에치될 것이기 때문에 임계적이지 않다.
(5) 0.25㎛ 최소 폭의 좁은 BARC 부분(823-824)를 형성하기 위해서 BARC(821-822)의 약 0.025㎛를 측면 제거하기 위해서 시간이 맞추어진 등방성 에치를 적용한다. W-2ΔW의 최소 라인 폭을 보여주는 도 8d를 참조한다. TiN BARC를 위한 등방성 에치는 약 5nm/min로 TiN을 에치하는 희석한 H2O2의 습식 에치일 수 있다. 그래서 이것은 5분 동안 에치할 것이다. 위에 있는 포토레지스트(811-812)는 얼마간의 부식액에 노출된 BARC의 양을 제한하고 그것에 의해서 전체 웨이퍼 위의 BARC 측면의 0.025㎛를 균일하게 제거하기 위한 근접 효과를 크게 감소시키는데 주목한다. 마찬가지로, 등방성 플라즈마 에치가 사용될 수 있다. 좁은 BARC(823-824)는 폴리실리콘(806)의 이방성 에칭을 위해서 사용될 W-2ΔW의 최소 라인 폭을 가지는 최종 에치 마스크를 형성한다.
(6) 먼저 산소 플라즈마로 위에 있는 포토레지스트(811-812)를 벗겨낸다. 그런 다음에 에치 마스크로서 BARC(823-824)를 가지는 폴리실리콘(806)을 이방성으로 에치한다. BARC(823-824)의 두께는 다소의 비선택적 이방성 실리콘 에치의 사용을 허용한다. 즉, 플라즈마 에치는 폴리실리콘을 적어도 두배로 신속하게 제거하는 경우에 BARC를 또한 제거할 수 있다. 도 8e를 참조한다. 결국에는 서브리쏘그래피하게 패턴된 폴리실리콘을 남기기 위해서 BARC를 벗겨낸다.
포토레지스트가 BARC를 또한 제거시키지 않고서 제거될 수 있는 경우에 유기적 BARC의 사용이 가능하다는데 주목한다.
<제5 양호한 실시예>
도 9a 내지 도 9d는 제5 양호한 실시 방법이 상술한 양호한 실시예 라인 폭 감소의 임의의 방법으로 사용될 수 있음을 도시하거나 그들을 사용하지 않고 사용될 수 있는 방법을 도시한다. 제5 양호한 실시예는 위에 있는 포토레지스트 또는다음 단계에 따라 포토레지스트 잔여물을 제거하기 위해서 리프트오프로서 중간층(혹은 BARC)을 사용한다.
(1) 300nm 두께의 폴리실리콘(906) 위에 놓인 50nm 두께 TiN중간층 부분(917-918) 위에 패턴된 포토레지스트(911-912)를 가지고 시작한다. TiN은 포토레지스트를 패터닝하기 위한 BARC로서 작용하고, 선택적으로, 포토레지스트(911-912)는 도 2g의 구조와 유사하게 라인 폭을 축소하기 위하여 이방성 에치될 것이다. 도 9a를 참조한다.
(2) 에치 마스크로서 포토레지스트(911-912) 및 TiN (917-918)에 의한 Cl과 Br을 기초로 한 플라즈마를 사용하여 폴리실리콘(906)을 이방성으로 에치한다. 에치 플라즈마는 또한 포토레지스트(911-912)의 측벽으로부터 경화된 포토레지스트부분(913-914)를 형성한다. 도 9b를 참조한다.
(3) SC1(1파트 29% NH4OH, 1파트 30% H2O2, 그리고 6파트 H2O)과 같은 용액에 TiN(917-918)을 용해시킨다. 이것은 또한 경화된 측벽부(913-914)에 따라 포토레지스트(911-912)를 리프트오프한다. 도 9c를 참조한다. 선택적으로, TiN(917-918)의 용해 전에 산소 플라즈마로 포토레지스트(911-912)를 애쉬(ash)하고 그런 다음에 TiN(917-918)을 용해한다. 이 앞선 애슁(ashing)은 빠른 용해를 위해서 Tin(917-918)의 다른 표면을 노출시키고, 산소 플라즈마가 제거하지 못한 경화된 측벽부(913-914)의 리프트 오프를 여전히 허용한다. TiN 용해 전에 포토레지스트 애슁 후의 구조를 보여주는 도 9a를 참조한다.
중간층(917-918)은 유기적 BARC층일 것이고 그 방법은 경화된 측벽부(913-914)의 리프트 오프를 제공하는 유기적 용매에 의한 BARC 용해를 가지는 같은 단계를 따를 것이다. 그러나 또한 유기적 BARC 측벽이 또한 경화될 가능성이 있으며 그래서 용해는 사용된 BARC타입에 적합한 특정한 용액을 요구할 수 있다. 그리고 경화된 측벽의 리프트 오프를 위해서 포토레지스트 아래의 중간층을 사용하여 제3 양호한 실시예와 유사한 금속 레벨 에칭과 절연체를 통한 비아 에칭에 적용한다.
본 발명의 양호한 실시예는 매립 무반사 코팅, 라인 폭 감소를 위한 에치스톱 또는 희생층 및 위에 있는 포토레지스트 또는 잔여물 또는 다른 물질을 위한 리프트오프로서 작용할 수 있는 중간층 사용의 많은 특징을 보유하지만 많은 방법으로 변화될 것이다.
예를 들면 제1, 제2, 제3 양호한 실시예의 포토레지스트는 벗겨질 수 있고 에치를 제공하는 에치마스크로서 사용된 패턴된 BARC는 BARC에 관하여 충분히 선택적이다. 포토레지스트 라인 폭을 줄이기 위한 등방성 에치는 다소 이방성인 포토레지스트 유지를 충분히 제공할 것이다. 층두께와 라인 폭, 에치 화학 작용 및 조건은 모두 변화될 수 있다. 게다가, 양호한 실시예는 모두 I-선 리쏘그래피를 사용하였지만 다른 노출 파장을 가지고 같거나 다른 포토레지스트 및 무반사 코팅을 사용하여 동일한 방법이 수행된다. 게다가, 변화들은 단일 웨이퍼 헬리콘 플라즈마에쳐 또는 일괄 RIE, ECR, RIE 및 유도성 결합된 플라즈마를 포함하는 다른 플라즈마 에쳐를 사용할 수 있다.

Claims (5)

  1. 가) 패턴될 하부층을 제공하는 단계,
    나) 상기 하부층 위에 중간층을 형성하는 단계,
    다) 상기 중간층 위에 감광성 상부층을 형성하는 단계,
    라) 상기 상부층을 광으로 패터닝하여 패턴 상부층을 형성하는 단계,
    마) 상기 패턴 상부층을 등방성으로 축소시켜 축소 패턴 상부층을 형성하는 단계,
    바) 상기 축소 패턴 상부층을 마스크로서 사용하여 상기 중간층의 일부를 제거하여 패턴 중간층을 형성하는 단계, 및
    사) 상기 패턴 중간층을 적어도 마스크의 일부로 사용하여 상기 하부층의 일부를 제거하는 단계
    를 포함하는 리쏘그래피 방법.
  2. 제1항에 있어서, 가) 상기 중간층은 TiN으로 이루어지고, 나) 상기 상부층은 포토레지스트로 이루어지는 리쏘그래피 방법.
  3. 제2항에 있어서, 가) 상기 등방성으로 상기 패턴된 상부층을 축소시키는 단계는 플라즈마 에칭에 의해 실시되며, 나) 상기 중간층의 일부를 제거하는 단계는 이방성 플라즈마 에칭에 의해 실시되는 리쏘그래피 방법.
  4. 제3항에 있어서, 가) 상기 하부층은 폴리실리콘이고, 나) 상기 하부층의 일부를 제거하는 단계는 이방성 플라즈마 에칭에 의해 실시되는 리쏘그래피 방법.
  5. 가) 패턴될 하부층을 제공하는 단계,
    나) 상기 하부층 위에 제1 파장의 광을 흡수하는 매립 무반사 코팅(BARC)층을 형성하는 단계,
    다) 상기 BARC층 위에 상기 제1 파장의 광에 의해 노광가능한 포토레지스트층을 형성하는 단계,
    라) 상기 제1 파장을 포함하는 광으로 상기 포토레지스트층을 패터닝하여 최소 라인 폭이 W인 제1 패턴된 포토레지스트층을 형성하는 단계,
    마) 상기 제1 패턴된 층을 에칭하여 상기 제1 패턴된 층의 전표면에서 ΔW만큼 상기 BARC층의 표면을 따른 방향으로 제거하여, 최소 라인 폭이 W-2ΔW인 제2 패턴된 포토레지스트층을 형성하는 단계,
    바) 상기 제2 패턴된 층을 에치 마스크로서 사용하여 상기 BARC층을 이방성 에칭해서 패턴된 BARC층을 형성하는 단계, 및
    사) 상기 제2 패턴된 층 및 패턴된 BARC층을 에치 마스크로서 사용하여 상기 하부층을 이방성 에칭하는 단계
    를 포함하는 서브리쏘그래픽 패터닝 방법.
KR1019960028359A 1995-07-14 1996-07-13 중간층리쏘그래피 KR100434132B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US115495P 1995-07-14 1995-07-14
US60/001,154 1995-07-14

Publications (1)

Publication Number Publication Date
KR100434132B1 true KR100434132B1 (ko) 2004-09-08

Family

ID=21694654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960028359A KR100434132B1 (ko) 1995-07-14 1996-07-13 중간층리쏘그래피

Country Status (4)

Country Link
EP (1) EP0753763A1 (ko)
JP (1) JPH09232233A (ko)
KR (1) KR100434132B1 (ko)
TW (1) TW419617B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965461A (en) * 1997-08-01 1999-10-12 Advanced Micro Devices, Inc. Controlled linewidth reduction during gate pattern formation using a spin-on barc
US6362111B1 (en) * 1998-12-09 2002-03-26 Texas Instruments Incorporated Tunable gate linewidth reduction process
JP4040515B2 (ja) 2003-03-26 2008-01-30 株式会社東芝 マスクのセット、マスクデータ作成方法及びパターン形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4820611A (en) * 1987-04-24 1989-04-11 Advanced Micro Devices, Inc. Titanium nitride as an antireflection coating on highly reflective layers for photolithography
US5106786A (en) * 1989-10-23 1992-04-21 At&T Bell Laboratories Thin coatings for use in semiconductor integrated circuits and processes as antireflection coatings consisting of tungsten silicide
US5126289A (en) * 1990-07-20 1992-06-30 At&T Bell Laboratories Semiconductor lithography methods using an arc of organic material
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
US5286608A (en) * 1992-05-18 1994-02-15 Industrial Technology Research Institute TiOx as an anti-reflection coating for metal lithography
US5439847A (en) * 1993-11-05 1995-08-08 At&T Corp. Integrated circuit fabrication with a raised feature as mask
US5525542A (en) * 1995-02-24 1996-06-11 Motorola, Inc. Method for making a semiconductor device having anti-reflective coating

Also Published As

Publication number Publication date
TW419617B (en) 2001-01-21
EP0753763A1 (en) 1997-01-15
JPH09232233A (ja) 1997-09-05

Similar Documents

Publication Publication Date Title
KR100420910B1 (ko) 중간층리소그래피
US5804088A (en) Intermediate layer lithography
US7960097B2 (en) Methods of minimizing etch undercut and providing clean metal liftoff
US6514672B2 (en) Dry development process for a bi-layer resist system
US5910453A (en) Deep UV anti-reflection coating etch
KR100434133B1 (ko) 중간층리쏘그래피
US4758305A (en) Contact etch method
US20060205224A1 (en) Large-scale trimming for ultra-narrow gates
US6423475B1 (en) Sidewall formation for sidewall patterning of sub 100 nm structures
EP0940719A2 (en) Photoresist film and method for forming a pattern thereof
US5160404A (en) Method of removing a patterned multilevel resist from a surface layer on a substrate
US5968711A (en) Method of dry etching A1Cu using SiN hard mask
US6900139B1 (en) Method for photoresist trim endpoint detection
JPH0845906A (ja) パターン形成方法及び該パターン形成方法を用いた半導体装置の製造方法
US20070161255A1 (en) Method for etching with hardmask
KR100434132B1 (ko) 중간층리쏘그래피
US6406836B1 (en) Method of stripping photoresist using re-coating material
US5422312A (en) Method for forming metal via
KR0140485B1 (ko) 반도체소자의 미세패턴 제조방법
JP3119021B2 (ja) 半導体装置のコンタクトホール形成方法
US6451706B1 (en) Attenuation of reflecting lights by surface treatment
KR100281275B1 (ko) 반도체 소자의 다결정 실리콘 배선 제조방법
JPH08153704A (ja) 半導体装置の製造方法
JPH10214773A (ja) 半導体装置の製造方法
KR100955184B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 13

EXPY Expiration of term