KR100394814B1 - 비가역 회로 소자 및 고주파 회로 장치 - Google Patents

Abstract

본 발명의 비가역 회로 소자는 각각의 한쪽 단부가 접지되고, 상호 교차하는 제 1 중심전극 및 제 2 중심전극; 상기 제 1 중심전극 및 상기 제 2 중심전극의 근방에 형성되는 페리 자성체(ferrimagnetic body); 상기 페리 자성체에 정적 자계를 인가하는 자석; 상기 제 1 중심전극의 다른쪽 단부와 입력단자와의 사이에서 직렬로 접속되는 직렬 커패시터, 및 상기 제 2 중심전극의 다른쪽 단부와 출력단자와의 사이에서 직렬로 접속되는 직렬 커패시터; 및 상기 제 1 중심전극의 다른쪽 단부와 접지와의 사이에서 병렬로 접속되는 병렬 커패시터, 및 상기 제 2 중심전극의 다른쪽 단부와 접지와의 사이에서 병렬로 접속되는 병렬 커패시터를 포함하고 있다.

Description

비가역 회로 소자 및 고주파 회로 장치{Nonreciprocal circuit device and high-frequency circuit apparatus}

본 발명은 마이크로파 대역 등에서 사용하는 아이솔레이터(isolator) 등의 비가역 회로 소자, 및 이 비가역 회로 소자가 형성된 통신 장치 등의 고주파 회로 장치에 관한 것이다.

마이크로파 대역 등에서 사용하는 비가역 회로 소자는 (1)미국 특허공개공보 제 4016510호, (2) 일본 특허공보 제 52-134349호, (3) 일본 특허공보 제 58-3402호, (4) 일본 특허공보 제 9-232818호, 및 (5) 일본 특허공보 제 8-8612호에 개시되어 있다.

상기 비가역 회로 소자는 소정 각도로 교차하는 중심전극을 페라이트판에 형성하고, 이 페라이트판에 정적 자계(magnetostatic field)를 인가함으로써 구성되는 소자이다. 페라이트 판의 페리자성(ferrimagnetic) 특성을 이용함으로써, 중심전극에 의해 발생하는 고주파 자계의 편파면이 회전의 패러데이 법칙(Faraday's law)에 따라서 회전된다. 이에 의해, 비가역 특성을 얻게 된다.

상기 (5)의 비가역 회로 소자는 제 1∼제 3 중심전극을 사용하고, 제 3 중심전극의 정합 임피던스가 리액턴스 성분(reactance component)을 가지고 있다. 이 임피던스가 주파수에 의존하므로, 양호한 비가역 특성을 얻을 수 있는 주파수 범위가 협소해진다. 즉, 이 성분을 아이솔레이터로서 사용하는 경우에, 절연(isolation) 특성은 필연적으로 협소한 대역을 가지고 있다.

2개의 중심전극을 사용하는 비가역 회로 소자는 소형화 및 광대역화의 이점을 가지고 있다. 또한, 최근에는 무선 통신 시스템에서 통신 장치의 소형화의 요구에 따라서, 통신 장치에 사용하는 아이솔레이터 등의 비가역 회로 소자의 한층 소형화가 요구되고 있다.

그러나, 종래의 비가역 회로 소자의 구조가 소형화되어, 페라이트 판의 크기가, 예를 들어 0.5㎜ ×0.5㎜ ×0.3㎜로 대폭 소형화되는 경우에, 후술하는 바와 같이, 중심전극의 길이가 짧아지므로, 중심전극의 인덕턴스 성분이 줄어든다. 비가역 회로 소자가 소정의 주파수에서 작동할 경우에는, 임피던스 정합을 얻을 수 없다. 따라서, 삽입 손실(IL)이 증가한다는 문제점이 있다.

종래 아이솔레이터의 회로도가 도 8에 도시되어 있다. 중심전극의 인덕턴스(L1, L2)가 병렬 커패시터(C1, C2)의 커패시턴스(capacitance)와 임피던스 정합을 하는 경우에, 임피던스 궤적(locus)은 도 9에 도시된 바와 같은 관계가 있다. 즉, 중심전극의 임피던스가 소정의 값일 때에, 병렬 커패시터를 접속시켜 정격임피던스(50Ω)와 정합하도록, 중심전극의 임피던스는 50Ω을 지나서 서셉턴스 원(susceptance circle) 상에 있어야 한다.

그러나, 아이솔레이터의 크기가 대략 3.5㎜ ×3.5㎜ ×1.5㎜ 이하가 바람직한 경우에, 페라이트 판이 직사각 평행육면체 형상인 경우에, 페라이트 판의 크기는 1.0㎜ ×1.0㎜ ×0.3㎜ 이하이다. 종래 아이솔레이터에서와 같이, 페라이트 판의 주면측에만 중심전극이 형성되는 구성에서는, 중심전극의 인덕턴스가 감소한다. 따라서, 작동 주파수에서의 리액턴스가 작으므로, 정합용 병렬 커패시터의 커패시턴스는 커져야 한다. 그러나, 결과적으로는 작동 주파수의 대역폭이 협소하다는 문제점이 발생한다.

또한, 상기 정합용 병렬 커패시터로서 단일판 커패시터를 사용하는 경우에, 단일판 커패시터의 크기가 증가하여, 아이솔레이터를 목표하는 크기로 실현할 수 없다. 예를 들어, 외형 치수 3.5㎜ 스퀘어(square)이고 800㎒의 대역을 가지고 있는 아이솔레이터를 설계하고자 하는 경우에, 중심전극의 인덕턴스 6.6nH에는 병렬 커패시터의 커패시턴스가 6pF이 필요하다. 비유전율이, 예를 들어 110으로 고유전율의 세라믹판을 사용하여 두께가 0.17㎜로 얇은 정합용 병렬 커패시터를 형성하는 경우에도, 이 커패시터의 치수는 대략 1.0㎜ ×1.05㎜로 커지고, 이것은 목표하는 크기의 아이솔레이터에 이 커패시터를 수용할 수 없다는 것을 의미한다.

아이솔레이터의 전체적인 소형화는 중심전극도 소형화시키며, 중심전극의 인덕턴스를 저하시킨다. 이 중심전극의 인덕턴스가 정격 임피던스(50Ω)를 지나서 서셉턴스 원 상에 있을 정도로 저하된 경우에, 병렬 커패시터의 증가된 커패시턴스와무관하게 임피던스 정합을 얻을 수 없다. 이로 인해, 입출력 임피던스가 증가하고 삽입 손실이 악화된다.

본 발명의 목적은 광범위한 대역에 걸쳐서 비가역 특성을 나타내고 아울러 삽입 손실이 낮은 소형의 비가역 회로 소자, 및 이 비가역 회로 소자를 사용하는 통신 장치 등의 고주파 회로 장치를 제공하는 것이다.

도 1은 본 발명의 제 1 실시형태에 따른 아이솔레이터의 회로도이다.

도 2는 도 1의 아이솔레이터의 분해 사시도이다.

도 3은 도 1의 아이솔레이터의 주요 부품을 조립한 후에 아이솔레이터의 사시도이다.

도 4a 및 도 4b는 도 1의 아이솔레이터의 작동 원리를 설명하는 회로도이다.

도 5a 및 도 5b는 도 1의 아이솔레이터의 임피던스 정합의 예들을 설명하는 도면이다.

도 6a 및 도 6b는 도 1의 아이솔레이터의 주파수 특성의 예들을 설명하는 도면이다.

도 7a 및 도 7b는 본 발명의 제 2 실시형태에 따른 고주파 회로 장치의 주요 부품을 도시하는 블럭도이다.

도 8은 종래 아이솔레이터의 회로도이다.

도 9는 종래 아이솔레이터의 임피던스 정합의 예들을 설명하는 도면이다.

도 10a 및 도 10b는 종래 구성을 가지고 있는 아이솔레이터의 임피던스 정합이 달성되지 않은 상태에서 주파수 특성의 예들을 설명하는 도면이다.

<도면의 주요 부분에 대한 간단한 설명>

1 ... 페라이트 조립체 2 ... 상부 요크

3 ... 자석 4 ... 하부 요크

5 ... 기판 10 ... 페라이트 판

11 ... 제 1 중심전극 12 ... 제 2 중심전극

50 ... 접지전극 51 ... 입력 단자전극

52 ... 출력 단자전극

상기 목적을 달성하기 위해서, 본 발명의 제 1 특징에 따르면, 본 발명의 비가역 회로 소자는 각각의 한쪽 단부가 접지되고, 상호 교차하는 제 1 중심전극 및 제 2 중심전극; 상기 제 1 중심전극 및 상기 제 2 중심전극의 근방에 형성되는 페리 자성체(ferrimagnetic body); 상기 페리 자성체에 정적 자계를 인가하는 자석; 상기 제 1 중심전극의 다른쪽 단부와 입력단자와의 사이에서 직렬로 접속되는 직렬 커패시터, 및 상기 제 2 중심전극의 다른쪽 단부와 출력단자와의 사이에서 직렬로 접속되는 직렬 커패시터; 및 상기 제 1 중심전극의 다른쪽 단부와 접지와의 사이에서 병렬로 접속되는 병렬 커패시터, 및 상기 제 2 중심전극의 다른쪽 단부와 접지와의 사이에서 병렬로 접속되는 병렬 커패시터를 포함하고 있다.

직렬 커패시터와 병렬 커패시터의 사용으로 입출력 임핀던스가 양(positive) 정합되는 것이 가능하므로, 삽입 손실을 한층 더 저하시킬 수 있고, 이에 의해 비가역 회로 소자의 소형화 및 광대역화가 달성될 수 있다.

또한, 상기 비가역 회로 소자에서, 제 1 중심전극 및 제 2 중심전극은 페리자성체 주위를 감싸고 있다.

이에 의해, 소형의 페리 자성체를 사용하는 경우에도, 제 1 및 제 2 중심전극의 충분한 양의 인덕턴스를 얻을 수 있다, 그러므로, 전체적으로 소형인 비가역 회로 소자를 달성할 수 있다.

또한, 상기 비가역 회로 소자에서, 제 1 중심전극과 제 2 중심전극의 교차각은 80°∼100°의 범위 내에서 소정의 각이 된다.

이에 의해, 삽입 손실이 낮고 비가역 특성이 우수한 비가역 회로 소자를 얻을 수 있다.

또한, 상기 비가역 회로 소자에서, 페리 자성체는 다각형 판이 된다.

이에 의해, 제 1 및 제 2 중심전극의 페리 자성체에 대한 제 1 중심전극과 제 2 중심전극 사이의 자계 결합 길이를 길게 얻을 수 있다. 아울러, 제 1 및 제 2 중심전극이 페리 자성체 주위를 감싸고 있을 때에, 감싸는 것이 용이하다. 부가하여, 페리 자성체가 소형이더라도, 삽입 손실이 낮고 비가역 특성이 우수한 비가역 회로 소자를 얻을 수 있다.

또한, 상기 비가역 회로 소자에서, 자석은 직사각 평행육면체 형상이 된다.

이에 의해, 전체적으로 직사각 평행육면체 형상을 가지고 있는 비가역 회로 소자에서, 페리 자성체에 인가되는 정적 자계의 강도가 한정된 체적 내에서 한층 더 높아질 수 있다. 따라서, 삽입 손실이 낮고 비가역 특성이 우수한 비가역 회로 소자를 얻을 수 있다. 아울러, 비가역 회로 소자가 판 형상 또는 직사각 평행육면체 형상의 자성체를 절단함으로써 구성될 수 있으므로, 제조가 용이하다.

또한, 상기 비가역 회로 소자에서, 제 1 중심전극, 제 2 중심전극, 페리 자성체 및 자석은 상부 요크와 하부 요크 사이에 형성되고, 이 상부 요크와 하부 요크는 접지된다.

제 1 중심전극, 제 2 중심전극 및 커패시터가 요크를 따라서 접지되어 실드되므로(shield), 스퓨리어스(spurious)의 발생을 방지할 수 있다.

본 발명의 제 2 특징에 따르면, 고주파 회로 장치는 상술한 비가역 회로 소자들 중의 하나를 포함하고 있다.

이에 의해, 삽입 손실이 낮고 특성이 안정한 통신 장치를 얻을 수 있다.

본 발명의 제 1 실시형태에 따른 아이솔레이터의 구성을 도 1 내지 도 3을 참조하여 기술한다.

도 1은 아이솔레이터의 회로도이다. 여기에서 페라이트 판(10)은 직사각 평행육면체 형상이다. 페라이트 판(10)의 주위를, 절연체로 도포된 구리선을 가지고 있는 제 1 중심전극(11) 및 제 2 중심전극(12)이 소정의 각도로 서로 교차하게 감싸고 있다. 제 1 및 제 2 중심전극(11, 12)의 각 한쪽 단부는 접지된다. 제 1 중심전극(11)의 다른쪽 단부와 입력단자와의 사이, 및 제 2 중심전극(12)의 다른쪽 단부와 출력단자와의 사이에는 각각 직렬 커패시터(C21, C22)가 직렬로 접속되어 있다. 또한, 제 1 중심전극(11)의 다른쪽 단부와 접지와의 사이, 및 제 2 중심전극(12)의 다른쪽 단부와 접지와의 사이에는 각각 병렬 커패시터(C11, C12)가 병렬로 접속되어 있다. 부가하여, 제 1 중심전극(11)의 다른쪽 단부와 제 2 중심전극(12)의 다른쪽 단부 사이에는 저항(R)이 접속되어 있다. 도면에 도시되어 있지는 않지만, 페라이트 판(10)에 정적 자계를 두께 방향(제 1 중심전극(11)과 제 2 중심전극(12)을 형성하는 루프면(loop plane)에 평행한 방향)으로 인가하는 자석이 형성되어 있다.

도 2는 도 1의 회로를 구성하는 아이솔레이터의 분해 사시도이다. 여기에서, 절연체로 피복된 구리선을 가지고 있는 제 1 중심전극(11) 및 제 2 중심전극(12)이 각각 페라이트 판(10)의 주위를 1.5턴(turns)으로 감싸게 형성됨으로써, 페라이트 조립체(1)가 구성된다. 페라이트 판(10)에는 자석(3)이 정적 자계를 인가한다. 상부 요크(2)와 하부 요크(4)는 자기 회로의 일부를 구성한다. 기판(5)의 상면에는 접지전극(50), 입력 단자전극(51) 및 출력 단자전극(52)이 형성되어 있다. 이들 전극의 일부는 기판(5)의 단면을 지나서 바닥면의 일부에꺼지 연장하고 있다. 이들 전극은, 이 아이솔레이터가 전자 장치의 회로 기판에 표면 실장될 때에, 단자전극으로서 사용된다. 커패시터(C11, C12, C21, C22) 및 저항(R)은 도 1에 도시된 개별 부품들의 커패시터 및 저항을 구성하는 칩 부품이다. 이들 부품 중에서, 커패시터(C11, C12) 및 저항(R)은 하부 요크(4)에 실장되고, 커패시터(C21, C22)는 기판(5)의 상면 상에 실장된다.

도 3은 도 2에 도시된 각 부품을 조립하고, 이 조립체로부터 상부 요크(2)와 자석(3)을 제거한 상태를 도시하는 사시도이다. 도 3에 도시된 바와 같이, 하부 요크(4)는 기판(5)의 상면에 형성된 접지전극(50)과 땜납 등에 의해 접합되고, 커패시터(C11, C12)와 페라이트 조립체(1)는 땜납 등에 의해 하부 요크(4)의 상면에 접합된다. 커패시터(C11, C12)는 상면과 바닥면에 전극들을 형성함으로써 얻게 되는 칩 커패시터이다. 커패시터의 바닥면에 형성된 상기 전극들은 하부 요크(4)의 상면에 땜납된다. 페라이트 조립체(1)의 중심전극(11, 12)의 각 한쪽 단부는 땜납에 의해 하부 요크(4)의 상면에 전기적으로 접속된다. 부가하여, 중심전극(11, 12)의 각 다른쪽 단부는 커패시터(C11, C12)의 상면의 대응하는 전극에 땜납된다. 또한, 저항(R)의 양 단부의 전극들은 커패시터(C11, C12)의 상면의 대응하는 전극에 땜납된다. 중심전극(11, 12)의 페라이트 판(10)의 주위를 감싸는 부분이 절연체로 피복되어 있으므로, 중심전극들(11, 12) 사이가 전기적으로 절연되고, 아울러 중심전극들(11, 12)과 하부 요크(4)와의 사이도 전기적으로 절연된다.

커패시터(C21, C22)의 상면과 바닥면에는 전극들이 형성된다. 커패시터(C21, C22)의 바닥면에 형성된 전극들은 기판(5)의 대응하는 입력 단자전극(51) 및 출력 단자전극(52)에 땜납된다. 커패시터(C21, C22)의 상면에 형성된 전극들은 커패시터(C11, C12)의 상면의 대응하는 전극들과 선(w)을 통해서 땜납된다.

도 2에 도시된 자석(3)은 상부 요크(2)의 천장면에 접착된다. 자석(3)이 접착된 상부 요크(2)는 하부 요크(4)를 덮어서, 자기 폐회로를 구성한다.

도 1 및 도 2에 도시된 페라이트 판(10)의 치수는 0.5㎜ ×0.5㎜ ×0.3㎜ 이다. 기판(5)의 두께는 0.1㎜, 하부 요크(4)의 두께는 0.15㎜, 상부 요크(2)의 두께는 0.15㎜, 중심전극(11, 12)의 직경은 0.05㎜ 이다.

휴대용 전화기 등의 이동 통신 시스템에 사용하는 통신 장치에서, 장치 내에서 아이솔레이터의 점유 면적(체적)을 실질적으로 줄이기 위해서, 아이솔레이터의높이 치수를 1.5㎜ 이하로 줄일 것을 시장에서 요구하고 있다. 그러므로, 상기 구성 및 각 부품의 치수에 의해 아이솔레이터의 높이 치수가 1.5㎜ 이하로 유지된다. 상기 페라이트 판 이외의 각 부품의 치수는 소형화하고, 페라이트 판의 두께는 두껍게 하는 경우, 페라이트 판(10)의 두께를 1㎜ 이내로 설정하기만 하면, 아이솔레이터의 총 높이를 1.5㎜로 유지할 수 있다. 따라서, 한정된 체적 내에서 페라이트 판의 치수를 가능한 크게 하도록, 페라이트 판은 각 측의 치수가 1㎜ 이하가 되는 직사각 평행육면체 형상이어야 한다.

도 4a 및 도 4b는 상기 아이솔레이터의 작동 원리를 설명하는 회로도이다.

도 4a 및 도 4b에서, 화살표들은 중심전극(11, 12)의 영향하에서 고주파 자계의 방향을 나타낸다. 순방향(forward) 신호의 전송을 고려하면, 도 4a에 도시된 바와 같이, 저항(R)의 양쪽 단부에서의 위상 및 진폭이 동일하므로, 저항(R)을 통해서 전류가 흐르지 않고, 입력단자로부터의 입력 신호가 출력단자에서 간단하게 출력되는 것이 가능해진다.

역방향(reverse) 신호의 반사를 고려하면, 도 4b에 도시된 바와 같이, 페라이트 판(10)을 관통하는 고주파 자계의 방향은 도 4a에 도시된 경우와 반대 방향이다. 그 후에, 저항(R)의 양 단부들 사이에는 반대의 위상 신호가 발생하고, 저항(R)에서 전력이 소비된다. 따라서, 이상적으로는, 입력단자로부터 신호가 출력되지 않는다. 상기 저항(R)을 회로로부터 제거할 때에, 회로는 자이레이터(gyrator)로서 작동한다.

실제적으로, 순방향으로 신호가 전송되고 역방향으로 신호가 입사될 때에,중심전극(11, 12)의 교차각 및 패러데이 회전에 의한 편파면의 회전각에 따라서, 저항의 양 단부간에 위상 차이의 변화가 있게 된다. 그러므로, 외부 자계의 강도와 중심전극(11, 12)의 교차각은 낮은 삽입 손실과 우수한 비가역 특성(절연 특성)을 얻을 수 있도록 설정된다. 페라이트 판에 인가된 자계의 강도는 통상적으로 0.09∼0.17T의 범위에 있고, 패러데이 회전에 의한 편파면의 회전각은 통상적으로 90°∼100°의 범위에 있다. 따라서, 중심전극의 교차각이 80°∼100°의 범위 내에 있을 때에, 낮은 삽입 손실과 우수한 비가역 특성(절연 특성)을 얻을 수 있다.

상기 작동은 입출력 임피던스와 아이솔레이터의 임피던스와의 정합을 필수적인 전제 조건으로 한다. 그러나, 종래 구조가 소형화되면서, 페라이트 판도, 예를 들어 0.5㎜ ×0.5㎜ ×0.3㎜로 대폭 소형화되는 경우, 상술한 바와 같이, 중심전극의 길이는 짧아지고, 중심전극의 인덕턴스 성분도 줄어든다. 따라서, 원하는 주파수에서 작동할 때에 임피던스 정합을 얻을 수 없다.

그러므로, 도 1 및 도 2에 도시된 바와 같이, 중심전극(11, 12)은 페라이트 판(10) 주위를 감싸고 있다. 이로 인해, 페라이트 판(10)이 소형이더라도 중심전극(11, 12)의 인덕턴스가 대폭 증가되어, 작동 주파수 대역의 광대역화가 실현된다. 그러나, 중심전극이 페라이트 판을 감쌈으로써 중심전극의 인덕턴스가 대폭 증가하기 때문에, 상기 정합용 병렬 커패시터만을 사용함으로써 정격 임피던스(50Ω) 보다 큰 임피던스가 때때로 발생하고, 이로 인해 정합되지 않는다. 따라서, 도 1 및 도 2에 도시된 바와 같이, 입출력 단자에 직렬로 직렬 커패시터가 접속된다.

도 5a 및 도 5b는 병렬 커패시터와 직렬 커패시터간의 임피던스 정합의 예들을 설명하는 도면이다. 도 5a는 중심전극의 인덕턴스가 비교적 낮은 경우의 예를 나타내고, 도 5b는 중심전극의 인덕턴스가 비교적 높은 경우의 예를 나타낸다. 어떠한 경우에도, 합성 임피던스는 병렬 커패시터의 접속에 의해 서셉턴스 원을 따라서 이동하고, 그 다음에 이 합성 임피던스는 직렬 커패시터의 접속에 의해 임피던스 원을 따라서 이동하며, 이에 의해 합성 임피던스와 정격 임피던스(50Ω)가 궁극적으로 정합하도록 병렬 커패시터와 직렬 커패시터의 값들이 설정된다.

따라서, 2개의 중심전극을 구비하고 있는 자이레이터를 사용하는 2-포트 아이솔레이터에서는, 자이레이터의 위상 회전각을 최적화하기 위해서 페라이트 판에 인가된 정적 자계의 강도가 종종 변화되는 경우가 있다. 이로 인해, 페라이트의 자계 투자율이 변화되고, 또한 중심전극의 인덕턴스에도 변화가 있게 된다. 이러한 경우에도, 중심전극의 형상 등을 변경하지 않고도, 병렬 커패시터와 직렬 커패시터의 커패시턴스를 변화시킴으로써, 임피던스 정합을 용이하게 얻을 수 있다. 따라서, 상기 최적화를 위한 설계 또는 조정이 용이하다.

아울러, 병렬 커패시터와 직렬 커패시터의 2종류의 커패시터를 가지고 있는 임피던스 정합 회로에서, 병렬 커패시터 1종류만을 사용하는 임피던스 정합 회로의 경우와 비교하여, 커패시터의 커패시턴스를 대폭 감소시킬 수 있고, 단일판 커패시터를 사용할 때에 커패시터를 소형화시킬 수 있다. 예를 들어, 페라이트 판을 감싸고 있는 중심전극의 인덕턴스가 19.8nH 일 때에, 병렬 커패시터의 커패시턴스는 0.5∼1.5pF 이고, 직렬 커패시터의 커패시턴스는 0.5∼2.5pF 이다. 비유전율 110의유전체 재료를 사용할 때에, 커패시터의 치수는 두께 0.17㎜, 폭 0.45㎜, 길이 0.85㎜ 이하이다. 그러므로, 치수가 1㎜ 스퀘어 이하인 페라이트 판을 사용할 때에, 치수가 3.5㎜ 스퀘어 이하인 아이솔레이터를 실현할 수 있다.

상기 직렬 커패시터 또는 병렬 커패시터는 전극층과 유전체층을 교대로 적층시킴으로써 얻은 적층체를 구비하고 있는 칩 커패시터를 사용하여 구성되어도 된다. 이 경우에, 이 칩 커패시터가 한충 더 소형화되므로, 중심전극이 페리 자성체 주위를 감싸고, 중심전극의 인덕턴스가 과도하게 증가될 때에도, 직렬 커패시터 또는 병렬 커패시터의 커패시턴스를 크게 설정함으로써 임피던스 정합을 용이하게 얻을 수 있고, 비가역 회로 소자를 전체적으로 소형화시키는 것이 용이하다.

도 6a 및 도 6b는 상기 아이솔레이터의 삽입 손실과 입력 임피던스의 주파수 특성을 도시하고, 중심 주파수는 2.52㎓로 설계된다. 도 6a는 주파수를 2.02㎓에서 3.02㎓로 변경할 때에 전송 특성(S21) 및 반사 특성(S12)의 손실을 나타낸다. 도 6b는 주파수 변화에 따라서 입력 임피던스의 궤적을 나타낸다. 따라서, 입출력 임피던스가 정격 임피던스(50Ω)와 정합하므로, 낮은 삽입 손실 특성을 나타낸다.

정합을 병렬 커패시터만을 사용하여 얻도록 형성되는 종래 아이솔레이터에서는, 중심전극이 페라이트 판의 주위를 감싸는 방법으로 인덕턴스가 과도하게 증가될 때에, 후술하는 바와 같이 높은 입력 임피던스가 정합되지 않으므로, 삽입 손실이 악화된다.

도 10a 및 도 10b는 상기 아이솔레이터의 삽입 손실과 입력 임피던스의 주파수 특성을 도시한다. 도 6a 및 도 6b와 동일하게, 중심 주파수는 2.52㎓로 설계된다. 도 10a는 주파수를 2.02㎓에서 3.02㎓로 변경할 때에 전송 특성(S21) 및 반사 특성(S12)의 손실을 나타낸다. 도 10b는 주파수 변화에 따라서 입력 임피던스의 궤적을 나타낸다. 도 10a 및 도 10b에 도시된 바와 같이, 중심전극의 인덕턴스가 과도하게 증가될 때에, 입출력 임피던스는 중가하고, 삽입 손실은 대략 -10㏈로 악화된다.

반면에, 도 5a 및 도 5b에 도시된 바와 같이, 병렬 커패시터와 직렬 커패시터를 사용하는 임피던스 정합은 도 6a 및 도 6b의 예에서 삽입 손실을 대략 -1.6㏈로 향상시킬 수 있다.

다음으로, 통신 장치 또는 신호 측정 회로 등의 고주파 회로 장치의 구성을 도 7a 및 도 7b를 참조하여 설명한다.

상술한 각종의 아이솔레이터를 사용하여, 예를 들어, 도 7a에 도시된 바와 같이, VCO(Voltage Controlled Oscillator) 등의 오실레이터(oscillator)의 발진 출력부에 아이솔레이터가 형성되어서, 아이솔레이터의 출력부에 접속되는 송신회로로부터의 반사파가 오실레이터에 입사되지 않는다. 이에 의해, 오실레이터의 발진 안정성이 높아진다.

도 7b에 도시된 바와 같이, 필터의 입력부에 아이솔레이터가 형성되고, 이에 의해 아이솔레이터를 정합에 사용한다. 이로 인해, 일정(constant) 임피던스 필터를 구성한다. 이러한 회로를 송수신 회로부에 형성함으로써 통신 장치가 구성된다.

상술한 각 실시형태들에서는 아이솔레이터를 사용하였다. 그러나, 2개의 포트 사이에서 전송 방향에 따라서 위상 지연(phase delays)이 다른 특성을 나타내는자이레이터(비가역 위상기)를 구성하는 경우에는, 실시형태에 기술된 저항(R)을 제거하여도 된다.

상술한 실시형태들에서는, 선형상의 중심전극이 페라이트 판의 주위를 감싸고 있지만, 중심전극 패턴을 형성하는 시트 재료를 페라이트 판에 중첩하도록 또는 상기 시트 재료가 2개의 페라이트 판들 사이에서 지지되도록 배치하여도 된다.

이제까지 상술한 바와 같이, 본 발명에 따르면, 직렬 커패시터와 병렬 커패시터의 사용으로 입출력 임핀던스가 양 정합되는 것이 가능하므로, 삽입 손실을 한층 더 저하시킬 수 있고, 이에 의해 비가역 회로 소자의 소형화 및 광대역화가 달성될 수 있다.

또한, 소형의 페리 자성체를 사용하는 경우에도, 제 1 및 제 2 중심전극의 충분한 양의 인덕턴스를 얻을 수 있다, 그러므로, 전체적으로 소형인 비가역 회로 소자를 달성할 수 있다.

또한, 제 1 및 제 2 중심전극의 페리 자성체에 대한 제 1 중심전극과 제 2 중심전극 사이의 자계 결합 길이를 길게 얻을 수 있다. 아울러, 제 1 및 제 2 중심전극이 페리 자성체 주위를 감싸고 있을 때에, 감싸는 것이 용이하다. 부가하여, 페리 자성체가 소형이더라도, 삽입 손실이 낮고 비가역 특성이 우수한 비가역 회로 소자를 얻을 수 있다.

또한, 자석은 직사각 평행육면체 형상이다. 이에 의해, 전체적으로 직사각 평행육면체 형상을 가지고 있는 비가역 회로 소자에서, 페리 자성체에 인가되는 정적 자계의 강도가 한정된 체적 내에서 한층 더 높아질 수 있다. 따라서, 삽입 손실이 낮고 비가역 특성이 우수한 비가역 회로 소자를 얻을 수 있다. 아울러, 비가역 회로 소자가 판 형상 또는 직사각 평행육면체 형상의 자성체를 절단함으로써 구성될 수 있으므로, 제조가 용이하다.

또한, 본 발명에서는, 고주파 회로 장치가 상술한 비가역 회로 소자들 중의 하나를 포함하고 있으므로, 삽입 손실이 낮고 특성이 안정한 통신 장치를 얻을 수 있다.

Claims (7)

1. 각각의 한쪽 단부가 접지되고, 상호 교차하는 제 1 중심전극 및 제 2 중심전극;

   상기 제 1 중심전극 및 상기 제 2 중심전극의 근방에 형성되는 페리 자성체(ferrimagnetic body);

   상기 페리 자성체에 정적 자계(magnetostatic field)를 인가하는 자석;

   상기 제 1 중심전극의 다른쪽 단부와 입력단자와의 사이에서 직렬로 접속되는 직렬 커패시터, 및 상기 제 2 중심전극의 다른쪽 단부와 출력단자와의 사이에서 직렬로 접속되는 직렬 커패시터; 및

   상기 제 1 중심전극의 다른쪽 단부와 접지와의 사이에서 병렬로 접속되는 병렬 커패시터, 및 상기 제 2 중심전극의 다른쪽 단부와 접지와의 사이에서 병렬로 접속되는 병렬 커패시터를 포함하는 것을 특징으로 하는 비가역 회로 소자.
2. 제 1 항에 있어서, 상기 제 1 중심전극 및 상기 제 2 중심전극은 상기 페리 자성체 주위를 감싸고 있는 것을 특징으로 하는 비가역 회로 소자.
3. 제 1 항 또는 제 2항에 있어서, 상기 제 1 중심전극과 상기 제 2 중심전극의 교차각은 80°∼100°의 범위 내에서 소정의 각이 되는 것을 특징으로 하는 비가역 회로 소자.
4. 제 1 항 내지 제 3항 중의 어느 한 항에 있어서, 상기 페리 자성체는 다각형 판이 되는 것을 특징으로 하는 비가역 회로 소자.
5. 제 1 항 내지 제 4항 중의 어느 한 항에 있어서, 상기 자석은 직사각 평행육면체 형상이 되는 것을 특징으로 하는 비가역 회로 소자.
6. 제 1 항 내지 제 5항 중의 어느 한 항에 있어서, 상기 제 1 중심전극, 상기 제 2 중심전극, 상기 페리 자성체 및 상기 자석은 상부 요크와 하부 요크 사이에 형성되고;

   상기 상부 요크와 상기 하부 요크는 접지되는 것을 특징으로 하는 비가역 회로 소자.
7. 제 1 항 내지 제 6항 중의 어느 한 항에 기재된 비가역 회로소자를 포함하는 것을 특징으로 하는 고주파 회로 장치.