JP3399080B2 - 非可逆回路素子 - Google Patents
非可逆回路素子Info
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- JP3399080B2 JP3399080B2 JP06940694A JP6940694A JP3399080B2 JP 3399080 B2 JP3399080 B2 JP 3399080B2 JP 06940694 A JP06940694 A JP 06940694A JP 6940694 A JP6940694 A JP 6940694A JP 3399080 B2 JP3399080 B2 JP 3399080B2
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Description
【０００１】
【産業上の利用分野】本発明は、自動車電話、携帯電話
等の通信機器に使用される非可逆回路素子、例えばアイ
ソレータ、サーキュレータに関する。
等の通信機器に使用される非可逆回路素子、例えばアイ
ソレータ、サーキュレータに関する。
【０００２】
【従来の技術】一般に、アイソレータ、サーキュレータ
等の非可逆回路素子は、信号を伝送方向のみに通過さ
せ、逆方向への伝送を阻止する機能を有しており、自動
車電話、携帯電話等の移動体通信機器の送信回路部に使
用されている。
等の非可逆回路素子は、信号を伝送方向のみに通過さ
せ、逆方向への伝送を阻止する機能を有しており、自動
車電話、携帯電話等の移動体通信機器の送信回路部に使
用されている。
【０００３】このような非可逆回路素子の従来の等価回
路図を図１０に示す。図１０はポートＰ１，Ｐ２，Ｐ３
に整合回路として並列容量Ｃ１，Ｃ２，Ｃ３が接続され
たサーキュレータのいずれか１つのポート（図ではポー
トＰ３）に終端抵抗Ｒを接続したアイソレータの等価回
路図である。
路図を図１０に示す。図１０はポートＰ１，Ｐ２，Ｐ３
に整合回路として並列容量Ｃ１，Ｃ２，Ｃ３が接続され
たサーキュレータのいずれか１つのポート（図ではポー
トＰ３）に終端抵抗Ｒを接続したアイソレータの等価回
路図である。
【０００４】このようなアイソレータとして、例えば図
１１に示すような構造のものがある。以下の図におい
て、各種電極（パターン）形成部には点塗り潰しを施し
て示す。
１１に示すような構造のものがある。以下の図におい
て、各種電極（パターン）形成部には点塗り潰しを施し
て示す。
【０００５】このアイソレータは、図１１に示すよう
に、下部ヨーク２１内の底壁上にフェライト２２を配置
し、このフェライト２２を覆うように、その中央部にフ
ェライト２２が嵌合する穴が設けられた入出力基板２３
とこの入出力基板２３と一体化された誘電体多層基板１
０が載置され、下面に永久磁石２４が取り付けられた上
部ヨーク２５を下部ヨーク２１に装着して磁気閉回路を
形成するとともに、永久磁石２４により上記フェライト
２２に直流磁界を印加するように構成されている。
に、下部ヨーク２１内の底壁上にフェライト２２を配置
し、このフェライト２２を覆うように、その中央部にフ
ェライト２２が嵌合する穴が設けられた入出力基板２３
とこの入出力基板２３と一体化された誘電体多層基板１
０が載置され、下面に永久磁石２４が取り付けられた上
部ヨーク２５を下部ヨーク２１に装着して磁気閉回路を
形成するとともに、永久磁石２４により上記フェライト
２２に直流磁界を印加するように構成されている。
【０００６】多層基板１０上には終端抵抗としてチップ
抵抗６がはんだ付けされ、入出力基板２３には入出力電
極２３ａ，２３ｂ及びアース電極１が形成され、この入
出力基板２３の下面の凹部に形成されたアース電極（図
示せず）と下部ヨーク２１の底壁は、はんだ付けにて接
続、固定されている。
抵抗６がはんだ付けされ、入出力基板２３には入出力電
極２３ａ，２３ｂ及びアース電極１が形成され、この入
出力基板２３の下面の凹部に形成されたアース電極（図
示せず）と下部ヨーク２１の底壁は、はんだ付けにて接
続、固定されている。
【０００７】入出力基板２３と多層基板１０は、はんだ
付けあるいはグリーンシートの段階で積層、焼成して一
体化され、多層基板１０の下面に形成されたポート電
極、アース電極は入出力基板２３のそれぞれの対応する
電極２３ａ，２３ｂ，１に接続されている。永久磁石２
４は接着剤で上部ヨークに貼着され、下部ヨーク２１と
上部ヨーク２５は、軟鉄等の磁性体金属からなり、はん
だ付けにて接続、固定されている。
付けあるいはグリーンシートの段階で積層、焼成して一
体化され、多層基板１０の下面に形成されたポート電
極、アース電極は入出力基板２３のそれぞれの対応する
電極２３ａ，２３ｂ，１に接続されている。永久磁石２
４は接着剤で上部ヨークに貼着され、下部ヨーク２１と
上部ヨーク２５は、軟鉄等の磁性体金属からなり、はん
だ付けにて接続、固定されている。
【０００８】そして、従来の多層基板１０は、図１２に
示すように、厚さ数十μｍ程度の多数の誘電体セラミッ
クグリーンシート１１〜１９の表面に各種電極をパター
ン印刷等により形成し、この各シートを積層して圧着
し、焼成して一体化されたものであり、各シート１１〜
１９に形成された各種電極は、スルーホールにより所定
箇所で接続されて構成されている。なお、以下の図にお
いて、各ポート電極に対応するスルーホールまたはビア
ホールを二点鎖線で接続して示す。
示すように、厚さ数十μｍ程度の多数の誘電体セラミッ
クグリーンシート１１〜１９の表面に各種電極をパター
ン印刷等により形成し、この各シートを積層して圧着
し、焼成して一体化されたものであり、各シート１１〜
１９に形成された各種電極は、スルーホールにより所定
箇所で接続されて構成されている。なお、以下の図にお
いて、各ポート電極に対応するスルーホールまたはビア
ホールを二点鎖線で接続して示す。
【０００９】具体的には、最上層のシート１１には終端
ポート電極５ｃ及びアース電極１が、シート１２、１
４、１６にはアース電極１が、シート１３、１５には容
量電極３ａ，３ｂ，３ｃが、下層を構成するシート１
７、１８、１９には中心電極２ａ，２ｂ，２ｃが形成さ
れている。最下層のシート１９の下面にはアース電極１
及び入出力ポート電極５ａ，５ｂが形成されている。
ポート電極５ｃ及びアース電極１が、シート１２、１
４、１６にはアース電極１が、シート１３、１５には容
量電極３ａ，３ｂ，３ｃが、下層を構成するシート１
７、１８、１９には中心電極２ａ，２ｂ，２ｃが形成さ
れている。最下層のシート１９の下面にはアース電極１
及び入出力ポート電極５ａ，５ｂが形成されている。
【００１０】各中心電極２ａ，２ｂ，２ｃは互いに１２
０度の角度をなすように形成積層され、その一端部はそ
れぞれポート電極５ａ，５ｂ，５ｃに、他端部はアース
電極１にスルーホールで接続されている。
０度の角度をなすように形成積層され、その一端部はそ
れぞれポート電極５ａ，５ｂ，５ｃに、他端部はアース
電極１にスルーホールで接続されている。
【００１１】この構成により、図１０に示す並列容量Ｃ
１，Ｃ２，Ｃ３は、シート１３、１５に形成されたそれ
ぞれの容量電極３ａ，３ｂ，３ｃとシート１２、１４、
１６に形成されたアース電極１との間のそれぞれ４つの
電極間容量で形成されている。なお、インダクタンス
Ｌ，Ｌ，Ｌは、フェライトと中心電極２ａ，２ｂ，２ｃ
とにより形成される等価的なインダクタンスである。
１，Ｃ２，Ｃ３は、シート１３、１５に形成されたそれ
ぞれの容量電極３ａ，３ｂ，３ｃとシート１２、１４、
１６に形成されたアース電極１との間のそれぞれ４つの
電極間容量で形成されている。なお、インダクタンス
Ｌ，Ｌ，Ｌは、フェライトと中心電極２ａ，２ｂ，２ｃ
とにより形成される等価的なインダクタンスである。
【００１２】そして、従来のアイソレータでは、図１１
に示すように、上記多層基板１０上面の終端ポート電極
５ｃとアース電極１間に、図１０に示す終端抵抗Ｒとし
て、チップ抵抗６をはんだ付けして形成している。
に示すように、上記多層基板１０上面の終端ポート電極
５ｃとアース電極１間に、図１０に示す終端抵抗Ｒとし
て、チップ抵抗６をはんだ付けして形成している。
【００１３】しかし、チップ抵抗を用いた場合、チップ
抵抗の厚みのため、アイソレータのさらなる小形化（薄
形化）が困難であり、また、はんだ付けにより接続され
ているので、はんだ付け不備等による接続の信頼性が低
いという問題があった。
抵抗の厚みのため、アイソレータのさらなる小形化（薄
形化）が困難であり、また、はんだ付けにより接続され
ているので、はんだ付け不備等による接続の信頼性が低
いという問題があった。
【００１４】そこで、図１３に示すように、終端ポート
電極５ｃとアース電極１間に、印刷等により形成した抵
抗７（以下、印刷抵抗と記す）を終端抵抗Ｒとして用い
て、小形化及び接続等の信頼性の向上を図る方法が採用
されている。
電極５ｃとアース電極１間に、印刷等により形成した抵
抗７（以下、印刷抵抗と記す）を終端抵抗Ｒとして用い
て、小形化及び接続等の信頼性の向上を図る方法が採用
されている。
【００１５】
【発明が解決しようとする課題】しかしながら、上記の
ように印刷抵抗を用いた場合は、小形化（薄形化）には
寄与できるが、精度のよい抵抗値を得ることができない
という問題がある。
ように印刷抵抗を用いた場合は、小形化（薄形化）には
寄与できるが、精度のよい抵抗値を得ることができない
という問題がある。
【００１６】このため、予め、小さめの抵抗値となるよ
うに印刷抵抗を形成し、印刷抵抗形成後に抵抗値を測定
しながらトリミングにより抵抗値を調整することが必要
であり、また、この抵抗値測定には電圧の印加が必要で
ある。
うに印刷抵抗を形成し、印刷抵抗形成後に抵抗値を測定
しながらトリミングにより抵抗値を調整することが必要
であり、また、この抵抗値測定には電圧の印加が必要で
ある。
【００１７】ところが、上記従来の図１０に示す等価回
路図、及びこの等価回路に基づいて形成される図１２に
示す多層基板では、終端抵抗あるいは印刷抵抗が接続さ
れる終端ポート電極とアース電極は直流的に短絡（ショ
ート）しており、抵抗値の測定ができないという問題が
あった。このため、図１４に示すように、多層基板１０
（シート１１）上面のアース電極１の一部１ａを削り取
るか、あるいは予め印刷せずに、印刷抵抗７の両端がシ
ョートしないようにして、印刷抵抗７をトリミングした
後、導電ペースト等で導通する方法を用いていた。
路図、及びこの等価回路に基づいて形成される図１２に
示す多層基板では、終端抵抗あるいは印刷抵抗が接続さ
れる終端ポート電極とアース電極は直流的に短絡（ショ
ート）しており、抵抗値の測定ができないという問題が
あった。このため、図１４に示すように、多層基板１０
（シート１１）上面のアース電極１の一部１ａを削り取
るか、あるいは予め印刷せずに、印刷抵抗７の両端がシ
ョートしないようにして、印刷抵抗７をトリミングした
後、導電ペースト等で導通する方法を用いていた。
【００１８】しかし、この方法では、接続の信頼性が低
くなり、アース電極削除部を接続する等の作業工数が増
加し製造コストが高くなるという問題があった。また、
抵抗の再調整が必要となった場合、導電ペースト等を削
除し抵抗トリミング後、再度導通する必要があった。
くなり、アース電極削除部を接続する等の作業工数が増
加し製造コストが高くなるという問題があった。また、
抵抗の再調整が必要となった場合、導電ペースト等を削
除し抵抗トリミング後、再度導通する必要があった。
【００１９】そこで、本発明の目的は、以上のような従
来の非可逆回路素子が持つ問題点を解消し、印刷抵抗の
トリミングを容易に行うことができ、小型かつ安価で、
信頼性が高く高品位な非可逆回路素子を提供することに
ある。
来の非可逆回路素子が持つ問題点を解消し、印刷抵抗の
トリミングを容易に行うことができ、小型かつ安価で、
信頼性が高く高品位な非可逆回路素子を提供することに
ある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、複数の中心電極を交差する
ように配置し、該中心電極の交差部分にフェライトを当
接させるとともに直流磁界を印加し、前記各中心電極の
一端部とポート間に整合回路を接続し、他端部をアース
に接続し、前記ポートの１つとアース間に終端抵抗を接
続してなる非可逆回路素子において、前記終端抵抗が接
続されたポートの整合回路が中心電極に直列に接続され
た直列容量を含んで構成され、他のポートの整合回路が
中心電極に並列に接続された並列容量で構成され、前記
終端抵抗が印刷抵抗で形成され、該印刷抵抗がトリミン
グされていることを特徴とするものである。
に、請求項１に係る発明は、複数の中心電極を交差する
ように配置し、該中心電極の交差部分にフェライトを当
接させるとともに直流磁界を印加し、前記各中心電極の
一端部とポート間に整合回路を接続し、他端部をアース
に接続し、前記ポートの１つとアース間に終端抵抗を接
続してなる非可逆回路素子において、前記終端抵抗が接
続されたポートの整合回路が中心電極に直列に接続され
た直列容量を含んで構成され、他のポートの整合回路が
中心電極に並列に接続された並列容量で構成され、前記
終端抵抗が印刷抵抗で形成され、該印刷抵抗がトリミン
グされていることを特徴とするものである。
【００２１】請求項２に係る発明は、請求項１に記載の
非可逆回路素子において、前記終端抵抗が接続されたポ
ートの整合回路が並列容量と直列容量で構成されている
ことを特徴とするものである。
非可逆回路素子において、前記終端抵抗が接続されたポ
ートの整合回路が並列容量と直列容量で構成されている
ことを特徴とするものである。
【００２２】請求項３に係る発明は、請求項１に記載の
非可逆回路素子において、前記終端抵抗が接続されたポ
ートの整合回路が並列容量と直列容量と直列インダクタ
ンスで構成されていることを特徴とするものである。
非可逆回路素子において、前記終端抵抗が接続されたポ
ートの整合回路が並列容量と直列容量と直列インダクタ
ンスで構成されていることを特徴とするものである。
【００２３】
【００２４】
【００２５】請求項４に係る発明は、請求項１乃至請求
項３に記載の非可逆回路素子において、前記整合回路及
び各中心電極の一部または全てが多層基板の内部あるい
は表面に形成されていることを特徴とするものである。
項３に記載の非可逆回路素子において、前記整合回路及
び各中心電極の一部または全てが多層基板の内部あるい
は表面に形成されていることを特徴とするものである。
【００２６】
【作用】上記の構成によれば、終端抵抗が接続されるポ
ートの整合回路内に直列容量を含んで構成することがで
き、終端抵抗と中心電極間を直流的にオープンとするこ
とができる。すなわち、終端抵抗として印刷抵抗を用い
た場合でも、工程のどの段階においても抵抗の測定、調
整（トリミング）を行うことができる。また、この直列
容量が付加されたことにより、整合回路を構成するパラ
メータが増え、整合条件の設定、調整をより適正に行う
ことができる。さらに整合回路に上記直列容量に加え、
直列インダクタンスを付加すれば、整合条件の設定、調
整をさらに容易にかつ適正に行うことができる。また、
整合回路内に直列容量と直列インダクタンスを付加した
場合は、終端抵抗はどの様な値に設定することもでき、
また、この場合、終端抵抗を接続せず構成すれば、容易
にサーキュレータとすることができる。
ートの整合回路内に直列容量を含んで構成することがで
き、終端抵抗と中心電極間を直流的にオープンとするこ
とができる。すなわち、終端抵抗として印刷抵抗を用い
た場合でも、工程のどの段階においても抵抗の測定、調
整（トリミング）を行うことができる。また、この直列
容量が付加されたことにより、整合回路を構成するパラ
メータが増え、整合条件の設定、調整をより適正に行う
ことができる。さらに整合回路に上記直列容量に加え、
直列インダクタンスを付加すれば、整合条件の設定、調
整をさらに容易にかつ適正に行うことができる。また、
整合回路内に直列容量と直列インダクタンスを付加した
場合は、終端抵抗はどの様な値に設定することもでき、
また、この場合、終端抵抗を接続せず構成すれば、容易
にサーキュレータとすることができる。
【００２７】また、終端抵抗は、はんだ付け、導電ペー
スト等を用いることなく接続できる。
スト等を用いることなく接続できる。
【００２８】また、中心電極、整合回路等を多層基板で
形成することにより、より小型化（薄型化）が実現でき
る。
形成することにより、より小型化（薄型化）が実現でき
る。
【００２９】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。図において、従来例と同一部分
または相当する部分については同一符号を付す。以下の
実施例のアイソレータの全体構造は、従来例の図１１に
示したものと同様の構造であり、終端抵抗としてチップ
抵抗に代えて印刷抵抗を用いたものであり、図示及びそ
の説明を省略する。
いて具体的に説明する。図において、従来例と同一部分
または相当する部分については同一符号を付す。以下の
実施例のアイソレータの全体構造は、従来例の図１１に
示したものと同様の構造であり、終端抵抗としてチップ
抵抗に代えて印刷抵抗を用いたものであり、図示及びそ
の説明を省略する。
【００３０】本発明の第１実施例であるアイソレータの
等価回路図を図１及び図２に示す。図１及び図２の等価
回路図に示すように、この実施例のアイソレータは終端
ポートＰ３の整合回路を並列容量Ｃ３と直列容量Ｃ４で
構成したものであり、終端ポートＰ３には終端抵抗Ｒが
接続されている。入出力ポートＰ１，Ｐ２の整合回路は
従来例と同様に並列容量Ｃ１，Ｃ２で構成されている。
等価回路図を図１及び図２に示す。図１及び図２の等価
回路図に示すように、この実施例のアイソレータは終端
ポートＰ３の整合回路を並列容量Ｃ３と直列容量Ｃ４で
構成したものであり、終端ポートＰ３には終端抵抗Ｒが
接続されている。入出力ポートＰ１，Ｐ２の整合回路は
従来例と同様に並列容量Ｃ１，Ｃ２で構成されている。
【００３１】すなわち、図１に示す等価回路は、従来例
の図１０に示す等価回路において、中心電極を等価的に
示すインダクタンスＬと並列容量Ｃ３間に直列容量Ｃ４
を付加して構成され、図２に示す等価回路は、並列容量
Ｃ３と終端抵抗Ｒ間に直列容量Ｃ４を付加して構成され
ている。この場合、整合インピーダンスは従来のものよ
り低くなり、終端抵抗Ｒは従来のものより低く設定され
る。
の図１０に示す等価回路において、中心電極を等価的に
示すインダクタンスＬと並列容量Ｃ３間に直列容量Ｃ４
を付加して構成され、図２に示す等価回路は、並列容量
Ｃ３と終端抵抗Ｒ間に直列容量Ｃ４を付加して構成され
ている。この場合、整合インピーダンスは従来のものよ
り低くなり、終端抵抗Ｒは従来のものより低く設定され
る。
【００３２】このような回路構成にすれば、直列容量Ｃ
４により終端抵抗Ｒの両端が直流的にオープンとなり、
抵抗値の測定が可能となる。
４により終端抵抗Ｒの両端が直流的にオープンとなり、
抵抗値の測定が可能となる。
【００３３】また、アイソレータの小形化にともない、
一般的にアイソレータの挿入損失が大きくなると、イン
ダクタンスＬは純粋なインダクタンス成分とみなせなく
なり、並列容量Ｃ３のみでは適正な整合がとれなくな
る。しかし、この構成においては、終端ポートＰ３の整
合回路が並列容量Ｃ３と直列容量Ｃ４との２つの回路素
子で構成されているので、この２つの容量を適宜設定、
調整することにより、適正な整合をとることができる。
したがって、終端抵抗での反射を完全に打ち消し、アイ
ソレータの性能をより向上することができる。
一般的にアイソレータの挿入損失が大きくなると、イン
ダクタンスＬは純粋なインダクタンス成分とみなせなく
なり、並列容量Ｃ３のみでは適正な整合がとれなくな
る。しかし、この構成においては、終端ポートＰ３の整
合回路が並列容量Ｃ３と直列容量Ｃ４との２つの回路素
子で構成されているので、この２つの容量を適宜設定、
調整することにより、適正な整合をとることができる。
したがって、終端抵抗での反射を完全に打ち消し、アイ
ソレータの性能をより向上することができる。
【００３４】上記図１に示す等価回路を実現する多層基
板の構造を図３に示す。この実施例の多層基板１０は、
厚さ数十μｍ程度の多数の誘電体セラミックグリーンシ
ート１１〜１９の表面に各種電極をパターン印刷等によ
り形成し、この各シートを積層して圧着し、焼成して一
体化されており、各シート１１〜１９に形成された各種
電極は、スルーホールにより所定箇所で接続されて構成
されている。
板の構造を図３に示す。この実施例の多層基板１０は、
厚さ数十μｍ程度の多数の誘電体セラミックグリーンシ
ート１１〜１９の表面に各種電極をパターン印刷等によ
り形成し、この各シートを積層して圧着し、焼成して一
体化されており、各シート１１〜１９に形成された各種
電極は、スルーホールにより所定箇所で接続されて構成
されている。
【００３５】多層基板１０を構成するシート１４にはア
ース電極１と容量電極３ｄが形成されている。この容量
電極３ｄは、シート１３、１５の容量電極３ｃに対応す
る位置に形成され、シート１７の中心電極２ｃにスルー
ホールにより接続されている。シート１３の容量電極３
ｃの両端及びこれに対応するシート１４の位置であっ
て、容量電極３ｄ両端の外側にはスルーホールが形成さ
れ、このスルーホールによりシート１３の容量電極３ｃ
とシート１５の容量電極３ｃは接続されている。
ース電極１と容量電極３ｄが形成されている。この容量
電極３ｄは、シート１３、１５の容量電極３ｃに対応す
る位置に形成され、シート１７の中心電極２ｃにスルー
ホールにより接続されている。シート１３の容量電極３
ｃの両端及びこれに対応するシート１４の位置であっ
て、容量電極３ｄ両端の外側にはスルーホールが形成さ
れ、このスルーホールによりシート１３の容量電極３ｃ
とシート１５の容量電極３ｃは接続されている。
【００３６】そして、シート１３の容量電極３ｃの中央
部にはスルーホールを形成せずに、シート１１の終端ポ
ート電極５ｃとシート１７の中心電極２ｃが導通しない
ように構成されている。
部にはスルーホールを形成せずに、シート１１の終端ポ
ート電極５ｃとシート１７の中心電極２ｃが導通しない
ように構成されている。
【００３７】多層基板１０の上面すなわちシート１１上
の終端ポート電極５ｃとアース電極１間には印刷抵抗７
が接続されている。上記以外の構成については、従来例
の図１２に示したものと同様の構成であり、その説明を
省略する。
の終端ポート電極５ｃとアース電極１間には印刷抵抗７
が接続されている。上記以外の構成については、従来例
の図１２に示したものと同様の構成であり、その説明を
省略する。
【００３８】この構成により、図１に示す並列容量Ｃ
１，Ｃ２は、シート１３、１５のそれぞれの容量電極３
ａ，３ｂとシート１２、１４、１６のアース電極１との
間に形成されるそれぞれ４つの電極間容量で形成され、
並列容量Ｃ３は、シート１３、１５の容量電極３ｃとシ
ート１２、１６のアース電極１との間に形成される２つ
の電極間容量で形成されている。
１，Ｃ２は、シート１３、１５のそれぞれの容量電極３
ａ，３ｂとシート１２、１４、１６のアース電極１との
間に形成されるそれぞれ４つの電極間容量で形成され、
並列容量Ｃ３は、シート１３、１５の容量電極３ｃとシ
ート１２、１６のアース電極１との間に形成される２つ
の電極間容量で形成されている。
【００３９】直列容量Ｃ４は、シート１４の容量電極３
ｄとシート１３、１５の容量電極３ｃとの間に形成され
る２つの電極間容量で形成され、インダクタンスＬと並
列容量Ｃ３間に直列に付加されている。
ｄとシート１３、１５の容量電極３ｃとの間に形成され
る２つの電極間容量で形成され、インダクタンスＬと並
列容量Ｃ３間に直列に付加されている。
【００４０】次に図２に示す等価回路を実現する多層基
板の構造を図４に示す。この実施例の多層基板１０と図
３に示す多層基板１０との異なるところは、シート１３
の容量電極３ｃの中央部にこの容量電極３ｃと分離する
スルーホールを設け、シート１５の容量電極３ｃはスル
ーホールと導通するように形成され、シート１４の容量
電極３ｄにはスルーホールが形成されていないことであ
る。つまり、シート１４の容量電極３ｄは終端ポート電
極５ｃと導通し、中心電極２ｃとは導通しないように構
成されている。上記以外の構成については、図３に示し
たものと同一の構成であり、その説明を省略する。
板の構造を図４に示す。この実施例の多層基板１０と図
３に示す多層基板１０との異なるところは、シート１３
の容量電極３ｃの中央部にこの容量電極３ｃと分離する
スルーホールを設け、シート１５の容量電極３ｃはスル
ーホールと導通するように形成され、シート１４の容量
電極３ｄにはスルーホールが形成されていないことであ
る。つまり、シート１４の容量電極３ｄは終端ポート電
極５ｃと導通し、中心電極２ｃとは導通しないように構
成されている。上記以外の構成については、図３に示し
たものと同一の構成であり、その説明を省略する。
【００４１】この構成により、図２に示す直列容量Ｃ４
は、シート１４の容量電極３ｄとシート１３、１５の容
量電極３ｃとの間に形成される２つの電極間容量で形成
され、終端抵抗Ｒと並列容量Ｃ３間に直列に付加されて
いる。他の並列容量Ｃ１，Ｃ２，Ｃ３は図３で説明した
ものと同様の電極間容量で形成されている。
は、シート１４の容量電極３ｄとシート１３、１５の容
量電極３ｃとの間に形成される２つの電極間容量で形成
され、終端抵抗Ｒと並列容量Ｃ３間に直列に付加されて
いる。他の並列容量Ｃ１，Ｃ２，Ｃ３は図３で説明した
ものと同様の電極間容量で形成されている。
【００４２】本発明の第２実施例であるアイソレータの
等価回路図を図５及び図６に示す。図５及び図６の等価
回路図に示すように、この実施例のアイソレータは終端
ポートＰ３の整合回路を並列容量Ｃ３に直列容量Ｃ４と
直列インダクタンスＬ１を付加して構成したものであ
り、終端ポートＰ３には終端抵抗Ｒが接続されている。
入出力ポートＰ１，Ｐ２の整合回路は従来例と同様に並
列容量Ｃ１，Ｃ２で構成されている。
等価回路図を図５及び図６に示す。図５及び図６の等価
回路図に示すように、この実施例のアイソレータは終端
ポートＰ３の整合回路を並列容量Ｃ３に直列容量Ｃ４と
直列インダクタンスＬ１を付加して構成したものであ
り、終端ポートＰ３には終端抵抗Ｒが接続されている。
入出力ポートＰ１，Ｐ２の整合回路は従来例と同様に並
列容量Ｃ１，Ｃ２で構成されている。
【００４３】すなわち、図５に示す等価回路は、従来例
の図１０に示す等価回路において、中心電極で得られる
インダクタンスＬと並列容量Ｃ３間に直列容量Ｃ４と直
列インダクタンスＬ１を付加して構成され、図６に示す
等価回路は、並列容量Ｃ３と終端抵抗Ｒ間に直列容量Ｃ
４と直列インダクタンスＬ１を付加して構成されてい
る。
の図１０に示す等価回路において、中心電極で得られる
インダクタンスＬと並列容量Ｃ３間に直列容量Ｃ４と直
列インダクタンスＬ１を付加して構成され、図６に示す
等価回路は、並列容量Ｃ３と終端抵抗Ｒ間に直列容量Ｃ
４と直列インダクタンスＬ１を付加して構成されてい
る。
【００４４】この場合、整合インピーダンスは直列容量
Ｃ４と直列インダクタンスＬ１の値によりどの様な値に
も設定でき、よって、終端抵抗Ｒはどの様な値にも設定
することが可能となる。
Ｃ４と直列インダクタンスＬ１の値によりどの様な値に
も設定でき、よって、終端抵抗Ｒはどの様な値にも設定
することが可能となる。
【００４５】このような回路構成にすれば、直列容量Ｃ
４により終端抵抗Ｒの両端が直流的にオープンとなり、
抵抗値の測定が可能となる。
４により終端抵抗Ｒの両端が直流的にオープンとなり、
抵抗値の測定が可能となる。
【００４６】また、この構成においては、終端ポートＰ
３の整合回路が並列容量Ｃ３と直列容量Ｃ４と直列イン
ダクタンスＬ１の３つの回路素子で構成されているの
で、これらの３つの値を適宜設定、調整することによ
り、最適な整合をとることができる。したがって、終端
抵抗での反射を完全に打ち消し、アイソレータの性能を
より向上することができる。
３の整合回路が並列容量Ｃ３と直列容量Ｃ４と直列イン
ダクタンスＬ１の３つの回路素子で構成されているの
で、これらの３つの値を適宜設定、調整することによ
り、最適な整合をとることができる。したがって、終端
抵抗での反射を完全に打ち消し、アイソレータの性能を
より向上することができる。
【００４７】さらに、この構成では、アイソレータ動作
周波数で、直列容量Ｃ４と直列インダクタンスＬ１とを
共振するように設定すれば、終端抵抗Ｒを従来例のもの
と同一の値とすることが可能となる。また、この場合、
ポートＰ３に終端抵抗Ｒを接続せずにサーキュレータと
して使用することもできる。
周波数で、直列容量Ｃ４と直列インダクタンスＬ１とを
共振するように設定すれば、終端抵抗Ｒを従来例のもの
と同一の値とすることが可能となる。また、この場合、
ポートＰ３に終端抵抗Ｒを接続せずにサーキュレータと
して使用することもできる。
【００４８】また、この整合回路は、他のポートＰ１，
Ｐ２にも適用することができる。
Ｐ２にも適用することができる。
【００４９】上記図５に示す等価回路を実現する多層基
板の構造を図７に示す。この実施例の多層基板１０を構
成するシート１７には中心電極２ｃと導通するインダク
タンス電極４ｃが形成されている。つまり、中心電極２
ｃとインダクタンス電極４ｃとは略Ｌ字状の一体のパタ
ーンとして形成されている。
板の構造を図７に示す。この実施例の多層基板１０を構
成するシート１７には中心電極２ｃと導通するインダク
タンス電極４ｃが形成されている。つまり、中心電極２
ｃとインダクタンス電極４ｃとは略Ｌ字状の一体のパタ
ーンとして形成されている。
【００５０】インダクタンス電極４ｃの先端部は、シー
ト１６、１５、１４のスルーホールによりシート１４の
容量電極３ｄに接続されている。上記以外の構成につい
ては第１実施例の図３に示すものとほぼ同様の構成とな
っており、シート１３、１４、１５、１６のスルーホー
ル形成位置、容量電極の大きさ等を若干変更して形成さ
れている。
ト１６、１５、１４のスルーホールによりシート１４の
容量電極３ｄに接続されている。上記以外の構成につい
ては第１実施例の図３に示すものとほぼ同様の構成とな
っており、シート１３、１４、１５、１６のスルーホー
ル形成位置、容量電極の大きさ等を若干変更して形成さ
れている。
【００５１】この構成により、図５に示す直列インダク
タンスＬ１は中心電極２ｃに導通するインダクタンス電
極４ｃで形成されている。並列容量Ｃ１，Ｃ２，Ｃ３及
び直列容量Ｃ４は図３で説明したものと同様の電極間容
量で形成されている。
タンスＬ１は中心電極２ｃに導通するインダクタンス電
極４ｃで形成されている。並列容量Ｃ１，Ｃ２，Ｃ３及
び直列容量Ｃ４は図３で説明したものと同様の電極間容
量で形成されている。
【００５２】次に、図６に示す等価回路を実現する多層
基板の構造を図８に示す。この実施例の多層基板１０を
構成するシート１１には終端ポート電極５ｃと導通する
インダクタンス電極４ｃが形成されている。つまり、終
端ポート電極５ｃの印刷抵抗７の反対側にインダクタン
ス電極４ｃが形成されている。
基板の構造を図８に示す。この実施例の多層基板１０を
構成するシート１１には終端ポート電極５ｃと導通する
インダクタンス電極４ｃが形成されている。つまり、終
端ポート電極５ｃの印刷抵抗７の反対側にインダクタン
ス電極４ｃが形成されている。
【００５３】インダクタンス電極４ｃの先端部は、シー
ト１１、１２、１３のスルーホールによりシート１４の
容量電極３ｄに接続されている。上記以外の構成につい
ては第１実施例の図３に示すものとほぼ同様の構成とな
っており、シート１２、１３、１４、１５のスルーホー
ル形成位置、容量電極の大きさ等を若干変更して形成さ
れている。
ト１１、１２、１３のスルーホールによりシート１４の
容量電極３ｄに接続されている。上記以外の構成につい
ては第１実施例の図３に示すものとほぼ同様の構成とな
っており、シート１２、１３、１４、１５のスルーホー
ル形成位置、容量電極の大きさ等を若干変更して形成さ
れている。
【００５４】この構成により、図６に示す直列インダク
タンスＬ１は終端ポート電極５ｃに導通するインダクタ
ンス電極４ｃで形成されている。並列容量Ｃ１，Ｃ２，
Ｃ３及び直列容量Ｃ４は図３及び図４で説明したものと
同様の電極間容量で形成されている。図７及び図８の構
造においても、終端ポート電極５ｃと中心電極２ｃは導
通しないように構成されている。
タンスＬ１は終端ポート電極５ｃに導通するインダクタ
ンス電極４ｃで形成されている。並列容量Ｃ１，Ｃ２，
Ｃ３及び直列容量Ｃ４は図３及び図４で説明したものと
同様の電極間容量で形成されている。図７及び図８の構
造においても、終端ポート電極５ｃと中心電極２ｃは導
通しないように構成されている。
【００５５】なお、上記第２実施例では、直列容量Ｃ４
及び直列インダクタンスＬ１を中心電極を示すインダク
タンスＬと並列容量Ｃ３間に、あるいは終端抵抗Ｒと並
列容量Ｃ３間に付加したが、これに限ることはなく、図
９（ａ）に示すように、インダクタンスＬと並列容量Ｃ
３間に直列容量Ｃ４を、終端抵抗Ｒと並列容量Ｃ３間に
直列インダクタンスＬ１を付加するようにしてもよく、
あるいは図９（ｂ）に示すように、インダクタンスＬと
並列容量Ｃ３間に直列インダクタンスＬ１を、終端抵抗
Ｒと並列容量Ｃ３間に直列容量Ｃ４を付加するようにし
てもよい。
及び直列インダクタンスＬ１を中心電極を示すインダク
タンスＬと並列容量Ｃ３間に、あるいは終端抵抗Ｒと並
列容量Ｃ３間に付加したが、これに限ることはなく、図
９（ａ）に示すように、インダクタンスＬと並列容量Ｃ
３間に直列容量Ｃ４を、終端抵抗Ｒと並列容量Ｃ３間に
直列インダクタンスＬ１を付加するようにしてもよく、
あるいは図９（ｂ）に示すように、インダクタンスＬと
並列容量Ｃ３間に直列インダクタンスＬ１を、終端抵抗
Ｒと並列容量Ｃ３間に直列容量Ｃ４を付加するようにし
てもよい。
【００５６】また、上記各実施例では、より小形化を図
るために多層基板で中心電極、整合回路を構成したもの
であるが、これに限るものではなく、中心電極を金属製
の導体で形成したもの、整合回路を基板にディスクリー
トのコンデンサ、コイル等を実装して構成したものでも
よい。
るために多層基板で中心電極、整合回路を構成したもの
であるが、これに限るものではなく、中心電極を金属製
の導体で形成したもの、整合回路を基板にディスクリー
トのコンデンサ、コイル等を実装して構成したものでも
よい。
【００５７】要するに、本発明は、非可逆回路素子の整
合回路内に直列容量を付加して、中心電極とポート端が
直流的にオープンとなるように構成したことを特徴とす
るものであり、他の構成、構造については、特に限定す
るものではない。
合回路内に直列容量を付加して、中心電極とポート端が
直流的にオープンとなるように構成したことを特徴とす
るものであり、他の構成、構造については、特に限定す
るものではない。
【００５８】
【発明の効果】以上説明したように、本発明に係る非可
逆回路素子によれば、１つのポートの整合回路内に直列
容量を付加して、中心電極とポート端が直流的にオープ
ンとなるように構成されており、この直列容量が付加さ
れたポートに終端抵抗として印刷抵抗を接続したアイソ
レータにおいて、抵抗の測定が可能となり、印刷抵抗の
測定、調整をすることができる。つまり、従来の印刷抵
抗を使用したアイソレータにおいて必要であった印刷抵
抗を調整するためのアース電極の一部削除、及び印刷抵
抗調整後アース電極削除部を再び導通するための工数を
不要とし、製造コストを大幅に低減できるとともに接続
の信頼性の低下も起こらない。
逆回路素子によれば、１つのポートの整合回路内に直列
容量を付加して、中心電極とポート端が直流的にオープ
ンとなるように構成されており、この直列容量が付加さ
れたポートに終端抵抗として印刷抵抗を接続したアイソ
レータにおいて、抵抗の測定が可能となり、印刷抵抗の
測定、調整をすることができる。つまり、従来の印刷抵
抗を使用したアイソレータにおいて必要であった印刷抵
抗を調整するためのアース電極の一部削除、及び印刷抵
抗調整後アース電極削除部を再び導通するための工数を
不要とし、製造コストを大幅に低減できるとともに接続
の信頼性の低下も起こらない。
【００５９】また、製造工程のどの段階においても容易
に抵抗値調整が可能となり抵抗値の調整精度を向上でき
る。また、整合回路に直列容量が付加されたことによ
り、整合回路を構成するパラメータが増え、設計での整
合条件の設定、調整をより容易にかつ適正に行うことが
でき、アイソレータの性能を向上することができる。
に抵抗値調整が可能となり抵抗値の調整精度を向上でき
る。また、整合回路に直列容量が付加されたことによ
り、整合回路を構成するパラメータが増え、設計での整
合条件の設定、調整をより容易にかつ適正に行うことが
でき、アイソレータの性能を向上することができる。
【００６０】さらに、整合回路に上記直列容量に加え、
直列インダクタンスを付加すれば、整合条件の設定、調
整をさらに容易にかつ適正に行うことが可能となり、最
適な整合を得ることができ、アイソレータの性能をさら
に向上することができる。
直列インダクタンスを付加すれば、整合条件の設定、調
整をさらに容易にかつ適正に行うことが可能となり、最
適な整合を得ることができ、アイソレータの性能をさら
に向上することができる。
【００６１】また、整合回路内に直列容量と直列インダ
クタンスを付加した場合は、終端抵抗はどの様な値に設
定することもでき、また、この場合、終端抵抗を接続せ
ず構成すれば、容易にサーキュレータとすることができ
る。
クタンスを付加した場合は、終端抵抗はどの様な値に設
定することもでき、また、この場合、終端抵抗を接続せ
ず構成すれば、容易にサーキュレータとすることができ
る。
【００６２】したがって、本発明によれば、印刷抵抗の
トリミングを容易に行うことができ、アイソレータとサ
ーキュレータとの変更を容易に行うことができる、小型
かつ安価で、信頼性が高く高品質な非可逆回路素子を提
供することができる。
トリミングを容易に行うことができ、アイソレータとサ
ーキュレータとの変更を容易に行うことができる、小型
かつ安価で、信頼性が高く高品質な非可逆回路素子を提
供することができる。
【図１】本発明の第１実施例に係るアイソレータの１つ
の等価回路図である。
の等価回路図である。
【図２】本発明の第１実施例に係るアイソレータの他の
等価回路図である。
等価回路図である。
【図３】図１の等価回路図に対応する多層基板の分解斜
視図である。
視図である。
【図４】図２の等価回路図に対応する多層基板の分解斜
視図である。
視図である。
【図５】本発明の第２実施例に係るアイソレータの１つ
の等価回路図である。
の等価回路図である。
【図６】本発明の第２実施例に係るアイソレータの他の
等価回路図である。
等価回路図である。
【図７】図５の等価回路図に対応する多層基板の分解斜
視図である。
視図である。
【図８】図６の等価回路図に対応する多層基板の分解斜
視図である。
視図である。
【図９】（ａ）及び（ｂ）は第２実施例のアイソレータ
の別の等価回路図である。
の別の等価回路図である。
【図１０】従来のアイソレータの等価回路図である。
【図１１】従来のアイソレータの全体構造の一例を示す
分解斜視図である。
分解斜視図である。
【図１２】図１０の等価回路図に対応する多層基板の分
解斜視図である。
解斜視図である。
【図１３】印刷抵抗を形成した多層基板の斜視図であ
る。
る。
【図１４】従来の印刷抵抗を形成した多層基板の抵抗ト
リミング時の斜視図である。
リミング時の斜視図である。
Ｐ１，Ｐ２，Ｐ３ ポート
Ｃ１，Ｃ２，Ｃ３ 並列容量
Ｃ４ 直列容量
Ｌ１ 直列インダクタンス
Ｒ 終端抵抗
１ アース電極
２ａ，２ｂ，２ｃ 中心電極
３ａ，３ｂ，３ｃ，３ｄ 容量電極
４ｃ インダクタンス電極
５ａ，５ｂ，５ｃ ポート電極
７ 印刷抵抗
１０ 多層基板
１１〜１９ セラミックシート
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01P 1/383
H01P 1/26
H01P 1/36
Claims (4)
- 【請求項１】 複数の中心電極を交差するように配置
し、該中心電極の交差部分にフェライトを当接させると
ともに直流磁界を印加し、前記各中心電極の一端部とポ
ート間に整合回路を接続し、他端部をアースに接続し、
前記ポートの１つとアース間に終端抵抗を接続してなる
非可逆回路素子において、前記終端抵抗が接続されたポートの整合回路が中心電極
に直列に接続された直列容量を含んで構成され、他のポ
ートの整合回路が中心電極に並列に接続された並列容量
で構成され、 前記終端抵抗が印刷抵抗で形成され、該印刷抵抗がトリ
ミングされている ことを特徴とする非可逆回路素子。 - 【請求項２】 前記終端抵抗が接続されたポートの整合
回路が並列容量と直列容量で構成されていることを特徴
とする請求項１に記載の非可逆回路素子。 - 【請求項３】 前記終端抵抗が接続されたポートの整合
回路が並列容量と直列容量と直列インダクタンスで構成
されていることを特徴とする請求項１に記載の非可逆回
路素子。 - 【請求項４】 前記整合回路及び各中心電極の一部また
は全てが多層基板の内部あるいは表面に形成されている
ことを特徴とする請求項１乃至請求項３に記載の非可逆
回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06940694A JP3399080B2 (ja) | 1994-04-07 | 1994-04-07 | 非可逆回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06940694A JP3399080B2 (ja) | 1994-04-07 | 1994-04-07 | 非可逆回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283616A JPH07283616A (ja) | 1995-10-27 |
| JP3399080B2 true JP3399080B2 (ja) | 2003-04-21 |
Family
ID=13401697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06940694A Expired - Fee Related JP3399080B2 (ja) | 1994-04-07 | 1994-04-07 | 非可逆回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399080B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3412593B2 (ja) * | 2000-02-25 | 2003-06-03 | 株式会社村田製作所 | 非可逆回路素子および高周波回路装置 |
| US6657513B2 (en) * | 2000-10-19 | 2003-12-02 | Murata Manufacturing Co., Ltd. | Nonreciprocal circuit device and communication apparatus including the same |
| JP3593980B2 (ja) | 2001-01-11 | 2004-11-24 | 株式会社村田製作所 | 非可逆回路素子の製造方法、非可逆回路素子および通信装置 |
| JP4631754B2 (ja) * | 2006-03-13 | 2011-02-16 | 株式会社村田製作所 | 非可逆回路素子及び通信装置 |
| US20100308940A1 (en) * | 2008-01-30 | 2010-12-09 | Kyocera Corporation | High Frequency Wiring Board, Package for Housing Electronic Component, Electronic Device, and Communication Apparatus |
| WO2014007014A1 (ja) * | 2012-07-02 | 2014-01-09 | 株式会社村田製作所 | 非可逆回路素子 |
-
1994
- 1994-04-07 JP JP06940694A patent/JP3399080B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07283616A (ja) | 1995-10-27 |
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