JP2002043808A - 非可逆回路素子 - Google Patents
非可逆回路素子Info
- Publication number
- JP2002043808A JP2002043808A JP2000225386A JP2000225386A JP2002043808A JP 2002043808 A JP2002043808 A JP 2002043808A JP 2000225386 A JP2000225386 A JP 2000225386A JP 2000225386 A JP2000225386 A JP 2000225386A JP 2002043808 A JP2002043808 A JP 2002043808A
- Authority
- JP
- Japan
- Prior art keywords
- circuit device
- capacitor
- inductor
- reciprocal circuit
- input port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Non-Reversible Transmitting Devices (AREA)
Abstract
(57)【要約】
【課題】 高周波無線機器における部品点数の増加を防
止でき、小型化を図ることができる非可逆回路素子を提
供する。 【解決手段】 入力ポート、出力ポート及びダミーポー
トに整合用キャパシタがそれぞれ並列接続されており、
入力ポートにさらにインダクタ、キャパシタ及びインダ
クタのπ型回路が等価的に接続された非可逆回路素子で
ある。入力ポートに並列接続された整合用キャパシタ
が、π型回路の一方のインダクタのインダクタンスとこ
の整合用キャパシタの本来のキャパシタンスとを合成し
た等価キャパシタンスを有している。
止でき、小型化を図ることができる非可逆回路素子を提
供する。 【解決手段】 入力ポート、出力ポート及びダミーポー
トに整合用キャパシタがそれぞれ並列接続されており、
入力ポートにさらにインダクタ、キャパシタ及びインダ
クタのπ型回路が等価的に接続された非可逆回路素子で
ある。入力ポートに並列接続された整合用キャパシタ
が、π型回路の一方のインダクタのインダクタンスとこ
の整合用キャパシタの本来のキャパシタンスとを合成し
た等価キャパシタンスを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯域等
で用いられる無線機器、例えば、携帯電話のごとき移動
体無線機器に使用される集積型の非可逆回路素子に関す
る。
で用いられる無線機器、例えば、携帯電話のごとき移動
体無線機器に使用される集積型の非可逆回路素子に関す
る。
【０００２】
【従来の技術】近年、移動体通信等においては、高周波
機器の小型化、省電力化が進んでおり、それに伴って、
各部品間の接続による電力の損失も大きな問題となって
いる。
機器の小型化、省電力化が進んでおり、それに伴って、
各部品間の接続による電力の損失も大きな問題となって
いる。
【０００３】非可逆回路素子は、この種の高周波無線機
器において、パワーアンプの出力側に接続され、このパ
ワーアンプを保護するために主として使われる。
器において、パワーアンプの出力側に接続され、このパ
ワーアンプを保護するために主として使われる。
【０００４】一般に、パワーアンプの諸特性である利
得、ひずみ率及び効率は、そのパワーアンプに接続され
る負荷インピーダンスによって大きく左右され、また、
その最適な負荷インピーダンスは周波数特性を持ってい
る。
得、ひずみ率及び効率は、そのパワーアンプに接続され
る負荷インピーダンスによって大きく左右され、また、
その最適な負荷インピーダンスは周波数特性を持ってい
る。
【０００５】一方、非可逆回路素子の入力インピーダン
スも周波数特性を持つために、パワーアンプの出力側に
接続される非可逆回路素子とは、常に最適負荷条件で接
続できるわけではない。
スも周波数特性を持つために、パワーアンプの出力側に
接続される非可逆回路素子とは、常に最適負荷条件で接
続できるわけではない。
【０００６】そのため、最適な接続を行うために、非可
逆回路素子の前段にインピーダンス整合回路を接続し、
見かけ上の入力インピーダンスの周波数依存性を制御
し、ミスマッチをなくすことが通常は行われる。
逆回路素子の前段にインピーダンス整合回路を接続し、
見かけ上の入力インピーダンスの周波数依存性を制御
し、ミスマッチをなくすことが通常は行われる。
【０００７】特開平１０−３２７００３号公報及び特開
平１１−２５１８０５号公報には、このようなインピー
ダンス整合を行うためにＣ−Ｌ−Ｃ又はＬ−Ｃ−Ｌのπ
型回路からなる整合回路を非可逆回路素子に接続するこ
とが記載されている。
平１１−２５１８０５号公報には、このようなインピー
ダンス整合を行うためにＣ−Ｌ−Ｃ又はＬ−Ｃ−Ｌのπ
型回路からなる整合回路を非可逆回路素子に接続するこ
とが記載されている。
【０００８】
【発明が解決しようとする課題】このように直流磁界が
印可されている磁性体に複数の中心導体を互いに交差さ
せて配置してなる磁気回転子から主として構成される非
可逆回路素子において、パワーアンプとの接続を考えた
場合、整合回路なしでは最適負荷条件を満たせないため
パワーアンプの動作が安定せず、ひいては、余計な電力
を消費する。一方、Ｃ−Ｌ−Ｃ又はＬ−Ｃ−Ｌのπ型回
路を入れれば、最適負荷条件を満たすことができるが、
部品点数の増加から、小型化の妨げとなる。
印可されている磁性体に複数の中心導体を互いに交差さ
せて配置してなる磁気回転子から主として構成される非
可逆回路素子において、パワーアンプとの接続を考えた
場合、整合回路なしでは最適負荷条件を満たせないため
パワーアンプの動作が安定せず、ひいては、余計な電力
を消費する。一方、Ｃ−Ｌ−Ｃ又はＬ−Ｃ−Ｌのπ型回
路を入れれば、最適負荷条件を満たすことができるが、
部品点数の増加から、小型化の妨げとなる。
【０００９】また、Ｃ−Ｌ−Ｃのπ型回路は、直列にイ
ンダクタが接続されることによる挿入損失の増加によっ
て、電力の余計な消費を招き省電力化の妨げとなる。
ンダクタが接続されることによる挿入損失の増加によっ
て、電力の余計な消費を招き省電力化の妨げとなる。
【００１０】従って本発明の目的は、高周波無線機器に
おける部品点数の増加を防止でき、小型化を図ることが
できる非可逆回路素子を提供することにある。
おける部品点数の増加を防止でき、小型化を図ることが
できる非可逆回路素子を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、入力ポート、
出力ポート及びダミーポートに整合用キャパシタがそれ
ぞれ並列接続されており、入力ポートにさらにインダク
タ、キャパシタ及びインダクタのπ型回路が等価的に接
続された非可逆回路素子に関している。特に本発明によ
れば、入力ポートに並列接続された整合用キャパシタ
が、π型回路の一方のインダクタのインダクタンスとこ
の整合用キャパシタの本来のキャパシタンスとを合成し
た等価キャパシタンスを有している。
出力ポート及びダミーポートに整合用キャパシタがそれ
ぞれ並列接続されており、入力ポートにさらにインダク
タ、キャパシタ及びインダクタのπ型回路が等価的に接
続された非可逆回路素子に関している。特に本発明によ
れば、入力ポートに並列接続された整合用キャパシタ
が、π型回路の一方のインダクタのインダクタンスとこ
の整合用キャパシタの本来のキャパシタンスとを合成し
た等価キャパシタンスを有している。
【００１２】入力ポートに接続されるＬ−Ｃ−Ｌ構成の
π型回路、即ちπ型ハイパスフィルタ、の非可逆回路素
子側のインダクタＬとこれに並列な整合用キャパシタと
を回路合成して得られる等価キャパシタンスをこの整合
用キャパシタに与えることにより、上述のインダクタＬ
を削除している。その結果、このハイパスフィルタの部
品点数が低減し、その分、小型化が図れる。また、挿入
損失のより大きく影響を与える直列部分にＱ値の高いコ
ンデンサを置くことにより挿入損失の増加を最小限に防
ぐことができ、従って、部品点数及び挿入損失の増加を
最小限に防ぎ、パワーアンプに対して最適負荷インピー
ダンスをもった非可逆回路素子を提供することができ
る。
π型回路、即ちπ型ハイパスフィルタ、の非可逆回路素
子側のインダクタＬとこれに並列な整合用キャパシタと
を回路合成して得られる等価キャパシタンスをこの整合
用キャパシタに与えることにより、上述のインダクタＬ
を削除している。その結果、このハイパスフィルタの部
品点数が低減し、その分、小型化が図れる。また、挿入
損失のより大きく影響を与える直列部分にＱ値の高いコ
ンデンサを置くことにより挿入損失の増加を最小限に防
ぐことができ、従って、部品点数及び挿入損失の増加を
最小限に防ぎ、パワーアンプに対して最適負荷インピー
ダンスをもった非可逆回路素子を提供することができ
る。
【００１３】π型回路のキャパシタ及び／又は他方のイ
ンダクタが、この非可逆回路素子内に一体的に形成され
ていることが好ましい。
ンダクタが、この非可逆回路素子内に一体的に形成され
ていることが好ましい。
【００１４】非可逆回路素子が、互いに絶縁された状態
で交差する複数の中心導体と、これら複数の中心導体に
近接して設けられた磁性体と、複数の中心導体の一端に
共通に接続されたグランドとを備えていることも好まし
い。
で交差する複数の中心導体と、これら複数の中心導体に
近接して設けられた磁性体と、複数の中心導体の一端に
共通に接続されたグランドとを備えていることも好まし
い。
【００１５】この中心導体が、磁性体上に折り重ねて配
置したストリップラインであるか、又は磁性体内に一体
的に形成された導体であることも好ましい。
置したストリップラインであるか、又は磁性体内に一体
的に形成された導体であることも好ましい。
【００１６】整合用キャパシタの上述の等価キャパシタ
ンスが整合用キャパシタの本来のキャパシタンス以下で
あることも好ましい。この場合、好ましくは、整合用キ
ャパシタの等価キャパシタンスＣ´が、整合用キャパシ
タの本来のキャパシタンスをＣ、π型回路の一方のイン
ダクタのインダクタンスをＬｆ、角周波数をωとする
と、Ｃ´＝Ｃ−（１／ω２Ｌｆ）である。
ンスが整合用キャパシタの本来のキャパシタンス以下で
あることも好ましい。この場合、好ましくは、整合用キ
ャパシタの等価キャパシタンスＣ´が、整合用キャパシ
タの本来のキャパシタンスをＣ、π型回路の一方のイン
ダクタのインダクタンスをＬｆ、角周波数をωとする
と、Ｃ´＝Ｃ−（１／ω２Ｌｆ）である。
【００１７】
【発明の実施の形態】図１は本発明の非可逆回路素子の
一実施形態として集中定数型アイソレータの外観を示す
斜視図であり、図２は図１の実施形態におけるアイソレ
ータの一部を取り去った状態の平面図であり、図３は図
１の実施形態におけるアイソレータの内部構造を説明す
るための分解斜視図であり、図４は図１の実施形態にお
けるアイソレータの中心導体及びグランド導体の折り返
し前の展開図であり、図５は図１の実施形態におけるア
イソレータの誘電体多層基板の断面図である。
一実施形態として集中定数型アイソレータの外観を示す
斜視図であり、図２は図１の実施形態におけるアイソレ
ータの一部を取り去った状態の平面図であり、図３は図
１の実施形態におけるアイソレータの内部構造を説明す
るための分解斜視図であり、図４は図１の実施形態にお
けるアイソレータの中心導体及びグランド導体の折り返
し前の展開図であり、図５は図１の実施形態におけるア
イソレータの誘電体多層基板の断面図である。
【００１８】こられの図において、１０は中心導体、１
０ａ、１０ｂ及び１０ｃは３つの中心導体１０を構成す
るストリップライン、１０ｄはグランド導体、１１はフ
ェライトコア、１２は磁気回転子、１３は誘電体多層基
板、１３ａ、１３ｂ及び１３ｃは誘電体多層基板１３の
上面に設けられた電極、１３ｄは誘電体多層基板１３の
上面及び底面に設けられたグランド電極、１４は励磁用
永久磁石、１５はケース部材、１５ａ及び１５ｂはこの
アイソレータの入力端子及び出力端子、１６は蓋部材、
１７は誘電体多層基板１３に設けられた貫通孔、１８は
終端抵抗、１９はアイソレータの入力ポートに接続され
ているπ型ハイパスフィルタをそれぞれ示している。
０ａ、１０ｂ及び１０ｃは３つの中心導体１０を構成す
るストリップライン、１０ｄはグランド導体、１１はフ
ェライトコア、１２は磁気回転子、１３は誘電体多層基
板、１３ａ、１３ｂ及び１３ｃは誘電体多層基板１３の
上面に設けられた電極、１３ｄは誘電体多層基板１３の
上面及び底面に設けられたグランド電極、１４は励磁用
永久磁石、１５はケース部材、１５ａ及び１５ｂはこの
アイソレータの入力端子及び出力端子、１６は蓋部材、
１７は誘電体多層基板１３に設けられた貫通孔、１８は
終端抵抗、１９はアイソレータの入力ポートに接続され
ているπ型ハイパスフィルタをそれぞれ示している。
【００１９】図２及び図３に示すように、本実施形態の
アイソレータでは、３つの中心電極１０を互いに絶縁状
態にかつ所定の角度をもつように交差して配置し、この
交差部分にＹＩＧ（イットリウム・鉄・ガーネット）に
よる円盤状のフェライトコア１１を配した磁気回転子１
２を誘電体多層基板１３に電気的に接続している。これ
ら組立体は、励磁用磁石１４と共にケース部材１５及び
蓋部材１６内に収納されている。
アイソレータでは、３つの中心電極１０を互いに絶縁状
態にかつ所定の角度をもつように交差して配置し、この
交差部分にＹＩＧ（イットリウム・鉄・ガーネット）に
よる円盤状のフェライトコア１１を配した磁気回転子１
２を誘電体多層基板１３に電気的に接続している。これ
ら組立体は、励磁用磁石１４と共にケース部材１５及び
蓋部材１６内に収納されている。
【００２０】図４から明らかのように、中心導体１０は
銅箔の打ち抜き加工によって、グランド導体１０ｄから
３つのストリップライン１０ａ、１０ｂ及び１０ｃを放
射状に突出伸長させて形成される。ストリップライン１
０ａ及び１０ｂは、先端部が入力ポート及び出力ポート
となり、ストリップライン１０ｃは、先端部がダミーポ
ートとして終端するように構成されている。なお、グラ
ンド導体１０ｄは、図４に示す如く、この上に配置する
円盤状フェライトコア１１とほぼ同寸法の円盤形状とな
っている。
銅箔の打ち抜き加工によって、グランド導体１０ｄから
３つのストリップライン１０ａ、１０ｂ及び１０ｃを放
射状に突出伸長させて形成される。ストリップライン１
０ａ及び１０ｂは、先端部が入力ポート及び出力ポート
となり、ストリップライン１０ｃは、先端部がダミーポ
ートとして終端するように構成されている。なお、グラ
ンド導体１０ｄは、図４に示す如く、この上に配置する
円盤状フェライトコア１１とほぼ同寸法の円盤形状とな
っている。
【００２１】以下、本実施形態におけるアイソレータの
組立て手順について説明する。
組立て手順について説明する。
【００２２】まず、グランド導体１０ｄ上に円盤状フェ
ライトコア１１を配置後、円盤状フェライトコア１１の
外周縁に沿って、ストリップライン１０ａ、１０ｂ及び
１０ｃをそれぞれ順に所定の角度をもつように折り曲げ
る。その際に、図示されてはいないが、ストリップライ
ン１０ａ、１０ｂ及び１０ｃを互いに絶縁すべく、互い
の間にポリイミド系の絶縁シートが挟み込まれる。この
ようにして、３つの中心導体１０としてのストリップラ
イン１０ａ、１０ｂ及び１０ｃと円盤状フェライトコア
１１とを組立ててなる磁気回転子１２が得られる。
ライトコア１１を配置後、円盤状フェライトコア１１の
外周縁に沿って、ストリップライン１０ａ、１０ｂ及び
１０ｃをそれぞれ順に所定の角度をもつように折り曲げ
る。その際に、図示されてはいないが、ストリップライ
ン１０ａ、１０ｂ及び１０ｃを互いに絶縁すべく、互い
の間にポリイミド系の絶縁シートが挟み込まれる。この
ようにして、３つの中心導体１０としてのストリップラ
イン１０ａ、１０ｂ及び１０ｃと円盤状フェライトコア
１１とを組立ててなる磁気回転子１２が得られる。
【００２３】磁気回転子１２を内部に取りつける貫通孔
１７を有する誘電体多層基板１３の上面には、ストリッ
プライン１０ａ、１０ｂ及び１０ｃの先端部である各ポ
ートが接続される所定形状の電極１３ａ、１３ｂ及び１
３ｃが形成されており、さらに、この上面には酸化ルテ
ニウム等による終端抵抗１８が厚膜印刷によって形成さ
れている。
１７を有する誘電体多層基板１３の上面には、ストリッ
プライン１０ａ、１０ｂ及び１０ｃの先端部である各ポ
ートが接続される所定形状の電極１３ａ、１３ｂ及び１
３ｃが形成されており、さらに、この上面には酸化ルテ
ニウム等による終端抵抗１８が厚膜印刷によって形成さ
れている。
【００２４】さらに、図５にその一部を示すように、誘
電体多層基板１３の裏面には、電極１３ａ、１３ｂ及び
１３ｃとの間で所定の整合用キャパシタ（Ｃ´）を形成
するグランド電極１３ｄが形成されている。この誘電体
多層基板１３の内部には、またさらに、後述するπ型ハ
イパスフィルタ１９のインダクタＬｆ２及びキャパシタ
Ｃｆを構成するための電極パターンが形成されている。
電体多層基板１３の裏面には、電極１３ａ、１３ｂ及び
１３ｃとの間で所定の整合用キャパシタ（Ｃ´）を形成
するグランド電極１３ｄが形成されている。この誘電体
多層基板１３の内部には、またさらに、後述するπ型ハ
イパスフィルタ１９のインダクタＬｆ２及びキャパシタ
Ｃｆを構成するための電極パターンが形成されている。
【００２５】磁気回転子１２は、誘電体多層基板１３の
貫通孔１７内に嵌め込まれ、誘電体多層基板１３の電極
１３ａ、１３ｂ及び１３ｃと、ストリップライン１０
ａ、１０ｂ及び１０ｃの先端部である各ポートとがそれ
ぞれ半田付けで電気的に接続される。
貫通孔１７内に嵌め込まれ、誘電体多層基板１３の電極
１３ａ、１３ｂ及び１３ｃと、ストリップライン１０
ａ、１０ｂ及び１０ｃの先端部である各ポートとがそれ
ぞれ半田付けで電気的に接続される。
【００２６】ケース部材１５は、鉄等の軟磁性金属と樹
脂とを一体成型することによって形成されており、スト
リップライン１０ａ及び１０ｂの先端部である入力ポー
ト及び出力ポートに対応する位置に２つの入力端子１５
ａ及び出力端子１５ｂを有するとともに、磁気回転子１
２の底面のグランド導体１０ｄ及び誘電体多層基板１３
のグランド電極１３ｄに対応するグランド電極１６ｃが
形成されている。
脂とを一体成型することによって形成されており、スト
リップライン１０ａ及び１０ｂの先端部である入力ポー
ト及び出力ポートに対応する位置に２つの入力端子１５
ａ及び出力端子１５ｂを有するとともに、磁気回転子１
２の底面のグランド導体１０ｄ及び誘電体多層基板１３
のグランド電極１３ｄに対応するグランド電極１６ｃが
形成されている。
【００２７】磁気回転子１２を取りつけた誘電体多層基
板１３をケース部材１５内に配置し、ストリップライン
１０ａ及び１０ｂの先端部をケース部材１５の入力端子
１５ａ及び出力端子１５ｂに電気的に接続し、磁気回転
子１２のグランド導体１０ｄと誘電体多層基板１３のグ
ランド電極１３ｄとをケース部材１５のグランド電極１
５ｄに電気的に接続する。
板１３をケース部材１５内に配置し、ストリップライン
１０ａ及び１０ｂの先端部をケース部材１５の入力端子
１５ａ及び出力端子１５ｂに電気的に接続し、磁気回転
子１２のグランド導体１０ｄと誘電体多層基板１３のグ
ランド電極１３ｄとをケース部材１５のグランド電極１
５ｄに電気的に接続する。
【００２８】鉄等の軟磁性金属による蓋部材１６の内側
には、励磁用永久磁石１４が固定されている。この永久
磁石１４を内蔵する蓋部材１６がケース部材１５に組み
付けられ、相互にかしめられて一体化される。このよう
にして、図１〜図５に示した集中定数型のアイソレータ
が組み立てられる。
には、励磁用永久磁石１４が固定されている。この永久
磁石１４を内蔵する蓋部材１６がケース部材１５に組み
付けられ、相互にかしめられて一体化される。このよう
にして、図１〜図５に示した集中定数型のアイソレータ
が組み立てられる。
【００２９】以下、本実施形態のアイソレータの本発明
による特別構成について説明する。
による特別構成について説明する。
【００３０】図６は、インピーダンス整合回路を除くア
イソレータの等価回路図である。この等価回路は、一般
的なアイソレータと共通のものであり、中心電極１０に
よる３つのインダクタＬと、各ポートに並列に接続され
た整合用キャパシタＣと、ダミーポートに接続された終
端抵抗Ｒとから構成されている。
イソレータの等価回路図である。この等価回路は、一般
的なアイソレータと共通のものであり、中心電極１０に
よる３つのインダクタＬと、各ポートに並列に接続され
た整合用キャパシタＣと、ダミーポートに接続された終
端抵抗Ｒとから構成されている。
【００３１】このようなアイソレータの入力ポート７０
に、Ｌｆ１−Ｃｆ−Ｌｆ２のπ型ハイパスフィルタ７１
によるインピーダンス整合回路を接続した場合のアイソ
レータの入力ポート側の等価回路は、通常は、図７に示
すようになる。
に、Ｌｆ１−Ｃｆ−Ｌｆ２のπ型ハイパスフィルタ７１
によるインピーダンス整合回路を接続した場合のアイソ
レータの入力ポート側の等価回路は、通常は、図７に示
すようになる。
【００３２】これに対して、本発明では、同図におけ
る、入力ポート７０に接続された整合用キャパシタＣ´
（キャパシタンスＣ´）によるアドミッタンスＹ´が、
π型ハイパスフィルタ７１の入力ポート７０側のインダ
クタＬｆ１（インダクタンスＬｆ）とこの入力ポート７
０に接続された本来の整合用キャパシタＣ（キャパシタ
ンスＣ）との合成回路７２のアドミッタンスＹと等価と
なるように設定している。
る、入力ポート７０に接続された整合用キャパシタＣ´
（キャパシタンスＣ´）によるアドミッタンスＹ´が、
π型ハイパスフィルタ７１の入力ポート７０側のインダ
クタＬｆ１（インダクタンスＬｆ）とこの入力ポート７
０に接続された本来の整合用キャパシタＣ（キャパシタ
ンスＣ）との合成回路７２のアドミッタンスＹと等価と
なるように設定している。
【００３３】各アドミッタンスＹ及びＹ´は以下のよう
に与えられる。 Ｙ ＝ｊωＣ＋（１／ｊωＬｆ） Ｙ´＝ｊωＣ´
に与えられる。 Ｙ ＝ｊωＣ＋（１／ｊωＬｆ） Ｙ´＝ｊωＣ´
【００３４】ここで、Ｙ＝Ｙ´であるから Ｃ´＝Ｃ−（１／ω２Ｌｆ） となる。
【００３５】例えば、Ｃ＝１３ｐＦ、Ｌｆ＝１０ｎＨ、
周波数＝１ＧＨｚの場合、 Ｃ´＝１３×１０−１２−（１／（２π×１０９）２×１０×１０−９） ＝１０．５×１０−１２ となり、Ｃ´＝１０．５ｐＦとなる。
周波数＝１ＧＨｚの場合、 Ｃ´＝１３×１０−１２−（１／（２π×１０９）２×１０×１０−９） ＝１０．５×１０−１２ となり、Ｃ´＝１０．５ｐＦとなる。
【００３６】このように、入力ポート７０に接続された
整合用キャパシタＣ´のキャパシタンスＣ´を、Ｃ´＝
Ｃ−（１／ω２Ｌｆ）とすることにより、図８に示すよ
うに、π型ハイパスフィルタの入力ポート側のインダク
タＬｆ１を省略しても、全く同じ特性を得ることができ
る。その結果、ハイパスフィルタの部品点数が低減し、
その分、小型化が図れる。
整合用キャパシタＣ´のキャパシタンスＣ´を、Ｃ´＝
Ｃ−（１／ω２Ｌｆ）とすることにより、図８に示すよ
うに、π型ハイパスフィルタの入力ポート側のインダク
タＬｆ１を省略しても、全く同じ特性を得ることができ
る。その結果、ハイパスフィルタの部品点数が低減し、
その分、小型化が図れる。
【００３７】図５に示したように、本実施形態では、こ
のような整合用キャパシタＣ´、π型ハイパスフィルタ
１９のインダクタＬｆ２及びキャパシタＣｆは、誘電体
多層基板１３内又はその表面に電極パターンを設けるこ
とによって一体的に形成されている。これによっても、
さらなる部品点数の低減化が図れる。
のような整合用キャパシタＣ´、π型ハイパスフィルタ
１９のインダクタＬｆ２及びキャパシタＣｆは、誘電体
多層基板１３内又はその表面に電極パターンを設けるこ
とによって一体的に形成されている。これによっても、
さらなる部品点数の低減化が図れる。
【００３８】図９はインピーダンス整合回路を接続しな
い場合のアイソレータの入力インピーダンスの周波数特
性を示すスミス図表であり、図１０は本実施形態におけ
るアイソレータの入力インピーダンスの周波数特性を示
すスミス図表である。
い場合のアイソレータの入力インピーダンスの周波数特
性を示すスミス図表であり、図１０は本実施形態におけ
るアイソレータの入力インピーダンスの周波数特性を示
すスミス図表である。
【００３９】入力ポートにインピーダンス整合回路を接
続しないと、入力インピーダンスは図９のごとき変化を
行うが、本実施形態の構成によれば、整合用キャパシタ
Ｃ´のキャパシタンス等を調整することによって、図１
０（Ａ）〜（Ｄ）に示すように様々な入力インピーダン
スに調整することが可能となり、いかなるパワーアンプ
とのインピーダンスマッチングをも満足させることがで
きる。なお、この整合用キャパシタＣ´のキャパシタン
スは、誘電体多層基板１３の電極１３ａをトリミングす
ることで行える。
続しないと、入力インピーダンスは図９のごとき変化を
行うが、本実施形態の構成によれば、整合用キャパシタ
Ｃ´のキャパシタンス等を調整することによって、図１
０（Ａ）〜（Ｄ）に示すように様々な入力インピーダン
スに調整することが可能となり、いかなるパワーアンプ
とのインピーダンスマッチングをも満足させることがで
きる。なお、この整合用キャパシタＣ´のキャパシタン
スは、誘電体多層基板１３の電極１３ａをトリミングす
ることで行える。
【００４０】ただし、同図（Ａ）はＬｆ（π型ハイパス
フィルタのインダクタＬｆ２のインダクタンス）＝２７
ｎＨ、Ｃｆ（π型ハイパスフィルタのキャパシタＣｆの
キャパシタンス）＝５ｐＦ、Ｃ´（整合用キャパシタＣ
´のキャパシタンス）＝１２ｐＦの場合であり、同図
（Ｂ）はＬｆ＝１５ｎＨ、Ｃｆ＝３．５ｐＦ、Ｃ´＝１
１ｐＦの場合であり、同図（Ｃ）はＬｆ＝１０ｎＨ、Ｃ
ｆ＝３ｐＦ、Ｃ´＝１０Ｆの場合であり、同図（Ｄ）は
Ｌｆ＝１０ｎＨ、Ｃｆ＝２．５ｐＦ、Ｃ´＝１０ｐＦの
場合である。
フィルタのインダクタＬｆ２のインダクタンス）＝２７
ｎＨ、Ｃｆ（π型ハイパスフィルタのキャパシタＣｆの
キャパシタンス）＝５ｐＦ、Ｃ´（整合用キャパシタＣ
´のキャパシタンス）＝１２ｐＦの場合であり、同図
（Ｂ）はＬｆ＝１５ｎＨ、Ｃｆ＝３．５ｐＦ、Ｃ´＝１
１ｐＦの場合であり、同図（Ｃ）はＬｆ＝１０ｎＨ、Ｃ
ｆ＝３ｐＦ、Ｃ´＝１０Ｆの場合であり、同図（Ｄ）は
Ｌｆ＝１０ｎＨ、Ｃｆ＝２．５ｐＦ、Ｃ´＝１０ｐＦの
場合である。
【００４１】図１１は、本発明の非可逆回路素子の他の
実施形態として集中定数型アイソレータの外観及びその
周辺回路を示す斜視図である。
実施形態として集中定数型アイソレータの外観及びその
周辺回路を示す斜視図である。
【００４２】図１の実施形態では、インピーダンス整合
回路を構成するπ型ハイパスフィルタのインダクタＬｆ
２及びキャパシタＣｆが誘電体多層基板内又はその表面
に電極パターンを設けることによって一体的に形成され
ているが、本実施形態では、これらインダクタＬｆ２及
びキャパシタＣｆは、アイソレータの入力端子１５ａ
に、並列接続のチップインダクタ及び直列接続のチップ
キャパシタからなる外部回路として形成されている。
回路を構成するπ型ハイパスフィルタのインダクタＬｆ
２及びキャパシタＣｆが誘電体多層基板内又はその表面
に電極パターンを設けることによって一体的に形成され
ているが、本実施形態では、これらインダクタＬｆ２及
びキャパシタＣｆは、アイソレータの入力端子１５ａ
に、並列接続のチップインダクタ及び直列接続のチップ
キャパシタからなる外部回路として形成されている。
【００４３】本実施形態のその他の構成及び作用効果は
図１の実施形態の場合とほぼ同様である。
図１の実施形態の場合とほぼ同様である。
【００４４】以上述べた実施形態は全て本発明を例示的
に示すものであって限定的に示すものではなく、本発明
は他の種々の変形態様及び変更態様で実施することがで
きる。従って本発明の範囲は特許請求の範囲及びその均
等範囲によってのみ規定されるものである。
に示すものであって限定的に示すものではなく、本発明
は他の種々の変形態様及び変更態様で実施することがで
きる。従って本発明の範囲は特許請求の範囲及びその均
等範囲によってのみ規定されるものである。
【００４５】
【発明の効果】以上詳細に説明したように本発明によれ
ば、入力ポートに接続されるＬ−Ｃ−Ｌ構成のπ型回
路、即ちπ型ハイパスフィルタ、の非可逆回路素子側の
インダクタＬとこれに並列な整合用キャパシタとを回路
合成して得られる等価キャパシタンスをこの整合用キャ
パシタに与えることにより、上述のインダクタＬを削除
している。その結果、このハイパスフィルタの部品点数
が低減し、その分、小型化が図れる。
ば、入力ポートに接続されるＬ−Ｃ−Ｌ構成のπ型回
路、即ちπ型ハイパスフィルタ、の非可逆回路素子側の
インダクタＬとこれに並列な整合用キャパシタとを回路
合成して得られる等価キャパシタンスをこの整合用キャ
パシタに与えることにより、上述のインダクタＬを削除
している。その結果、このハイパスフィルタの部品点数
が低減し、その分、小型化が図れる。
【００４６】また、挿入損失のより大きく影響を与える
直列部分にＱ値の高いコンデンサを置くことにより挿入
損失の増加を最小限に防ぐことができ、従って、部品点
数及び挿入損失の増加を最小限に防ぎ、パワーアンプに
対して最適負荷インピーダンスをもった非可逆回路素子
を提供することができる。
直列部分にＱ値の高いコンデンサを置くことにより挿入
損失の増加を最小限に防ぐことができ、従って、部品点
数及び挿入損失の増加を最小限に防ぎ、パワーアンプに
対して最適負荷インピーダンスをもった非可逆回路素子
を提供することができる。
【図１】本発明の非可逆回路素子の一実施形態として集
中定数型アイソレータの外観を示す斜視図である。
中定数型アイソレータの外観を示す斜視図である。
【図２】図１の実施形態におけるアイソレータの一部を
取り去った状態の平面図である。
取り去った状態の平面図である。
【図３】図１の実施形態におけるアイソレータの内部構
造を説明するための分解斜視図である。
造を説明するための分解斜視図である。
【図４】図１の実施形態におけるアイソレータの中心導
体及びグランド導体の折り返し前の展開図である。
体及びグランド導体の折り返し前の展開図である。
【図５】図１の実施形態におけるアイソレータの誘電体
多層基板の断面図である。
多層基板の断面図である。
【図６】インピーダンス整合回路を除くアイソレータの
等価回路図である。
等価回路図である。
【図７】入力ポートにインピーダンス整合回路を接続し
た場合のアイソレータの入力ポート側の等価回路図であ
る。
た場合のアイソレータの入力ポート側の等価回路図であ
る。
【図８】図１の実施形態におけるアイソレータの入力ポ
ート側の等価回路図である。
ート側の等価回路図である。
【図９】インピーダンス整合回路を接続しない場合のア
イソレータの入力インピーダンスの周波数特性を示すス
ミス図表である。
イソレータの入力インピーダンスの周波数特性を示すス
ミス図表である。
【図１０】図１の実施形態におけるアイソレータの入力
インピーダンスの周波数特性を示すスミス図表である。
インピーダンスの周波数特性を示すスミス図表である。
【図１１】本発明の非可逆回路素子の他の実施形態とし
て集中定数型アイソレータの外観及びその周辺回路を示
す斜視図である。
て集中定数型アイソレータの外観及びその周辺回路を示
す斜視図である。
１０ 中心導体 １０ａ、１０ｂ、１０ｃ ストリップライン １０ｄ グランド導体 １１ フェライトコア １２ 磁気回転子 １３ 誘電体多層基板 １３ａ、１３ｂ、１３ｃ 電極 １３ｄ グランド電極 １４ 励磁用永久磁石 １５ ケース部材 １５ａ 入力端子 １５ｂ 出力端子 １６ 蓋部材 １７ 貫通孔 １８ 終端抵抗 １９、７１ π型ハイパスフィルタ ７０ 入力ポート ７２ 合成回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 真 東京都中央区日本橋一丁目13番１号ティー ディーケイ株式会社内 Ｆターム(参考） 5J013 EA01 FA07
Claims (8)
- 【請求項１】 入力ポート、出力ポート及びダミーポー
トに整合用キャパシタがそれぞれ並列接続されており、
前記入力ポートにさらにインダクタ、キャパシタ及びイ
ンダクタからなるπ型回路が等価的に接続されている非
可逆回路素子であって、前記入力ポートに接続されてい
る前記整合用キャパシタが、前記π型回路の一方の前記
インダクタのインダクタンスと該整合用キャパシタの本
来のキャパシタンスとを合成した等価キャパシタンスを
有していることを特徴とする非可逆回路素子。 - 【請求項２】 前記π型回路の前記キャパシタが、当該
非可逆回路素子内に一体的に形成されていることを特徴
とする請求項１に記載の非可逆回路素子。 - 【請求項３】 前記π型回路の他方の前記インダクタ
が、当該非可逆回路素子内に一体的に形成されているこ
とを特徴とする請求項１又は２に記載の非可逆回路素
子。 - 【請求項４】 互いに絶縁された状態で交差する複数の
中心導体と、該複数の中心導体に近接して設けられた磁
性体と、該複数の中心導体の一端に共通に接続されたグ
ランドとを備えたことを特徴とする請求項１から３のい
ずれか１項に記載の非可逆回路素子。 - 【請求項５】 前記中心導体が、前記磁性体上に折り重
ねて配置したストリップラインであることを特徴とする
請求項４に記載の非可逆回路素子。 - 【請求項６】 前記中心導体が、前記磁性体内に一体的
に形成された導体であることを特徴とする請求項４に記
載の非可逆回路素子。 - 【請求項７】 前記整合用キャパシタの前記等価キャパ
シタンスが該整合用キャパシタの本来のキャパシタンス
以下であることを特徴とする請求項１から６のいずれか
１項に記載の非可逆回路素子。 - 【請求項８】 前記整合用キャパシタの前記等価キャパ
シタンスＣ´が、該整合用キャパシタの本来のキャパシ
タンスをＣ、前記π型回路の一方の前記インダクタのイ
ンダクタンスをＬｆ、角周波数をωとすると、Ｃ´＝Ｃ
−（１／ω２Ｌｆ）であることを特徴とする請求項７に
記載の非可逆回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225386A JP4240776B2 (ja) | 2000-07-26 | 2000-07-26 | 非可逆回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225386A JP4240776B2 (ja) | 2000-07-26 | 2000-07-26 | 非可逆回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043808A true JP2002043808A (ja) | 2002-02-08 |
| JP4240776B2 JP4240776B2 (ja) | 2009-03-18 |
Family
ID=18719168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000225386A Expired - Fee Related JP4240776B2 (ja) | 2000-07-26 | 2000-07-26 | 非可逆回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4240776B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100969614B1 (ko) | 2008-02-20 | 2010-07-14 | 가부시키가이샤 엔.티.티.도코모 | 비가역 회로 소자 |
| EP4160811A1 (en) | 2021-10-04 | 2023-04-05 | TDK Corporation | Non-reciprocal circuit element and communication apparatus |
| EP4175060A1 (en) | 2021-10-29 | 2023-05-03 | TDK Corporation | Non-reciprocal circuit element and communication apparatus having the same |
| EP4175061A1 (en) | 2021-10-29 | 2023-05-03 | TDK Corporation | Non-reciprocal circuit element and communication apparatus having the same |
-
2000
- 2000-07-26 JP JP2000225386A patent/JP4240776B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100969614B1 (ko) | 2008-02-20 | 2010-07-14 | 가부시키가이샤 엔.티.티.도코모 | 비가역 회로 소자 |
| EP4160811A1 (en) | 2021-10-04 | 2023-04-05 | TDK Corporation | Non-reciprocal circuit element and communication apparatus |
| EP4175060A1 (en) | 2021-10-29 | 2023-05-03 | TDK Corporation | Non-reciprocal circuit element and communication apparatus having the same |
| EP4175061A1 (en) | 2021-10-29 | 2023-05-03 | TDK Corporation | Non-reciprocal circuit element and communication apparatus having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4240776B2 (ja) | 2009-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7253697B2 (en) | Two-port isolator and communication apparatus | |
| JPH1093308A (ja) | 非可逆回路素子 | |
| CA2214617C (en) | Nonreciprocal circuit device | |
| JPH11234003A (ja) | 非可逆回路素子 | |
| US20080174381A1 (en) | Two-port isolator, characteristic adjusting method therefor, and communication apparatus | |
| JP2002299915A (ja) | 非可逆回路素子及び通信装置 | |
| JP4240776B2 (ja) | 非可逆回路素子 | |
| JP2000114818A (ja) | 集中定数型非可逆回路素子 | |
| JP3201279B2 (ja) | 非可逆回路素子 | |
| JP3209418B2 (ja) | 集中定数型アイソレータ用ダミー抵抗 | |
| US20020089390A1 (en) | Non-reciprocal circuit element, lumped element type isolator, and mobile communication unit | |
| US6614324B2 (en) | Center electrode assembly, nonreciprocal circuit device, and communication apparatus | |
| JP3651137B2 (ja) | 非可逆回路素子 | |
| JPH1197911A (ja) | 集中定数型非可逆回路素子 | |
| JP4329079B2 (ja) | ２ポート型非可逆回路素子 | |
| JP3267864B2 (ja) | 集中定数型サーキュレータ | |
| JP4348875B2 (ja) | 非可逆回路素子及び通信装置 | |
| JP4315262B2 (ja) | 集中定数型非可逆回路素子 | |
| JP2004350164A (ja) | 非可逆回路素子、非可逆回路素子の製造方法および通信装置 | |
| JPH11308013A (ja) | 集中定数型非可逆回路素子 | |
| JPH0936610A (ja) | 非可逆回路素子 | |
| US6734752B2 (en) | Nonreciprocal circuit device and communication apparatus | |
| JP2004193904A (ja) | ２ポート型アイソレータ、２ポート型アイソレータの製造方法および通信装置 | |
| JP2000013112A (ja) | 集中定数型アイソレータ | |
| JP2009135557A (ja) | ２ポート型アイソレータ及び通信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070326 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080606 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080624 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20080821 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20081209 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081222 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20120109 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20120109 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20130109 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140109 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |