KR100969614B1

KR100969614B1 - 비가역 회로 소자

Info

Publication number: KR100969614B1
Application number: KR1020090012232A
Authority: KR
Inventors: 다카유키 후루타; 히로시 오카자키; 쇼이치 나라하시
Original assignee: 가부시키가이샤 엔.티.티.도코모
Priority date: 2008-02-20
Filing date: 2009-02-16
Publication date: 2010-07-14
Also published as: EP2093827B1; JP5089567B2; JP2009225425A; KR20090090271A; US20090206942A1; CN101515663A; CN101515663B; US7978018B2; EP2093827A1

Abstract

자성체(F1)와, 자성체(F1) 상에 서로 절연된 상태에서 교차하여 배치되는 중심 도체(L1~L3)와, 자성체(F1)를 끼우고 각 중심 도체와 대향 배치되고 또한 모든 중심 도체의 일단과 접속되는 평면 도체(P1)와, 중심 도체마다 일단이 중심 도체의 타단에 접속되고 타단이 전기적으로 접지되는 정합용 캐패시터(C1~C3)를 구비하고, 또한 중심 도체마다 일단이 중심 도체의 타단에 접속되고 타단이 입출력 포트인 복수의 제1 정합 회로와 일단이 평면 도체와 접속 또는 일체화되고 타단이 전기적으로 접지되는 제2 정합 회로를 구비한다.

자성체, 중심 도체, 평면 도체, 정합용 캐패시터, 입출력 포트, 정합 회로, 비가역 회로 소자

Description

비가역 회로 소자{NON-RECIPROCAL CIRCUIT DEVICE}

본 발명은 자성체를 사용한 회로 소자에 관한 것으로, 특히 비가역 회로 소자에 관한 것이다.

집중 상수형의 비가역 회로 소자는 소형으로 구성할 수 있는 점에서, 이동체 통신 기기나 그 단말에 아이솔레이터나 서큘레이터로서 일찍부터 사용되어 왔다. 아이솔레이터는 이동체 통신 기기의 송신부에서 전력 증폭기와 안테나 사이에 배치되어, 목적으로 하는 주파수대의 안테나로부터 전력 증폭기로의 불요 신호의 역류를 막거나, 전력 증폭기의 부하측의 임피던스를 안정시키는 등의 목적으로 사용되고, 서큘레이터는 송신 수신 분파 회로 등에 사용된다.

도 15는, 종래의 집중 상수형의 서큘레이터(이하, 간단히 「서큘레이터」라고 함)(100)의 내부 구조를 예시한 투과 사시도이다. 또, 도 16은, 도 15의 등가 회로를 도시한 회로도이다. 또한 도 16에 도시한 등가 회로에서는 페라이트판(F1)의 기재를 생략하고 있다.

도 15에 예시하는 바와 같이, 종래의 서큘레이터(100)는 서로 전기적으로 절연되고, 서로 120도의 각도로 교차하여 겹쳐진 3세트의 중심 도체(L1, L2, L3)(각 각 양단이 단락된 2개의 직선형상 도체로 구성)가 페라이트판(F1)과, 이것과 동형의 페라이트판(F2)(도시 생략) 사이에 끼워져 들어가고, 또한 이들 페라이트판(F1, F2)을 자화하기 위한 영구자석(도시 생략)이 페라이트판(F1, F2)을 끼워 넣도록 대향 배치되어 구성된다.

각각의 중심 도체(L1, L2, L3)의 일단은 페라이트판(F1, F2)의 외주로부터 바깥쪽으로 돌출되어 배치되고, 그들의 돌출 부분은 신호 입출력 포트(도시 생략) 및 정합용 유전체 기판편(基板片)(정합용 캐패시터)(C1, C2, C3)의 일단과 각각 접속된다. 각 중심 도체의 타단 및 각 정합용 유전체 기판편(C1, C2, C3)의 타단은 전기적으로 접지된다. 또 중심 도체(L1, L2, L3)는 인덕턴스를 가진다. 또한 아이솔레이터로서 동작시키는 경우에는 중심 도체(L3)의 입출력 포트에, 반사 신호를 흡수하기 위해서 타단이 전기적으로 접지된 종단 저항을 접속한다.

이상과 같은 구성에서, 정합용 캐패시터에 의한 정합 조건, 중심 도체의 인덕턴스, 페라이트판(F1, F2)의 재질 등을 최적화함으로써, 서큘레이터(100)는 어느 주파수 범위에서 비가역성을 나타낸다. 즉, 서큘레이터(100)는 중심 도체(L1)의 일단에 접속된 입출력 포트로부터 입력되고, 중심 도체(L2)의 일단에 접속된 입출력 포트로부터 출력되는 신호, 중심 도체(L2)의 일단에 접속된 입출력 포트로부터 입력되고, 중심 도체(L3)의 일단에 접속된 입출력 포트로부터 출력되는 신호, 및 중심 도체(L3)의 일단에 접속된 입출력 포트로부터 입력되고, 중심 도체(L1)의 일단에 접속된 입출력 포트로부터 출력되는 신호에 대해서 큰 감쇠 특성(아이솔레이션)을 나타내는데, 그 역방향의 신호에 대해서는 작은 감쇠 특성을 나타내는 성질 (또는 그들의 역방향의 성질)을 가진다. 또 중심 도체(L3)의 입출력 포트에 종단 저항(R1)을 접속한 경우에는, 당해 주파수 대역에서, 중심 도체(L1)의 일단에 접속된 입출력 포트로부터 입력되고, 중심 도체(L2)의 일단에 접속된 입출력 포트로부터 출력되는 신호에 대해서 큰 감쇠 특성을 나타내는데, 그 역방향의 신호에 대해서는 작은 감쇠 특성을 나타내는 성질(또는 그 반대 성질)을 가지는 아이솔레이터로서 동작한다.

그러나 종래의 아이솔레이터나 서큘레이터와 같은 비가역 회로 소자가 비가역성을 나타내는 주파수(동작 주파수) 대역폭은 통상적으로 협대역이다(예를 들어 중심 주파수 2GHz에 대해서 비가역 특성 20dB의 감쇠를 취할 수 있는 주파수 대역폭은 수십MHz정도이다).

이것에 대해서 비특허문헌 1에는, 아이솔레이터의 동작 주파수 대역폭을 광대역화하는 기술이 개시되어 있다. 이 공지 기술에서는, 아이솔레이터의 입력단에 인덕터나 캐패시터를 부가하여, 중심 주파수 924MHz, 비대역폭 7.7%의 특성을 실현하고 있다. 또 비특허문헌 2에는 중심 도체와 접지 사이에 인덕터나 캐패시터를 부가함으로써 비대역폭을 30~60%까지 확대 가능한 예가 개시되어 있다. 또한 특허문헌 1에는 3개의 중심 도체의 일단에 공통적으로 접속된 그라운드 도체와 그라운드 사이에 용량을 마련함으로써 삽입 손실을 늘리지 않고 광대역화를 도모하는 기술이 개시되어 있다. 그러나 이들과 같은 광대역화라는 수법에서는, 통과 손실이나 아이솔레이션 특성의 열화 등의 관점에서 동작 주파수 대역폭의 확대에는 한계가 있어, 크게 떨어진(예를 들어 옥타브 밴드 이상 떨어진) 2개의 주파수 대역의 쌍방에서 사용할 필요가 있는 용도에는 적용이 어렵다.

한편, 특허문헌 2에는 각 중심 도체의 입출력 포트에 각각 공진 회로의 공진 주파수를 변화시키기 위한 캐패시터를 부가함과 아울러, 이 용량을 접단(接斷)·접속하기 위한 RF 스위치를 설치하고, 이 RF 스위치의 조작에 따라 동작 주파수를 변화시키는 비가역 회로 소자가 개시되어 있다. 그러나 이 구성에서는 스위치에 의해 동작 주파수를 전환하기 때문에 복수 주파수 대역에서 동시 사용할 수 없어, 주파수 대역이 상이한 복수의 어플리케이션을 동시에 사용하는 환경에 대해서는 유효하지 않다. 또 특허문헌 3에는 3개의 중심 도체의 상호 접속단에 가변 콘덴서를 설치하고, 이 가변 콘덴서의 리액턴스를 변화시킴으로써 동작 주파수 대역을 변화시키는 비가역 회로 소자가 개시되어 있다. 그러나 이 구성도 리액턴스를 변화시킬 필요가 있는 점에서, 특허문헌 2의 구성과 마찬가지로 주파수 대역이 상이한 복수의 어플리케이션을 동시에 사용하는 환경에 대해서는 유효하지 않다.

또한 특허문헌 4에는 2개의 페라이트를 사용하고 2개의 아이솔레이터를 세로로 배치함으로써 단(單) 밴드의 아이솔레이터와 동등한 면적에서 듀얼 밴드 대응이 가능한 구성이 개시되어 있다. 그러나 높이가 증가해 버리기 때문에 저배화(低背化)가 요구되는 휴대 단말로의 적용은 어렵다.

[비특허문헌 1] : 호리구치 히데토, 다카하시 요이치, 다케다 시게루, "소형 아이솔레이터에서의 고조파 제어와 광대역화", 히타치 금속 기보, vol. 17, pp.57-62, 2001.

[비특허문헌 2] : H. Katoh, "Temperature-Stabilized 1.7-GHz Broad-Band Lumped-Element Circulator", IEEE Trans.MTTS Vol.MTT-23, No.8 August 1975.

[특허문헌 1] : 일본 특허 공개 평 11-234003호 공보

[특허문헌 2] : 일본 특허 공개 평 9-93003호 공보

[특허문헌 3] : 미국 특허 제3605040호 명세서

[특허문헌 4] : 일본 특허 공개 2001-119210호 공보

본 발명은 이상의 점을 감안하여 이루어진 것으로, 멀티 밴드·멀티 모드 단말의 실현을 향해, 단체이고, 또한 싱글 밴드 대응의 집중 상수형 비가역 회로 소자와 동등한 크기로, 상당히 떨어진 2개의 주파수대에서 동시에 비가역 특성을 얻는 것이 가능한 듀얼 밴드 대응의 비가역 회로 소자를 제공하는 것을 목적으로 한다.

본 발명의 비가역 회로 소자는, 자성체와, 자성체 상에 서로 절연된 상태에서 교차하여 배치되는 복수의 중심 도체와, 자성체를 끼우고 상기 복수의 중심 도체와 대향 배치되고 또한 모든 상기 중심 도체의 일단과 접속되는 평면 도체와, 중심 도체마다 일단이 중심 도체의 타단에 접속되고 타단이 전기적으로 접지되는 복수의 정합용 캐패시터와, 중심 도체마다 일단이 중심 도체의 타단에 접속되고 타단이 입출력 포트인 복수의 제1 정합 회로와, 일단이 평면 도체와 접속 또는 일체화되고 타단이 전기적으로 접지되는 제2 정합 회로를 포함하도록 구성된다.

본 발명의 비가역 회로 소자에 의하면, 단체이고, 또한 싱글 밴드 대응의 집중 상수형 비가역 회로 소자와 동등한 크기로, 상당히 떨어진 2개의 주파수대에서 동시에 비가역 특성을 얻을 수 있다.

이하, 본 발명을 실시하기 위한 최선의 형태를 도면을 참조하여 설명한다. 또한 이하에서는 비가역 회로 소자의 일례인 집중 상수형의 서큘레이터에 본 발명을 적용하는 형태를 나타내는데, 본 발명은 이것에 한정되지 않는다.

[제1 실시형태]

우선, 본 발명에서의 제1 실시형태에 대해서 설명한다.

<외관 구성>

도 1은, 제1 실시형태에 따른 비가역 회로 소자(10)의 구성예를 도시한 투과 사시도이다. 또 도 2는, 도 1에 예시한 비가역 회로 소자(10)의 분해 사시도이다.

도 1에 도시한 바와 같이 비가역 회로 소자(10)는 중심 도체(L1, L2, L3), 정합용 유전체 기판편(C1, C2, C3), 페라이트판(자성체판)(F1), 평면 도체(P1), 제1 정합 회로(M11, M12, M13), 및 제2 정합 회로(M2)(도 1에서는 유전체판(D1))를 가지고 있다. 또한 제1 정합 회로(M11~M13)는 각각 대응하는 각 인덕터(L11~13)와 캐패시터(C11~C13)와의 세트로 구성된다.

평면 도체(P1)는 중심 도체(L1, L2, L3)와 일체적으로 구성되는 원반형상의 도체이며, 평면 도체(P1)의 외주를 3등분하는 3개소에 중심 도체(L1, L2, L3)의 각 일단이 늘어서 있다. 각 중심 도체(L1, L2, L3)는 일단이 서로 단락되고, 타단이 평면 도체(P1)의 측가장자리와 연결된 2개의 평행선로로 구성되어 있다. 평면 도체(P1)의 편면(도 1에서의 상면)에는 원반형상의 페라이트판(F1)이 배치되고, 그 페라이트판(F1)의 상면(도 1에서는 상면)에는 3개의 중심 도체(L1, L2, L3)가 서로 120도의 각도로 교차하여 겹쳐지며, 교차 부분에서는 중심 도체(L1, L2, L3)는 서 로 절연된다. 또한 각 중심 도체는 반드시 이 예와 같이 각각 등각도로 교차하고, 또한 각각의 무게중심이 일치하도록 배치될 필요는 없지만, 충분한 비가역 특성을 얻기 위해서, 또 주파수 조정을 용이하게 하기 위해서, 각각 등각도로 교차하고, 또한 각각의 무게중심이 일치하도록 배치되는 것이 바람직하다.

평면 도체(P1)의 페라이트판(F1)이 배치되어 있지 않은 측의 면(도 1에서의 하면)은 제2 정합 회로(M2)와 접속된다. 이하에서 도 3A에 비가역 회로 소자의 일부를 도시한 바와 같이 비가역 회로 소자가 실장되는 도시하지 않는 유닛 기판 상의 접지 도체를 G로 나타내기로 한다. 도 1의 구성에서는, 도 3A에 도시한 바와 같이 평면 도체(P1)와 접지 도체(G) 사이에 유전체판(D1)을 장하함으로써 원하는 용량의 캐패시터(C31)를 구성하고, 이 캐패시터(C31)가 제2 정합 회로(M2)로서 기능한다. 또한 이 캐패시터는, 도 3B에 도시한 바와 같이 유전체판(D1)의, 평면 도체(P1)와 반대측의 접지측 표면에도 도체층(21)을 형성함으로써 평면 도체(P1)와의 사이에서 평행 평판 캐패시터(C31)를 형성하거나, 도 3C에 도시한 바와 같이, 유전체판(D1)을 설치하지 않고, 칩 캐패시터(C31) 등을 사용하여 평면 도체(P1)와 접지 도체(G) 사이에 접속함으로써도 구성 가능하다. 단, 칩 캐패시터를 사용하여 접속하는 경우, 평면 도체(P1)와의 대칭성이 무너지면 각 입출력 포트로부터 본 임피던스가 상이하게 보이기 때문에, 평면 도체(P1)의 하면에서 또한, 평면 도체(P1)의 중심과 캐패시터의 접속점(유전체판과 같이 면으로 접하는 경우는 그 면의 중심)이 일치하도록 캐패시터(도 2에서는 유전체판(D1))를 장하하는 것이 바람직하다.

중심 도체(L1, L2, L3)의 각 돌출 단부(S1, S2, S3)(평면 도체(P1)의 반대 측)는 페라이트판(F1)의 외주로부터 바깥쪽으로 돌출되어 배치되어 있다. 그들 돌출 단부(S1, S2, S3)는 각각, 인덕터(L11, L12, L13)의 각 일단과 접속되어 있다. 또한 돌출 단부(S1, S2, S3)의, 접지 도체(G)측의 정합용 유전체 기판편(C1, C2, C3)이 부착되어, 돌출 단부(S1, S2, S3)와 접지 도체(G) 사이에 각각 정합용 캐패시터를 구성한다. 이들 정합용 캐패시터를 나타내는 기호는, 이후, 정합용 유전체 기판편의 기호 C1, C2, C3과 겸용하는 것으로 한다. 인덕터(L11, L12, L13)의 각 타단은 각각 입출력 포트(SS1, SS2, SS3)를 구성함과 아울러, 각각 캐패시터(C11, C12, C13)의 일단과 접속된다. 그리고 캐패시터(C11, C12, C13)의 타단은 전기적으로 접지된다. 인덕터와 캐패시터의 각 세트(L11, C11), (L12, C12), (L13, C13)는 각각 제1 정합 회로(M11, M12, M13)를 구성하고 있다.

또한 인덕터(L11~L13)의 실현 방법으로서는, 예를 들어 칩 인덕터나 어떠한 길이를 가진 선로를 사용하는 것 등이 가능하다. 캐패시터(C11~C13)의 실현 방법으로서는 예를 들어 칩 캐패시터나 PIN 다이오드 등의 버랙터를 사용하거나, 일단을 접지시킨 유전체를 끼워서 구성하는 것 등이 가능하다. 또 실제로는, 페라이트판(F1)을 자화하기 위한 영구자석이 페라이트판(F1)에 대향 배치되는데, 이것에 대해서는 도시하지 않고 있다.

<회로 구성>

도 4는, 본 발명의 구성의 블럭도이다. 또 도 5는, 도 4에 서큘레이터부(10A)의 등가 회로의 일례를 부가한 도면이다(단, 페라이트판(F1)의 도시는 생략). 또한 도 5의 서큘레이터부(10A)의 등가 회로에서 P1을 접지한 구성이 종래의 서큘레이터의 등가 회로에 해당한다. 이하, 도 5에 따라 비가역 회로 소자(10)의 회로 구성을 설명한다.

도 5에 도시한 바와 같이, 우선, 3개의 중심 도체(L1, L2, L3)의, 각 돌출 단부(S1, S2, S3)와 반대의 타단은 서로 접속되고, 그 접속단(S4)이 평면 도체(P1)에 접속된다(도 1의 실제의 구성에서는 중심 도체(L1, L2, L3)의 일단은 평면 도체(P1)에 접속됨으로써 서로 접속되어 있다). 제2 정합 회로(M2)는 일단이 평면 도체(P1)에 접속되고, 타단은 전기적으로 접지된다. 제2 정합 회로(M2)는 예를 들어 도 7A에 도시한 바와 같이 캐패시터(C31)에 의해 구성되며, 구체적으로는 상기 서술한 도 3A, 3B에서 도시한 바와 같이 평면 도체(P1)와 접지 도체(G) 사이에 유전체판(D1)을 장하하거나, 또는 도 3C와 같이 평면 도체(P1)와 접지 도체(G) 사이에 칩 캐패시터(C31)를 삽입하거나 하여 실현 가능하다. 중심 도체(L1, L2, L3)의 각 돌출 단부(S1, S2, S3)에는 정합용 유전체 기판편(C1, C2, C3)의 일단이 각각 접속되고, 그 타단이 전기적으로 접지됨으로써, 각각이 정합용 캐패시터(기호 C1, C2, C3을 겸용함)를 구성한다.

또한 중심 도체(L1, L2, L3)의 돌출 단부(S1, S2, S3)에는 제1 정합 회로(M11, M12, M13)의 일단이 각각 접속되고, 제1 정합 회로의 각 타단은 각각 입출력 포트(SS1, SS2, SS3)를 구성한다. 제1 정합 회로(M11)는 예를 들어 도 6A에 도시한 바와 같이, 인덕터(L11)와 캐패시터(C11)로 구성되며, 구체적으로는 인덕터(L11)는 중심 도체(L1)와 입출력 포트(SS1) 사이에 접속되고, 캐패시터(C11)는 일단이 인덕터(L11)의 어느 일단과 접속되고, 타단이 접지된다. 제1 정합 회 로(M12, M13)도 각각 인덕터(L12)와 캐패시터(C12), 인덕터(L13)와 캐패시터(C13)로 마찬가지로 구성된다.

<동작 원리>

듀얼 밴드의 제1 동작 주파수대(고주파측)는 주로 중심 도체(L1, L2, L3), 정합용 캐패시터(C1, C2, C3), 및 제1 정합 회로(M11, M12, M13)의 인덕턴스, 캐패시턴스에 의해 결정되고, 제2 동작 주파수대(저주파측)는 주로 제1 정합 회로(M11, M12, M13) 및 제2 정합 회로(M2)의 인덕턴스, 캐패시턴스에 의해 결정된다. 예를 들어 정합용 캐패시터(C1, C2, C3)를 크게 하면 2개의 주파수 사이(제1 동작 주파수대와 제2 동작 주파수대 사이)가 좁아진다. 또 제1 정합 회로(M11, M12, M13) 및 제2 정합 회로(M2)에서 미세 조정을 행함으로써 저 통과 손실로 고 아이솔레이션을 취할 수 있도록 조정할 수 있다. 덧붙여서, 제1 정합 회로(M11, M12, M13)의 캐패시턴스를 크게 하고 인덕턴스를 작게 하면 각 동작 주파수대는 낮은 주파수에 시프트할 수 있고, 반대로 캐패시턴스를 작게 하고 인덕턴스를 크게 하면 각 동작 주파수대는 높은 주파수에 시프트할 수 있다. 또한 페라이트의 성질(크기, 포화 자화량 등)이나 외부 자화 강도에 따라, 삽입 손실이나 아이솔레이션 특성의 열화량이 변화하는데, 인덕턴스나 캐패시턴스의 조정에 의해 제2 동작 주파수대를 시프트할 수 있는 하한값은 이와 같은 성질에 의존한다. 그 때문에, 페라이트의 치수, 재질(성질)을 적당히 선정함으로써, 제2 동작 주파수대를 보다 낮은 주파수에 시프트하는 것도 가능하다. 예를 들어 페라이트의 직경을 크게 하거나, 포화 자화량이 작은 페라이트를 적용하거나, 외부 자계 강도를 작게 하거나 함으로써, 보다 낮은 주파수에 시프트할 수 있다.

<특성 데이터>

본 발명의 효과를 확실히 하기 위해, 통과 특성 데이터를 이하에 나타낸다. 단, 이하에서는, 중심 도체를 나타내는 기호 L1, L2, L3은 그들의 선로 길이도 나타내고, 인덕터를 나타내는 기호 L11, L12, L13은 그들 인덕터의 인덕턴스도 나타내며, 캐패시터를 나타내는 기호 C1, C2, C3, C11, C12, C13, C31은 그들의 캐패시턴스도 나타내는 것으로 한다.

도 8은, 제1 실시형태에서 나타낸 도 5의 등가 회로에서 나타낸 서큘레이터의 통과 특성 S12와 S21을 도시한 그래프이다. 또한 제1 정합 회로(M11, M12, M13)에는 도 6A의 구성의 것을 사용하고, 제2 정합 회로(M2)에는 도 7A의 구성의 것을 사용했다. 또 각 파라미터값은 L1~L3=2.9㎜, C1~C3=2.1~2.2pF, L11~L13=1.9~2.0nH, C11~C13=2.3~2.5pF, C31=0.33pF이다. 이 그래프로부터, 20dB 이상의 비가역 특성이 얻어지는 주파수대는 1.6GHz대와 3.7GHz대이며, 중심 주파수가 옥타브 밴드 이상 떨어진 주파수대의 쌍방에서 비가역 특성을 얻을 수 있는 것을 알 수 있다. 또 각각의 주파수대에서 아이솔레이션 특성 20dB 이상의 대역폭을 100MHz 이상 확보할 수 있는 것을 알 수 있다.

한편, 도 9는 제2 정합 회로(M2)를 제거한 서큘레이터, 즉 평면 도체(P1)를 전기적으로 접지하고, 제1 정합 회로(M11, M12, M13)만을 잔존시킨 경우의 통과 특성 S12와 S21을 도시한 그래프이다. 이 그래프로부터, 높은 주파수대(3.9GHz대)에서는 비가역 특성을 얻을 수 있지만, 낮은 주파수대로부터는 비가역 특성이 소멸되 고 있는 것을 알 수 있다. 즉, 제2 정합 회로(M2)가 낮은 주파수대의 정합에 기여하고 있다고 할 수 있다.

또 도 10은 제1 정합 회로(M11, M12, M13)를 제거한 서큘레이터, 즉 제2 정합 회로(M2)만을 잔존시킨 경우의 통과 특성 S12와 S21을 도시한 그래프이다. 도 10에서도 도 9와 마찬가지로 높은 주파수대(2.7GHz대)에서는 비가역 특성을 얻을 수 있지만, 낮은 주파수대로부터 비가역 특성이 소멸되고 있는 것을 알 수 있다. 즉, 제1 정합 회로(M11, M12, M13)도 낮은 주파수대의 정합에 기여하고 있다고 할 수 있다. 무엇보다, 도 9와 도 10에서 비가역 특성이 얻어지고 있는 주파수대가 상이한 점에서 알 수 있듯이, 제1 정합 회로(M11, M12, M13)와 제2 정합 회로(M2)에서 서큘레이터의 특성에 미치는 영향이 상이하다. 그 때문에 제1, 제2 정합 회로를 함께 구비하는 것으로 각각의 파라미터의 설정을 적당히 변화시킴으로써, 유연하게 서큘레이터의 특성을 설정할 수 있다.

또한 도 11은 쌍방의 정합 회로(M11, M12, M13, M2)를 제거한 서큘레이터, 즉 종래의 집중 상수형 서큘레이터와 동등한 회로로 한 경우의 특성이다. 도 9, 도 10의 경우에 비해 주파수대의 변위는 있지만, 높은 주파수대(3GHz대)에서 비가역 특성을 나타내고 있다. 즉, 정합용 유전체 기판편(정합용 캐패시터)(C1~C3)과 중심 도체(인덕터)(L1~L3)가 높은 주파수대의 정합에 크게 기여하고 있는 것을 알 수 있다. 여기서, 도 9~도 11의 그래프에서는 도 8의 그래프에 비해 비가역 특성이 열화되고 있지만, 이것은 제1, 제2 정합 회로를 함께 접속하는 구성에서 최적의 특성이 얻어지도록 선택한 상기한 각 파라미터값을 그대로 각 정합 회로를 제거한 구성에서도 사용했기 때문이다.

그 다음에 각 제1 정합 회로(M11, M12, M13) 내의 인덕터(L11~L13)와 캐패시터(C11~C13)의 값의 차이에 의한 통과 특성의 차이에 대한 일례를 나타낸다. 도 12는, L11~L13=2nH, C11~C13=7pF인 경우의 통과 특성 S12와 S21이며, 20dB 이상의 비가역 특성이 얻어지는 주파수대는 0.8GHz대와 2.0GHz대이다. 또 도 12는 L11~L13=3nH, C11~C13=3pF인 경우의 통과 특성 S12와 S21이며, 20dB 이상의 비가역 특성이 얻어지는 주파수대는 1.6GHz대와 2.7GHz대이다. 이것으로부터 캐패시턴스를 작게 하고 인덕턴스를 크게 하면 각 동작 주파수대는 높은 주파수에 시프트할 수 있는 것을 알 수 있다.

또한 도 8의 특성 데이터와 도 12의 특성 데이터를 비교함으로써 정합용 콘덴서(C1~C3)의 캐패시턴스가 클수록 제1 동작 주파수대와 제2 동작 주파수대와의 간격이 좁아지는 것에 대해서도 확인할 수 있다. 구체적으로는, 캐패시턴스가 2.1~2.2pF인 것을 사용하고 있는 도 8의 특성 데이터에서는 간격이 2GHz로 되어 있지만, 보다 큰 6~7pF인 것을 사용하고 있는 도 12의 특성 데이터에서는 1.2GHz로 좁아져 있다.

[제2 실시형태]

제1 실시형태에서는, 제1 정합 회로로서 도 6A의 구성을 예시했지만, 도 6B에 도시한 바와 같이 도 6A의 LC 회로를 2단(이상) 장하해도 된다. 이와 같이 LC 회로를 다단으로 장하함으로써, 파라미터의 조정 개소가 늘어나기 때문에 듀얼 밴드의 조정을 용이하게 할 수 있다. 구체적으로는, 예를 들어 각 포트의 LC 하나 하나를 세세하게 할 필요가 없어진다.

또 LC의 공진 회로의 조합이 늘어남으로써 비가역 특성이 얻어지는 밴드수를 늘릴 수 있다. 도 14에, LC 회로를 2단씩 장하한 경우의 통과 특성 S12와 S21의 일례를 도시한다. 이 데이터는 도 5의 등가 회로에서 나타낸 서큘레이터에서, 제1 정합 회로(M11, M12, M13)에는 도 6B의 구성의 것을 사용하고, 제2 정합 회로(M2)에는 도 7A에 도시한 캐패시터(C31)에 의한 구성의 것을 사용한 경우이다. 캐패시터(C31)는 제1 실시형태에서 설명한 바와 같이, 도3A, 3B, 3C의 어떠한 형태를 사용해도 된다. 또 각 파라미터값은 L1~L3=2.9㎜, C1~C3=2.1~2.2pF, 각 포트의 L11 및 L21=3nH, 각 포트의 C11 및 C21=2pF, C31=0.33pF이다. 즉, 도 13과 동일한 파라미터하에서, 동일한 LC 회로를 1단 추가한 구성이다. 도 14로부터, 20dB 이상의 비가역 특성이 얻어지는 주파수대는 1.1GHz대와 2.6GHz대와 3.3GHz의 3개소로 되어 있어, 도 12에 도시한 1단인 경우보다 1개소 늘릴 수 있는 것을 알 수 있다.

[제3 실시형태]

제1 실시형태에서는, 제2 정합 회로(M2)로서 도 7A의 캐패시터(C31)에 의한 구성을 예시했지만, 도 7B에 도시한 바와 같이 캐패시터(C31)와 직렬로 인덕터(L31)를 장하해도 된다. 이와 같이 인덕터를 장하함으로써, 각 밴드의 대역을 확대하거나, 인덕터의 값을 적당히 변화시켜서 각 주파수대 사이의 조정을 용이하게 할 수 있다. 인덕터는 예를 들어, 도 3B에서의 도체층(21)과 접지 도체(G) 사이를 어떠한 길이를 가진 선로로 접속함으로써 실시해도 되고, 도 3C에서의 평면 도체(P1)와 캐패시터(C31) 사이에 마찬가지의 선로를 삽입함으로써 실시해도 된다.

또한 본 발명은 상기 3개의 실시형태에 한정되는 것은 아니다. 예를 들어, 상기한 실시형태에서는 비가역 회로 소자의 일례인 집중 상수형의 서큘레이터에 본 발명을 적용하는 형태를 설명했지만, 집중 상수형의 아이솔레이터에 본 발명을 적용하는 구성이어도 된다. 이 경우, 예를 들어 제1 실시형태에서 나타낸 입출력 포트(SS3)에 종단 저항(R1)을 설치함으로써 실현할 수 있다. 그 밖에 본 발명의 취지를 일탈하지 않는 범위에서 적당히 변경이 가능한 것은 말할 필요도 없다.

본 발명의 비가역 회로 소자는 광대역에서 이용되는 통신 기기, 예를 들어 듀얼 밴드에서 사용되는 휴대전화 단말 장치에서 사용되는 아이솔레이터나 서큘레이터에 적용하는 소자로서 특히 유효하다.

도 1은 본 발명의 제1 실시형태의 비가역 회로 소자의 구성예를 도시한 투과 사시도이다.

도 2는 도 1에 예시한 비가역 회로 소자의 분해 사시도이다.

도 3A는 캐패시터(C31)의 일 실시예를 도시한 비가역 회로 소자의 부분도이다.

도 3B는 캐패시터(C31)의 다른 실시예를 도시한 비가역 회로 소자의 부분도이다.

도 3C는 캐패시터(C31)의 또 다른 실시예를 도시한 비가역 회로 소자의 부분도이다.

도 4는 본 발명의 비가역 회로 소자의 구성을 도시한 블럭도이다.

도 5는 도 4의 블럭도에 서큘레이터부의 등가 회로를 추기한 도면이다.

도 6A는 제1 정합 회로의 구성예를 도시한 도면이다.

도 6B는 제1 정합 회로의 다른 구성예를 도시한 도면이다.

도 7A는 제2 정합 회로의 구성예를 도시한 도면이다.

도 7B는 제2 정합 회로의 다른 구성예를 도시한 도면이다.

도 8은 도 4의 비가역 회로 소자의 통과 특성의 예를 도시한 도면이다.

도 9는 도 4의 구성으로부터 제2 정합 회로를 제거한 경우의 통과 특성의 예를 도시한 도면이다.

도 10은 도 4의 구성으로부터 제1 정합 회로를 제거한 경우의 통과 특성의 예를 도시한 도면이다.

도 11은 도 4의 구성으로부터 제1 정합 회로와 제2 정합 회로를 제거한 경우의 통과 특성의 예를 도시한 도면이다.

도 12는 도 4의 비가역 회로 소자에서 제1 정합 회로의 인덕터와 캐패시터의 값을 변화시킨 경우의 통과 특성의 변화를 설명하는 도면이다.

도 13은 도 4의 비가역 회로 소자에서 제1 정합 회로의 인덕터와 캐패시터의 값을 변화시킨 경우의 통과 특성의 변화를 설명하는 다른 도면이다.

도 14는 도 4의 비가역 회로 소자에서 제1 정합 회로의 인덕터와 캐패시터와의 세트를 2단으로 한 경우의 통과 특성의 예를 도시한 도면이다.

도 15는 종래의 집중 상수형의 아이솔레이터의 내부 구조를 예시한 투과 사시도이다.

도 16은 도 15의 등가 회로도이다.

Claims

자성체와,

상기 자성체 상에 서로 절연된 상태에서 교차하여 배치되는 복수의 중심 도체와,

상기 자성체를 끼우고 상기 복수의 중심 도체와 대향 배치되고, 또한 모든 상기 중심 도체의 일단과 접속되는 평면 도체와,

상기 중심 도체마다, 일단이 상기 중심 도체의 타단에 접속되고, 타단이 전기적으로 접지되는 복수의 정합용 캐패시터와, 상기 중심 도체마다, 일단이 상기 중심 도체의 타단에 접속되고, 타단이 입출력 포트인 복수의 제1 정합 회로와,

일단이 상기 평면 도체와 접속 또는 일체화되고, 타단이 전기적으로 접지되는 제2 정합 회로를 포함하는 것을 특징으로 하는 비가역 회로 소자.
제1항에 있어서,

상기 각 중심 도체가 각각 등각도로 교차하고, 또한 각각의 무게중심이 일치하도록 배치되어 있는 것을 특징으로 하는 비가역 회로 소자.
제1항 또는 제2항에 있어서,

상기 제1 정합 회로가, 상기 중심 도체와 상기 입출력 포트 사이에 접속되는 인덕터와 일단이 상기 인덕터의 어느 일단과 접속되고 타단이 접지되는 캐패시터와 의 세트에 의해 구성되는 것을 특징으로 하는 비가역 회로 소자.
제1항 또는 제2항에 있어서,

상기 제1 정합 회로가, 2 이상의, 상기 중심 도체와 상기 입출력 포트 사이에 접속되는 인덕터와 일단이 상기 인덕터의 어느 일단과 접속되고 타단이 접지되는 캐패시터와의 세트에 의해 구성되는 것을 특징으로 하는 비가역 회로 소자.
제1항 또는 제2항에 있어서,

상기 제2 정합 회로가 캐패시터인 것을 특징으로 하는 비가역 회로 소자.
제1항 또는 제2항에 있어서,

상기 제2 정합 회로가 캐패시터와 인덕터의 직렬 회로인 것을 특징으로 하는 비가역 회로 소자.