KR100356487B1 - 적층 세라믹 전자 부품의 제조방법 - Google Patents

적층 세라믹 전자 부품의 제조방법 Download PDF

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Abstract

본 발명은 적층 세라믹 커패시터 등의 적층 세라믹 전자부품의 제조방법에 관한 것이다. 본 발명에서, 내부전극 등의 내부회로 소자막의 두께에 기인하여 발생된 단차(steps)를 실질적으로 제거하기 위해서 세라믹 페이스트를 세라믹 그린시트 상에 도포하는 경우에, 세라믹 페이스트의 도포에 의해, 도포 위치에 약간의 변동이 있는 경우에도 페이스트가 내부회로 소자막 상에서 넘쳐흐르게 되어, 페이스트와 내부회로 소자막과의 사이에 갭이 형성되거나, 세라믹 페이스트의 두께가 커지는 것이 방지된다. 또한, 내부회로 소자막으로서 제공하는 내부전극의 주변부에 경사면이 형성되고, 세라믹 페이스트는 내부전극의 주변부를 중첩하도록 도포되며, 사용하는 세라믹 페이스트는 용제를 40중량%∼85중량%를 함유하고 있어서, 이에 의해 도포된 세라믹 페이스트를 균일하게 평준화시키는 것이 용이하다.

Description

적층 세라믹 전자 부품의 제조방법{Method for Manufacturing Electronic Component of Laminated Ceramics}
본 발명은 적층 세라믹 커패시터, 적층 인덕터, 다층 회로기판, 적층 압전부재 등의 적층 세라믹 전자 부품의 제조방법에 관한 것이다. 특히, 본 발명은 소정의 두께를 가지고 있는 도전막 등의 내부회로 소자막이 부분적으로 형성되는 복수개의 세라믹 그린시트를 적층시키는 공정을 포함하고 있는 적층 세라믹 전자 부품의 제조방법에 관한 것이다.
적층 세라믹 커패시터 등의 적층 세라믹 전자 부품을 제조하기 위해서, 복수개의 세라믹 그린시트를 준비하여 적층시킨다. 특정의 그린시트 상에는 적층 세라믹 전자 부품의 원하는 기능에 따라서, 커패시터, 저항, 인덕터, 바리스터(varistor) 및 필터를 구성하는 도체막, 저항막 등의 내부회로 소자막이 형성되어 있다.
이러한 적층 세라믹 전자 부품을 소형화 및 고성능화로 제작하기 위해서, 박층 및 다층의 세라믹 그린시트가 개발되고 있다. 예를 들면, 박층의 세라믹 그린시트를 복수개 적층시킴으로써 대용량을 가지고 있는 적층 세라믹 커페시터를 소형으로 제조할 수 있다. 그러나, 세라믹 그린시트의 박층화 및 다수의 그린시트가 적층됨에 따라서, 내부회로 요소막의 두께가 세라믹 구성성분의 성능에 지대한 영향을 미치어서, 하기와 같은 문제가 발생한다.
세라믹 그린시트 상에 내부회로 소자막을 형성하고 이어서 그린시트를 적층시킬 때에, 내부회로 소자막이 형성된 부분과 형성되지 않는 부분간의 내부회로 소자막의 두께 차이에 의해 높이의 단차(step)가 누적된다. 그러므로, 세라믹 그린시트의 적층에 의해 얻어지는 적층체를 내리누르는 압력은 세라믹 그린시트의 주면의 방향을 따라서 균일하게 부가되지 않으며, 때때로 적층체가 얇은 층으로 조각나는 원인이 된다. 그렇지 않으면, 적층체의 표면이 부분적으로 연장되어 비평면 표면이 형성되어서, 이후의 소성 공정 단계에서 균열이 발생한다.
상기 및 그 외의 문제점을 해결하기 위해서, 세라믹 그린시트 주면 상에서 내부회로 소자막이 형성되지 않는 영역에, 세라믹 페이스트를 스크린 인쇄, 그라비야(photogravure) 인쇄 또는 볼록판 인쇄 등에 의해 도포함으로써 세라믹 그린시트 상의 단차를 제거하는 것이 제안되고 있다.
도 2를 참조하여, 세라믹 커패시터의 제조방법에 대해서 보다 상세하게 설명할 것이다. 또한, 도 2에서 공정(1A) 및 공정(1B)에 각각 도시된 바와 같이, 세라믹 그린시트 1a 및 1b를 먼저 제공한다.
다음으로, 도 2에서 공정(2A) 및 공정(2B)에 각각 도시된 바와 같이, 세라믹 그린시트 1a, 1b의 주면 상에 내부회로 소자막으로서 내부전극 2a, 2b가 형성되어 있다. 이들 내부전극 2a, 2b는 각각 소정의 두께를 가지고 있고, 이에 의해 각 막의 두께에 의해 단차 3a, 3b가 나타난다.
내부전극 13을 형성하는 공정에 있어서, 내부전극 2a, 2b는 세라믹 그린시트 1a 및 1b의 각 직사각형 주면의 세로 방향을 따른 말단에 위치되는 한쪽 단말 가장자리(terminal edge)에만 세로 방향을 따라서 미치도록(reach), 또한 각 주면의 횡단 방향을 따라서 말단에 위치되는 2개의 단말 가장자리와 각 주면의 세로 방향을 따라서 말단에 위치되는 다른쪽의 단말 가장자리에는 미치지 않게 형성된다.
다음으로, 도 2에서 공정(3A) 및 공정(3B)에 각각 도시된 바와 같이, 세라믹 그린시트 1a, 1b의 주면 상에서 내부전극 2a, 2b가 형성되지 않은 영역에, 스크린 인쇄, 그라비야 인쇄 또는 볼록판 인쇄 등에 의해 세라믹 페이스트 4a, 4b가 도포된다. 따라서, 도 2에서 공정(2A) 및 공정(2B)에 각각 도시된 바와 같이 내부전극 2a, 2b에 의한 단차 3a, 3b가 실질적으로 제거된다.
세라믹 페이스트 4a, 4b의 인쇄 공정에서 인쇄에 의해 도포되는 세라믹 페이스트 4a, 4b의 해상도를 소정 수준 이상으로 유지하기 위해서는, 세라믹 페이스트 4a, 4b가 소정값 이상의 점도를 가지고 있어야 한다. 따라서, 세라믹 그린시트 4a, 4b에 함유되어 있는 용제의 함유량은 일반적으로 35중량% 이하로 조정된다.
도 2에서 공정(3A) 및 공정(3B)에 각각 도시된 바와 같은 세라믹 그린시트 1a, 1b는 교대로 적층되어 있다. 이것은, 내부전극 2a 또는 2b가 미치는 세로 방향을 따른 말단에서의 단말 가장자리와, 내부전극 2a 또는 2b가 미치지 않는 세로 방향을 따른 말단에서의 단말 가장자리가 적층 방향으로 따라서 교대로 배열되어 있다는 것을 의미한다. 세라믹 그린시트 1a, 1b의 적층에 의해, 도 2에서 공정(4)로 도시된 바와 같이, 적층체 5를 얻는다.
이 적층체 5는 프레싱(pressing) 후에 소성된다. 이 적층체 5의 양 말단에 보조회로(auxiliary circuit)를 형성함으로써, 원하는 적층 세라믹 커패시터가 완성된다.
상술한 바와 같은 방법에 의해 내부전극 2a, 2b의 두께에 의한 단차 3a, 3b가 실질적으로 제거될 수 있으므로, 세라믹 그린시트 1a, 1b의 두께에 의한 영향을 실질적으로 받지 않으면서 세라믹 그린시트 1a, 1b를 적층시킬 수 있다. 따라서, 적층체 5에서 얇은 층으로의 분리 및 균열 등을 거의 발생시키지 않으면서 세라믹 그린시트 1a, 1b를 박층으로 적층시킬 수 있다.
도 2에는 1개의 적층체 5를 얻는 방법이 도시되어 있다. 그러나, 도 2에 도시된 각 공정은 복수개의 적층체 5를 효율적으로 얻기 위해서 다수개의 적층체 5를 양산하는 마더(mother) 적층체를 제조하는 공정을 실시하고 있다. 도 2에 도시된 각 공정의 실행에 의해 이 마더 적층체를 절단하여, 이 마더 적층체로부터 각개의 적층체 5로 분리시킨다. 이를 위해서, 도 2에 도시된 세라믹 그린시트 1a, 1b가 각각 큰 치수를 가지고 있는 마더시트로서 제공된다. 다음으로, 내부전극 2a, 2b가 형성되고, 세라믹 페이스트 4a, 4b가 이 마더시트 상에 도포되고, 이어서 이 마더 그린시트들이 적층된다.
그러나, 여기에서 상술한 바와 같이 제안된 세라믹 그린시트 상의 단차를 제거하는 방법에는 다음과 같은 문제점들이 내포되어 있다.
도 5는 상술한 바와 같이 마더시트로서 세라믹 그린시트 1의 일부, 및 이 그린스트의 주면 상에 형성된 내부전극 2의 일부의 확대 단면도를 도시한다. 또한, 도 5에는, 내부전극 2의 두께에 의한 단차를 실질적으로 제거하는 것이 세라믹 페이스트의 도포 목적이더라도, 세라믹 그린시트 1의 주면 상에 부적절하게 도포된 세라믹 페이스트 4도 도시되어 있다.
세라믹 페이스트 4는 상술한 바와 같이, 스크린 인쇄, 그라비야 인쇄 또는 볼록판 인쇄 등에 의해 도포되며, 이러한 인쇄 방법의 위치 정밀도는 약 30∼200㎛ 정도이다. 따라서, 인쇄 위치에 변동이 있는 경우에, 세라믹 페이스트 4의 일부가 내부전극 2 상에서 넘쳐 흐르고, 이에 의해 단차가 오히려 강화되는 결과를 초래한다.
상술한 문제점들이 발생하는 것을 방지하기 위해서, 세라믹 페이스트 4의 인쇄 패턴을, 세라믹 페이스트 4와 내부전극 2와의 사이에 예를 들어 수십 ㎛의 공간을 가지고 있는 갭(gap) 6이 형성되어, 이에 의해 인쇄 위치에 약간의 변동이 있는 경우에도, 세라믹 페이스트 4가 내부전극 2 상에서 거의 넘쳐 흐르지 않도록 설계하는 것이 제안되고 있다. 그러나, 이러한 방법들에는, 또한 갭 6의 존재에 의해 내부전극 2의 단말 가장자리가 일그러지기 쉽거나, 소성 후에 적층체에서 보이드(void) 등의 구조적인 결점이 발생하기 쉽다는 등의 여러가지 문제점들이 내포되어 있다.
따라서, 본 발명의 목적은 상술한 문제점들을 해결할 수 있는 적층 세라믹 전자부품의 제조방법을 제공하는 것이다.
도 1은 본 발명의 한 구현예에 따른 적층 세라믹 전자 부품의 제조방법에 구비되는 특징적인 공정을 단면도로 도시하며, 공정(1)은 세라믹 페이스트 17의 도포 직후의 상태를 나타내고, 공정(2)는 세라믹 페이스트 17를 도포한 다음에 소정의 시간의 경과 후에, 이를 건조한 후의 상태를 나타낸다.
도 2는 본 발명에 관한 적층 세라믹 커패시터의 제조방법을 도시하는 사시도이다.
도 3은 세라믹 페이스트 17이 소량의 용제를 함유하고 있는 경우에 얻어지는 부적당한 상태를 도시하는 단면도이다.
도 4는 도 2에서 공정(3A) 및 공정(3B)에 대응하는 도면으로, 본 발명의 다른 구현예에 따라서 세라믹 페이스트 4a, 4b를 도포한 상태를 도시하는 사시도이다.
도 5는 본 발명이 해결하고자 하는 과제를 설명하기 위한 도면으로, 세라믹 페이스트 4를 부적절하게 도포한 상태를 도시하는 단면도이다.
도 6은 본 발명이 해결하고자 하는 과제를 설명하기 위한 도면으로, 세라믹 페이스트 4와 내부전극 2와의 사이에 갭 6을 형성하기 위해서 세라믹 페이스트 4를부여하는 상태를 도시하는 단면도이다.
<도면의 주요 부분에 대한 간단한 설명>
1a, 1b, 11 ... 세라믹 그린시트 1a, 1b, 13 ... 내부전극
4a, 4b, 17 ... 세라믹 페이스트
12 ... 주면 14 ... 단차
15 ... 경사면 16 ... 각도
18 ... 중첩폭
첫 번째 특징에 있어서, 본 발명은 세라믹 그린시트를 준비하는 공정; 상기 세라믹 그린시트의 주면 상에, 내부회로 소자막의 두께에 상응하는 단차를 형성하면서 내부회로 소자막을 부분적으로 형성하는 공정; 상기 내부회로 소자막의 두께에 의한 단차를 실질적으로 제거하도록, 상기 세라믹 그린시트의 주면 상에 세라믹 페이스트를 도포하는 공정; 및 상기 세라믹 페이스트가 도포되어 있는 상기 세라믹 그린시트를 적층시키는 공정을 포함하고 있는 적층 세라믹 전자부품의 제조방법을 제공한다.
상술한 기술적인 문제점을 해결하기 위한 본 발명의 첫 번째 특징에 있어서, 내부회로 소자막을 형성하는 공정에서, 내부회로 소자막은 막의 주변부에서 세라믹 그린시트의 주면에 대해서 예각을 가지고 있는 경사면을 제공하도록 형성되고, 내부회로 소자막을 형성하는 공정에서, 세라믹 페이스트는 내부회로 소자막의 주변부를 중첩하도록 도포된다.
본 발명의 두 번째 특징에 있어서, 세라믹 페이스트의 도포 공정에서, 세라믹 페이스트도 또한 내부회로 소자막의 주변부를 중첩하도록 도포되고, 세라믹 페이스트로서 용제를 40중량%∼85중량% 함유하고 있는 세라믹 페이스트를 사용한다.
본 발명의 세 번째 특징에 따른 적층 세라믹 전자부품의 제조방법은 상술한첫 번째 및 두 번째 특징을 포함하고 있어도 된다. 내부회로 소자막을 형성하는 공정에서, 내부회로 소자막은 막의 주변부에서 세라믹 그린시트의 주면에 대해서 예각을 가지고 있는 경사면을 제공하도록 형성되고, 세라믹 페이스트는 내부회로 소자막의 주변부를 중첩하도록 도포된다. 여기에서, 세라믹 페이스트로서 용제를 40중량%∼85중량% 함유하고 있는 세라믹 페이스트를 사용한다.
본 발명의 첫 번째 또는 세 번째 특징에 있어서, 내부회로 소자막의 경사면은 세라믹 그린시트의 주면에 대해서 0.3。∼30。의 각도를 가지고 있게 형성되는 것이 바람직하다.
또한, 본 발명의 첫 번째 내지 세 번째 특징에 있어서, 세라믹 페이스트는 내부회로 소자막의 주변부를 180㎛의 중첩폭으로, 보다 바람직하게는 20∼140㎛의 중첩폭으로 중첩하도록 도포된다.
본 발명의 두 번째 및 세 번째 특징에 있어서, 용제를 40중량%∼85중량% 함유하고 있는 세라믹 페이스트를 사용하더라도, 본 발명의 첫 번째 내지 세 번째 특징에 있어서, 용제를 40중량%∼75중량% 함유하고 있는 세라믹 페이스트를 사용하는 것도 또한 바람직하다.
본 발명은 특히 적층 세라믹 커패시터의 제조방법에 유리하게 적용될 수 있다. 제작되는 각개의 세라믹 커패시터를 단위 커패시터로서 인지할 때에, 세라믹 그린시트는 직사각형의 주면을 가지고 있다. 정전용량을 확보하기 위해서 내부전극으로서 제공하는 내부회로 소자막을 형성하는 공정에 있어서, 내부회로 소자막은 세라믹 그린시트의 각 직사각형 주면의 세로 말단에 위치되는 한쪽 단말 가장자리에만 세로 방향을 따라서 미치도록 형성되지만, 또한 주면의 세로 방향을 따른 다른쪽 단말 가장자리 및 횡단 방향을 따른 말단에 위치되는 2개의 단말 가장자리에는 횡단 방향을 따라서 미치지 않게 형성된다. 복수개의 세라믹 그린시트는, 내부회로 소자막이 세로 방향을 따라서 미치는 단말 가장자리와 내부회로 소자막이 세로 방향을 따라서 미치지 않는 단말 가장자리가 적층 방향을 따라서 교대로 배열되도록, 적층된다.
세라믹 페이스트를 도포하는 공정에 있어서, 세라믹 페이스트는 세라믹 그린시트의 주면 상에서 내부회로 소자막이 형성되지 않는 전 영역에 도포되지만, 본 발명이 적층 세라믹 커패시터의 제조방법에 적용되는 경우에는, 세라믹 페이스트가 세라믹 그린시트의 주면의 횡단 방향을 따른 단말 가장자리와 내부회로 소자막과의 사이에 끼워있는 영역에만 도포되어도 된다.
본 발명의 한 구현예에 따른 적층 세라믹 전자부품의 제조방법이 예를 들어 적층 세라믹 커패시터의 제조방법에 적용되고, 기본적으로 도 2에 도시된 각 공정은 제조 효율을 높이기 위해서, 바람직하게 마더 그린시트 상태로 사용된다. 도 1은 본 발명의 구현예에 따른 적층 세라믹 커패시터의 제조방법에 포함되어 있는 특징적인 공정을 단면으로 도시한다.
도 1에서 공정(1)을 참조하여, 세라믹 그린시트 11을 마더시트로서 제공한다.
다음으로, 세라믹 그린시트 11의 주면 12 상에 내부회로 소자막으로서 내부전극 13은 그린시트 상의 다양한 위치에 걸쳐서 분포되도록 부분적으로 형성되어있다. 내부전극 13의 두께는 세라믹 그린시트 11의 주면 12 상에서 단차 14를 발생시킨다.
상술한 바와 같이, 내부전극 13의 형성 공정에 있어서, 형성되는 각개의 세라믹 커패시터를 단위 커패시터로서 인지할 때, 세라믹 그린시트 11은 직사각형의 주면 12를 가지고 있다. 내부전극 13은, 세라믹 그린시트 11의 직사각형 주면 12의 세로 말단에 위치되는 한쪽의 단말 가장자리에만 세로 방향을 따라서 미치게 형성되지만, 주면 12의 세로 방향을 따른 다른쪽 단말 가장자리 및 횡단 방향을 따른 말단에 위치되는 2개의 단말 가장자리에는 횡단 방향을 따라서 미치지 않게 형성된다.
본 발명의 특징적인 구성에 있어서, 내부전극 13의 형성 공정에 있어서, 내부전극 13은 막의 주변부에서 세라믹 그린시트 11의 주면 12에 대해서 예각을 가지고 있는 경사면 15를 제공하도록 형성된다. 주면 12에 대해서 경사면 15의 예각 16은 바람직하게는 0.3。∼30。의 범위 내에서 선택된다.
내부전극 13은 스크린 인쇄, 그라비야 인쇄 또는 볼록판 인쇄 등의 인쇄에 의해 형성되며, 인쇄용 스크린 또는 마스크(mask)를 사용하거나, 내부전극 13의 형성에 사용되는 도전성 페이스트의 점도를 조정하는 등에 의해, 상술한 바와 같이, 경사면 15를 용이하게 형성할 수 있다. 내부전극 13을 인쇄에 의해 형성하는 경우, 다음 공정에서 내부전극 13의 건조가 행해진다. 또한, 내부전극 13을 스퍼터링(sputtering) 등의 건식 도금에 의해 형성하는 경우, 마스크를 사용함으로써 경사면 15를 용이하게 형성할 수 있다.
다음 공정에서, 내부전극 13의 두께에 의한 단차 14를 실질적으로 제거하기 위해서, 세라믹 그린시트 11의 주면 12 상에서 내부전극 13이 형성되지 않는 전 영역에 세라믹 페이스트 17이 예를 들어 스크린 인쇄, 그라비야 인쇄 또는 볼록판 인쇄 등에 의해 도포된다. 세라믹 페이스트 17은 세라믹 분말, 바인더(binder) 및 용제를 함유하고 있으며, 세라믹 페이스트에 함유되어 있는 세라믹 분말은 세라믹 그린시트 11에서 사용하는 세라믹 분말과 실질적으로 동일한 성분을 함유하고 있는 것이 바람직하다.
본 발명의 특징적인 구성에 있어서, 세라믹 페이스트 17은 도 1의 공정(1)에 도시된 바와 같이, 중첩 폭 18로 내부전극 13의 주변부를 중첩하도록 도포된다.
세라믹 페이스트 17을 내부전극 13의 주변부를 중첩하도록 도포함으로써, 인쇄 위치에 변동이 있는 경우에도, 내부전극 13과 세라믹 페이스트 17과의 사이에 갭이 형성되는 것은 방지된다.
또한, 내부전극 13의 주변부에 경사면 15가 형성되므로, 내부전극 13의 주변부에서 넘쳐 흐르던 세라믹 페이스트 17의 부분들은 2개의 내부전극들 사이의 영역으로 신속하게 유입되고, 세라믹 페이스트 17이 주변부를 중접하도록 도포된 후에, 페이스트의 표면은 고르게 평준화된다. 환언하면, 내부전극 13에서의 단차 14는 세라믹 페이스트 17의 패턴을 정렬하도록 제공되고, 세라믹 페이스트 17은 그린시트 상에 도포된 후에 건조된다. 그러므로, 세라믹 페이스트 17은 내부전극 13의 표면과 실질적으로 동일한 수준으로 평준하게 형성된다.
상술한 중첩 폭 18은 바람직하게 180㎛ 이하이고, 보다 바람직하게는20∼140㎛의 범위에 있다. 상기 바람직한 중첩 폭의 범위를 확인하기 위해서, 하기의 실험을 실시하였다.
도 1을 참조하면, 내부전극 13을 인쇄하고 건조한 세라믹 그린시트 11 및 세라믹 페이스트 17을 먼저 준비하였다. 여기에서, 내부전극 13의 건조 후의 두께(단차 14)는 5㎛ 이었고, 내부전극 13의 주변부에서의 경사각 16은 3。 였고, 세라믹 페이스트 17은 내부전극 13과 동일한 두께를 가지고 있는 도포막을 얻을 수 있도록, 용제를 60% 함유하고 있게 준비하였다.
다음으로, 도 1의 공정(1)에 도시된 바와 같이, 세라믹 그린시트 11의 주면 12 상에 세라믹 페이스트 17을 스크린 인쇄에 의해 도포하였다. 하기 표 1에 나타낸 바와 같이, 중첩 폭 18을 -40㎛∼300㎛의 범위 내에서 다양하게 변화시킨 시료를 제작하였다.
중첩폭 구조적 결점발생률 굽힘 상태 IR 불량발생률
-40 100/100 × -
-20 80/100 × -
0 0/100 △ 1/1000
20 0/100 ○ 0/1000
40 0/100 ○ 0/1000
60 0/100 ○ 0/1000
80 0/100 ○ 0/1000
100 0/100 ○ 0/1000
120 0/100 ○ 0/1000
140 0/100 ○ 0/1000
160 0/100 △ 3/1000
180 0/100 × 10/1000
200 5/100 × 7/1000
220 3/100 × 7/1000
240 10/100 × 10/1000
260 8/100 × 15/1000
280 15/100 × 20/1000
300 12/100 × 18/1000
스크린 인쇄 후에 세라믹 페이스트 17을 건조한 다음에, 내부전극 13 및 세라믹 페이스트 17의 패턴이 형성된 세라믹 그린시트 11의 300개의 시트를 적층시켰고, 이어서 이 적층시트 아래에 내부전극 및 세라믹 그린시트의 패턴이 모두 형성되지 않은 세라믹 그린시트를 적층시킴으로써, 마더 적층체를 얻었다.
이 마더 적층체를 프레싱한 후에, 이 마더 적층체를 다이싱 소(dicing saw)를 사용하여 절단하여 복수개의 칩(chip)으로 분리하고, 이어서 이 칩을 소성한다.
이렇게 얻어진 소성 칩의 외관을 눈으로 관찰하여, 구조적 결점의 유무를 평가하여, 시료의 전체 개수에 대해서 구조적 결점을 가지고 있는 시료 개수의 비율, 또는 구조적 결점 발생율을 구하였다. 또한, 소성 후에 칩의 단면을 관찰함으로써, 내부전극 13의 단말에서의 굽힘(bending) 상태를 평가하였다. 이러한 구조적 결점 발생율 및 굽힙 상태를 표 1에 나타낸다.
또한, 내부전극 13의 단말에서의 굽힘은, 예를 들어 세라믹 페이스트 17의 말단 가장자리가 내부전극 13의 주변부에서 경사면 15를 초월할 때에, 내부전극 13의 세라믹 페이스트 17로 중첩한 부분의 두께를 증가시키거나, 내부전극 13과 세라믹 페이스트 17과의 사이에 형성된 갭을 따라서 내부전극 13의 일그러짐의 원인이 된다. 표 1에서, 굽힘이 실질적으로 나타나지 않는 칩은 "○", 굽힘이 약간 나타나는 칩은 "△", 굽힘이 크게 나타나는 칩은 "×"로 표시한다.
표 1은, 중첩 폭이 -40㎛와 -20㎛인 시료, 또는 내부전극 13과 세라믹 페이스트 17과의 사이에서 갭이 형성된 시료의 경우에 비교적 높은 구조적 결점 발생율을 나타난다는 것을 보여준다. 한편, 중첩 폭이 0㎛이거나 갭의 폭이 0㎛인 시료및 이후의 표에 나타낸 시료 중의 몇 개의 시료에서, 구조적 결점 발생율이 0/100인 것을 확인할 수 있었다.
구조적 결점 발생율이 0/100인 시료들 중에서, 중첩 폭 18을 약 100㎛로 증가시키는 경우에, 세라믹 페이스트 17의 단말 가장자리는 내부전극 13의 주변부에서 경사면 15를 초월한다. 따라서, 소성 후에 칩의 단면을 관찰한 바와 같이, 내부전극 13과 세라믹 페이스트 17과의 중첩 부분에서의 두께가 증가하고, 이에 의해 내부전극 13의 말단 가장자리에서 굽힘이 발생한다. 그러나, 중첩 폭이 180㎛ 이하일 때에는 구조적 결점이 있는 시료를 관찰하지 못하였다. 한편, 중첩 폭이 180㎛를 초월하고 200㎛ 이하까지인 경우에는, 구조적 결점이 관찰되었다.
그로므로, 상기 실험 결과에 나타낸 바와 같이, 바람직한 중첩 폭 18은 180㎛ 이하이다.
또한, 소성 후에 얻어진 칩에서, 중첩 폭 18이 0㎛ 이상인 시료에 보조전극을 형성함으로써 적층 세라믹 커패시터를 완성한 후에, 상기 표의 각 시료에 있어서 적층 세라믹 커패시터에 대한 절연저항(IR)을 측정하였다. 시료의 전체 개수에 대한 IR 불량 발생의 시료수의 비율을 구하였고, 또한 시료의 IR 불량 발생율도 표 1에 나타낸다.
표 1에 나타낸 바와 같이, IR 불량의 발생과 내부전극 13의 말단 가장자리에서의 굽힘에는 상관 관계가 있고, IR 불량의 대부분은 내부전극 13의 말단 가장자리에서의 굽힘이 원인으로 발생하는 것으로 추정된다. 이러한 굽힘에 의한 IR 불량의 발생을 고려하여 중첩 폭은 바람직하게는 20∼140㎛의 범위 내에 있어야 한다.
상술한 바와 같이 중첩 폭 18의 바람직한 범위는 사용되는 세라믹 페이스트 17의 점도, 용제의 함유량, 도포 두께, 내부전극 13의 주변부에서 경사면 15의 각도 16 등의 다양한 요인에 의해 영향을 받는다. 또한, 중첩의 허용 범위는 사용되는 적층 세라믹 전자부품의 크기 및 종류에 좌우된다. 따라서, 상술한 바와 같이 중첩 폭 18의 바람직한 범위는 단지 일례로, 광범위한 범위일 수도 있고, 반대로 어떠한 경우에는 협소한 범위일 수도 있다.
상기 중첩 폭 18에 대한 상술한 고찰로 추정한 바에 따르면, 세라믹 페이스트 17의 거동(behavior)은 페이스트에 함유되어 있는 용제의 함유량에 의해 좌우된다. 용제의 함유량이 40중량% 이상으로, 이에 의해 세라믹 페이스트 17의 점도가 한층 더 낮아지는 경우에, 세라믹 페이스트 17의 평준화(levelling)가 보다 용이하다는 것을 나타내었다. 이 사실을 확인하기 위해서, 세라믹 페이스트 17에 함유되어 있는 용제의 함유량을 하기 표 2에 나타낸 바와 같이 다양하게 변화시키고, 소정 시간의 경과 후에 이 페이스트를 건조시키며, 그 다음에 내부전극 13의 주변부에서 세라믹 페이스트 17의 두께 방향을 따른 치수 19 및 세라믹 페이스트 17의 중앙부에서 막두께 22를 각각 측정하였다.
용제의 함유량(중량%) 주변부에서 두께 방향을따른 치수 19(㎛) 중앙부에서의 막 두께 22(㎛)
20 6 3
25 6 3
30 5 3
35 4 3
40 3 3
45 3 3
50 3 3
55 3 3
60 3 3
65 3 3
70 3 3
75 3 3
80 3 2.5
85 3 2.5
표 2에 나타낸 데이타는, 내부전극 13의 단차 14의 치수를 3㎛로, 내부전극 13의 경사각 16을 3。로 조정하면서, 단차 14를 충전하도록 세라믹 페이스트 17을 도포할 때에, 건조 후에 내부전극 13의 주변부에서 세라믹 페이스트 17의 두께 방향을 따른 치수 19 및 세라믹 페이스트 17의 중앙부에서의 막두께 22를 각각 나타낸다. 여기에서, 2개의 내부전극 13 사이의 거리 20을 500㎛로 설정하고, 아울러 세라믹 페이스트 17은 600㎛의 도포 폭 21로 도포된다.
표 2는, 세라믹 페이스트 17이 용제를 40중량% 미만 또는 35중량% 이하를 함유하고 있는 경우에, 세라믹 페이스트 17의 주변부에서 두께 방향을 따른 치수 19가 건조 후에 내부전극 13의 단차 14의 치수 또는 세라믹 페이스트 17의 중앙부에서의 3㎛의 막두께 22를 각각 초과하여, 페이스트의 평준성이 악화되는 것을 보여준다. 또한, 이 용제 함유량이 40중량% 미만의 범위인 경우에, 세라믹 페이스트 17의 주변부에서 두께 방향을 따른 치수 19가 한층 더 커져서, 평준성이 보다 악화되는 것을 보여준다.
도 3은, 세라믹 페이스트 17의 용제 함유량이 40중량% 미만이기 때문에, 도포된 세라믹 페이스트 17의 높은 점도에 의해 평준성이 악화된 세라믹 페이스트 17의 도포 상태를 도시한다. 세라믹 페이스트 17의 중앙부에서의 막두께 22가 적절하더라도, 세라믹 페이스트 17의 주변부에서 두께 방향을 따른 치수 19는 중앙부에서의 두께보다 크다. 도 3에 도시된 세라믹 페이스트 17의 도포 상태는, 세라믹 페이스트 17의 용제 함유량이 40중량% 미만인 경우, 아울러 상술한 바와 같이, 중첩 폭 18이 180㎛를 초과하는 경우, 또는 하기에서 기술할 바와 같이, 내부전극 13의 주변부의 경사각 16이 3。를 초과하는 경우에, 나타나기 쉽다.
이에 반하여, 페이스트의 용제 함유량이 40중량%∼85중량%인 경우에, 세라믹 페이스트 17의 주변부에서 두께 방향을 따른 치수 19는 내부전극 13의 단차 14의 치수와 대략 동일하여, 우수한 평준성을 나타낸다. 상술한 바와 같은 사실로부터, 세라믹 페이스트 17은 용제를 40중량%∼85중량%를 함유하고 있는 것이 바람직하다.
표 2에서 "주변부에서 두께 방향을 따른 치수 19"의 열에 나타낸 바와 같이, 용제 함유량이 75중량%를 초과하고, 80중량%∼85중량%로 많아진 경우에, 두께 방향을 따른 치수 19가 적절하다. 그러나, 세라믹 페이스트 17의 건조에 의한 수축율이 높기 때문에, 표 2에서 "중앙부에서의 막두께 22"의 열에 나타낸 바와 같이 용제의 함유량이 높은 것은 바람직하지 않고, 이에 의해 세라믹 페이스트 17의 중앙부에서 막두께 22는 내부전극 13의 단차 14의 치수보다 작아진다. 또한, 건조에 의한 두께의 불균일성이 발생하기가 용이하다는 것이 실험적으로 확인되었다.
상술한 바와 같은 사실로부터, 세라믹 페이스트 17에 함유되어 있는 용제 함유량의 상한선은 75중량%인 것이 바람직하다.
세라믹 페이스트 17에 함유되어 있는 용제의 함유량이 40중량%∼85중량%로 증가되고 이에 의해 세라믹 페이스트 17의 점도가 낮아지는 경우에, 상술한 바와 같이 내부전극 13의 주변부에 경사면 15가 형성되지 않을 때에도, 페이스트가 양호한 평준성을 나타내는 것이 확인되었다.
내부전극 13은 주면부에 세라믹 그린시트 11의 주면 12에 대해서 예각을 가지고 있는 경사면 15를 제공하도록 형성된다. 이 경사면 15의 주면 12에 대한 각도 16은 상술한 바와 같이 바람직하게는 0.3。∼30。의 범위 내에서 선택된다.
이러한 각도 16은 도 1에서 공정(2)에 도시된 바와 같이 경사면 15의 주면 12에 대한 투영 길이 23에 영향을 준다. 각도 16이 작아질 때에 투영 길이 23은 보다 길어지고, 각도 16이 커질 때에 투영 길이 23은 보다 짧아진다.
상술한 바와 같이, 경사면 15의 투영 길이 23이 보다 길어질 때에, 내부전극 13의 막두께가 얇은 영역이 연장되어서, 내부전극 13에 함유되어 있는 금속 성분의 연속성이 손상되고, 그 결과 내부전극 13으로서의 기능이 유실될 가능성이 있다. 그러므로, 이러한 관점으로부터, 상술한 바와 같이, 경사면 15의 각도 16의 하한 각도는 바람직하게 0.3。로 선택된다.
한편, 경사면 15의 투영 길이 23이 짧아질 때에, 세라믹 페이스트 17의 인쇄 위치에 대한 허용 범위는 협소해진다. 하기 표 3은, 경사면 15의 각도 16 및 내부전극 13의 막두께 22를 각각 다양하게 변화시킬 때에, 경사면 15의 투영 길이 23(단위는 ㎛)을 도시한다.
세라믹 페이스트 17의 인쇄의 위치 정밀도는, 상술한 바와 같이 약 30∼200㎛ 이다. 그러므로, 경사면 15의 투영 길이 23은 상기 위치 정밀도의 범위 내에 있는 것이 바람직하다. 표 3에서, 이중선으로 둘러싸여 있는 수치는 상기 위치 정밀도의 범위 내에 있다. 표 3으로부터 확실하게 알수 있는 바와 같이, 내부전극 13의 막두께 22가 1㎛, 3㎛, 5㎛, 10㎛ 및 20㎛ 중의 어떠한 값으로 조정되는 경우에도, 경사면 15의 투영 길이 23을 인쇄의 위치 정밀도의 범위인 30∼200㎛의 범위 내에 있게 할 수 있는 경사면 15의 각도 16은 0.3。, 0.6。 , 1。, 3。 및 10。 로부터 선택될 수 있다. 그러므로, 상술한 바와 같은 결과를 토대로 하여, 경사면 15의 각도 16의 상한 각도는 30。로 선택된다.
적층 세라믹 커패시터의 제조방법에 대한 설명으로 돌아가면, 도 1의 공정(2)에 도시된 바와 같이, 내부전극 13이 형성되고 그의 단차 14를 실질적으로제거하도록 세라믹 페이스트 17이 도포되는 세라믹 그린시트 11을 적층시켜, 마더시트를 얻게 된다.
이 세라믹 그린시트 11의 적층 공정에 있어서, 얻게 되는 각개의 적층 세라믹 커패시터를 단위 커패시터로서 인지한다. 그 다음에, 내부전극 13이 미치는 세로 방향을 따른 말단 가장자리와 내부전극 13이 미치지 않는 세로 방향을 따른 말단 가장자리가 적층 방향을 따라서 교대로 적층되도록, 복수개의 세라믹 그린시트 11를 적층시킨다.
마더 적층체를 프레싱한 후에, 적층체를 절단하여 각개의 적층체로 분리하여, 각개의 적층 커패시터로서 제공하고, 그 후에 소성한다. 소성 후에 각 적층체의 양 단부에 보조전극을 형성함으로써, 원하는 적층 세라믹 커패시터가 완성된다.
상술한 바와 같은 적층 세라믹 커패시터의 제조방법에 대해서, 도 4에 도시된 구현예를 적용하여도 된다. 도 4는 도 2에서 공정(3A) 및 (3B)에 상응한다. 도 4에서, 도 2의 공정(3A) 및 (3B)에 도시된 대응 소자와 동일한 소자에는 동일한 참조부호를 부여하고, 이에 대한 중복 설명은 생략한다.
본 구현예에서는, 도 4에 도시된 바와 같이, 얻게 되는 각개의 적층 세라믹 커패시터를 단위 커패시터로서 인지할 때에, 세라믹 페이스트 4a, 4b를 도포하는 공정에 있어서, 이 세라믹 페이스트 4a, 4b는 각 세라믹 그린시트 1a, 1b의 각 주면의 횡단 방향을 따른 단말 가장자리와 각 내부전극 2a, 2b와의 사이의 끼어있는 영역에만 도포되는 특징이 있다.
본 구현예에서는, 각 내부전극 2a, 2b의 두께에 의한 단차가 특히 발생되기쉬운 영역에만 세라믹 페이스트 4a, 4b가 도포되어 있다.
적층 세라믹 커패시터의 제조방법은 첨부된 도면을 참조하여 본 발명을 실시하는 구현예를 통해서 설명하였지만, 본 발명이 이 적층 세라믹 커패시터의 제조방법으로만 한정되는 것은 아니다. 대신에, 본 발명은 저항, 인덕터, 바리스터 및 필터로서의 기능을 가지고 있는 적층 세라믹 전자부품에도 적용될 수 있다.
또한, 상술한 구현예들에서, 내부회로 소자막은 내부전극 등의 도전막을 포함하고 있다. 그러나, 본 발명이 다양한 기능을 가지고 있는 각종의 적층 세라믹 전자부품에도 또한 적용 가능하므로, 내부회로 소자막으로서는 다양한 각종 사양이 고안될 수 있다. 예를 들어, 내부회로 소자막은 비교적 큰 전기저항 또는 또 다른 전기적 특성을 가지고 있는 회로 소자막이어도 된다.
이제까지 상술한 바와 같이, 본 발명에 따르면, 내부회로 소자막의 두깨에 의한 단차를 실질적으로 제거하기 위해서, 세라믹 페이스트를 내부회로 소자막의 주변부를 중첩하도록 도포한다. 그러므로, 도포 위치에 약간의 이동이 있는 경우에도, 내부회로 소자막 상에 어떠한 갭을 생성시키지 않고도 세라믹 페이스트를 용이하게 도포할 수 있다.
또한, 본 발명의 첫 번째 특징에 따르면, 내부회로 소자막은 그의 주변부에 세라믹 그린시트의 주면에 대해서 예각을 가지고 있는 경사면을 제공하도록 형성된다. 따라서, 내부회로 소자막의 주변부를 중첩하도록 신속하게 도포된 세라믹 페이스트의 부분은 경사면을 따라 신속하게 흘러서 세라믹 페이스트를 균일하게 평준화시킨다. 환언하면, 내부회로 소자막에서의 단차가 세라믹 페이스트의 패턴을 정렬하는 기능이 있다. 그 결과, 내부회로 소자막의 주변부를 중첩하도록 세라믹 페이스트가 도포되는 경우에도, 이 중첩 부분이 다른 부분보다 두꺼워지는 것을 방지할 수 있다.
본 발명의 두 번째 특징에 따르면, 내부회로 소자막의 두께에 의한 단차를 실질적으로 제가하도록 세라믹 그린시트의 주면 상에 도포되는 세라믹 페이스트로서, 용제를 40중량%∼85중량%를 함유하고 있은 페이스트를 사용함으로써, 세라믹 페이스트의 점도를 낮출 수 있다. 그 결과, 세라믹 페이스트의 내부회로 소자막의 주변부를 중첩하도록 도포된 부분은 다른 부분들 중에서 균일하게 평준화될 수 있고, 여기에서 내부회로 소자막이 원인으로 발생된 단차는 세라믹 페이스트의 패턴을 정렬시키는 기능이 있다. 따라서, 내부회로 소자막의 주변부를 중첩하도록 세라믹 페이스트가 도포되는 경우에도, 이 중첩 부분이 다른 부분보다 두꺼워지는 것을 방지할 수 있다.
본 발명의 첫 번째 및 두 번째 특징을 모두 포함하고 있는 본 발명의 세 번째 특징에 따르면, 세라믹 페이스트의 평준화가 보다 신속하게 그리고 확실하게 달성될 수 있다.
본 발명에 따르면, 균열 등의 기계적인 결점의 발생을 방지하면서, 세라믹 그린시트의 박층화 및 다층화가 달성될 수 있고, 기능이 우수한 적층 세라믹 전자부품을 얻을 수 있다.
상기 내부회로 소자막의 주변부에 형성되는 경사면이 세라믹 그린시트의 주면에 대해서 0.3。∼30。의 각도를 가지고 있을 때에, 세라믹 페이스트는 보다 확실하게 평준화될 수 있다. 또한, 경사면의 각도가 0.3。 미만인 경우에, 상당한 박막의 내부회로 소자막으로 피복된 영역이 상당히 긴 경사면에 걸쳐서 연장하기 때문에, 경사면의 각도를 0.3。 이상으로 조정함으로써, 내부회로 소자막의 연속성이 손상되는 것을 방지할 수 있다. 또한, 경사면의 각도가 30。 를 초과하는 경우에, 경사면의 길이가 상당히 짧아지므로 세라믹 페이스트의 인쇄 위치에 대한 허용 범위가 협소해지기 때문에, 경사면의 각도를 30。 이하로 조정함으로써, 원하지 않는 영역에 세라믹 페이스트가 도포되는 것을 방지할 수 있다.
본 발명에 따르면, 내부회로 소자막의 주변부에 걸친 페이스트의 중첩 폭을 180㎛ 이하로 조정함으로써, 세라믹 페이스트를 보다 확실하게 평준화시킬 수 있다.
상술한 중첩 폭을 20㎛∼140㎛의 범위 내에서 선택하는 경우에, 내부회로 소자막의 단말 가장자리를 굽힘으로써 적층 세라믹 전자부품에서 절연저항의 불량이 거의 발생하지 않는다.
본 발명에 따르면, 세라믹 페이스트에 함유되어 있는 용제의 함유량이 75중량%를 초과하면, 세라믹 페이스트의 건조에 의한 수축율이 상당히 커지기 때문에, 세라믹 페이스트에 함유되어 있는 용제의 함유량의 상한선을 75중량%로 설정함으로써, 세라믹 페이스트의 중앙부에서의 막두께의 수축 또는 건조에 의한 막두께의 불균일성이 방지될 수 있다.

Claims (10)

  1. 세라믹 그린시트를 준비하는 공정;
    상기 세라믹 그린시트의 주면 상에, 내부회로 소자막의 두께에 상응하는 단차(steps)를 형성하게 내부회로 소자막을 부분적으로 형성하는 공정;
    상기 내부회로 소자막의 두께에 의한 단차를 실질적으로 제거하도록, 상기 세라믹 그린시트의 주면 상에 세라믹 페이스트를 도포하는 공정; 및
    상기 세라믹 페이스트가 도포되어 있는 상기 세라믹 그린시트를 적층시키는 공정을 포함하고 있는 적층 세라믹 전자부품의 제조방법으로서,
    상기 내부회로 소자막을 형성하는 공정에 있어서, 상기 내부회로 소자막은 상기 막의 주변부에서 상기 세라믹 그린시트의 주면에 대해서 예각을 가지고 있는 경사면을 제공하도록 형성되고,
    상기 세라믹 페이스트를 도포하는 공정에 있어서, 상기 세라믹 페이스트는 상기 내부회로 소자막의 주변부를 중첩하도록 도포되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  2. 세라믹 그린시트를 준비하는 공정;
    상기 세라믹 그린시트의 주면 상에, 내부회로 소자막의 두께에 상응하는 단차를 형성하게 내부회로 소자막을 부분적으로 형성하는 공정;
    상기 내부회로 소자막의 두께에 의한 단차를 실질적으로 제거하도록, 상기세라믹 그린시트의 주면 상에 세라믹 페이스트를 도포하는 공정; 및
    상기 세라믹 페이스트가 도포되어 있는 상기 세라믹 그린시트를 적층시키는 공정을 포함하고 있는 적층 세라믹 전자부품의 제조방법으로서,
    상기 세라믹 페이스트의 도포 공정에 있어서, 상기 세라믹 페이스트는 상기 내부회로 소자막의 주변부를 중첩하도록 도포되고, 상기 세라믹 페이스트로서 용제를 40중량%∼85중량% 함유하고 있는 세라믹 페이스트를 사용하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  3. 세라믹 그린시트를 준비하는 공정;
    상기 세라믹 그린시트의 주면 상에, 내부회로 소자막의 두께에 상응하는 단차를 형성하게 내부회로 소자막을 부분적으로 형성하는 공정;
    상기 내부회로 소자막의 두께에 의한 단차를 실질적으로 제거하도록, 상기 세라믹 그린시트의 주면 상에 세라믹 페이스트를 도포하는 공정; 및
    상기 세라믹 페이스트가 도포되어 있는 상기 세라믹 그린시트를 적층시키는 공정을 포함하고 있는 적층 세라믹 전자부품의 제조방법으로서,
    상기 내부회로 소자막을 형성하는 공정에 있어서, 상기 내부회로 소자막은 상기 막의 주변부에서 상기 세라믹 그린시트의 주면에 대해서 예각을 가지고 있는 경사면을 제공하도록 형성되고,
    상기 세라믹 페이스트의 도포 공정에 있어서, 상기 세라믹 페이스트는 상기 내부회로 소자막의 주변부를 중첩하도록 도포되고, 상기 세라믹 페이스트로서 용제를 40중량%∼85중량% 함유하고 있는 세라믹 페이스트를 사용하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  4. 제 1항 또는 제 3항에 있어서, 상기 내부회로 소자막의 형성 공정에서, 상기 경사면은 상기 세라믹 그린시트의 주면에 대해서 0.3。∼30。의 각도를 가지고 있게 형성되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  5. 제 1항 내지 제 3항 중의 어느 한 항에 있어서, 상기 세라믹 페이스트의 도포 공정에서, 상기 세라믹 페이스트는 상기 내부회로 소자막의 주변부를 180㎛의 중첩폭으로 중첩하도록 도포되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  6. 제 5항에 있어서, 상기 세라믹 페이스트의 도포 공정에서, 상기 세라믹 페이스트는 상기 내부회로 소자막의 주변부를 20∼140㎛의 중첩폭으로 중첩하도록 도포되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  7. 제 1항 내지 제 3항 중의 어느 한 항에 있어서, 상기 세라믹 페이스트로서, 용제를 40중량%∼75중량% 함유하고 있는 세라믹 페이스트를 사용하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  8. 제 1항 내지 제 3항 중의 어느 한 항에 있어서,
    상기 적층 세라믹 전자부품은 적층 세라믹 커패시터가 되고,
    제작된 각개의 세라믹 커패시터를 단위 커패시터로서 인지할 때에, 상기 세라믹 그린시트는 직사각형의 주면을 가지고 있으며,
    상기 내부회로 소자막을 형성하는 공정에 있어서, 상기 내부회로 소자막이 상기 세라믹 그린시트의 각 직사각형 주면의 세로 방향을 따른 말단에 위치되는 한쪽 단말 가장자리(terminal edge)에만 세로 방향을 따라서 미치도록(reach) 형성되고; 상기 내부회로 소자막을 형성하는 공정에 있어서, 상기 내부회로 소자막이 상기 주면의 세로 방향을 따른 다른쪽 단말 가장자리 및 횡단 방향을 따른 말단에 위치되는 2개의 단말 가장자리에는 횡단 방향을 따라서 미치지 않게 형성되고,
    상기 세라믹 그린시트의 적층 공정에 있어서, 복수개의 상기 세라믹 그린시트는, 상기 내부회로 소자막이 세로 방향을 따라서 미치는 단말 가장자리와 상기 내부회로 소자막이 세로 방향을 따라서 미치지 않는 단말 가장자리가 적층 방향을 따라서 교대로 배열되도록, 적층되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  9. 제 1항 내지 제 3항 중의 어느 한 항에 있어서, 상기 세라믹 페이스트를 도포하는 공정에 있어서, 상기 세라믹 페이스트는 상기 세라믹 그린시트의 주면 상에서 상기 내부회로 소자막이 형성되지 않는 전 영역에 도포되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  10. 제 8항에 있어서, 상기 세라믹 페이스트를 도포하는 공정에 있어서, 상기 세라믹 페이스트는 상기 세라믹 그린시트 상에서 상기 주면의 횡단 방향을 따른 단말 가장자리와 상기 내부회로 소자막과의 사이에 끼워있는 영역에만 도포되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
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