KR100337064B1 - 플라스틱패키지내에패키지된반도체장치및그의제조용금형 - Google Patents

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신지 오오우찌
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사와무라 시코
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Abstract

본 발명에 따른 플라스틱 패키지내에 패키지된 반도체 장치에 있어서, 반도체 소자의 상부 표면상의 플라스틱 성형물의 두께는 반도체 소자의 상부 표면상의 리드의 높이보다 낮고 리드들 사이의 공간을 충전하는 플라스틱 성형물의 상부 표면은 원호 형상으로 아래로 향하여 볼록하며, 플라스틱 패키지내에 패키지된 반도체 장치를 제조하는 데 사용할 수 있는 금형은, 성형 공정 동안 다수의 리드들을 그 위에 갖는 반도체 소자가 놓이는 캐비티를 갖는 하부 금형 및 서로간에 평행하게 배열된 다수의 수직 방향 돌출부들과 리세스들을 갖는 하부 표면을 갖는 상부 금형을 구비하며, 상기 상부 금형의 하부 표면을 따라 생성된 수직 방향 돌출부들 및 리세스들의 단면은, 성형 공정 동안, 상기 하부 표면과 리드들의 에지 사이에서, 수직 방향 돌출부들과 리세스들을 따라 수직 방향의 선형 접촉을 하는 데 효과적이다.

Description

플라스틱 패키지내에 패키지된 반도체 장치 및 그의 제조용 금형 {SEMICONDUCTOR DEVICE PACKAGED IN PLASTIC PACKAGE AND METAL MOLD EMPLOYABLE FOR PRODUCTION THEREOF}
본 발명은 플라스틱 패키지내에 패키지된 반도체 장치 및 플라스틱 패키지내에 패키지된 상기 반도체 장치를 제조하는 데 사용할 수 있는 금형의 개선에 관한 것이다. 보다 상세하게는, 본 발명은 소형의 무연 패키지(small outline nonlead package) 에 적용할 수 있는 개선에 관한 것으로, 상기 개선은 플라스틱 패키지내에 패키지된 반도체 장치의 신뢰성을 향상시키는 데 효과적이며, 플라스틱 패키지내에 패키지된 반도체 장치의 리드들 사이에서 일어나는 표면 방전을 방지하는 장점이 있고, 플라스틱 패키지내에 패키지된 반도체 장치를 제조하는 성형 공정 동안 리드의 에지상에 발생하는 수지 또는 플라스틱 재료의 버어 (Burr) 를 방지한다.
반도체 장치의 패키지는 세라믹 패키지와 플라스틱 패키지 2 가지로 분류된다. 전자인 세라믹 패키지는 높은 신뢰성을 가지며 후자인 플라스틱 패키지는 경제적인 면에서 장점을 갖는다. 플라스틱 패키지는 얇고 크기가 작으며, 게다가 비용도 싸기 때문에, IC , 메모리 카드 등에 사용되는 반도체 장치에 대해서 플라스틱 패키지가 주로 사용된다.
도 1 내지 도 5 를 참조하여, 종래의 소형의 무연 패키지의 실시예의 구조 및 상기 구조에 관련된 결점을 아래에서 간략하게 설명한다.
도 1 내지 도 3 을 참조하면, 반도체 소자 (3) 의 상부 표면상에 서로간에 평행하게 배열된 각각의 리드 (5) 들은 Au 와이어 (7) 를 사용하여 각각의 패드 (4) 들과 결합되어 있다. 상기 반도체 소자 (3) 는 수지 또는 플라스틱 재료로 성형된다. 그 결과, 반도체 소자 (3) 의 상부 표면 및 측면은 성형수지 (9) 로 덮힌다. 도 1 및 도 2 에 예시된 바와 같이, 리드 (5) 들의 외부단들이 성형수지 (9) 의 측면을 넘어 연장하지 않도록 디자인되고 반도체 소자 (3) 의 하부 표면은 성형수지 (9) 로 덮히지 않기 때문에, 상술된 종래의 소형의 무연 패키지내에 패키지된 반도체 장치는 수평 방향의 면적이 작고 그 두께도 얇은 장점을 갖는다.
도 2 및 도 3 을 참조하면, 리드 (5) 의 상부 표면 (5a) 은 성형수지 (9) 의 상부 표면 (9a) 과 같은 높이이다. 이것 때문에 종래의 소형의 무연 패키지내에 패키지된 반도체 장치는 3 가지 결점을 갖는다. 첫째로, 리드 (5) 들 사이의 절연 거리가 매우 짧아서, 인접한 리드 (5) 들이 단락될 가능성이 높다. 두 점을 연결하는 직선이 상기 두 점 사이의 최단거리를 나타낸다는 것에 주목해야 한다. 둘째로, 2 개의 인접한 리드 (5) 들을 브리지하는 방식으로 성형수지 (9) 의 상부 표면 (9a) 상에 놓이는 이물질 (13) 에 의해 상기 인접한 2 개의 리드 (5) 들은 쉽게 단락되는 경향이 있기 때문에, 인쇄 기판 (11) 상에 정면을 아래로 하여 장착된 종래의 플라스틱 패키지내에 패키지된 반도체 장치의 측면을 예시하는 도 4 에 예시된 바와 같이, 인접한 리드 (5) 들이 단락될 가능성이 크다. 셋째로, 수지가 리드 (5) 의 상부 표면 (5a) 을 따라 흘러, 도 5 에 예시된 바와 같이, 성형 공정 동안 수지의 버어 (15) 를 생성하는 경향이 있다. 도면에서, 부호 9 는 성형된 수지를 나타낸다. 수지 버어 (15) 는 리드 (5) 에 대한 도전성을 저하시키고 또는 리드 (5) 의 상부 표면 (5a) 상에 퍼져있는 수지 버어에 의해 표면 도전성이 저하될 가능성이 크다.
따라서, 본 발명은 인접한 리드들 사이의 절연을 향상시키고, 우연히 이물질이 인접한 리드들 사이에 놓여 어떤 나쁜 결과를 가져올 가능성을 줄이고, 리드의 상부 표면상에 수지 버어를 생성하는 가능성을 줄인 플라스틱 패키지내에 패키지된 반도체 장치를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 인접한 리드들 사이의 절연을 향상시키고, 우연히 이물질이 인접한 리드들 사이에 놓여 어떤 나쁜 결과를 가져올 가능성을 줄이고, 리드의 상부 표면상에 수지 버어를 생성하는 가능성을 줄인 플라스틱 패키지내에 패키지된 반도체 장치를 제조하는 데 사용할 수 있는 금형을 제공하는 것이다.
도 1 는 종래의 소형의 무연 패키지내에 패키지된 반도체 장치의 평면도.
도 2 는 하부에서 상부 방향으로 바라본 도 1 의 종래의 소형의 무연 패키지내에 패키지된 반도체 장치의 단면도.
도 3 는 도 1 를 다른 방향에서 바라본 종래의 소형의 무연 패키지내에 패키지된 반도체 장치의 측면도.
도 4 는 특히, 리드를 브릿지하는 이물질을 도시하는 종래의 소형의 무연 패키지내에 패키지된 반도체 장치의 확대도.
도 5 는 특히, 리드상에서 연장하는 수지 버어(burr) 를 도시하는 종래의 소형의 무연 패키지내에 패키지된 반도체 장치의 개략적인 사시도.
도 6 는 본 발명의 일실시예에 따른 소형의 무연 패키지내에 패키지된 반도체 장치의 단면도.
도 7 는 본 발명의 일실시예에 따른 소형의 무연 패키지내에 패키지된 반도체 장치의 측면도.
도 8 는 본 발명의 일실시예에 따른 금형의 단면도.
도 9 는 본 발명의 일실시예에 따른 도 8 의 다른 방향에서 본 단면도.
*도면의 주요부분에 대한 부호의 설명*
3 , 23 : 반도체 소자 4 , 24 : 패드
5 , 25 : 리드 5a , 25a : 리드의 상부 표면
7 , 27 : Au 와이어 9 , 29 : 성형수지
9a , 29a : 성형수지의 상부 표면 11 : 인쇄 기판
13 : 이물질 15 : 수지 버어
31 , 51 , 51a , 51b : 리세스 41 : 금형
43 : 하부 금형 45 : 상부 금형
47 : 캐비티 49 : 상부 금형의 하부 표면
본 발명의 상술된 목적을 달성하기 위하여, 본 발명에 따른 플라스틱 패키지내에 패키지된 반도체 장치는,
반도체 소자;
상기 반도체 소자의 각각의 패드와 결합되고 상기 반도체 소자상에 서로간에 평행하게 배열되어 양쪽 반대 방향을 향하여 연장하고, 상기 반도체 소자의 에지를 넘는 리드들의 단부의 연장이 작은 길이로 제한되는 다수의 상기 리드들; 및
반도체 소자의 상부 표면상의 성형수지의 두께가 반도체 소자의 상부 표면상의 리드의 높이보다 작고 리드들 사이의 공간을 채우는 성형수지의 상부 표면이 원호 형상으로 아래를 향하여 볼록한, 상기 반도체 소자의 상부 표면 및 측면을 덮는 상기 성형수지를 구비한다.
본 발명에 따른 플라스틱 패키지내에 패키지된 상술된 반도체 장치에서는, 상기 플라스틱 패키지는 소형의 무연 패키지일 수도 있다.
본 발명의 상술된 다른 목적을 달성하기 위하여, 금형은,
양쪽 반대 방향을 향하여 연장하도록 서로간에 평행하게 배열된 다수의 리드들을 그 위에 갖는 반도체 소자가 성형 공정 동안 놓이는 캐비티(cavity)를 갖는 하부 금형; 및
서로간에 평행하게 배열된 다수의 수직 방향 돌출부들 및 리세스들을 갖는 하부 표면을 가지며, 상기 수직 방향 돌출부 및 리세스의 단면은 웨이브 형상이며, 결과적으로 성형 공정 동안, 상부 금형의 하부 표면을 따라 생성된 수직 방향 돌출부들 및 리세스들의 형상이 상기 하부 표면 및 리드들의 에지 사이에서, 상기 수직 방향 돌출부들 및 리세스들을 따라 수직 방향의 선형 접촉을 유발하는데 효과적인 상기 상부 금형을 구비한다.
이하, 도면을 참조하여, 본 발명의 일실시예에 따른 플라스틱 패키지내에 패키지된 반도체 장치 및 상기 반도체 장치를 제조하는 데 사용할 수 있는 금형을 상세히 설명한다.
도 6 을 참조하면, 각각의 리드 (25) 는 서로에 평행하게 반도체 소자 (23) 의 상부 표면상에 배열된다. 리드 (25) 들 각각은 Au 와이어 (27) 를 사용하여 각각의 접촉 패드 (24) 들과 결합된다. 상기 반도체 소자 (23) 는 수지로 성형되고, 상기 반도체 소자(23)의 상부 표면 및 측면은 성형수지 (29) 로 덮힌다. 성형수지 (29) 의 수평 방향 면적은 반도체 소자(23)의 것보다 크지 않고 리드 (25) 의 단부들이 성형수지 (29) 의 측면을 초과하지 않는다는 것이 중요하다. 플라스틱 금형으로 패키지된 최종 반도체 장치의 수평 방향 크기 및 두께를 줄이는 것이 효과적이다.
성형수지 (29) 의 상부 표면 (29a) 의 높이는 리드 (25) 들의 상부 표면 (25a) 의 높이보다 낮다.
도 7 을 참조하면, 리드 (25) 들 사이의 영역내에서 성형수지 (29) 의 상부 표면(29a)은 리드 (25) 들을 따라 연장하는 수직 방향의 리세스 (31) 를 형성하도록 아래로 볼록하다. 수직 방향의 리세스 (31) 의 깊이는 대략 리드 (25) 높이의 절반이다. 수직 방향의 리세스 (31) 내의 성형수지 (29) 의 표면 (29a) 의 형상은 원호 또는 원의 일부인 것이 바람직하다. 그렇지만, 수직 방향의 리세스 (31) 내의 성형수지 (29) 의 표면 (29a) 의 형상으로는 V 형상이 허용된다. 리드 (25) 들의 상부 표면 (25a) 은 서로 같은 높이이고, 그들 사이에 수직 방향의 리세스 (31) 가 끼워진다.
상술된 바와 같이, 원호 형상의 단면을 갖는 수직 방향의 리세스 (31) 는 본 발명의 반도체 장치의 리드 (25) 들 사이에 끼워진다. 성형수지 (29) 의 표면 (29a) 을 따른 리드 (25) 사이의 거리를 성형수지의 표면이 리드의 표면과 같은 높이인 종래의 반도체 장치의 것보다 길게 만드는 것이 효과적이다. 달리 말하자면, 리드 (25) 들 사이의 표면 (29a) 을 따른 절연 거리는 본 발명의 반도체 장치가 종래의 반도체 장치보다 길다.
게다가, 본 발명의 반도체 장치의 성형수지 (29) 의 표면 (29 a) 은 본 발명의 반도체 장치의 리드 (25) 의 표면 (25a) 으로부터 떨어져 있다. 이러한 의미에서, 보다 큰 절연 공간이 리드 (25) 들 사이에 확보된다. 결과적으로, 반도체 장치가 장착되는 공정 동안 또는 반도체 장치가 장착된 이후에 이물질이 리드 (25) 들 사이에 우연하게 놓일지라도 리드 (25) 사이에서의 누설 전류의 발생이 효과적으로 방지된다.
리드 (25) 들 사이에 생성되는 수직 방향의 리세스 (31) 에 의해 성형수지 (29) 의 표면 (29a) 은 평평하지 않게 되고, 결과적으로 수지 버어(15) (도 5 참조) 가 리드 (25) 의 표면 (25a) 상에 생성되는 것을 방지한다. 이것은 리드 (25) 들의 표면 도전성을 확보하는 데 효과적이다.
도 8 및 도 9 를 참조하여, 본 발명에 따른 한 쌍의 금형 (41) 의 구조 및 플라스틱 패키지내에 패키지된 반도체 장치를 제조하는 방법을 설명한다. 도 8 는 본 발명에 따른 한 쌍의 금형 (41) 의 단면도이고 도 9 는 C-C 로 도시된 방향에서 도 8 을 바라본 동일물의 단면도이다. 한 쌍의 금형 (41) 은 상부 금형 (45) 및 하부 금형 (43) 으로 구성된다. 하부 금형 (43) 은 성형 공정이 수행되는 동안 다수의 리드 (25) 들을 갖는 반도체 소자 (23) 가 놓이는 캐비티 (47) 를 가지며, 열경화성 수지에 의해 성형된다. 상기 반도체 소자 (23) 는 수직으로 (upright position) 캐비티 (47) 내에 놓인다.
도 8 및 도 9 를 참조하면, 상부 금형 (45) 의 하부 표면 (49) 은 웨이브 형상의 단면을 갖는 서로에 평행하게 배열된 다수의 수직 방향의 돌출부들 및 리세스 (51) 들을 갖는다. 상기 웨이브 형상은 원 일부분이 연속되는 것이 바람직하다.
성형 공정이 수행되는 경우, 수직 방향의 돌출부들 및 리세스 (51) 들의각각의 리세스 (51a) 들은 각각의 리드 (25) 들을 마주하고 수직 방향의 돌출부들 및 리세스 (51) 들의 각각의 돌출부 (51b) 들은 리드 (25) 들 사이의 각각의 공간을 마주하도록 상기 반도체 소자 (23) 가 놓인다. 상부 금형 (45) 의 하부 표면 (49) 및 리드 (25) 의 에지들이 수직 방향의 선형 접촉 (longitudinal linear contact)으로 접촉하기 때문에, 수지는 리세스 (51a) 들 에 대응하는 공간 내부로 들어갈 수 없고, 반면에 리드 (25) 들 사이의 공간은 수지로 충전되고, 리드 (25) 들 사이의 공간들을 충전하는 성형수지 (29)(도 7 참조) 의 상부 표면 (29a)(도 7 참조) 은 원호 형상으로 아래를 향해 볼록하게 된다(도 7 참조).
이러한 방법으로, 반도체 소자의 상부 표면상의 성형수지의 두께가 반도체 소자의 상부 표면상의 리드의 높이보다 작고 리드들 사이의 공간을 충전하는 성형수지의 상부 표면이 원호 형상으로 아래를 향해 볼록한, 플라스틱 패키지내에 패키지된 반도체 장치가 상술된 금형을 사용하여 용이하게 제조될 수 있다.
비록 본 발명을 특정한 실시예를 참조하여 설명했지만, 본 설명은 이것으로 제한되지 않는다. 본 발명의 다른 실시예 뿐만 아니라 개시된 실시예의 다양한 변형도 본 발명의 설명을 참조하면 당 분야의 당업자에게 명백할 것이다. 따라서, 첨부된 청구항들이 본 발명의 진정한 범위에 속하는 어떠한 그러한 변형 또는 실시예들을 포함할 것으로 기대된다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명은 인접한 리드들 사이의 절연이 개선되고, 인접한 리드들 사이에 우연히 놓인 이물질이 어떤 해로운 결과를 일으킬 가능성을 작게 만들고, 리드의 상부 표면상에 수지 버어를 생성할 가능성도 작게 하는 플라스틱 패키지내에 패키지된 반도체 장치를 제공하며, 또한 인접한 리드들 사이의 절연이 개선되고, 인접한 리드들 사이에 우연히 놓인 이물질이 어떤 해로운 결과를 일으킬 가능성을 작게 만들고, 리드의 상부 표면상에 수지 버어를 생성할 가능성도 작게 하는 플라스틱 패키지내에 패키지된 반도체 장치를 제조하는 데 사용할 수 있는 금형을 제공한다.

Claims (3)

  1. 반도체 소자;
    상기 반도체 소자의 각각의 패드와 결합되고 상기 반도체 소자상에 서로간에 평행하게 배열되어 양쪽 반대 방향을 향하여 연장하고, 상기 반도체 소자의 에지를 넘는 상기 리드들의 단부들의 연장이 작은 길이로 제한되는 다수의 상기 리드들; 및
    상기 반도체 소자의 상부 표면상의 성형수지의 두께가 상기 반도체 소자의 상부 표면상의 상기 리드의 높이보다 작고 상기 리드들 사이의 공간을 충전하는 성형수지의 상부 표면이 원호 형상으로 아래를 향하여 볼록한, 상기 반도체 소자의 상부 표면 및 측면을 덮는 성형수지를 구비하는 것을 특징으로 하는 플라스틱 패키지내에 패키지된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 플라스틱 패키지는 소형의 무연 패키지인 것을 특징으로 하는 플라스틱 패키지내에 패키지된 반도체 장치.
  3. 양쪽 반대 방향을 향하여 연장하도록 서로간에 평행하게 배열된 다수의 리드들을 그 위에 갖는 반도체 소자가 성형 공정 동안 놓이는 캐비티를 갖는 하부 금형; 및
    서로간에 평행하게 배열된 다수의 수직 방향의 돌출부들 및 리세스들을 갖는 하부 표면을 가지며, 상기 수직 방향의 돌출부 및 리세스의 단면은 웨이브 형상이며, 결과적으로 성형 공정 동안, 상부 금형의 하부 표면을 따라 생성된 상기 수직 방향 돌출부들 및 리세스들의 형상이 상기 하부 표면 및 상기 리드들의 에지 사이에서, 상기 수직 방향 돌출부들 및 리세스들을 따라 수직 방향의 선형 접촉을 하는 데 효과적인 상기 상부 금형을 구비하는 것을 특징으로 하는 플라스틱 패키지내에 패키지된 반도체 장치를 제조하는 데 사용할 수 있는 금형.
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