JP3640557B2 - ヒートスプレッドを有するリードフレーム及び同リードフレームを用いた半導体パッケージ - Google Patents

ヒートスプレッドを有するリードフレーム及び同リードフレームを用いた半導体パッケージ Download PDF

Info

Publication number
JP3640557B2
JP3640557B2 JP35862998A JP35862998A JP3640557B2 JP 3640557 B2 JP3640557 B2 JP 3640557B2 JP 35862998 A JP35862998 A JP 35862998A JP 35862998 A JP35862998 A JP 35862998A JP 3640557 B2 JP3640557 B2 JP 3640557B2
Authority
JP
Japan
Prior art keywords
inner lead
heat spread
lead
tip
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP35862998A
Other languages
English (en)
Other versions
JPH11260987A (ja
Inventor
ソン ジン ザン
ドン ホァン ゾ
ス ホン キム
ゾン クン バック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JPH11260987A publication Critical patent/JPH11260987A/ja
Application granted granted Critical
Publication of JP3640557B2 publication Critical patent/JP3640557B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29005Structure
    • H01L2224/29007Layer connector smaller than the underlying bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • H01L2924/18301Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483Containers
    • H01L33/486Containers adapted for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64Heat extraction or cooling elements
    • H01L33/642Heat extraction or cooling elements characterized by the shape

Description

【0001】
【発明の属する技術分野】
本発明はヒートスプレッドを有するリードフレーム及びそのリードフレームを利用してパッケージングした半導体パッケージに関し、更に詳しくは、放熱手段であるヒートスプレッドを有する半導体パッケージの製造時に、様々なサイズのチップを、そのサイズに拘らずに同一規格のリードフレーム上に搭載可能なリードフレーム及びそのリードフレームを用いた半導体パッケージ構造に関する。
【0002】
【従来の技術】
一般に、リードフレームを利用した半導体パッケージ工程は以下の手順で行われる。
【0003】
まず、図1(a)に示すように、ウェハに集積回路を形成するFABプロセス(fabrication process)の完了後、ウェハ上に形成された各チップ4を相互に分離するダイシング、分離した各チップ4をリードフレームにおけるエポキシ8の塗布されたダイパッド14に安着させるチップボンディング、チップ4のボンディングパッド5とリードフレームのインナリード2とを伝導性接続部材6、例えばゴールドワイヤを利用して電気的に接続させるワイヤボンディングを順に行う。この後、チップ4及びボンディングされたワイヤ6をモールディング部材としてのエポキシモールドコンパウンドで封止して保護するためのモールディングを行う。又、モールディング工s程後には、リードフレームのタイバー(tie bar)及びダムバー(dam bar)を断ち切るトリミング工程、アウタリード1を所定形状に成形するフォーミング工程を順に行う。トリミング及びフォーミング工程の完了後には、最終的にソルダリング(soldering)を施す。これにより、図1(a)に示すような構造の半導体パッケージが得られる。
【0004】
ここで、前記リードフレームは、その中心部に半導体チップ4がボンディングされるダイパッド14を備えている。前記ダイパッド14はパドルとも呼ばれる。
【0005】
一方、図1(b)に示すような放熱手段を有する半導体パッケージは以下のように構成されている。
インナリード2と該インナリードから延長形成されたアウタリード1とからなるリードと、絶縁接着剤7によって前記インナリード2の下部に取り付けられるとともにパッケージの中央部に位置するヒートスプレッド3と、前記ヒートスプレッド3上面に塗布されたエポキシ8によりヒートスプレッド3上に取り付けられる半導体チップ4と、前記チップ4のボンディングパッド5とインナリード2とを電気的に接続させる伝導性接続部材6、例えばワイヤと、前記チップ4、ワイヤ6及びヒートスプレッド3を封止するモールドボディ10とから構成される。
【0006】
このようにして構成された図1(b)の半導体パッケージにおいては、一般的なリードフレームのダイパッド14の役割をヒートスプレッド3が兼ねるようになる。すなわち、放熱手段であるヒートスプレッド3がチップ安着部のダイパッド14の役割を兼ねるようになる。
【0007】
【発明が解決しようとする課題】
しかしながら、かかるヒートスプレッド3を有する半導体パッケージでは、前記ヒートスプレッド3がインナリード2の下部に取り付けられるため、ヒートスプレッド3の上面とインナリード2の上面が同一平面上に位置せずに段差が生じることになる。すなわち、インナリード2の上面がヒートスプレッド3の上面に比べて高い。このため、図2に示すように、ヒートスプレッド3上面に搭載可能なチップの最大寸法はインナリード2の内側幅寸法以下に制限される。
【0008】
仮に、チップ寸法がインナリード2の内側幅寸法を超える場合には、チップ寸法に合わせてリードフレームを再び設計および制作しなければならない。これは、搭載されるチップがインナリード2に接触するためであり、つまりチップ寸法が増加して図2の破線表示の最大寸法を超える場合には、チップがインナリード2と干渉するようになるからである。これを防止するために、ヒートスプレッド3の寸法がチップ寸法より大きな新たなリードフレームの開発が要求される。
【0009】
この場合、新たなチップ寸法に合わせてリードフレームを開発するには長い時間(約5ヶ月以上)が所要され、開発期間中には生産ラインに適用することができないため、生産の狂い等の問題を引き起こす。また、チップ寸法に合わせて多種のリードフレームを使用するようになると、工程中で改良が頻繁になされなければならないため、改良に起因する費用の上昇及び生産性低下等の問題が生じる。
【0010】
本発明は上記した問題点を解決するためになされたものであり、その目的は、ヒートスプレッドを有する半導体パッケージの製造時に、様々なサイズのチップを、寸法に拘らずに同一規格のリードフレーム上に搭載可能とした半導体パッケージ構造を提供することにある。
【0011】
本発明の別の目的は、半導体パッケージのヒートスプレッドの構造を改善して、パッケージの放熱性を向上させ且つモールディング時の封止不良を解消することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するための本発明は、アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、前記インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部とを有するヒートスプレッドと、前記インナリードの先端部と前記ヒートスプレッドの縁部との間に介在して前記インナリードの先端をヒートスプレッドに固着する絶縁接着剤と、前記インナリードの先端上部に付着される絶縁部材とを備えるリードフレームが提供される。
【0013】
一方、上記目的を達成するための本発明の第2形態によれば、アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、前記各インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部とを有するヒートスプレッドと、前記ヒートスプレッドの突出部上に搭載され複数のボンディングパッドを有するチップと、前記チップのボンディングパッドとインナリードとを電気的に接続する複数の伝導性接続部材と、前記アウタリードを除く部材を覆って封止するモールドボディとを備える半導体パッケージが提供される。
【0014】
上記目的を達成するための本発明の第3形態によれば、アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、前記各インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部とを有するヒートスプレッドと、前記ヒートスプレッドの突出部の上面寸法範囲を超えてインナリード部にわたって接合され、複数のボンディングパッドを有するチップと、前記インナリードの先端部と前記チップの縁部との間に介在する絶縁部材と、前記チップのボンディングパッドとインナリードとを電気的に接続する複数個の伝導性接続部材と、前記アウタリードを除く部材を覆って封止するモールドボディとを備える半導体パッケージが提供される。
【0015】
さらに、上記目的を達成するための本発明の第4形態によれば、アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、前記インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部と、突出部の下部面上に形成される凹凸部とを有するヒートスプレッドと、前記ヒートスプレッドの突出部の上面寸法範囲内に接合され、複数のボンディングパッドを有するチップと、前記チップのボンディングパッドとインナリードとを電気的に接続する複数の伝導性接続部材と、前記アウタリードを除く部材を覆って封止するモールドボディとを備える半導体パッケージが提供される。
【0016】
上記目的を達成するための本発明の第5形態によれば、アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、前記インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部と、突出部の下部面上に形成される凹凸部とを有するヒートスプレッドと、前記ヒートスプレッドの突出部の上面寸法範囲を超えてインナリード領域にわたって接合され、複数のボンディングパッドを有するチップと、前記チップのボンディングパッドとインナリードとを電気的に接続する複数の伝導性接続部材と、前記アウタリードを除く部材を覆って封止するモールドボディとを備える半導体パッケージが提供される。
【0017】
上記目的を達成するための本発明の第6形態によれば、アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、前記各インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部と、前記インナリード先端と突出部の外側面との間の領域が下部領域と連通するように前記縁部に形成される貫通孔とを有するヒートスプレッドと、前記ヒートスプレッドの突出部の上面寸法範囲内に接合され、複数のボンディングパッドを有するチップと、前記チップのボンディングパッドとインナリードとを電気的に接続する複数の伝導性接続部材と、前記アウタリードを除く部材を覆って封止するモールドボディとを備える半導体パッケージが提供される。
【0018】
上記目的を達成するための本発明の第7形態によれば、アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、前記インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部と、前記インナリードの先端と突出部の外側面との間の領域が下部領域と連通するように前記縁部に形成される貫通孔とを有するヒートスプレッドと、前記ヒートスプレッドの突出部の上面寸法範囲を超えてインナリード領域にわたるように接合され、複数のボンディングパッドを有するチップと、前記チップのボンディングパッドとインナリードとを電気的に接続する複数の伝導性接続部材と、前記アウタリードを除く部材を覆って封止するモールドボディとを備える半導体パッケージが提供される。
【0019】
【発明の実施の形態】
以下、本発明の実施形態を図3(a)〜図14(c)に基づき詳しく説明する。
【0020】
図3(a)、図3(b)は本発明の半導体パッケージの第1実施形態を示す縦断面図であり、図3(a)は小型チップに適用した場合を示す縦断面図、図3(b)は大型チップに適用した場合を示す縦断面図である。
【0021】
本発明の第1実施形態に従うパッケージは、アウタリード1と前記アウタリード1から延長形成されたインナリード2とからなる複数のリードと、前記各インナリードの先端部の底面に位置する縁部3ー1と、前記インナリード2の先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部3−1に対して突出形成される突出部3ー2とを有するヒートスプレッド3aと、前記ヒートスプレッド3aの上面に取り付けられる半導体チップ4a、4bと、前記半導体チップに形成された複数のボンディングパッド5と前記インナリード2とをそれぞれ電気的に接続する伝導性接続部材6と、前記インナリード2の先端下部に付着して前記インナリード2の下部にヒートスプレッド3aを固着する絶縁接着剤7と、前記チップ4a、4bがヒートスプレッド3aに取り付けられるようにヒートスプレッド3aの上面に塗布される接合剤8とを備える。
【0022】
ここで、前記ヒートスプレッド3aの上面に取り付けられる半導体チップ4,4bは、前記ヒートスプレッド3aの突出部3ー2の上面寸法範囲内に接合される小型チップ4aの場合と、突出部3ー2の上面寸法範囲を超えてインナリード2領域にまでわたる大型チップ4bの場合とに分けられる。大型チップ4bの場合には、前記インナリード2の先端部とチップとの間に絶縁部材9を介在するのが好ましい。
【0023】
このように構成された本発明の第1実施形態に従う半導体パッケージは、ヒートスプレッド3aの突出部3ー2の上面とインナリード2の上面とが同一平面上に位置するので、両者3−2,2の上面における段差が解消される。よって、チップ寸法に拘わらずヒートスプレッド3aの上面にチップを搭載可能であるため、リードフレームを再び設計及び制作する必要がなく、その開発に起因する費用及び時間が節減される。また、チップ寸法に合わせて多種のリードフレームを使用する必要がないため、製造工程に使用される装置を改装する必要がない。その結果、種々の半導体パッケージの製造費用を低減しながらも、生産性を向上させることができる。
【0024】
図4(a)、図4(b)は本発明の半導体パッケージの第2実施形態を示す縦断面図であり、図4(a)は小型チップに適用した場合を示す縦断面図、図4(b)は大型チップに適用した場合を示す縦断面図である。
【0025】
本発明の第2実施形態による半導体パッケージは、第1実施形態のヒートスプレッド3aよりも広い表面積を有するヒートスプレッド3bを備えており、そのヒートスプレッド3bの放熱性を向上させたものである。詳しくは、第2実施形態の半導体パッケージは、アウタリード1と前記アウタリード1から延長形成されたインナリード2とからなる複数のリードと、前記各インナリード2の先端部の底面に位置する縁部3ー1と、前記インナリード2の先端から所定間隔だけ離間するとともに上面が前記インナリード2の上面と同一平面上に位置するように前記縁部3−1に対して突出形成される突出部3ー2と、下部面上に形成される凹凸部3ー3とを有するヒートスプレッド3bと、前記ヒートスプレッド3bの上面に取り付けられる半導体チップ4a、4bと、前記半導体チップ4a、4bに形成された複数のボンディングパッド5と前記インナリード2とをそれぞれ電気的に接続する伝導性接続部材6と、前記インナリード2の先端下部に付着して前記インナリード2の下部にヒートスプレッド3bが固着する絶縁接着剤7と、前記チップ4a、4bがヒートスプレッド3bに取り付けられるようにヒートスプレッド3bの上面に塗布される接合剤8とを備える。
【0026】
この場合も、前記ヒートスプレッド3b上面に取り付けられる半導体チップ4a,4bは、前記ヒートスプレッド3bの突出部3ー2の上面寸法範囲内に接合される小型チップ4aの場合と、前記ヒートスプレッド3bの突出部3ー1の上面寸法範囲を超えてインナリード2領域にまでわたる大型チップ4bの場合とに分けられる。大型チップ4bの場合には、第1実施形態と同様に前記インナリード2の先端部とチップとの間に絶縁部材9を介在するのが好ましい。
【0027】
このように構成された本発明の第2実施形態に従う半導体パッケージは、第1実施形態のパッケージ構造と同様に作用するだけでなく、第1実施形態のパッケージ構造に比べて放熱性が向上している。すなわち、ヒートスプレッド3bの下部に凹凸部3ー3が形成されてヒートスプレッド3bとモールドボディ10との接触面積が大きくなるため、半導体チップ4a,4bの動作時の放熱能力を増大させている。
【0028】
一方、図4(a)、図4(b)のヒートスプレッド3bの凹凸部3−3は、図5〜図7に示すように変更され得る。図5は図4(a)、図4(b)のヒートスプレッドの形態を示す底面斜視図、図6は図4(a)、図4(b)のヒートスプレッドの別の形態を示す底面斜視図である。図4(a)、図4(b)に示す凹凸部3ー3は図5の突条部3−3a或いは図6の四角柱状の凹部3ー3bにより形成される。図7は図4(a)、図4(b)のヒートスプレッドの他の形態を示す底面斜視図であり、図4の凹凸部3ー3が四角柱状の突起部3ー3cにより形成されている。
【0029】
図8(a)、図8(b)は本発明の半導体パッケージの第3実施形態を示す縦断面図であり、図8(a)は小型チップに適用した場合を示す縦断面図、図8(b)は大型チップに適用した場合を示す縦断面図である。
【0030】
本発明の第3実施形態に従う半導体パッケージは、アウタリード1と前記アウタリード1から延長形成されたインナリード2とからなる複数のリードと、前記各インナリード2の先端部の底面に位置する縁部3ー1と、前記インナリード2の先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部3−1に対して突出形成される突出部3ー2と、下方に向かって幅広となる幅広部3−4とを有するヒートスプレッド3cと、前記ヒートスプレッド3cの上面に取り付けられる半導体チップ4a、4bと、前記半導体チップ4a、4bに形成された複数のボンディングパッド5と前記インナリード2とをそれぞれ電気的に接続する伝導性接続部材6と、前記インナリード2の先端下部に付着して前記インナリード2の下部にヒートスプレッド3cを固着する絶縁接着剤7と、前記チップ4a、4bがヒートスプレッド3cに取り付けられるようにヒートスプレッド3cの上面に塗布される接合剤8とを備える。幅広部3−4の底面形状は、円形、多角形等の任意の形状が採用可能である。
【0031】
この場合も、前記ヒートスプレッド3cの上面に取り付けられる半導体チップは、前記ヒートスプレッド3cの突出部3ー2の上面寸法範囲内に接合される小型チップ4aの場合と、前記ヒートスプレッド3cの突出部3ー2の上面寸法範囲を超えてインナリード2領域にまでわたる大型チップ4bの場合とに分けられる。一方、大型チップ4bの場合には第1及び第2実施形態と同様に前記インナリード2の先端部とチップ4bとの間に絶縁部材9を介在するのが好ましい。
【0032】
このように構成された本発明の第3実施形態に従う半導体パッケージは、第1実施形態のパッケージ構造と同様に作用し、第2実施形態のパッケージと同様に第1実施形態のパッケージ構造に比べて放熱性が向上している。すなわち、ヒートスプレッド3cの幅広部3−4の形状が下方に向かって幅広となっているため、ヒートスプレッド3bとモールドボディ10との接触面積が大きくなっていいる。このため、チップ動作時の放熱能力を増大させることができる。
【0033】
次に、図10(a)〜図14(c)を参照して本発明の第4の実施形態の半導体パッケージを説明する。この実施形態の半導体パッケージは、樹脂封止を向上させるヒートスプレッド3dを備える。
【0034】
従来の半導体パッケージでは、樹脂封止工程において以下のような問題がある。図9(a)〜図10(c)は図3(b)の半導体パッケージに対する樹脂封止過程及びその過程で発生する問題点を示す縦断面図である。
【0035】
図10(a)〜図11(c)の順に行われれる樹脂封止過程において、エポキシモールドコンパウンド10aが上部及び下部キャビティ12に沿って充填される際、エポキシモールドコンパウンド10aの上部及び下部の流れの不均衡が存する場合には未充填及びボイド等の不良が発生することが分かる。
【0036】
一方、図11(a)、図11(b)は図9(a)〜図10(c)に示す問題点を解決するための本発明の第4実施形態の縦断面図であり、図11(a)は小型チップに適用した場合を示す縦断面図、図11(b)は大型チップに適用した場合を示す縦断面図である。そして、図12は図11(a)のI−I線上の横断面図である。
【0037】
本発明の第4実施形態に従う半導体パッケージは、アウタリード1と前記アウタリード1から延長形成されたインナリード2とからなる複数のリードと、前記各インナリード2の先端部の底面に位置する縁部3ー1と、前記インナリード2の先端から所定間隔だけ離間するとともに上面が前記インナリード2の上面と同一平面上に位置するように前記縁部3−1に対して突出形成される突出部3ー2と、前記各インナリード2の先端と突出部3ー2の外側面との間に形成された空間部と下部領域とを連通させる貫通孔11とを有するヒートスプレッド3dと、前記ヒートスプレッド3dの上面に取り付けられる半導体チップ4a、4bと、前記半導体チップ4a、4bに形成された複数のボンディングパッド5と前記インナリード2とをそれぞれ電気的に接続する伝導性接続部材6と、前記インナリード2の先端下部に付着して前記インナリード2の下部にヒートスプレッド3dを固着する絶縁接着剤7と、前記チップ4a、4bがヒートスプレッド3dに取り付けられるようにヒートスプレッド3dの上面に塗布される接合剤8とを備える。
【0038】
この場合も、前記ヒートスプレッド3dの上面に取り付けられる半導体チップは、前記ヒートスプレッド3dの突出部3ー2の上面寸法範囲内に接合される小型チップ4aの場合と、前記ヒートスプレッド3dの突出部3ー2の上面寸法範囲を超えてインナリード2領域にまでわたる大型チップ4bの場合とに分けられる。一方、大型チップ4bの場合には第1〜第3実施形態と同様に前記インナリード2の先端部とチップ4a,4bとの間に絶縁部材9を介在するのが好ましい。
【0039】
このように構成された本発明の第4実施形態に従う半導体パッケージは、第1実施形態のパッケージ構造と同様の作用を果たしながらも、樹脂封止過程においてエポキシモールドコンパウンド10aが上部及び下部キャビティ12に沿って充填される際、エポキシモールドコンパウンド10aの上部及び下部の流れの不均衡に起因する問題点を解消している。即ち、エポキシモールドコンパウンド10aを上部及び下部キャビティ12内に完全に充填することができる。
【0040】
図13(a)〜図14(c)は第4実施形態の半導体パッケージをエポキシモールドコンパウンド10aで封止するときの、時間別の樹脂の流れを示す断面図であり、樹脂が上部及び下部キャビティ12に沿って流れるにあたって同じ速度で満たされていることを示している。すなわち、ヒートスプレッド3dの貫通孔11が上部及び下部キャビティ間の流動速度の差を解消しているため、充填速度が同一となり、エアベント13を介して円滑にエア排出が行われる。
【0041】
このように、エア排出が円滑になされるのに従って、チップ4aの下端面、ヒートスプレッド3d、及びインナリード2の先端により囲まれて形成される空間に樹脂が完全に充填され、パッケージのエッジ部分にも完全に樹脂が充填される。このため、ボイド及び未充填に起因するパッケージ不良を防止することができる。
【0042】
【発明の効果】
請求項1のリードフレーム及び請求項5の半導体パッケージは、ヒートスプレッドの突出部の上面とインナリードの上面とが同一平面上に位置しているため、両者間の段差が解消される。よって、本発明のリードフレームは搭載されるチップの寸法に関わらず使用可能となるため、搭載されるチップ寸法が変更されてもリードフレームを再度設計及び制作する必要がない。その結果、リードフレームの開発に要する費用及び時間を節減することができる。
【0043】
請求項2、3、6の発明は、ヒートスプレッドの表面積が増大するため、パッケージングされた半導体チップの動作時の放熱能力を増大させることができる。
請求項4、7の発明は、貫通孔により空気の流れを良好としている。パッケージ製造のために半導体チップを樹脂封止する場合、貫通孔によって連通した領域における樹脂の流れの不均衡を解消することができる。すなわち、貫通孔によって連津された領域での樹脂の流動速度の差を解消している。これにより、樹脂の充填速度が等しくなり、半導体チップの下端面、ヒートスプレッド、及びインナリードの先端により囲まれて形成される空間に樹脂が完全に充填され、パッケージのエッジ部分にも完全に樹脂が充填される。その結果、ボイド及び未充填に起因するパッケージ不良を防止することができる。
【0044】
以上説明したように、本発明は、ヒートスプレッドを有する半導体パッケージの製造時に、様々なサイズの半導体チップをサイズに拘わらずに同一規格のリードフレーム上に搭載することができるようにし、ひいてはヒートスプレッドの放熱性を向上させ且つ封止時の樹脂未充填等のモールディング不良を解消してパッケージの信頼性を向上させることができる。
【図面の簡単な説明】
【図1】 (a)は従来のダイパッドを有する半導体パッケージを示す縦断面図、(b)はダイパッドの役割を兼ねるヒートスプレッドを有する半導体パッケージを示す縦断面図。
【図2】 従来のヒートスプレッドを有する半導体パッケージの問題点を説明するための縦断面図。
【図3】 本発明の半導体パッケージの第1実施形態を示す縦断面図であり、(a)は小型チップに適用した場合を示す縦断面図、(b)は大型チップに適用した場合を示す縦断面図。
【図4】 本発明の半導体パッケージの第2実施形態を示す縦断面図であり、(a)は小型チップに適用した場合を示す縦断面図、(b)は大型チップに適用した場合を示す縦断面図。
【図5】 図4(a)、図4(b)のヒートスプレッドの形態を示す底面斜視図。
【図6】 図4(a)、図4(b)のヒートスプレッドの別の形態を示す底面斜視図。
【図7】 図4(a)、図4(b)のヒートスプレッドの他の形態を示す底面斜視図。
【図8】 本発明の半導体パッケージの第3実施形態の縦断面図であり、(a)は小型チップに適用した場合を示す縦断面図、(b)は大型チップに適用した場合を示す縦断面図。
【図9】 (a)〜(c)は図3(b)の半導体パッケージに対する樹脂封止過程及びその過程で発生する問題点を示す縦断面図。
【図10】 図9(c)の工程に続く半導体パッケージに対する樹脂封止過程及びその過程で発生する問題点を示す縦断面図。
【図11】 本発明の第4実施形態を示す縦断面図であり、(a)は小型チップに適用した場合を示す縦断面図、(b)は大型チップに適用した場合を示す縦断面図。
【図12】 図11(a)のI−I線に沿った横断面図。
【図13】 (a)〜(c)は第4実施形態の半導体パッケージに対する樹脂封止過程を示す縦断面図。
【図14】 (a)〜(c)は図13(c)に続く樹脂封止過程を示す縦断面図。
【符号の説明】
1 アウタリード
2 インナリード
3a、3b、3c、3d ヒートスプレッド
3ー1 縁部
3ー2 突出部
3ー3 凹凸部
3−4 幅広部
3−3a レール状突起部
3ー3b 四角柱状凹部
3ー3c 四角柱状突起部
4a 小型チップ
4b 大型チップ
5 ボンディングパッド
6 伝導性接続部材
7 絶縁接着剤
8 接合剤
9 絶縁部材
10 モールドボディ
10a エポキシモールドコンパウンド
11 貫通孔
12 キャビティ
13 エアベント
14 ダイパッド

Claims (7)

  1. アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、
    前記インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに、上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部とを有するヒートスプレッドと、
    前記インナリードの先端部と前記ヒートスプレッドの縁部との間に介在して、前記インナリードの先端をヒートスプレッドに固着する絶縁接着剤と、
    前記インナリードの先端上部に付着される絶縁部材と
    を備えることを特徴とするリードフレーム。
  2. 前記ヒートスプレッドの下部に凹凸が形成されることを特徴とする請求項1に記載のリードフレーム。
  3. 前記ヒートスプレッドは、下方に向かって幅広となる幅広部を含むことを特徴とする請求項1に記載のリードフレーム。
  4. 前記ヒートスプレッドの縁部には、
    ヒートスプレッドの下部領域が、各インナリードの先端と突出部の外側面との間の領域に連通するように、貫通孔が形成されることを特徴とする請求項1〜3の何れか1項に記載のリードフレーム。
  5. アウタリードと前記アウタリードから延長形成されたインナリードとからなる複数のリードと、
    前記各インナリードの先端部の底面に位置する縁部と、前記インナリードの先端から所定間隔だけ離間するとともに上面が前記インナリードの上面と同一平面上に位置するように前記縁部に対して突出形成される突出部とを有するヒートスプレッドと、
    前記ヒートスプレッドの突出部上に接合剤を介して搭載されるとともに、複数のボンディングパッドを有する半導体チップと、
    前記ヒートスプレッドとインナリードとの間に介在する絶縁接着剤と、
    前記チップのボンディングパッドとインナリードとを電気的に接続する複数の伝導性接続部材と、
    前記アウタリードを除く部材を覆って封止するモールドボディと
    を備えることを特徴とする半導体パッケージ。
  6. 前記ヒートスプレッドの下部に凹凸が形成されることを特徴とする請求項5に記載の半導体パッケージ。
  7. 前記ヒートスプレッドの縁部には、
    前記インナリードの先端と突出部の外側面との間の領域がヒートスプレッドの下部領域と連通するように、貫通孔が形成されることを特徴とする請求項5に記載の半導体パッケージ。
JP35862998A 1998-02-11 1998-12-17 ヒートスプレッドを有するリードフレーム及び同リードフレームを用いた半導体パッケージ Expired - Lifetime JP3640557B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980004029A KR100259080B1 (ko) 1998-02-11 1998-02-11 히트 스프레드를 갖는 리드 프레임 및 이를 이용한반도체 패키지
KR4029/1998 1998-02-11

Publications (2)

Publication Number Publication Date
JPH11260987A JPH11260987A (ja) 1999-09-24
JP3640557B2 true JP3640557B2 (ja) 2005-04-20

Family

ID=19532880

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35862998A Expired - Lifetime JP3640557B2 (ja) 1998-02-11 1998-12-17 ヒートスプレッドを有するリードフレーム及び同リードフレームを用いた半導体パッケージ

Country Status (3)

Country Link
US (1) US6239487B1 (ja)
JP (1) JP3640557B2 (ja)
KR (1) KR100259080B1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6256200B1 (en) * 1999-05-27 2001-07-03 Allen K. Lam Symmetrical package for semiconductor die
KR100342589B1 (ko) * 1999-10-01 2002-07-04 김덕중 반도체 전력 모듈 및 그 제조 방법
US6639308B1 (en) * 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
US6476471B1 (en) * 2000-03-14 2002-11-05 Analog Devices, Inc. Microelectronic-device assemblies and methods that exclude extraneous elements from sensitive areas
JP3502014B2 (ja) * 2000-05-26 2004-03-02 シャープ株式会社 半導体装置および液晶モジュール
JP2002343816A (ja) * 2001-05-18 2002-11-29 Lintec Corp 樹脂タイバー形成用テープ、樹脂タイバー、樹脂タイバー付リードフレーム、樹脂封止型半導体装置およびその製造方法
TW486793B (en) * 2001-05-29 2002-05-11 Siliconware Precision Industries Co Ltd Packaging method for preventing a low viscosity encapsulant from flashing
US7067905B2 (en) * 2002-08-08 2006-06-27 Micron Technology, Inc. Packaged microelectronic devices including first and second casings
JP2004179253A (ja) * 2002-11-25 2004-06-24 Nec Semiconductors Kyushu Ltd 半導体装置およびその製造方法
JP3910144B2 (ja) * 2003-01-06 2007-04-25 シャープ株式会社 半導体発光装置およびその製造方法
TWI273680B (en) * 2003-03-27 2007-02-11 Siliconware Precision Industries Co Ltd Semiconductor package with embedded heat spreader abstract of the disclosure
US7019394B2 (en) * 2003-09-30 2006-03-28 Intel Corporation Circuit package and method of plating the same
CN1323471C (zh) * 2004-05-20 2007-06-27 中国科学院半导体研究所 具有倾斜波导结构的半导体光放大器封装用的热沉
JP2007027535A (ja) 2005-07-20 2007-02-01 Stanley Electric Co Ltd 光半導体装置
US7772036B2 (en) * 2006-04-06 2010-08-10 Freescale Semiconductor, Inc. Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
US7906794B2 (en) * 2006-07-05 2011-03-15 Koninklijke Philips Electronics N.V. Light emitting device package with frame and optically transmissive element
WO2008059301A1 (en) * 2006-11-14 2008-05-22 Infineon Technologies Ag An electronic component and method for its production
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
JP4995764B2 (ja) * 2008-04-25 2012-08-08 力成科技股▲分▼有限公司 リード支持型半導体パッケージ
US7936057B2 (en) * 2008-11-04 2011-05-03 Seagate Technology Llc High bandwidth package
WO2010084955A1 (ja) * 2009-01-22 2010-07-29 京セラ株式会社 素子搭載用基板、およびこれを用いた素子収納用パッケージ
KR101092063B1 (ko) * 2009-04-28 2011-12-12 엘지이노텍 주식회사 발광소자 패키지 및 그 제조방법
US8357564B2 (en) * 2010-05-17 2013-01-22 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated multi-die leadframe for electrical interconnect of stacked semiconductor die
US8796842B2 (en) * 2010-08-20 2014-08-05 Ati Technologies Ulc Stacked semiconductor chip device with thermal management circuit board
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
JP5857468B2 (ja) * 2011-06-22 2016-02-10 株式会社デンソー 半導体装置
US9418920B2 (en) * 2015-01-05 2016-08-16 Stmicroelectronics Pte Ltd Integrated circuit (IC) package with thick die pad functioning as a heat sink
US10083899B2 (en) * 2017-01-23 2018-09-25 Infineon Technologies Ag Semiconductor package with heat slug and rivet free die attach area
US10622274B2 (en) 2017-10-06 2020-04-14 Industrial Technology Research Institute Chip package
CN111615747B (zh) * 2017-12-27 2023-10-03 三菱电机株式会社 半导体装置
CN109786516A (zh) * 2018-12-29 2019-05-21 中山市木林森电子有限公司 一种led封装装置及其制造方法
CN114597188A (zh) * 2020-12-02 2022-06-07 新光电气工业株式会社 引线框架、半导体装置及引线框架的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
US5387554A (en) 1992-09-10 1995-02-07 Vlsi Technology, Inc. Apparatus and method for thermally coupling a heat sink to a lead frame
US5402006A (en) 1992-11-10 1995-03-28 Texas Instruments Incorporated Semiconductor device with enhanced adhesion between heat spreader and leads and plastic mold compound
US5430331A (en) * 1993-06-23 1995-07-04 Vlsi Technology, Inc. Plastic encapsulated integrated circuit package having an embedded thermal dissipator
US5969414A (en) * 1994-05-25 1999-10-19 Advanced Technology Interconnect Incorporated Semiconductor package with molded plastic body

Also Published As

Publication number Publication date
KR100259080B1 (ko) 2000-06-15
US6239487B1 (en) 2001-05-29
JPH11260987A (ja) 1999-09-24
KR19990069643A (ko) 1999-09-06

Similar Documents

Publication Publication Date Title
JP3640557B2 (ja) ヒートスプレッドを有するリードフレーム及び同リードフレームを用いた半導体パッケージ
JP3170182B2 (ja) 樹脂封止型半導体装置及びその製造方法
US6608366B1 (en) Lead frame with plated end leads
US6208023B1 (en) Lead frame for use with an RF powered semiconductor
US5767527A (en) Semiconductor device suitable for testing
TW409375B (en) Method of producing semiconductor device and configuration thereof, and lead frame used in said method
US5596485A (en) Plastic packaged integrated circuit with heat spreader
US20080164591A1 (en) Microelectronic component assemblies with recessed wire bonds and methods of making same
JP2001077232A (ja) 半導体装置およびその製造方法
KR100222349B1 (ko) 반도체 칩 패키징
JPH08111491A (ja) 半導体装置
JP3839178B2 (ja) 半導体装置
US20010033011A1 (en) Semiconductor package having a die pad with downward-extended tabs
JP2000208690A (ja) リ―ドフレ―ム、樹脂封止型半導体装置およびその製造方法
KR100379089B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
US20110012257A1 (en) Heat spreader for semiconductor package
JPH03280453A (ja) 半導体装置及びその製造方法
KR20210000777U (ko) 반도체 패키지
KR100304922B1 (ko) 리드프레임및이를이용한반도체패키지
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
JP2000049275A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
KR100345163B1 (ko) 볼 그리드 어레이 패키지
TWI478252B (zh) 一種倒裝晶片的半導體裝置及製造方法
KR200141125Y1 (ko) 리드프레임의 구조
KR100290783B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080128

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100128

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110128

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120128

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130128

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140128

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term