KR0167297B1 - 엘.오.씨 패키지 및 그 제조방법 - Google Patents

엘.오.씨 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR0167297B1
KR0167297B1 KR1019950051426A KR19950051426A KR0167297B1 KR 0167297 B1 KR0167297 B1 KR 0167297B1 KR 1019950051426 A KR1019950051426 A KR 1019950051426A KR 19950051426 A KR19950051426 A KR 19950051426A KR 0167297 B1 KR0167297 B1 KR 0167297B1
Authority
KR
South Korea
Prior art keywords
package
lead frame
double
semiconductor chip
loc
Prior art date
Application number
KR1019950051426A
Other languages
English (en)
Other versions
KR970053752A (ko
Inventor
조재원
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950051426A priority Critical patent/KR0167297B1/ko
Priority to US08/588,789 priority patent/US5834830A/en
Priority to JP1764496A priority patent/JP2826718B2/ja
Priority to CN96120356A priority patent/CN1129186C/zh
Publication of KR970053752A publication Critical patent/KR970053752A/ko
Application granted granted Critical
Publication of KR0167297B1 publication Critical patent/KR0167297B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 엘.오.씨(LOC) 패키지 및 그 제조방법에 관한 것이다. 본 발명의 엘.오.씨(LOC) 반도체 패키지는 반도체 칩과, 반도체 칩의 소정부위에 층(Layer)의 형태로 부착되는 복수개의 양면 테이프와, 양면 테이프의 형태와 부합되게 단차를 갖도록 형성된 리드 프레임과, 리드 프레임의 인너리드와 반도체 칩의 패드를 전기적으로 연결하기 위한 와이어와, 반도체 칩과, 리드 프레임 및 와이어를 둘러싸는 코팅액으로 구성된다. 또한, 엘.오.씨(LOC) 패키지 제조방법은, 칩사이즈 패키지용 엘.오.씨(LOC) 리드 프레임을 제공하는 공정과; 리드 프레임의 소정부위에 복수개의 양면 테이프를 부착시키는 공정과; 양면 테이프에 반도체 칩을 부착시키는 공정과; 반도체 칩의 패드와 리드 프레임의 인너리드를 도전수단으로 와이 본딩하는 공정과; 리드 프레임들의 내부에 코팅액을 주사하는 포팅공정으로 구성된다. 이와 같이 구성된 엘.오.씨(LOC) 패키지 및 그 제조방법은 제조공정을 단순화함과 아울러 패키지의 원가를 절감할 수 있다.

Description

엘.오.씨 패키지 및 그 제조방법
제1도는 종래의 엘.오.씨(LOC) 패키지의 리드 프레임의 평면도.
제2도는 종래의 엘.오.씨(LOC) 패키지의 개략적인 단면도.
제3도는 본 발명의 일 실시예에 따른 엘.오.씨(LOC) 패키지의 리드 프레임을 나타낸 평면도.
제4도는 본 발명의 일 실시예에 따른 엘.오.씨(LOC) 패키지의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 가이드 레일 2,26 : 인너리드
3,23,24 : 양면 테이프 4,20 : 반도체칩
5,27 : 와이어 6 : 봉지수지
8 : 댐바(Dambar) 10,22 : 리드프레임
28 : 코팅액
본 발명은 엘.오.씨(LOC; Lead On Chip) 패키지 및 그 제조방법에 관한 것으로, 특히 몰드수지의 차지하는 면적을 줄이기 위하여 코팅방식을 적용한 엘.오.씨(LOC) 패키지 및 그 제조방법에 관한 것이다.
최근, 칩 사이즈(Chip size)의 대형화 추세에 따라서 필연적으로 요구되는 칩의 점유율을 높이기 위한 소위 말하는 엘.오.씨(LOC; Lead On Chip) 구조가 개발되고 있다.
우선, 엘.오.씨(LOC) 패키징(Packaging)에 대한 기술을 간단히 설명한다면, 종래에 일반적으로 사용되던 패키지는 리드 프레임의 패들위에 다이 어태치(Die attach)용 접착물질(Adhesive material)을 얹고 반도체 칩을 부착시켜 와이어 본딩(Wire Bonding)을 하는 내부구조를 이루고 있었으나, 엘.오.씨(LOC) 패키지는 반도체 칩위에 접착물질이 양면으로 코팅(Coating)된 폴리이미드 테이프(Polyimide tape)를 얹고 다시 그 위에 리드 프레임의 인너리드(Inner lead)가 놓여 와이어 본딩하는 구조로 되어 있다.
일예로서, 종래의 엘.오.씨(LOC) 패키지의 구조에 대하여 살펴보면 다음과 같다.
우선, 종래의 엘.오.씨(LOC) 패키지에서는 제1도에 도시된 바와 같은 리드 프레임이 사용되고 있다. 도면에서, 참고부호 1은 가이드 레일을 나타낸 것이다. 상기 가이드 레일(1)의 내측에는 복수개의 리드 프레임(10)이 형성되어 있다. 그리고, 상기 리드 프레임(10)의 인너리드(2)에는 제1도에 도시된 바와 같이, 양면 접착 테이프(3)가 부착되어 있다. 그리고, 상기 양면 접착 테이프(3)상에는 반도체 칩(4)이 부착된다. 그리고, 상기 반도체 칩(4)의 패드(도시되지 않음)와 인너리드(2)를 와이어(5)를 사용하여 전기적으로 연결하게 된다.
한편, 상기 반도체 칩(4), 인너리드(2) 및 와이어(5)는 제2도에 도시한 바와 같이, 봉지수지(6)로 밀봉하게 된다. 그리고, 리드 프레임(10)의 댐바(8) 및 가이드 레일(1)을 트리밍(Trimming)한 후, 아웃리드(9)(제2도 참조)를 포밍(Forming)하여 소정의 엘.오.씨(LOC) 패키지를 완성하게 된다.
상기와 같이 구성된 엘.오.씨(LOC) 패키지는 봉지수지로 밀봉한 후, 리드 프레임의 가이드 레일 및 댐바를 트리밍하고, 아웃리드를 포밍해야 하는 등 그 전체공정이 복잡하게 된다. 또한, 트랜스퍼 몰딩(Transfer Molding)공정을 수행하여야 하므로 별도의 금형을 갖는 장비를 요구하는 등 제조원가가 상승하게 되는 단점이 있다.
따라서, 본 발명의 목적은 리드 프레임의 트리밍/포밍공정과, 봉지수지 공정을 사용하지 않고 코팅방식을 적용함으로써 제조공정이 단순화시키고 동시에 패키지의 원가절감을 기할 수 있는 엘.오.씨(LOC) 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 엘.오.씨(LOC) 패키지는 반도체 칩과, 반도체 칩의 소정부위에 층(Layer)의 형태로 부착되는 복수개의 양면 테이프와, 양면 테이프의 형태와 부합되게 단차를 갖도록 형성된 리드 프레임과, 리드 프레임의 인너리드와 반도체 칩의 패드를 전기적으로 연결하기 위한 와이어와, 반도체 칩과, 리드 프레임 및 와이어를 둘러싸는 코팅액으로 구성되는 점에 있다.
상기 목적을 달성하기 위한 본 발명의 엘.오.씨(LOC) 패키지 제조방법은, 칩사이즈 패키지용 엘.오.씨(LOC) 리드 프레임을 제공하는 공정과; 리드 프레임의 소정부위에 복수개의 양면 테이프를 부착시키는 공정과; 양면 테이프에 반도체 칩을 부착시키는 공정과; 반도체 칩의 패드와 리드 프레임의 인너리드를 도전수단으로 와이 본딩하는 공정과; 리드 프레임들의 내부에 코팅액을 주사하는 포팅공정으로 구성되는 점에 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명한다.
제3도는 본 발명의 일 실시예에 따른 엘.오.씨(LOC) 패키지의 리드 프레임을 나타낸 평면도이다.
제3도에 도시한 바와 같이, 본 발명의 일 실시예에 따른 엘.오.씨(LOC) 패키지는 리드 프레임(22)의 소정부위에 크기가 서로 다른 양면 테이프(23)(24)를 부착하게 된다. 즉, 일차 절곡된 리드 프레임(22)의 형태와 상응할 수 있도록 상기 양면 테이프(23)(24)를 2단으로 구성하여 부착하게 된다. 그리고, 상기 양면 테이프(23)(24)의 양단에는 후술하게 되는 코팅액(25)(제4도 참조)의 흐름을 방지하기 위하여 양면 테이프 댐바(26)가 일정한 간격을 두고 형성되어 있다. 참고로, 종래와 유사한 엘.오.씨(LOC) 패키지의 구조에 대해서는 그 설명을 생략하므로 전술한 종래기술을 참조하기 바란다.
제4도는 본 발명의 엘.오.씨(LOC) 패키지의 단면도이다. 본 발명의 엘.오.씨(LOC) 패키지는 주요 구성부품들로서 반도체 칩(20)과, 상기 반도체 칩(20)의 소정부위에 층(Layer)의 형태로 부착되는 복수개의 양면 테이프(23)(24)와, 상기 양면 테이프(23)(24)의 형태와 부합되게 단차를 갖도록 형성된 리드 프레임(22)과, 상기 리드 프레임(22)의 인너리드(26)와 반도체 칩(20)의 패드(도시되지 않음)를 전기적으로 연결하기 위한 와이어(27)와, 상기 반도체 칩(20)과, 리드 프레임(22) 및 와이어(27)를 둘러싸는 코팅액(28)으로 구성된다.
이와 같이 구성된 엘.오.씨(LOC) 패키지는 다음과 같은 특징을 갖는다.
첫째, 반도체 칩(20)이 리드 프레임(22)의 크기와 동일하므로 별도의 아웃리드(도시되지 않음)가 존재하지 않게 된다.
둘째, 리드 프레임(22)의 형태에 적합하게 부착되는 양면 테이프(23)(24)가 제공된다.
셋째, 단위 패키지로 절단(즉, 트리밍: Trimming)할 때 절단이 용이하다.
한편, 본 발명의 일 실시예에 따른 엘.오.씨(LOC) 패키지의 제조방법은 다음과 같다.
우선, 제3도에 도시된 바와 같은 소정의 형태로 구성된 칩 사이즈 패키지(Chip Size Package)용 리드 프레임(22)을 다이(도시되지 않음)에 고정하게 된다. 그리고, 상기 리드 프레임(22)의 제1기저부(22a)에 양면 테이프(23)를 부착하고, 제2기저부(22b)에 양면 테이프(24)를 부착하게 된다. 또한, 상기 양면 테이프(23)(24)는 일부가 겹쳐지면서 부착되는 부분이 존재하게 된다. 상기 양면 테이프(24)상에 반도체 칩(20)이 부착된다. 여기서, 상기 양면 테이프(24)는 양면 테이프(23)보다 길게 형성되어 있으므로 상기 반도체 칩(20)을 보다 안정적으로 접착하게 된다. 그후, 종래와 유사한 방식으로 와이어(27)를 와이어 본딩 공정에 의해 리드 프레임(22)의 인너리드(29)와 반도체 칩(20)의 패드(도시되지 않음)를 전기적으로 연결하게 된다.
다음, 본 발명의 엘.오.씨(LOC) 패키지 제조방법의 요부인 포팅(Potting) 공정을 수행하게 된다. 상기 포팅공정은 노즐(도시되지 않음)을 이용하여 리드 프레임(22)의 내측에 소정의 높이(즉, 리드 프레임(20)의 높이 보다 낮은 높이)로 코팅액(28)을 주사하게 된다. 상기 코팅액(28)은 폴리이미드 계열중의 하나를 사용하게 된다.
다음, 상기 코팅액(28)을 소정 시간 경화시킨 후, 양면 테이프 댐바(26)(제3도 참조)를 절단을 하여 소정의 엘.오.씨(LOC) 패키지를 제조하게 된다.
상기와 같은 공정을 수행하여 제조된 본 발명의 엘.오.씨(LOC) 패키지는 EMC(Epoxy Molding Compound)를 주입하게 되는 봉지수지공정을 수행하지 않게 되므로 별도의 금형을 제조할 필요가 없다. 그리고, 반도체 칩 및 리드 프레임의 외측 크기(칩 사이즈)가 동일하므로 칩 사이즈 패키지로서 구성이 가능하다.
상기와 같이 구성된 본 발명의 엘.오.씨(LOC) 패키지 및 그 제조방법은 리드 프레임의 트리밍/포밍공정과, 봉지수지 공정을 사용하지 않고 코팅방식을 적용함으로써 제조공정이 단순화됨과 동시에 패키지의 원가절감을 기할 수 있다. 또한, 본 발명의 엘.오.씨(LOC) 패키지의 리드 프레임은 릴(Reel) 형태로 제작되므로 종래의 스트립 방식에 비해 패키지 제조라인의 인-라인(In-Line)화가 용이한 잇점이 있다.

Claims (7)

  1. 반도체 칩과; 상기 반도체 칩의 소정부위에 층(Layer)의 형태로 부착되는 복수개의 양면 테이프와; 상기 양면 테이프의 형태와 부합되게 단차를 갖도록 형성된 리드 프레임과; 상기 리드 프레임의 인너리드와 반도체 칩의 패드를 전기적으로 연결하기 위한 와이어와; 상기 반도체 칩과, 리드 프레임 및 와이어를 둘러싸는 코팅액으로 구성된 것을 특징으로 하는 엘.오.씨(LOC) 패키지.
  2. 제1항에 있어서, 상기 양면 테이프는 서로 다른 크기로 형성되는 것을 특징으로 하는 엘.오.씨(LOC) 패키지.
  3. 제1항에 있어서, 상기 양면 테이프의 양단에는 코팅액의 흐름을 방지하기 위하여 양면 테이프 댐바가 형성되는 것을 특징으로 하는 엘.오.씨(LOC) 패키지.
  4. 제1항에 있어서, 상기 코팅액은 폴리이미드 계열중의 하나로 이루어진 것을 특징으로 하는 엘.오.씨(LOC) 패키지.
  5. 칩사이즈 패키지용 엘.오.씨(LOC) 리드 프레임을 제공하는 공정과; 상기 리드 프레임의 소정부위에 복수개의 양면 테이프를 부착시키는 공정과; 상기 양면 테이프에 반도체 칩을 부착시키는 공정과; 상기 반도체 칩의 패드와 리드 프레임의 인너리드를 도전수단으로 와이 본딩하는 공정과; 상기 리드 프레임들의 내부에 코팅액을 주사하는 포팅공정으로 구성되는 것을 특징으로 하는 엘.오.씨(LOC) 패키지 제조방법.
  6. 제5항에 있어서, 상기 포팅공정후, 상기 코팅액을 소정시간 경화시키는 공정과; 양면 테이프 댐바를 절단하는 공정을 더 포함하는 것을 특징으로 하는 엘.오.씨(LOC) 패키지 제조방법.
  7. 제5항에 있어서, 상기 코팅액은 폴리이미드 계열중의 하나를 사용하는 것을 특징으로 하는 엘.오.씨(LOC) 패키지 제조방법.
KR1019950051426A 1995-12-18 1995-12-18 엘.오.씨 패키지 및 그 제조방법 KR0167297B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950051426A KR0167297B1 (ko) 1995-12-18 1995-12-18 엘.오.씨 패키지 및 그 제조방법
US08/588,789 US5834830A (en) 1995-12-18 1996-01-19 LOC (lead on chip) package and fabricating method thereof
JP1764496A JP2826718B2 (ja) 1995-12-18 1996-02-02 Ｌｏｃ半導体パッケージ及びその製造方法
CN96120356A CN1129186C (zh) 1995-12-18 1996-10-28 Loc半导体封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950051426A KR0167297B1 (ko) 1995-12-18 1995-12-18 엘.오.씨 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR970053752A KR970053752A (ko) 1997-07-31
KR0167297B1 true KR0167297B1 (ko) 1998-12-15

Family

ID=19441030

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950051426A KR0167297B1 (ko) 1995-12-18 1995-12-18 엘.오.씨 패키지 및 그 제조방법

Country Status (4)

Country Link
US (1) US5834830A (ko)
JP (1) JP2826718B2 (ko)
KR (1) KR0167297B1 (ko)
CN (1) CN1129186C (ko)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3026426B2 (ja) * 1996-08-29 2000-03-27 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法及びその金型構造
JP2908350B2 (ja) * 1996-10-09 1999-06-21 九州日本電気株式会社 半導体装置
US6005286A (en) * 1997-10-06 1999-12-21 Micron Technology, Inc. Increasing the gap between a lead frame and a semiconductor die
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6181569B1 (en) 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6387732B1 (en) 1999-06-18 2002-05-14 Micron Technology, Inc. Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
KR100566781B1 (ko) 1999-11-10 2006-04-03 삼성전자주식회사 리드 온 칩 타입 반도체 패키지
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6639308B1 (en) 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
DE10014304B4 (de) * 2000-03-23 2007-08-02 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6531335B1 (en) 2000-04-28 2003-03-11 Micron Technology, Inc. Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6927483B1 (en) 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
US6921967B2 (en) 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9679831B2 (en) * 2015-08-13 2017-06-13 Cypress Semiconductor Corporation Tape chip on lead using paste die attach material

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60165742A (ja) * 1984-02-08 1985-08-28 Hitachi Tokyo Electronics Co Ltd 半導体装置
JPH0322465A (ja) * 1989-06-20 1991-01-30 Sumitomo Bakelite Co Ltd 樹脂封止型半導体装置
US5583375A (en) * 1990-06-11 1996-12-10 Hitachi, Ltd. Semiconductor device with lead structure within the planar area of the device
US5227661A (en) * 1990-09-24 1993-07-13 Texas Instruments Incorporated Integrated circuit device having an aminopropyltriethoxysilane coating
JP3238004B2 (ja) * 1993-07-29 2001-12-10 株式会社東芝 半導体装置の製造方法
US5585600A (en) * 1993-09-02 1996-12-17 International Business Machines Corporation Encapsulated semiconductor chip module and method of forming the same
JPH07297345A (ja) * 1994-04-28 1995-11-10 Hitachi Cable Ltd 半導体装置用リードフレーム

Also Published As

Publication number Publication date
KR970053752A (ko) 1997-07-31
CN1129186C (zh) 2003-11-26
CN1153998A (zh) 1997-07-09
US5834830A (en) 1998-11-10
JPH09213842A (ja) 1997-08-15
JP2826718B2 (ja) 1998-11-18

Similar Documents

Publication Publication Date Title
KR0167297B1 (ko) 엘.오.씨 패키지 및 그 제조방법
US5897339A (en) Lead-on-chip semiconductor device package having an adhesive layer formed from liquid adhesive and method for manufacturing the same
US7102209B1 (en) Substrate for use in semiconductor manufacturing and method of making same
KR0145768B1 (ko) 리드 프레임과 그를 이용한 반도체 패키지 제조방법
US6211574B1 (en) Semiconductor package with wire protection and method therefor
KR100225333B1 (ko) 리이드프레임및반도체장치
JPH08148644A (ja) 樹脂封止型半導体装置
JPH10284525A (ja) 半導体装置の製造方法
US5923957A (en) Process for manufacturing a lead-on-chip semiconductor device package having a discontinuous adhesive layer formed from liquid adhesive
KR20070015014A (ko) 적층형 다이 패키지의 제작 방법
KR100366111B1 (ko) 수지봉합형 반도체장치의 구조
US5863805A (en) Method of packaging semiconductor chips based on lead-on-chip (LOC) architecture
JPH08264569A (ja) 樹脂封止型半導体装置の製造方法
JP3036339B2 (ja) 半導体装置
JPH0745655A (ja) 半導体素子の封止構造
JP2001185567A (ja) 半導体装置およびその製造方法
JP3218816B2 (ja) 半導体装置
KR100308899B1 (ko) 반도체패키지및그제조방법
KR950014116B1 (ko) 반도체 장치 및 그 제조방법
JPS59155160A (ja) 樹脂封止型電子装置
KR100244509B1 (ko) 반도체 패키지의 제조방법
KR100239685B1 (ko) 반도체 패키지 구조 및 그 제작방법
KR940006582B1 (ko) 세라믹 반도체 패키지 구조 및 그 제조방법
JPS61271848A (ja) 半導体パツケ−ジの製法
JPH08162596A (ja) リードフレーム及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee