KR940006582B1 - 세라믹 반도체 패키지 구조 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

세라믹 반도체 패키지 구조 및 그 제조방법
제 1 도 및 제 2 도는 종래 기술에 의해 제작된 세라믹 반도체 패키지의 구성을 보이는 도면으로서, 제 1 도는 통상적인 세라믹 패키지의 단면도.
제 2 도는 중앙본드패드 구조의 칩이 하부리드(Lid)에 부착고정되어 와이어본딩된 상태를 보이는 평면도.
제 3 도 및 제 4 도는 본 발명에 의해 제작된 세라믹 반도체 패키지의 구성을 보이는 도면으로서, 제 3 도는 본 발명에 의한 세라믹 패키지의 단면도.
제 4 도는 본 발명에 의한 패키지의 중간리드에 반도체칩이 부착되어 와이어 본딩된 상태를 보이는 평면도.
제 5 도 내지 제 8 도의 (a)(b)는 본 발명에 의한 세라믹 반도체 패키지의 제작방법을 도시한 제조공정도로서, (a)는 SOJ타입(Snmll Out Lead J-form Package).
(b)는 DiP다입(Dual in line Package).
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체칩 12 : 본드패드(bond pad)
12a,12b : 전원입출력패드 12c : 신호패드
13 : 인너리드(inner Lead) 14 : 버스바리드(Lead)
15 : 중간리드(Lid) 16 : 밀폐용접착제(Sealing)
17,18 : 상,하부리드(Lid) 19 : 접착제
20 : 금속와이어
본 발명은 세라믹 반도체 패키지 구조 및 그 제작방법에 관한 것으로, 특히 반도체칩의 중간부에 형성된 복수개의 본드패드와 인너리드를 전기적으로 연결하는 금속와이어의 길이를 짧게 형성하고, 전원입출력패드의 접속을 용이하게 하여 패키지의 전기적 특성향상 및 신뢰성 향상에 적당하도록 한 세라믹 반도체 패키지구조 및 그 제작방법에 관한 것이다.
종래의 세라믹 패키지(Ceramic Package)는 제 1 도에 도시한 바와 같이 하부리드(Lid)(1)의 캐비티(1a)에 반도제칩(2)을 에폭시계 접착제(3)로 부착 고정하고 반도체칩(2)의 양변부에 형성된 복수개의 본드패드(bond pad)(2a)와 인너리드(inner Lead)(4)를 금속와이어(wire)(5)로 접속 연결하여 그 상측에 상부리드(6)를 덮은 후 실링용 접착제(7)를 이용하여 밀봉하고 아웃리드(8)을 소정의 모양으로 포밍(forming)하여 제작한 구성으로 되어있다.
한편, 고집적 메모리칩의 패키지시에는 제 2 도에 도시한 바와같이 중앙부에 복수개의 본드패드(2'a)가 구비된 반도체칩(2')을 복수개의 리드(4')(8')가 구비된 하부리드(1)에 절연테이프나 페이스트타이의 절연성 접착물질을 이용하여 부착한 후 각각의 본드패드(2'a)와 그에 상응하는 인너리드(4')를 금속와이어(5')로 접속연결하여 상부리드를 결합하고 실링하여 경화시킨 다음 아웃리드(8')를 소정의 모양으로 절곡 형성하여 제작한 구성으로 되어있다.
그러나 상기한 바와같이 종래의 세라믹 패키지는 중앙본드패드 구조의 칩(2')을 하부리드(1)에 탑재하여 금속와이어(5')로 접속 연결할 때 그 금속와이어(5')의 길이가 길어져 패키지의 전기적 특성이 저하되는 결함과 와이어 본딩이 어려운 결함이 있었으며 또한, 중앙본드패드 구조의 칩(2')은 전원입·출력단자인 Vcc/Vss를 여러개 형성해야 하므로 금속와이어(5')의 연결이 사실상 불가능한 것이었다.
이를 감안하여 창안한 본 발명의 목적은 중앙본드패드 구조의 칩 패키징시 금속와이어의 길이가 짧게 형성되도록 하여 패키지의 전기적 특성을 향상시킨 세라믹 반도체 패키지 구조 및 그 제작방법을 제공함에 있다.
본 발명의 다른 목적은 전원입·출력단자인 Vcc/Vss패드를 여러개 형성하여도 각각의 신호패드들과 와이어 본딩이 용이하도록 함으로써 각 신호패드들이 동일한 전압을 인가할 수 있도록 한 세라믹 반도체 패키지 구조 및 그 제작방법을 제공함에 있다.
상기한 바와같은 목적을 갖는 본 발명은 반도체칩의 중간부에 형성된 본드패드에 인접하도록 길게 형성된 인너리드와, Vcc/Vss 패드들의 와이어 본딩을 용이하게 하기 위한 버스바리드(Bus bar Lead)가 구비된 중간리드에 반도체칩을 부착하고, 그 상, 하부에 상, 하부리드를 결합하여 실링함으로써 달성되는 것이다.
이하에서는 이러한 본 발명을 첨부한 도면에 의하여 보다 상세히 설명하겠다.
제 3 도 및 제 4 도는 본 발명에 의한 세라믹 반도체 패키지의 구성을 보이는 단면도 및 중간리드에 반도체칩이 부착되어 와이어 본딩된 상태를 도시한 평면도로서 이에 도시한 바와같이 본 발명에 의한 세라믹 반도체 패키지는 반도체칩(11)의 중간부에 형성된 복수개의 본드패드(12)에 인접하도록 인너리드(13)가 길게 형성되고 전원입·출력패드(12a)(12b)의 와이어 본딩을 용이하게 하기 위한 버스바리드(14)가 구비된 중간리드(15)와, 그의 상, 하부에 결합되어 밀폐용접착제(16)에 의해 실링되어 있는 상부리드(17) 및 하부리드(18)를 구비한 구성으로 되어 있다.
상기 반도체칩(11)은 중간리드(15)에 접착제(19)에 의해 부착고정되며, 금속와이어(20)에 의해 상기 칩(11)의 신호패드(12c)들은 그에 상응하는 각각의 인너리드(13)에 전기적으로 접속연결되고 전원입·출력패드(12a)(12b)들은 중간리드(15)의 버스바리드(14)에 각각 연결되며 상기 접착제(19)는 폴리이미드계 절연테이프 또는 페이스트타입의 절연접착물질등을 사용할 수 있고, 상기 금속와이어(20)는 골드와이어나 구리 또는 알루미늄등의 와이어를 사용할 수 있다.
이와같이 구성된 본 발명에 의한 세라믹 반도체 패키지의 제작방법을 첨부한 도면 제 5 도 내지 제 8 도의 제조공정도를 참조하여 살펴보면 다음과 같다.
먼저, 복수개의 인너리드(13)와 버스바리드(14)가 구비된 제 5 도와 같은 중간리드(15)에 복수개의 본드패드(12)가 구비된 반도체칩(11)을 접착제(19)를 이용하여 부착고정하는 다이어태치공정 후 다이어태치된 칩(11)의 본드패드(12)와 인너리드(13)를 금속와이어(20)를 이용하여 전기적으로 접속연결하는 와이어 본딩공정을 수행하고, 와이어 본딩 공정이 끝난 다음에는 칩(11)을 보호하기 위해 상, 하부에 각각 상, 하부리드(17)(18)를 부착하여 밀폐용접착제(16)로 실링하여 경화시킨다. 이후에는 통상적 아웃리드(21)의 커팅공정 및 포밍공정을 진행하는 바, 상기 포밍공정에서의 아웃리드(21)의 형태에 따라 제 8 도의 (a)와 같은 SOJ타입 패키지 및 (b)와 같은 DiP타입 패키지의 제작이 완료되는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명에 의한 세라믹 반도체 패키지 구조는 반도체칩의 중간부에 형성된 본드패드에 인접하게 인너리드가 길게 형성되고 전원입·출력패드의 와이어 본딩을 용이하게 하기 위한 버스바리드가 구비된 중간리드를 이용하여 제작하는 구조이므로 칩의 본드패드와 인너리드를 전기적으로 접속연결하는 금속와이어을 짧게 형성할 수 있어 패키지의 전기적 특성이 향상되며, Vcc/Vss패드를 여러개 형성하고, 중간리드의 버스바리드를 이용하여 와이어 본딩을 하므로 와이어 본딩이 용이하고 이에 따라 각각의 신호패드들에 동일한 전압을 인가할 수 있어 신뢰성이 향상되는 효과와 아울러 여러개의 패키지를 다단으로 구성할 있므므로 패키지 조립이 용이한 효과가 있다

Claims (4)

  1. 세라믹 반도체 패키지에 있어서, 반도체칩(11)의 본드패드(12)에 인접하도록 복수개의 인너리드(13)가 길게 형성됨과 아울러 전원입·출력패드(12a)(12b)의 와이어 본딩을 위한 버스바리드(14)가 구비된 중간리드(15)와, 그의 상, 하부에 부착되는 상부리드(17) 및 하부리드(18)와, 그 상, 하부리드(17), (18)를 밀봉하는 밀폐용접착제(16)와, 상기 반도체칩(11)을 중간리드(15)에 부착고정하는 접착제(19)와, 반도체칩(11)의 본드패드(12)와 중간리드(15)의 인너리드(13)를 전기적으로 접속연결하는 금속와이어(20)로 구성됨을 특징으로 하는 세라믹 반도체 패키지 구조.
  2. 제1항에 있어서, 상기 반도제칩(11)을 고정하기 위한 접착제(19)는 폴리이미드계 절연테이프 또는 페이스트 타입의 절연성 접착물질인 것을 특징으로 하는 세라믹 반도체 패키지 구조.
  3. 제 1 항에 있어서, 전기적 접속을 위한 금속와이어(20)는 골드 또는 알루미늄 와이어인 것을 특징으로 하는 세라믹 반도체 패키지 구조.
  4. 세라믹 반도체 패키지 제작방법에 있어서, 복수개의 인너리드(13)와 버스바리드(14)가 구비된 중간리드(15)에 반도체칩(11)을 부착고정하는 다이어태치공정과, 다이어태치된 칩(11)의 본드패드(11)와 인너리드(13)를 전기적으로 접속연결하는 와이어 본딩 공정과, 와이어 본딩 공정이 끝난 칩(11)을 보호하기 위해 상, 하부리드(17), (18)를 부착하고 밀봉하는 실링공정과 통상적인 아웃리드 커팅공정 및 포밍공정을 포함하여 제작됨을 특징으로 하는 세라믹 반도체 패키지 제작방법.
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