KR100333633B1 - 리페어용 퓨즈를 구비한 반도체 장치 및 퓨즈의 레이저트리밍 방법 - Google Patents

리페어용 퓨즈를 구비한 반도체 장치 및 퓨즈의 레이저트리밍 방법 Download PDF

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Abstract

본 발명은 리페어용 퓨즈를 구비한 반도체 장치 및 그 장치에 사용되는 레이저 트리밍 방법을 제공함을 목적으로 한다. 본 발명에 따르면, 퓨즈피치는 인접하는 퓨즈간의 단락 및 반도체 장치 자체의 손상이 없이 감소될 수 있다. 상기와 같은 퓨즈피치에 기인하여 퓨즈 점유면적은 감소될 수 있다. 본 발명은 (a) 반도체 기판과, (b) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와, (c) 상기 퓨즈를 피복하도록 형성된 층을 포함하고, (d) 이하의 관계식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
이 성립하고, 상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고, 상기 퓨즈 각각의 폭은 (b)이고, 상기 층은 상기 퓨즈를 노출시켜서 상기 퓨즈가 외부로부터의 레이저 빔을 수신하도록 하는 개구를 구비하며, 상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 위치맞춤의 허용오차(h)를 갖고, 상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 지름(d)을 갖는 조사영역을 형성하도록 설계되며, 상기 퓨즈의 각각에 대한 상기 조사영역은 상기 개구에서 실질적인 지그재그의 형태에 따라 배치되어 있다. 양호하게는, 상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고, 상기 조사영역의 각각은 상기 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 옵셋 거리(e)를 갖도록 위치되고, 상기옵셋 거리(e)는 이하의 관계식,
을 만족시킨다. 상기 층의 상기 개구가 개략 직사각형으로 되어 있으면 양호하다.

Description

리페어용 퓨즈를 구비한 반도체 장치 및 퓨즈의 레이저 트리밍 방법{SEMICONDUCTOR DEVICE WITH REPAIR FUSES AND LASER TRIMMING METHOD USED THEREFOR}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 필요에 따라 리페어용 퓨즈를 사용하여 용장회로를 활성화 함으로써 결함이 있는 반도체 장치를 구제할 수 있는, 리페어용 퓨즈와 용장회로를 구비한 반도체 장치 및 레이저 빔을 사용하여 반도체 장치를 트리밍하는 방법에 관한 것이다. 본 발명은 용장 또는 예비 메모리 셀이 배치된 대용량의 반도체 메모리 장치의 제조에 양호하게 적용되는 것이다.
최근, 대용량의 반도체 기억장치는 일반적으로 예비 메모리 셀을 갖는 장황회로를 구비하고 있다. 만일, 반도체 기억장치의 메모리 셀 몇몇이 테스트 동작시에 결함이 발견되면, 결함이 있는 메모리 셀은 특정되어 필요에 따라 용장회로의 예비 메모리 셀로 대체된다. 따라서, 반도체 기억장치의 결함은 고쳐진다. 즉, 결함이 있는 메모리 셀을 포함하는 반도체 기억장치는 구제될 수가 있다.
장황회로의 예비 메모리 셀을 활성화하기 위해서(예컨대, 장황 메모리 셀을 사용하기 위해서), 결함있는 메모리 셀이 특정된 후, 결함있는 메모리 셀은 메모리 셀 어레이로부터 전기적으로 차단될 필요가 있고, 또한 장황 또는 예비 메모리 셀은 동일 메모리 셀 어레이에 전기적으로 접속될 필요가 있다. 전술한 바와 같은 전기적 접속, 절환, 또는 대체는 일반적으로, 필요에 따라 반도체 장치에 미리 제공된 예비 퓨즈를 통해 특정 배선을 기계적 또는 전기적으로 접속함으로써 이루어진다.
결함있는 메모리 셀 어레이의 결함을 복원하거나 또는 결함있는 반도체 메모리 장치를 구제하는 공정에서, 복수의 비트선 및 워드선 각각의 양·불량이 판정되는 시험결과에 따라 "리던던시 해석(redundancy analysis)"을 실행하여, 용융하여 절단할 퓨즈를 특정한다. 그 후, 레이저 리페어 시스템을 사용하여 상기와 같이 특정된 리페어용 퓨즈에 레이저 빔을 조사한다. 상기 공정은 "레이저 트리밍" 공정이라고 한다.
이하, 장황 메모리 셀을 사용함으로써 반도체 기억장치의 결함있는 메모리 셀을 고치는 방법이 기술될 간략히 기술될 것이다.
도 1 및 도 2는 장황 메모리 셀 및 리페어용 퓨즈를 갖는 반도체 기억장치의 일반적인 구성을 도시하고 있다.
도 2에 도시하는 바와 같이 반도체 기억장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이(410)와, 메모리 셀 어레이(410)의 하나의 메모리 셀의 행(row)에 대응하는 장황 메모리 셀의 행(425)과, 메모리 셀 어레이(410)의 하나의 메모리 셀의 열(column)에 대응하는 장황 메모리 셀의 열(426)을 구비하고 있다. 장황 메모리 셀의 행(425)과 장황 메모리 셀의 열(426)은 장황회로에 포함되어 있다.
실제로, 메모리 셀 어레이(410)는 다수의 메모리 셀을 갖고 있지만, 설명의 간략화를 위해 메모리 셀 어레이(410)는 4×4의 어레이 즉, 4행 4열의 메모리 셀을 갖고 있는 것으로 하여 설명된다. 또한, 동일한 설명이 메모리 셀의 열(426)에 관한 적용할 수 있으므로, 이하의 설명은 장황 메모리 셀의 행(425)에 대해서만 언급한다.
도 1 및 도 2에 도시하는 바와 같이, 메모리 셀 어레이(410)의 Y어드레스= O에 대응하는 제1의 메모리 셀의 행(421)은 AND회로(431)의 출력단자에 접속되어 있다. 메모리 셀 어레이(410)의 Y어드레스= 1에 대응하는 제2의 메모리 셀의 행(422)은 AND회로(432)의 출력단자에 접속되어 있다. 메모리 셀 어레이(410)의 Y어드레스= 2에 대응하는 제3의 메모리 셀의 행(423)은 AND회로(433)의 출력단자에 접속되어 있다. 메모리 셀 어레이(410)의 Y어드레스= O에 대응하는 제4의 메모리 셀의 행(424)은 AND회로(434)의 출력단자에 접속되어 있다.
상기 메모리 셀의 행(421, 422, 423, 424)은 대응하는 AND회로(431, 432,433, 434)의 출력신호(B1, B2, B3, B4)의 신호치가 0인 경우에, 예컨대 로우(LOW)의 논리상태인 경우에 선택되어 활성화 된다. 반면에, AND회로(431, 432, 433, 434)의 출력신호(B1, B2, B3, B4)의 신호치가 1인 경우에, 예컨대, 하이(HIGH)의 논리상태인 경우에는 대응하는 제1, 제2, 제3 및 제4의 메모리 셀의 행(421, 422, 423, 424)이 메모리 셀 어레이(410)로부터 전기적으로 차단(예컨대, 불활성으로)된다.
장황 메모리 셀의 행(425)은 AND회로(443)의 출력단자에 접속되어 있다. 장황 메모리 셀의 행(425)은 AND회로(443)의 출력신호(B5)의 신호치가 1인 경우에 선택되어, 메모리 셀 어레이(410)에 전기적으로 접속(예컨대, 활성으로)된다.
AND회로(431)는 세개의 입력신호 예컨대, 선택신호(A0)의 반전신호와, 선택신호(A1)의 반전신호 및 NOT회로(445)의 출력신호(D1)의 반전신호를 수신한다. 유사하게, AND회로(432)는 선택신호(A0)와, 선택신호(A1)의 반전신호 및 NOT회로(445)의 출력신호(D1)의 반전신호를 수신한다. AND회로(433)는 선택신호(A0)의 반전신호와, 선택신호(A1) 및 NOT회로(445)의 출력신호(D1)의 반전신호를 수신한다. AND회로(434)는 선택신호(A0)와, 선택신호(A1) 및 NOT회로(445)의 출력신호(D1)의 반전신호를 수신한다.
EX-OR회로(441)의 한쪽 입력단자는 선택신호(A0)를 수신하고, 다른쪽 입력단자는 퓨즈(451) 및 저항기(461)의 한쪽 단자에 접속되어 있다. 퓨즈(451)의 다른쪽 단자는 전원선(전압치 : Vcc)에 접속되어 있다. 저항기(461)의 다른 단자는 접지되어 있다.
EX-OR회로(442)의 한쪽의 입력단자는 선택신호(A1)를 수신하고, 다른쪽 입력단자는 퓨즈(452) 및 저항기(462)의 한쪽 단자에 접속되어 있다. 퓨즈(452)의 다른쪽 단자는 전원선(전압치: Vcc)에 접속되어 있다. 저항기(462)의 다른 단자는 접지되어 있다.
NOT회로(444)의 입력단자는 퓨즈(462) 및 저항기(462)의 각각의 한쪽 단자에 접속되오 있고, 퓨즈(453)의 다른쪽 단자는 전원선(전압치: Vcc)에 접속되어 있다. 저항기(463)의 다른 단자는 접지되어 있다.
AND회로(443)는 EX-OR회로(441)의 출력신호(C1)와, EX-OR회로(442)의 출력신호(C2)와, NOT회로(444)의 출력신호(D2)를 수신한다. NOT회로(445)는 AND회로(443)의 출력신호(B5)를 수신한다.
도 1 및 도 2에 도시하는 반도체 기억장치는 다음과 같이 작동한다.
전술한 바와 같이, AND회로(443)의 출력신호(B5)의 신호치가 1인 경우에, 장황 메모리 셀의 행(425)이 선택되어 활성으로 된다. 상기 경우에, NOT회로(445)의 출력신호(즉, 장황신호)(D1)는 0이 되기 때문에, 모든 AND회로(431, 432, 433, 434)는 신호치 1을 수신한다. 따라서, AND회로(431, 432, 433, 434)의 출력신호(B1, B2, B3, B4)의 어느 하나는 선택신호(A0, A1)의 신호치(0 또는 1)의 조합을 변경함으로써의 신호치가 1의 값을 갖도록 설정될 수 있다. 상기는 메모리 셀의 행(421, 422, 423, 424)의 어느 하나는 비선택으로 설정될 수 있다는 것을 의미한다. 즉, 메모리 셀의 행(421, 422, 423, 424)의 어느 하나는 어레이(410)로부터 전기적으로 차단된다는 의미이다. 상기 차단과 동시에, 장황 메모리 셀의행(425)이 대신에 메모리 셀 어레이(410)에 전기적으로 접속된다.
반면에, AND회로(443)의 출력신호(B5)의 신호치가 O인 경우에, 장황 메모리 셀의 행(425)은 선택되지 않는다. 상기 경우에, NOT회로(445)의 출력신호(즉, 장황신호)는 1이 되므로, 모든 AND회로(431, 432, 433, 434)는 0의 신호치를 수신한다. 따라서, 모든 출력신호(B1, B2, B3, B4)는 O의 값을 갖고, 그 의미는 모든 메모리 셀의 행(421, 422, 423, 424)이 선택되어 활성화된다(메모리 셀의 행으로서 기능한다)는 의미이다.
퓨즈(453)는 장황 메모리 셀의 행(425)이 선택되어 활성으로 되는 경우에 대응하여 용융되어 절단된다. 퓨즈(451)는 선택신호(A0)의 신호치가 0인 경우에 대응하여 절단된다. 퓨즈(452)는 선택신호(A1)의 신호치가 0인 경우에 대응하여 용융되어 절단된다.
여기에서, 도 1 및 도 2에 도시하는 바와 같이, 메모리 셀 어레이(410)의 X어드레스= 2, Y어드레스= 2에 대응하는 메모리 셀(427)이 결함 메모리 셀이라고 가정된다. 상기 경우에, 어레이(410)의 결함 메모리 셀(427)을 포함하는 메모리 셀의 행(423)을 선택하기 위해서, 선택신호(A0)의 신호치는 0 및 1에 각각 설정된다. 또한, 상기 경우, 선택신호(A0)의 신호치는 0이기 때문에 퓨즈(451)가 용융되어 절단된다. 또한, 퓨즈(453)는 장황 메모리 셀의 행(425)을 선택하여 활성으로 하기 위해 퓨즈(453)가 용융되어 절단된다. 그 결과, EX-OR회로(441)와 NOT회로(444)는 신호치 0을 수신한다. 반면에, 퓨즈(452)는 절단되지 않기 때문에, EX-OR회로(442)는 신호치 1을 수신한다.
따라서, EX-OR회로(441, 442)의 출력신호(C1, C2)의 신호치는 1이 되고 NOT회로(444)의 출력신호(D2)의 신호치도 1이 된다. 또한, AND회로(443)의 출력신호(B5, B3)의 신호는 1이 되고, AND회로(441, 442, 444)의 출력신호(B1, B2, B4)의 신호치는 0이 된다. 따라서, 장황 메모리 셀의 행(425)은 메모리 셀 어레이(410)에 전기적으로 접속되고 결함있는 메모리 셀의 행(423)은 상기 메모리 셀 어레이(410)로부터 전기적으로 차단된다.
선택신호(A0)가 0의 값을 갖지 않거나/및 선택신호(A1)가 1의 값을 갖지 않는 경우, 장황 메모리 셀의 행(425)은 선택되지 않아 활성으로 되지 않고, 메모리 셀의 행(421, 422, 423, 424)의 어느것도 상기 어레이(410)으로부터 전기적으로 차단되지 않는다.
전술한 바와 같은 결함 메모리 셀 대신에 장황 메모리 셀을 활성으로 되게 하는 반도체 기억장치의 전술한 구성은 이제 범용화 되어 있다.
이하, 리페어용 퓨즈를 갖는 종래기술에 의한 반도체 장치의 구성이 도 3과 관련하여 기술될 것이다.
도 3에 도시된 바와 같이, 종래의 반도체 장치(500)는 반도체 기판(501)과, 상기 반도체 기판(501)상에 형성된 리페어용 퓨즈(550)으로 구성되어 있다. 상기 퓨즈(550)는 외부로부터의 레이저 빔에 의해 조사됨으로써 용융되어 절단될 수 있다. 실제로, 수백 내지 수천의 퓨즈(550)가 기판(501)상에 제공되어 있다. 그러나, 도 3에서는 설명을 간략화 하기 위해 단지 6개의 퓨즈(550)만이 도시되어 있다.
패터화된 도전층으로 이루어진 퓨즈(550)는 기판(501)의 표면상에 형성된제1의 도전층(도시되지 않음)상에 배치되어 있다. 각각의 퓨즈(550)는 띠모양(strip-like shape)으로 되어 있다. 상기 퓨즈(550)는 동일한 간격으로 서로 평행하게 배치되어 있다. 각각의 퓨즈(550) 양단은 반도체 장치(500)의 내부회로(도시되지 않음)에 전기적으로 접속되어 있고, 상기 내부회로는 장황회로를 포함하고 있다.
제2의 절연층(도시되지 않음)은 제1의 절연층상에 형성되어 모든 퓨즈(550)를 피복하고 있다. 상기 제2의 절연막은 퓨즈(550)를 보호하는 기능을 한다.
장방형 개구 또는 창문(505)을 갖는 제3의 절연층(도시되지 않음)은 상기 제2의 절연층상에 형성되어 있다. 도 3에 도시된 바와 같이, 개구(505)의 긴쪽은 X축에 평행이고 띠모양의 퓨즈(505)는 X축에 직교인 Y축을 따라 연장된다. 상기 개구(505)는 레이저 빔의 조사창문으로서 기능한다.
퓨즈(550) 각각의 폭(b')은 동일하다. 예컨대, 상기 폭(b')은 1μm로 설정된다. 퓨즈(550)의 피치(a')는 원형의 레이저 빔 조사영역(예컨대, 레이저 빔 스폿)(560)의 지름(d')와 레이저 빔의 조사시의 위치맞춤의 에러범위(예컨대, 허용오차)(h')를 합산한 값과 동일하게 설정되어 있다. 즉, "a"= d'+ h'의 관계가 성립한다. 예컨대, 레이저 빔 조사영역(560)의 지름(d')은 4μm로 설정된다. 개구(505)의 폭(c')은 예컨대 6μm로 설정된다. 개구(505)의 길이(g')는 퓨즈(550)의 피치(a') 및 폭(b')과 퓨즈(550)의 갯수에 대응한 적절한 치수로 설정된다.
퓨즈(550)는 개구(505)를 통해 레이저 빔을 조사함으로써 선택적으로 용융되어 절단된다. 예컨대, 만일 개구(505)의 왼쪽측으로부터 제2번째 및 제5번째에 각각 배치된 제2번째 및 제5번째의 퓨즈(550)가 절단될 필요가 있는 경우, 우선, 레이저 빔(570)은 개구(505)를 통하여 왼쪽으로부터의 제2번째의 퓨즈(550)를 향해서 조사된후, 왼쪽으로부터의 제5번째의 퓨즈(550)를 향해서 조사된다. 그 결과, 도 3에 도시된 바와 같이, 빔이 조사된 부분이 용융되어 절단된다.
일반적으로, 리페어용 퓨즈의 특정 부분에 대한 레이저 빔의 조사가 완료된 후, 퓨즈의 조사되어 용융된 부분이 다시 고체화하여 고상의 잔존부가 형성되는 경향이 있다. 따라서, 종래의 반도체 장치(500)에 제공된 리페어용 퓨즈(550)의 잔존부는 상호 접촉되어 퓨즈(550) 사이에 단락이 생길 우려가 있다.
상기와 같은 단락의 문제는 퓨즈(550)의 피치(a')를 증가시킴으로써 방지될 수 있다. 그러나, 상기 경우에 퓨즈(550)의 점유면적(예컨대, 퓨즈 점유면적)이 커지는 문제점이 발생한다.
퓨즈의 잔존부 사이의 단락에 관계하는 문제를 방지하기 위해서, 몇몇의 기술이 개시되어 있다. 상기 기술의 하나의 예는 특개평 6-120349호공보에 개시되어 있다. 상기 개시된 기술에서, 각각의 리페어용 퓨즈에 조사하는 레이저 빔의 조사위치는 퓨즈의 긴쪽 방향으로 교대로 이동된다.
또 한편, 최근에, 칩 사이즈의 축소화나 반도체 장치의 고 집적화가 진행되고 있어, 퓨즈 점유면적을 될 수 있는 한 작게 할 것이 요구되고 있다. 상기와 같은 요구에 대응하기 위해서 퓨즈를 미세화하거나 인접하는 퓨즈의 피치를 좁게 하는 방법이 있기는 있다. 그러나, 전술한 두가지 방법은 이하의 다른 문제를 야기시킨다.
보다 상세하게 말하면, 종래의 반도체 장치(500)에 있어서, 퓨즈(550)를 미세화하면, 퓨즈(550)의 폭(b')도 결과적으로 감소하여, 퓨즈(550)의 레이저 빔(570)으로부터의 에너지 흡수 효율이 저하된다. 따라서, 퓨즈(550)를 확실히 용융하여 절단하기 위해서는 레이저 빔(570)의 지름을 넓힘과 동시에 레이저 빔(570)의 에너지를 높게 할 필요가 있다다. 그러나, 이 경우에도, 퓨즈(550)가 파손되거나 조사된 부분 이외의 원치 않는 위치에 손상이 생긴다는 문제가 있다. 따라서, 퓨즈(550)의 미세화에 의해 휴즈 점유면적을 축소한다는 것은 곤란하다.
한편, 퓨즈(550)의 피치(a')를 좁게하면, 인접하는 퓨즈(550)를 잘못 절단할 우려가 있다. 상기 문제를 해결하기 위해, 퓨즈의 에러에 의한 절단 및 용융이 없이 퓨즈의 피치(a')를 좁게 하는 여러가지 기술이 개발되어 제안되고 있다.
예컨대, 특개평 7-273200호공보에 개시된 퓨즈를 갖는 반도체 장치에서는 레이저 빔을 반사 가능한 반사판으로 퓨즈를 피복하고 각각의 퓨즈의 조사 목표 위치부가 노출되도록 인접하는 퓨즈상에서 번갈아서 위치를 이동하는 레이저 빔 조사창문이 마련되어 있다.
또한, 특개평 5-29467호공보에 개시된 장황회로용 퓨즈에서는 지그재그 모양으로 연속하여 형성된 레이저 빔 조사창문이 퓨즈상에 마련되어 있다.
상기의 특개평 7-273200호공보 및 특개평 5-29467호공보에 개시된 기술에 의하면, 퓨즈의 피치를 좁게 하는 것은 가능해진다. 그러나, 특개평 7-273200호공보에 개시된 기술로는 반사판을 마련하기 위한 새로운 제조공정을 추가해야 하기 때문에 제조 코스트가 비싸지는 문제점이 있다.
또한, 특개평 5-29467호공보에 개시된 기술로는 조사창문의 주위를 레이저 빔으로부터 차폐해야 한다. 그 때문에, 레이저 빔을 반사하기 위한 층을 마련하여야 하기 때문에 특개평 7-273200호공보에 개시된 기술과 마찬가지로 제조 코스트가 높아진다는 문제점이 있다.
본 발명의 목적은 인접한 퓨즈간의 단락 및 반도체 장치 자체의 손상이 없이 퓨즈의 피치를 줄일 수 있는 리페어용 퓨즈를 구비한 반도체 장치 및 레이저 트리밍 방법을 제공함에 있다.
본 발명의 다른 목적은 인접한 퓨즈간의 단락 및 반도체 장치 자체의 손상이 없이 퓨즈의 점유면적을 줄일 수 있는 리페어용 퓨즈를 구비한 반도체 장치 및 레이저 트리밍 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 반도체 장치의 제조 코스트를 증가시키지 않고 퓨즈의 피치 및 퓨즈의 점유면적을 감소시키는 리페어용 퓨즈를 구비한 반도체 장치 및 레이저 트리밍 방법을 제공함에 있다.
전술한 목적과 특별히 언급되지 않은 다른 목적은 이하의 기술로부터 본 분야의 기술자에게는 자명해 질것이다.
본 발명의 제1의 관점에 의한 반도체 장치는,
반도체 장치에 있어서,
(a) 반도체 기판과,
(b) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와,
(c) 상기 퓨즈를 피복하도록 형성된 층을 포함하고,
(d) 이하의 수학식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
이 성립하고,
상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고,
상기 퓨즈 각각의 폭은 (b)이고,
상기 층은 상기 퓨즈를 노출시켜서 상기 퓨즈가 외부로부터의 레이저 빔을 수신하도록 하는 개구를 구비하며,
상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 위치맞춤의 허용오차(h)를 갖고,
상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 지름(d)을 갖는 조사영역을 형성하도록 설계되며,
상기 퓨즈의 각각에 대한 상기 조사영역은 상기 개구에서 실질적인 지그재그의 형태에 따라 배치된다.
본 발명의 제1의 특징에 의한 반도체장치에서, 전술한 수학식을 만족시키기 위해 상기 퓨즈 각각의 피치(a) 및 폭(b)이 결정되고, 또한, 레이저 빔은 상기 퓨즈에 대한 조사영역이 상기 퓨즈를 피복하는 층의 개구에서 실질적인 지그재그의형태에 따라 배치되도록 필요에 따라 퓨즈에 조사된다. 따라서, 퓨즈의 피치(a)는 레이저 빔의 조사영역의 지름(d) 이하로 설정된다. 또한, 소요의 타킷 퓨즈에 대한 조사영역은 타킷 퓨즈에 인접한 퓨즈에 겹치지 않는다. 따라서, 인접하는 퓨즈 사이의 단락을 방지하며 또한 반도체장치에의 손상을 방지할 수 있다.
그 결과, 퓨즈의 피치를 축소할 수 있고, 나아가서는 퓨즈의 점유면적을 저감할 수 있다. 퓨즈의 피치(a)의 감소에 기인하여, 퓨즈의 점유면적 또한 감소될 수 있고, 그에 따라, 인접하는 퓨즈 사이의 단락을 방지하며 또한 반도체장치에의 손상을 방지할 수 있다.
더욱이, 특개평 7-273200호공보 및 특개평 5-29467호공보에 개시된 기술 같은 반사판 및 반사층을 마련할 필요가 없기 때문에, 제조 코스트의 증가 없이도 퓨즈의 피치를 축소할 수 있다.
또한, 전술한 바와 같이, 특개평 6-120349호공보에는 본 발명의 반도체장치와 같이 레이저 빔 조사위치를 퓨즈의 긴쪽 방향에 교대로 이동시키는 기술이 개시되어 있다. 그러나, 특개평 6-120349호공보에 개시된 기술은 인접하는 퓨즈간의 단락을 방지하는 것만을 목적으로 한 것이다. 따라서, 퓨즈의 피치를 축소하여 퓨즈의 점유면적을 줄이도록 한 본 발명과는 기술사상의 점에서 분명히 다른 것이다.
본 발명의 제1의 특징에 따른 장치의 양호한 실시예에서, 상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고, 상기 조사영역의 각각은 상기 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 옵셋 거리(e)를 갖도록 위치되고, 상기 옵셋 거리(e)는 이하의 관계식,
을 만족시킨다.
상기 실시예에서, 상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하고 있다.
본 발명의 제1의 특징에 따른 반도체 장치의 다른 양호한 실시예에서, 상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인 폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 1.87×d와 개략 동일 하거나 작게 되어 있다.
본 발명의 제2의 특징에 따르면, 본 발명은
(a) 반도체 기판과,
(b) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와,
(c) 상기 퓨즈를 피복하도록 형성된 층을 포함하고,
(d) 이하의 관계식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
이 성립하고,
상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고,
상기 퓨즈 각각의 폭은 (b)이고,
상기 층은 상기 퓨즈를 노출시켜서 상기 퓨즈가 외부로부터의 레이저 빔을 수신하도록 하는 개구를 구비하며,
상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 위치맞춤의 허용오차(h)를 갖고,
상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 상호 떨어져 배치된 제1의 조사영역과 제2의 조사영역을 형성하도록 설계되며,
상기 제1의 조사영역 각각과 상기 제2의 조사영역 각각은 동일한 지름(d)을 갖고 있으며,
상기 퓨즈의 각각에 대한 상기 제1의 조사영역은 상기 개구에서 제1의 실질적인 지그재그의 형태에 따라 배치되고, 상기 퓨즈의 각각에 대한 상기 제2의 조사영역은 상기 개구에서 제2의 실질적인 지그재그의 형태에 따라 배치되어 있다.
본 발명의 제2의 특징에 따른 반도체 장치에 따르면, 본 발명의 제1의 실시예에 따른 반도체 장치와 동일한 장점이 있다. 추가적인 장점은 특정된 또는 원하는 퓨즈의 절단이 보장될 수 있고, 퓨즈의 용융과 절단이 퓨즈의 절단이 어려울 지라도 고속으로 실시될 수 있다는 점이다.
본 발명의 제2의 특징에 따른 반도체 장치의 양호한 실시예에서, 상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고,
상기 제1의 조사영역의 각각은 상기 제1의 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 제1의 옵셋 거리(e)를 갖도록 위치되고,
상기 제2의 조사영역의 각각은 상기 제2의 조사영역의 중심이 상기 대응하는퓨즈의 상기 기준점으로부터의 제2의 옵셋 거리(f)를 갖도록 위치되고,
상기 옵셋 거리(e)는 이하의 관계식,
을 만족시키고,
상기 제2의 옵셋 거리(f)는 f=n×e(여기서, n은 양의 상수)를 만족시키고 있다.
상기 실시예에서, 상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하고 있다.
본 발명의 제2의 특징에 따른 반도체 장치의 다른 양호한 실시예에서, 상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인 폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 3.73×d와 개략 동일하거나 작은 것을 특징으로 하고 있다.
본 발명의 제3의 특징에 따르면, (i) 반도체 기판과, (ii) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와, (iii) 상기 퓨즈를 피복하도록 형성된 층을 포함하고, 상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고, 상기 퓨즈 각각의 폭은 (b)이고, 상기 층은 상기 퓨즈를 노출시키는 반도체 장치의 레이저 트리밍 방법에 있어서,
상기 각각의 퓨즈에 대해 위치맞춤 허용오차(h)에서 레이저 빔을 연속적으로 조사하여, 상기 개구에서 상기 각각의 퓨즈에 대해 동일한 지름(d)을 갖는 조사영역을 형성하는 단계를 포함하고,
상기 빔은 상기 개구에서 실질적인 지그재그의 형태에 따라 상기 각각의 퓨즈에 대한 상기 조사영역을 배치하도록 이동되고, 이하의 관계식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
을 만족시키는 것을 특징으로 하고 있다.
본 발명에 따른 제3의 특징에 따른 반도체 장치의 레이저 트리밍 방법에 있어서, 제1의 특징에 따른 반도체 장치에서 전술된 바와 같은 이유로 인해, 제1의 특징에 따른 반도체 장치와 동일한 장점이 발생한다.
본 발명의 제3의 특징에 따른 방법의 양호한 실시예에서, 상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고,
상기 조사영역의 각각은 상기 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 옵셋 거리(e)를 갖도록 위치되고, 상기 옵셋 거리(e)는 이하의 관계식,
을 만족시키는 것을 특징으로 하고 있다.
상기 실시예에서, 상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하고 있다.
본 발명의 제3의 특징에 따른 방법의 다른 양호한 실시예에서, 상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인 폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 1.87×d와 개략 동일 하거나 작은 것을 특징으로 하고 있다.
본 발명의 제 4의 특징에 따르면, (i) 반도체 기판과, (ii) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와, (iii) 상기 퓨즈를 피복하도록 형성된 층을 포함하고, 상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고, 상기 퓨즈 각각의 폭은 (b)이고, 상기 층은 상기 퓨즈를 노출시키는 반도체 장치의 레이저 트리밍 방법에 있어서,
상기 각각의 퓨즈에 대해 위치맞춤 허용오차(h)에서 레이저 빔을 연속적으로 조사하여, 상기 개구에서 상기 각각의 퓨즈에 대해 동일한 지름(d)을 갖는 제1의 조상영역과 제2의 조사영역을 형성하는 단계를 포함하고,
상기 제1의 조사영역 및 제2의 조사영역은 상기 퓨즈 각각의 위에 상호 떨어져 배치되고,
상기 빔은 상기 개구에서 제1의 실질적인 지그재그의 형태를 따라 상기 퓨즈 각각에 대한 상기 제1의 조사영역 및 제2의 실질적인 지그재그의 형태를 따라 상기 퓨즈 각각에 대한 상기 제2의 조사영역을 배치하도록 이동되고, 이하의 수학식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
을 만족시키는 것을 특징으로 하고 있다.
본 발명의 제 4의 특징에 따른 반도체 장치의 레이저 트리밍 방법에 있어서, 제2의 특징에 따른 반도체 장치에서 전술된 바와 같은 이유로 인해, 제2의 특징에 따른 반도체 장치와 동일한 장점이 발생한다.
상기에서, 상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고,
상기 제1의 조사영역의 각각은 상기 제1의 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 제1의 옵셋 거리(e)를 갖도록 위치되고,
상기 제2의 조사영역의 각각은 상기 제2의 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 제2의 옵셋 거리(f)를 갖도록 위치되고,
상기 옵셋 거리(e)는 이하의 관계식,
을 만족시키고,
상기 제2의 옵셋 거리(f)는 f=n×e(여기서, n은 양의 상수)를 만족시키는 것을 특징으로 하고 있다.
상기 실시예에서, 상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하고 있다.
본 발명의 제4의 특징에 따른 또다른 양호한 실시예에서, 상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인 폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 3.73×d와 개략 동일하거나 작은 것을 특징으로 하고 있
도 1은 장황회로(redundant circuit)를 갖는 종래기술에 의한 반도체 기억장치의 일반적인 회로구성을 도시하는 개략도.
도 2는 도 1에 도시된 종래기술에 의한 반도체 장치의 메모리 셀 어레이 및 장황 메모리 셀의 일반적인 회로구성을 도시하는 개략도.
도 3은 리페어용 퓨즈를 구비한 종래기술에 의한 반도체 장치를 도시하는 부분적인 개략 평면도.
도 4는 본 발명의 제1의 실시예에 의한 리페어용 퓨즈를 구비한 반도체 장치를 도시하는 부분적인 개략 평면도.
도 5는 도 4의 V-V선에 따른 개략적인 부분 단면도.
도 6은 도 4 및 도 5에 도시된 본 발명의 제1의 실시예에 의한 반도체 장치의 레이저 트리밍 방법을 실행하는데 사용되는 레이저 리페어 시스템의 구성을 도시하는 기능 블럭도.
도 7은 본 발명의 제1의 실시예에 의한 레이저 트리밍 방법에 사용되는 데이터 파일의 내용을 도시하는 개략도.
도 8은 본 발명의 제1의 실시예에 의한 레이저 트리밍 방법에 사용되는 데이터 파일의 내용을 도시하는 개략도.
도 9는 본 발명의 제1의 실시예에 의한 레이저 트리밍 방법을 도시하는 부분 평면도.
도 10은 본 발명의 제1의 실시예에 의한 반도체 장치의 퓨즈의 점유면적을 도시하는 개략적인 부분 평면도.
도 11은 도 3에 도시된 종래기술에 의한 반도체 장치의 퓨즈의 점유면적을 도시하는 개략적인 부분 평면도.
도 12는 본 발명의 제2의 실시예에 의한 리페어용 퓨즈를 구비한 반도체 장치를 도시하는 요부 개요 평면도.
이하, 본 발명의 양호한 실시예에 관해서 첨부도면을 참조하여 설명한다.
제1의 실시예
본 발명의 제1의 실시예에 다른 장황회로 및 리페어용 퓨즈를 구비한 반도체 장치는 도 4 및 도 5에 도시된 구성을 포함한다. 상기 장치는 장황 메모리 셀을 포함하는 기억 장치로서 구성되어 있다.
본 발명의 제1의 실시예에 따른 반도체 장치(10)는 반도체 기판(1)을 포함하고 상기 반도체 기판상에는 레이저 빔의 조사에 의해 용융 가능한 리페어용 퓨즈(50)가 형성되어 있다. 퓨즈(50)는 메모리 셀 또는 결함있는 회로 대신에 장화회로 또는 장황 메모리 셀(도시되지 않음)을 장치(10)의 메모리 셀 어레이(도시되지 않음)에 전기적으로 접속하기 위해 사용된다.
실제로, 반도체 장치(10)에는 수백 내지 수천의 퓨즈가 형성되어 있지만, 기술을 간략하게 하기우해 6개의 퓨즈(50)만이 도시되어 있다.
제 1의 절연층(2)은 반도체 기판(1)의 표면상에 형성되어 있다. 패턴화 된 도전체층으로 이루어진 퓨즈(50)는 상기 제1의 절연층(2)상에 형성되어 있다. 퓨즈(50) 각각은 동일한 띠 모양으로 되어 있다. 퓨즈는 동일 피치 즉, 등간격으로 서로 평행하게 배치되어 있다. 또한, 퓨즈(50) 각각의 양단은 장치(10)의 내부회로(도시되지 않음)에 전기적으로 접속되어 있고, 상기 내부회로는 장황회로를 포함한다.
제1의 절연층(2)상에는 모든 퓨즈(50)를 피복하도록 제2의 절연층(3)이 형성되어 있다. 상기 제2의 절연층(3)은 퓨즈(50)를 보호하는 기능을 하고 있다.
상기 제2의 절연층(3)상에는 직사각형의 개구 또는 창문(5)을 갖는 제3의 절연층(4)이 형성되어 있다. 도 4에 도시된 바와 같이, 개구(5)의 긴축은 X축에 평행하고, 퓨즈(50)는 X축에 직교하는 Y축을 따라 연장되고 있다. 상기 개구(5)는 레이저 빔의 조사창문으로서 기능을 한다.
본 발명의 제1의 실시예에 따른 반도체 장치(10)에서, 소망하는 퓨즈(50)는 레이저 빔(도시되지 않음)을 연속적으로 조사함으로써 용융되어 절단된다. 레이저 빔의 동작은 도 4에 도시되어 있다. 즉, 각각의 퓨즈(50)에 대한 레이저 빔의 조사영역(예컨대, 레이저 빔 스폿)(60)의 중심(61)은 퓨즈(50)의 긴 쪽 방향으로(예컨대, Y축을 따라), 상호 이동된다. 퓨즈(50)의 이동 방향은 교대로 변경된다. 즉, 조사영역(60)은 X축을 따라 지그재그 모양으로 배치된다.
본 발며의 제1의 실시예에 따른 반도체 장치(10)에서, 레이저 빔은 전술한 대로 퓨즈(50)에 조사된다는 전제하에 퓨즈(50)의 각각의 피치(예컨대, 퓨즈 피치라 한다)(a)와 폭(예컨대, 퓨즈 폭이라 한다)(b)이 결정된다.
여기서, 레이저 빔 조사영역(60)의 지름(예컨대, 레이저 빔 조사지름)을 (d)로 하고, 레이저 빔의 조사에 있어서의 위치맞춤의 허용오차(예컨대, 배치오차)를 (h)라고 하면, 수학식(1)을 만족하도록 퓨즈 피치(a)가 설정된다.
상기 수학식(1)의 의미는 퓨즈 피치(a)는 레이저 빔 조사영역(60)의 레이저 빔 조사지름(d)보다 작으면서 레이저 빔 조사영역(60)이 용융되어 절단되는 타킷 또는 소망하는 퓨즈(50)와 인접하는 퓨즈(50)와 겹치지 않는다는 것을 의미한다. 따라서, 상기 수학식(1)을 만족시키기 위해 퓨즈 피치를 결정함으로써 피치(a)(그에 따른 퓨즈의 점유면적)가 감소될 수 있으며, 인접하는 퓨즈 사이의 단락이 방지되고 또한 반도체 장치 자체에 손상이 가해지지 않는다는 것을 알 수 있다.
퓨즈 폭(b)과 개구(5)의 폭(c)은 반도체 장치(10)에 요구되는 설계기준을 감안하여 적절히 결정된다.
레이저 빔 조사영역(60)의 지름(d)은 레이저 빔의 조사에 기인하여 소망하는 퓨즈(50)가 용융되고 절단되도록 해주는 값으로 임으로 설정된다.
도 4에 도시된 바와 같이, 각각의 퓨즈(50)는 개구(5)로부터 노출된 부분의 중심점에서 기준점(51)을 갖는다. 조사영역(60)의 중심(61)으로부터 대응하는 퓨즈(50)의 중심 또는 기준점(51)까지 사이의 거리는 이하, 옵셋거리(e)라고 한다. 레이저 빔은 상기 옵셋 거리(e)가 이하의 수학식(2)을 만족하도록 퓨즈(50)에 조사되는 것이 바람직하다.
그 이유는 빔 조사영역(60) 어느 것도 상호 겹치지 않고, 그에 따라 조사된 레이저 빔의 겹침에 의해 장치(10)에 대한 손상이 발생하지 않는다.
레이저 빔 조사지름(d)과 옵셋 거리(e)는 후술하는 방법으로 결정된다.
이하에, 이러한 패러미터의 일례는 이하와 같다.
퓨즈 피치(a) : 2.5μm
퓨즈 폭(b) : 1.0μm
조사영역의 지름(d) : 4.0μm
옵셋 거리(e) : 3.1μm
장방형 개구(5)의 폭(c)은 예컨대 6μm으로 설정된다. 개구(5)의 길이(g)는 퓨즈 피치(a) 및 퓨즈 폭(b)과 형성되는 퓨즈(50)의 개수에 대응한 치수로 설정된다.
(레지저 트리밍 방법 및 레이저 리페어 시스템)
이하, 도 6에 도시된 레이저 리페어 시스템(100)을 사용하여 실행되는 본 발명의 제1의 실시예에 따른 반도체 장치(10)의 레이저 트리밍 방법이 이하에 기술될 것이다. 먼저, 상기 시스템(100)의 구성이 기술될 것이다.
도 6의 레이저 리페어 시스템(100)은 레이저 빔원(110)과, 위치 결정부(120)와, 레이저 제어기구(130)를 구비하고 있다. 또한, 레이저 리페어 시스템(100)의 외부에는 테스터(200)가 설치되어 있다.
레이저 제어기구(130)는 입력부(131)와, 퓨즈 절단조건 설정부(132)와, 옵셋 거리 설정부(133)와, 퓨즈 데이터 분석부(134)와, 위치 결정 제어부(135)와, 레이저 빔원 제어부(136)와, 출력부(137)와, 시스템 제어부(139)로 구성되어 있다.
상기 입력부(131)는 테스터(200) 내부의 퓨즈 데이터 파일(210)로부터 공급된 퓨즈 데이터(FD)를 수신하여, 상기와 같이 수신한 데이터(FD)를 퓨즈 절단조건 설정부(132), 옵셋 거리 설정부(133) 및 퓨즈 데이터 분석부(134)에 각각 전송한다.
상기 퓨즈 절단조건 설정부(132)는 상기 입력부(131)로 부터 전송된 퓨즈 데이터(FD)에 따라 레이저 빔의 빔 사이즈(예컨대, 지름)와 에너지를 조정한다. 그 후, 레이저 빔(빔)의 지름과 에너지에 대한 데이터를 퓨즈절단조건 데이터(CCD)로서 레이저 빔원 제어부(136)에 전송한다.
옵셋 거리 설정부(133)는 입력된 퓨즈 데이터(FD)에 따라 퓨즈 절단위치의 오푸셋 거리를 결정하고, 그것을 옵셋 거리 데이터(OSD)로서 위치결정 제어부(135)에 출력한다.
퓨즈 데이터 분석부(134)는 입력된 퓨즈 데이터(FD)를 분석하여, 레이저 빔 조사위치를 산정한다. 그리고, 산정된 레이저 빔 조사위치를 레이저 빔 조사위치 데이터(LPD)로서 위치 결정 제어부(135)에 출력한다.
위치 결정 제어부(135)는 입력된 레이저 빔 조사위치 데이터(LPD)에 따라 위치 결정부(120)를 제어하기 위한 위치 결정 제어신호(PCS)를 생성하고, 출력부(137)에 출력한다.
레이저 빔원 제어부(136)는 입력된 레이저 빔 조사위치 데이터(LPD)에 따라 레이저 빔원(110)을 제어하기 위한 레이저 빔원 제어신호(LCS)를 생성하여,출력부(137)에 출력한다.
출력부(137)는 입력된 위치 결정 제어신호(PCS)를 위치 결정부(120)에 출력하는 동시에, 입력된 레이저 빔원 제어신호(LCS)를 레이저 빔원(110)에 출력한다.
시스템 제어부(139)는 입력부(131), 퓨즈 절단조건 설정부(132), 옵셋 거리 설정부(133), 퓨즈 데이터 분석부(134), 위치 결정 제어부(135), 레이저 빔원 제어부(136) 및 출력부(137)에, 그들을 제어하는 제어신호(CS1, CS2, CS3, CS4, CS5, CS6, CS7)를 출력한다. 레이저 빔원(110)은 입력된 레이저 빔원 제어신호(LCS)에 따라 퓨즈 절단조건 설정부(132)에서 설정된 빔 사이즈와 에너지를 갖는 레이저 빔을 조사한다.
위치 결정부(120)에는 반도체 장치(10)가 장착된다. 위치 결정부(120)는 위치 결정 제어신호(PCS)에 따라 반도체 장치(10)를 이동시켜 레이저 트리밍을 해야 할 퓨즈(50)에 레이저 빔(70)이 조사되도록 위치 조정을 행한다.
이하, 본 발명의 제1의 실시예에 따른 반도체 장치(10)의 결함있는 메모리 셀 어레이를 구제하는 레지저 트리밍 방법이 이하에서 기술될 것이다.
먼저, 반도체 장치(10)가 형성된 반도체 웨이퍼의 성능 측정이 행해진다. 상기 성능 측정은 전기적 특성을 측정하는 장치인 테스터(200)와, 그 전기적 측정을 행하기 위해서 필요한 전기적 접속을 취하는 프루브 카드(probe card)(도시되지 않음)와, 전기적 특성을 측정하는 칩을 순차로 인덱스 이동하는 프루버(prober)(도시되지 않음)를 사용함으로써 행해진다.
특히, 대용량의 메모리 셀을 포함하는 랜덤 액세스 메모리(DRAM) 등과 같은반도체 메모리에서, 모든 메모리 셀이 양호하다고 판정되는 가능성은 적다. 따라서, 예비 측정으로 발견된 결함있는 메모리 셀을 장황 메모리 셀로 대체하는 "리던던시 해석"이 통상적으로 행해진다. 그리고, 리던던시 해석의 결과로부터 메모리의 복원의 가부가 판단되어 메모리를 구제할 수 있는가 아닌가의 결과 정보가 생성된다.
상기 테스터(200)는 얻어진 전기적 측정결과로부터 어떤 칩의 어떤 퓨즈를 절단해야 되는가에 관한 정보(즉, 메모리의 구제 가부정보나 불량 셀의 위치정보 등을 포함하는 메모리 구제정보)가 기술된 퓨즈 데이터 파일(210)를 생성한다.
도 7 및 도 8은 퓨즈 데이터 파일(210)의 일례를 도시한다. 도 7에 있어서, “W**"는 웨이퍼 번호, “C**"는 칩 어드레스, “F****"는 퓨즈번호, “/E"는 데이터의 종료를 각각 나타내고 있다. 또한, 도 8에서, 두개의 수 조합 각각은 퓨즈 각각의 특정 지점의 x좌표 및 y좌표를 나타내고 있다. 도 8의 내용을 나타내는 파일은 "퓨즈 테이블 파일"이라고 한다.
전술한 반도체 장치(10)가 형성된 반도체 웨이퍼의 성능 측정 단계의 다음에, 테스터(200)에 의해 발생된 퓨즈 데이터 파일(210)의 내용 또는 정보(FD)는 레이저 리페어 시스템(100)에 공급된다. 그 후, 레이저 리페어 시스템(100)을 사용하여 반도체 장치(10)의 소망하는 퓨즈(50)가 용융되어 절단된다.
퓨즈(50)가 레이저 빔(70)의 조사에 기인하여 확실히 용융되어 절단되도록 하기 위해, 특정조건하에서 빔(70)이 발생되고 퓨즈(50)에 조사되어야 할 필요가 있다. 레이저 빔 조사조건이라고 하는 상기 빔 조사조건에는 예컨대, 레이저빔(70)의 빔의 지름 및 에너지와 초점 심도가 있다. 상기 항목들은 테스트 웨이퍼를 사용하여 복수의 수준으로 나누어 테스트를 행하여 퓨즈 절단조건 설정부(132)에 의해서 미리 결정된다.
옵셋 거리 설정부(133)에서, 옵셋 거리(e)를 결정하는 경우,
(i) 인접하는 레이저 빔 조사영역(60)이 상호 겹치지 않는다
(ii) 퓨즈(50) 사이의 전기적인 쇼트나 대미지를 막기 위해 레이저 빔 조사영역(60)은 다른 퓨즈나 회로배선에 접촉되지 않는다는 2개의 조건을 만족하도록 결정된다. 또한, 반도체 장치(10)에 형성된 개구(5)의 폭(c)에 의해 옵셋 거리(e)는 제한된다.
또한, 도 4로부터 알수 있는 바와 같이, 상기 (i) 및 (ii)의 조건을 만족하기 위해서 오프셋 거리(e)를 적게 하면 퓨즈 피치(a)는 커지고, 오프셋 거리(e)를 크게 하면 퓨즈 피치(a)는 작게 된다. 그러나, 퓨즈 피치(a)의 이론 한계치는
가 된다.
예컨대, 도 9에 도시된 바와 같이, 설정된 레이저 빔 조사조건과 설정된 옵셋 거리(e)에 따라 레이저 빔(70)은 결함있는 메모리 셀에 대응하는 2개의 퓨즈(50)에 조사되어, 퓨즈(50)가 용융되어 절단된다.
도 4에 도시된 제1의 실시예의 반도체 장치(10)에 따르면, 레이저 빔(70)은 레이저 빔 조사영역(60)의 중심(61)이 퓨즈(50)의 기준점(예컨대,중심)(51)을 연결하는 직선에 대해 Y축을 따라 반대방향으로 옵셋 거리(e) 만큼 교호하여 이동하도록 조사된다. 따라서, 상기 빔 조사영역(60)의 중심(61)은 기준점의 중심(51)을 연결하는 직선에 대해 지그재그의 형태로 배치된다.
반면에, 도 3에 도시된 종래기술에 의한 반도체 장치(500)에 따르면, 레이저 빔(570)은 조사영역(560)의 중심이 대응하는 퓨즈(550)의 중심과 대응하도록 조사된다. 따라서, 상기 영역(560)의 모든 중심은 지그재그 모양이 아닌 직선상에 위치하게 된다.
도 4의 제1의 실시예에 따른 반도체 장치에 대한 설계기준에 따르면, 이하의 수학식(3)이 성립한다.
만일, d'= 4.0μm 및 h'= Oμm을 상기 수학식(3)에 대입하면 수학식(4)이 얻어진다.
그 결과, 상기 수학식(4)으로부터 퓨즈피치(a)의 최소값은 제1의 실시예에 따른 반도체 장치(10)에서는 2.5μm이 된다.
반면에, 도 3에 도시된 종래기술에 의한 반도체 장치(500)의 설계기준에 따르면, 이하의 수학식(5)이 성립한다.
만일, d= 4.Oμm 및 h=0μm를 상기 수학식(5)에 대입하면, 수학식(6)이 얻어진다.
그 결과, 수학식(6)으로부터 퓨즈피치(a')의 최소값은 종래기술에 의한 반도체 장치(500)에서는 4μm이 된다. 따라서, 본 발명의 제1의 실시예에 따른 장치(10)의 퓨즈피치(a)의 최소값은 종래기술에 의한 장치(500)의 5/8이 된다.
본 발명의 제1의 실시예에 의한 반도체 장치(10)에 있어서, 레이저 빔 조사영역(60)이 지그재그 형태로 배치되기 때문에, 본 발명에 의한 제1의 실시예에 따른 반도체 장치(10)의 수율은 종래기술에 의한 반도체 장치(500) 보다는 낮다고 하는 우려할 점이 존재한다. 그러나, 레이저 빔(70)이 퓨즈(50)의 중심(51)에 대한 일측상의 X축을 따라 직선상에 주사된 후, 다른측상의 X축을 따라 다른 직선상에 주사된다면, 수율의 저하가 용이하게 억제될 수 있다. 더욱이, 레이저 리페어 시스템(100)의 위치 결정부(120)의 이동 또는 주사율 또는 주사속도는 일반적으로 충분한 여유를 가지고 설정되므로, 수율의 저하 그 자체는 가능한 적게 되도록 제어될수가 있다.
레이저 빔 조사영역(60)이 지그재그 형태로 배치됨에 따라, 제1의 실시예에 의한 반도체 장치(10)의 개구(5)로부터의 노출된 퓨즈(50)의 길이는 종래기술에 의한 반도체 장치(500)보다 커진다. 따라서, 제1의 실시예에 의한 반도체 장치(10)의 퓨즈의 점유면적은 종래기술에 의한 장치(500)의 점유면적 보다 넓어진다는 우려할 점이 있다. 그러나, 퓨즈(50)가 소정 갯수 이상이 되면, 퓨즈(50)의 점유면적은 종래기술에 의한 반도체 장치(500)의 점유면적 보다 작게 된다.
도 10은 제1의 실시예에 의한 반도체 장치(10)에 있어서, 14개의 퓨즈(50)가 설정된 경우의 퓨즈(50)의 점유면적을 도시하고 있는 것으로서, 점유면적은 실효적인 폭(B)과 실효적인 길이(C)를 갖는다. 퓨즈(50)의 폭(b)은 이해의 편의상 도 10에서 0으로 설정된다.
도 10에 있어서, 퓨즈(50)의 실효적인 길이(C)는 장방형 개구(5)의 폭(C)에 상당하고, 그 때문에,
의 관계가 성립한다.
여기서, B= 7.5A 이므로, 퓨즈 점유면적(S)은
이 된다.
퓨즈(50)의 실효적인 길이(C)(즉, 개구(5)의 폭(c))은 레이저 빔(70)의 조사 지름(스폿)A(=d)의 1.87배가 된다. 퓨즈 피치(a)를 크게함으로써 옵셋 거리(e)는 작아질 수 있으므로, 조사창문(개구)(5)의 폭(c)도 작아질 수 있다. 따라서, 개구(5)의 폭(c)은 레이저 빔 조사지름 A(=d)의 1.87배 이하가 된다.
도 11은 종래기술에 따른 반도체 장치(500)에 있어서, 14개의 퓨즈(550)를 설정한 경우의 퓨즈 점유면적을 도시하고 있는 것으로서, 점유면적은 실효적인 폭(B')과 실효적인 길이(C')를 갖는다. 상기 퓨즈(550)의 폭(B')은 이해의 편의상 도 11에서 0으로 설정된다.
도 11에 있어서, C'= A, B'= 14A의 관계가 되므로, 퓨즈(550) 점유면적(S')은,
가 된다.
제1의 실시예에 따른 반도체 장치(10) 및 레이저 트리밍 방법에 따르면, 전술한 바와 같이, 퓨즈피치(a)는 전술한 수학식(1)을 충족하도록 결정된다. 또한, 레이저 빔(70)은 전술한 수학식(2)을 충족하도록 지그재그의 형태로 조사된다. 따라서, 퓨즈피치(a)는 빔(70)의 지름(d) 이하로 되고, 또한, 빔(70)은 조사영역(60)이 인접하는 퓨즈(50)와 겹치지 않도록 절단될 타킷 퓨즈(50)에 대해 조사된다. 그 결과, 퓨즈피치(a)는 인접하는 퓨즈간의 단락 및 반도체 장치(10) 자체의 손상이 없이 감소될 수 있다. 상기와 같은 퓨즈피치(a)에 기인하여, 퓨즈 점유면적(S)은 감소될 수 있다.
또한, 일본국 특개평7-273200호공보 및 특개평5-29467호공보에 개시된 기술에서와 같은 반사판 및 반사층이 필요하지가 않다. 따라서, 반도체 장치(10)의 제조 비용을 증가시키지 않고도 퓨즈의 피치는 축소될 수가 있다.
조사영역(60)은 상호 겹치지 않기 때문에, 빔(70)의 중복조사에 기인한 반도체 장치(10)의 손상이 방지될 수 있다
실험결과
본 발명자는 빔 조사영역(60, 560)의 지름(d, d')이 5.0μm 이고 퓨즈(50, 500)의 폭(b, b')이 0.3μm로 설정된 조건하에서 실험적인 계산을 행하였다. 그 결과, 퓨즈(50, 500)의 갯수가 85개 이상으로 설정된 경우에, 제1의 실시예에 의한 반도체 장치(10)의 퓨즈 점유면적(S)은 종래기술에 의한 반도체 장치(500)의 퓨즈 점유면적(S')보다 작다는 것이 알려졌다.
실제로, 퓨즈(50, 550)는 수백 내지 수천의 단위로 형성되기 때문에, 본 발명의 제1의 실시예에 의한 반도체 장치(10)의 장점은 퓨즈점유 면적(S)이 여기서 기술된 것 보다 훨씬 더 크다는 점이다.
제2의 실시예
도 12는 본 발명의 제2의 실시예에 의한 리페어용 퓨즈를 구비한 반도체 장치를 도시하는 것으로서, 두개의 레이저 빔 조사영역(예컨대, 레이저 빔 스폿)이퓨즈(50) 각각의 위에 형성된다는 것을 제외하고는 도 4의 제1의 실시예와 구성이 동일하다. 따라서, 동일한 구성에 대한 설명은 단순화를 위해 제1의 실시예에 사용된 참조부호를 붙임으로써 생략한다.
제2의 실시예에 따른 반도체 장치(10A)에서, 제1의 실시예에 따른 반도체 장치(10)와 다른점은 레이저 빔 조사 영역(90a)은 옵셋 거리(e)를 두고 X축을 따라 배치되고, 또한, 레이저 빔 조사영역(90b)은 다른 옵셋 거리(f)(= 3e)를 두고 X축을 따라 배치된다는 점이다.
퓨즈(50)의 실효적인 길이(즉, 장방형 개구(5A)의 폭(c))는 제1의 실시예에 의한 반도체 장치(10)의 개략 2배이며, 레이저 빔 조사지름(d)의 개략 3.73배 이하로 설정되어 있다.
반도체 장치(10A)의 퓨즈(50) 몇몇이 레이저 트리밍되는 경우, 레이저 빔(70)은 지정된 퓨즈(50)에 조사되어 조사영역(90a)을 형성한 후, 동일한 퓨즈(50)에 조사되어 조사영역(90b)을 형성한다. 그 결과, 도 12에 도시된 바와 같이 지정된 퓨즈(50)는 두개의 영역(90a, 90b)에서 용융되어 절단된다.
본 발명의 제2의 실시예에 의한 반도체 장치(10A)와 레이저 트리밍 방법은 본 발명의 제1의 실시예에 의한 반도체 장치와 거의 같은 효과를 얻는다. 또한, 특정의 또는 원하는 퓨즈(50)의 절단이 보장되고 퓨즈(50)의 용융 및 절단이 퓨즈(50)가 절단되기 어렵더라고 고속으로 실시된다는 추가의 장점이 존재한다.
이상, 본 발명의 실시예를 도면에 의해 상술하여 왔지만, 구체적인 구성은 이 실시예에 한정되는 것이 아니라, 이 발명의 요지를 일탈하지않는 범위의 변경,수정 등이 있더라도 본 발명에 포함된다.
본 발명에 따른 반도체장치에서, 전술한 수학식을 만족시키기 위해 상기 퓨즈 각각의 피치(a) 및 폭(b)이 결정되고, 또한, 레이저 빔은 상기 퓨즈에 대한 조사영역이 상기 퓨즈를 피복하는 층의 개구에서 실질적인 지그재그의 형태에 따라 배치되도록 필요에 따라 퓨즈에 조사된다. 따라서, 퓨즈의 피치(a)는 레이저 빔의 조사영역의 지름(d) 이하로 설정된다. 또한, 소요의 타킷 퓨즈에 대한 조사영역은 타킷 퓨즈에 인접한 퓨즈에 겹치지 않는다. 따라서, 인접하는 퓨즈 사이의 단락을 방지하며 또한 반도체장치에의 손상을 방지할 수 있다.
그 결과, 퓨즈의 피치를 축소할 수 있고, 나아가서는 퓨즈의 점유면적을 저감할 수 있다. 퓨즈의 피치(a)의 감소에 기인하여, 퓨즈의 점유면적 또한 감소될 수 있고, 그에 따라, 인접하는 퓨즈 사이의 단락을 방지하며 또한 반도체장치에의 손상을 방지할 수 있다.

Claims (19)

  1. 반도체 장치에 있어서,
    (a) 반도체 기판과,
    (b) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와,
    (c) 상기 퓨즈를 피복하도록 형성된 층을 포함하고,
    (d) 이하의 관계식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
    이 성립하고,
    상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고,
    상기 퓨즈 각각의 폭은 (b)이고,
    상기 층은 상기 퓨즈를 노출시켜서 상기 퓨즈가 외부로부터의 레이저 빔을 수신하도록 하는 개구를 구비하며,
    상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 위치맞춤의 허용오차(h)를 갖고,
    상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 지름(d)을 갖는 조사영역을 형성하도록 설계되며,
    상기 퓨즈의 각각에 대한 상기 조사영역은 상기 개구에서 실질적인 지그재그의 형태에 따라 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고,
    상기 조사영역의 각각은 상기 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 옵셋 거리(e)를 갖도록 위치되고, 상기 옵셋 거리(e)는 이하의 관계식,
    을 만족시키는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인 폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 1.87×d와 개략 동일 하거나 작은 것을 특징으로 하는 반도체 장치.
  5. (a) 반도체 기판과,
    (b) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와,
    (c) 상기 퓨즈를 피복하도록 형성된 층을 포함하고,
    (d) 이하의 관계식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
    이 성립하고,
    상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고,
    상기 퓨즈 각각의 폭은 (b)이고,
    상기 층은 상기 퓨즈를 노출시켜서 상기 퓨즈가 외부로부터의 레이저 빔을 수신하도록 하는 개구를 구비하며,
    상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 위치맞춤의 허용오차(h)를 갖고,
    상기 빔은 상기 개구에서 상기 퓨즈 각각에 대해 상호 떨어져 배치된 제1의 조사영역과 제2의 조사영역을 형성하도록 설계되며,
    상기 제1의 조사영역 각각과 상기 제2의 조사영역 각각은 동일한 지름(d)을 갖고 있으며,
    상기 퓨즈의 각각에 대한 상기 제1의 조사영역은 상기 개구에서 제1의 실질적인 지그재그의 형태에 따라 배치되고, 상기 퓨즈의 각각에 대한 상기 제2의 조사영역은 상기 개구에서 제2의 실질적인 지그재그의 형태에 따라 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고,
    상기 제1의 조사영역의 각각은 상기 제1의 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 제1의 옵셋 거리(e)를 갖도록 위치되고,
    상기 제2의 조사영역의 각각은 상기 제2의 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 제2의 옵셋 거리(f)를 갖도록 위치되고,
    상기 옵셋 거리(e)는 이하의 관계식,
    을 만족시키고,
    상기 제2의 옵셋 거리(f)는 f=n×e(여기서, n은 양의 상수)를 만족시키는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하는 반도체 장치.
  8. 제 5항에 있어서,
    상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 3.73×d와 개략 동일하거나 작은 것을 특징으로 하는 반도체 장치.
  9. (i) 반도체 기판과, (ii) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와, (iii) 상기 퓨즈를 피복하도록 형성된 층을 포함하고, 상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고, 상기 퓨즈 각각의 폭은 (b)이고, 상기 층은 상기 퓨즈를 노출시키는 개구를 포함하는 반도체 장치의 레이저 트리밍 방법에 있어서,
    상기 각각의 퓨즈에 대해 위치맞춤 허용오차(h)에서 레이저 빔을 연속적으로 조사하여, 상기 개구에서 상기 각각의 퓨즈에 대해 동일한 지름(d)을 갖는 조사영역을 형성하는 단계를 포함하고,
    상기 빔은 상기 개구에서 실질적인 지그재그의 형태에 따라 상기 각각의 퓨즈에 대한 상기 조사영역을 배치하도록 이동되고, 이하의 관계식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
    을 만족시키는 것을 특징으로 하는 레이저 트리밍 방법.
  10. 제 9항에 있어서,
    상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고,
    상기 조사영역의 각각은 상기 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 옵셋 거리(e)를 갖도록 위치되고, 상기 옵셋 거리(e)는 이하의 관계식,
    을 만족시키는 것을 특징으로 하는 레이저 트리밍 방법.
  11. 제 10항에 있어서,
    상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하는 레이저 트리밍 방법.
  12. 제 9항에 있어서,
    상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인 폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 1.87×d와 개략 동일 하거나 작은 것을 특징으로 하는 레이저 트리밍 방법.
  13. 제 9항에 있어서,
    상기 빔은 상기 퓨즈의 상기 기준점을 연결하는 기준선에 대해 일 측에 위치된 상기 조사영역을 형성하도록 직선을 따라 이동된 후, 상기 빔은 상기 기준선에 대해 다른 측에 위치된 상기 조사영역을 형성하도록 다른 직선을 따라 이동하는 것을 특징으로 하는 레이저 트리밍 방법.
  14. (i) 반도체 기판과, (ii) 상기 반도체 기판상에 형성된 가늘고 긴 리페어용 퓨즈와, (iii) 상기 퓨즈를 피복하도록 형성된 층을 포함하고, 상기 퓨즈는 일정 피치(a)를 두고 상호 개략 평행하게 배치되고, 상기 퓨즈 각각의 폭은 (b)이고, 상기 층은 상기 퓨즈를 노출시키는 개구를 포함하는 반도체 장치의 레이저 트리밍 방법에 있어서,
    상기 각각의 퓨즈에 대해 위치맞춤 허용오차(h)에서 레이저 빔을 연속적으로 조사하여, 상기 개구에서 상기 각각의 퓨즈에 대해 동일한 지름(d)을 갖는 제1의 조사영역과 제2의 조사영역을 형성하는 단계를 포함하고,
    상기 제1의 조사영역 및 제2의 조사영역은 상기 퓨즈 각각의 위에 상호 떨어져 배치되고,
    상기 빔은 상기 개구에서 제1의 실질적인 지그재그의 형태를 따라 상기 퓨즈 각각에 대한 상기 제1의 조사영역 및 제2의 실질적인 지그재그의 형태를 따라 상기 퓨즈 각각에 대한 상기 제2의 조사영역을 배치하도록 이동되고, 이하의 관계식(여기서, a는 퓨즈 피치, b는 퓨즈 폭, h는 위치맞춤 허용오차),
    을 만족시키는 것을 특징으로 하는 레이저 트리밍 방법.
  15. 제 14항에 있어서,
    상기 퓨즈 각각은 상기 개구로부터의 노출부의 중심점에 기준점이 있고,
    상기 제1의 조사영역의 각각은 상기 제1의 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 제1의 옵셋 거리(e)를 갖도록 위치되고,
    상기 제2의 조사영역의 각각은 상기 제2의 조사영역의 중심이 상기 대응하는 퓨즈의 상기 기준점으로부터의 제2의 옵셋 거리(f)를 갖도록 위치되고,
    상기 옵셋 거리(e)는 이하의 관계식,
    을 만족시키고,
    상기 제2의 옵셋 거리(f)는 f=n×e(여기서, n은 양의 상수)를 만족시키는 것을 특징으로 하는 레이저 트리밍 방법.
  16. 제15항에 있어서,
    상기 층의 상기 개구는 개략 직사각형인 것을 특징으로 하는 레이저 트리밍 방법.
  17. 제 14항에 있어서,
    상기 층의 상기 개구는 상기 퓨즈를 따르는 길이(c) 및 상기 퓨즈에 수직인 폭(g)을 갖는 개략 직사각형이고, 상기 길이(c)는 3.73×d와 개략 동일하거나 작은것을 특징으로 하는 반도체 장치.
  18. 제 14항에 있어서,
    상기 빔은 상기 퓨즈의 상기 기준점을 연결하는 기준선에 대해 일 측에 위치된 상기 제1 또는 제2의 조사영역을 형성하도록 직선을 따라 이동된 후, 상기 빔은 상기 기준선에 대해 다른 측에 위치된 상기 제1 또는 제2의 조사영역을 형성하도록 다른 직선을 따라 이동하는 것을 특징으로 하는 레이저 트리밍 방법.
  19. 제 14항에 있어서,
    상기 양의 상수(n)는 3으로 설정되는 것을 특징으로 하는 레이저 트리밍 방법.
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